CN106920797A - 存储器结构及其制备方法、存储器的测试方法 - Google Patents

存储器结构及其制备方法、存储器的测试方法 Download PDF

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Abstract

本申请实施例公开了一种存储器结构及其制备方法，在该存储器结构中至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及所述字线连接之间形成电连接；和/或；至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及所述位线连接之间形成电连接。如此，测试信号能够在上述电连接的结构之间进行传输，因此，利用上述电连接的结构能够对存储器结构进行测试。基于此，本申请实施例还公开了一种存储器结构的测试方法。

Description

存储器结构及其制备方法、存储器的测试方法
技术领域
本申请涉及存储器技术领域，尤其涉及一种存储器结构及其制备方法，此外本申请还涉及一种存储器的测试方法。
背景技术
3D NAND存储器是革新性的半导体存储技术，通过增加存储叠层而非缩小器件二维尺寸实现存储密度增长，从而拓宽了存储技术的发展空间。
目前，3D NAND存储器的一种结构为存储阵列芯片和CMOS芯片上下层叠形成，并且通常情况下，存储阵列芯片和CMOS芯片通过异质结键合(hybrid bonding)的方式键合在一起。
目前，还没有一种有效的测试方法在3D NAND存储器封装之前，能够对3D NAND存储器的内部结构性能进行测试。
发明内容
有鉴于此，本申请提供了一种存储器结构，利用该存储器结构能够实现在存储器封装前对存储器内部性能的测试。
基于该存储器结构，本申请还提供了一种存储器结构的制备方法和测试方法。
为了实现上述发明目的，本申请采用了如下技术方案：
一种存储器结构，包括：
上下相对放置的存储阵列芯片和CMOS芯片，
其中，在所述存储阵列芯片的存储阵列区域设置有穿过所述存储阵列区域的连接TAC；
在所述存储阵列芯片的正面设置有第一介电层，所述第一介电层内设置有多个第一通孔；
在所述存储阵列芯片的背面设置有多个导电凸块；
所述CMOS芯片的正面依次层叠设置有第一金属图案层和第二介电层，所述第二介电层内设置有多个第二通孔；
所述第一介电层与所述第二介电层相对连接在一起；
所述存储阵列芯片内还设置有字线位线连接；
其中，至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及字线连接之间形成电连接；
和/或；
至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及位线连接之间形成电连接。
可选地，电连接的所述第一通孔和所述第二通孔形成通孔信号通道；
多个所述通孔信号通道通过所述导电凸块、第一通孔和第二通孔、第一金属图案层上的金属图案以及所述位线连接按照特定方式电连接形成测试通孔信号通道性能的测试结构；
和/或；
多个所述通孔信号通道通过所述导电凸块、第一通孔和第二通孔、第一金属图案层上的金属图案以及所述字线连接按照特定方式电连接形成测试通孔信号通道性能的测试结构。
可选地，所述测试通孔信号通道性能的测试结构包括多个串联连接的通孔信号通道。
可选地，所述测试通孔信号通道性能的测试结构包括n个通孔信号通道，所述多个通孔信号通道从所述测试通孔信号通道性能的结构的一端到另一端依次分别为第1个通孔信号通道，第2个通孔信号通道，直至第n个通孔信号通道，
其中，第奇数个通孔信号通道并联连接在一起，第偶数个通孔信号通道并联连接在一起，从而形成呈梳状结构的通孔信号通道测试结构；
其中，n为正整数。
可选地，所述存储器结构还包括：
设置在所述CMOS芯片正面和所述第一金属图案层之间的测试电路，所述测试电路与所述第一金属图案层之间形成电连接。
可选地，所述测试电路包括存储阵列芯片内部结构测试电路以及通孔信号通道测试电路中的至少一种。
可选地，所述存储阵列芯片内部结构测试电路包括：存储片性能测试电路、存储块性能测试电路、位线性能测试电路和字线性能测试电路中的至少一种。
可选地，所述存储器结构还包括设置于所述存储阵列芯片背面区域的通过硅片通道即TSV，所述导电凸块与至少部分所述TAC之间通过所述TSV之间形成电连接。
一种存储器结构的制备方法，包括：
提供存储阵列芯片和CMOS芯片；
在所述存储阵列芯片的存储阵列区域形成穿过所述存储阵列区域的连接TAC；
在所述存储阵列芯片的正面形成第一介电层；
在所述第一介电层内形成多个第一通孔；
在所述存储阵列芯片的背面形成多个导电凸块；
在所述CMOS芯片的正面依次层叠形成第一金属图案层和第二介电层；
在所述第二介电层内形成多个第二通孔；
将所述第一介电层与所述第二介电层相对连接在一起，以使所述存储阵列芯片和CMOS芯片形成上下层叠结构；
其中，所述存储阵列芯片内设置有字线连接和位线连接；
至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案以及所述字线连接之间形成电连接；
和/或；
至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案以及所述位线连接之间形成电连接。
可选地，在所述CMOS芯片的正面形成第一金属图案层之前，还包括：
在所述CMOS芯片的正面形成测试电路；
在所述CMOS芯片的正面形成第一金属图案层具体为：
在所述测试电路之上形成第一金属图案层，所述第一金属图案层与所述测试电路之间形成电连接。
可选地，所述在所述存储阵列芯片的背面形成多个导电凸块之前，还包括：
在所述存储阵列芯片的背面内形成多个通过硅片通道即TSV；所述导电凸块和所述TAC之间通过所述TSV形成电连接；
所述在所述存储阵列芯片的背面形成多个导电凸块，具体为：
在多个所述TSV之上形成多个导电凸块。
一种存储器结构的测试方法，所述测试方法包括：
获取用于测试存储器内部待测试结构的测试信号；
将所述测试信号通过测试探针经由电连接的导电凸块、TAC、第一通孔、第二通孔、第一金属图案层上的金属图案以及所述字线位线连接输入到待测试结构上；
经由与所述待测试结构连接的其它电连接的导电凸块、TAC、第一通孔、第二通孔、第一金属图案层上的金属图案以及所述字线位线连接通过其它测试探针获取所述测试信号的输出信号；
根据所述输入信号、输出信号以及待测试结构的内部结构获取所述待测试结构的性能；
其中，所述待测试结构为由与金属图案电连接的字线位线连接对应的字线和/或位线对应的结构；
可选地，所述待测试结构包括：由第一通孔和第二通孔形成的通孔信号通道以及存储阵列芯片内部各个结构的至少一种。
与现有技术相比，本申请至少具有以下优点：
通过以上技术方案可知，在CMOS芯片的正面设置有第一金属图案层，如此，设置于该存储器结构内的至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及字线连接之间形成电连接；和/或，设置于该存储器结构内的至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及位线连接之间形成电连接。
该形成电连接的各个结构能够为测试信号提供信号通路，如此，测试信号能够由测试探针经由该信号通路输入到待测试结构上，并能够经其它信号通路输出到其它测试探针上，最后根据输入信号、输出信号以及待测试结构的内部结构获取得到该待测试结构的性能。
由上可知，本申请提供的存储器结构能够实现对存储器内部性能的测试。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请提供的存储器结构示意图；
图2为本申请提供的测试通孔信号通道的测试结构示意图；
图3为本申请提供的测试通孔信号通道的测试结构示意图；
图4为本申请提供的存储器结构的测试方法流程示意图；
图5为本申请提供的存储器结构的制备方法的流程示意图；
图6A至图6J是本申请提供的存储器结构的制备方法的一系列制程对应的结构示意图。
附图标记
10：存储阵列芯片，11：TAC，12：第一介电层，13：第一通孔，14：导电凸块，15：TSV，16：字线位线连接；
20：CMOS芯片，21：第一金属图案层，22：第二介电层，23：第二通孔；
201至204：TAC，31至34：TAC。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图1是本申请提供的存储器结构示意图。如图1所示，该存储器结构包括：
上下相对放置的存储阵列芯片10和CMOS芯片20，
其中，在所述存储阵列芯片10的存储阵列区域形成有穿过所述存储阵列区域的连接TAC(through array contact)11；其中，形成在存储阵列区域的TAC一般为多个。
在所述存储阵列芯片10的正面形成有第一介电层12，所述第一介电层12内形成有多个第一通孔13；
在所述存储阵列芯片10的背面形成有多个导电凸块14；
所述CMOS芯片20的正面依次层叠形成有第一金属图案层21和第二介电层22，所述第二介电层22内形成有多个第二通孔23；
所述第一介电层12与所述第二介电层22相对连接在一起；所述第一通孔13与所述第二通孔23之间形成电连接。作为示例，第一介电层12与第二介电层22之间可以通过异质结键合(hybrid bonding)的方式键合在一起。所谓异质结键合就是通过分子间作用力将第一介电层12和第二介电层22键合在一起。
在本申请实施例中，存储阵列芯片10内还设置有字线位线连接16，通过该字线连接，所述存储阵列芯片内的字线能够获得电信号；通过该位线连接，所述存储阵列芯片内的位线能够获得电信号；
其中，至少部分所述导电凸块14、所述TAC 11、所述第一通孔13、所述第二通孔23、所述第一金属图案层21上的金属图案以及字线连接16之间形成电连接；
和/或；
至少部分所述导电凸块14、所述TAC 11、所述第一通孔13、所述第二通孔23、所述第一金属图案层21上的金属图案以及位线连接16之间形成电连接。
需要说明，在对存储器结构性能进行测试时，一般情况下，并不需要对存储器内部结构中具有相同结构的所有结构均进行测试，而是可以对相同结构中的其中一部分进行抽样测试。如此，可以在部分所述导电凸块14、所述TAC 11、所述第一通孔13、所述第二通孔23、所述第一金属图案层21上的金属图案以及所述字线连接16之间形成电连接；和/或，在部分所述导电凸块14、所述TAC 11、所述第一通孔13、所述第二通孔23、所述第一金属图案层21上的金属图案以及所述位线连接16之间形成电连接。
该电连接的所述导电凸块14、所述TAC 11、所述第一通孔13、所述第二通孔23、所述第一金属图案层21上的金属图案以及所述字线位线连接16，能够为用于测试存储器内部结构性能的测试信号提供信号通路。如此，用于测试存储器内部结构性能的测试信号可以通过测试探针经由一条或多条该信号通路输送到待测试结构上，然后再经其它一条或多条信号通路将测试信号输出到测试探针上，最后根据测试信号的输入信号、输出信号以及待测试结构的内部结构获取得到该待测试结构的性能。
需要说明，待测试结构位于电连接的导电凸块14、所述TAC 11、所述第一通孔13、所述第二通孔23、所述第一金属图案层21上的金属图案以及所述字线位线连接16所形成的信号通路上。如此，测试信号才能输入到待测试结构上，并经信号通路输出到测试探针上。
而且，当待测试结构为存储阵列芯片内部的结构时，该待测试结构由形成上述信号通路的字线位线连接所连接的字线和/或位线对应的结构。
在本申请实施例中，可以认为上述电连接的所述导电凸块14、所述TAC 11、所述第一通孔13、所述第二通孔23、所述第一金属图案层21上的金属图案以及所述字线位线连接16中的第一通孔13和第二通孔23之间直接电连接。为了后续方便描述，本申请实施例将该直接电连接的第一通孔13和第二通孔23形成的信号通道称为通孔信号通道。
该通孔信号通道是在将存储阵列芯片和CMOS芯片连接在一起的同时形成的。
该通孔信号通道是测试信号的必经之路，因此，该通孔信号通道对于测试信号的传输具有重要作用。为此，本申请实施例提供的存储器器件中还可以包括测试通孔信号通道性能的测试结构。
作为示例，该测试通孔信号通道性能的测试结构可以为通过所述导电凸块14、第一通孔13和第二通孔23、第一金属图案层21上的金属图案以及所述位线连接16按照特定方式电连接形成测试通孔信号通道性能的测试结构；也可以为通过所述导电凸块14、第一通孔13和第二通孔23、第一金属图案层21上的金属图案以及所述字线连接16按照特定方式电连接形成测试通孔信号通道性能的测试结构。还可以为通过所述导电凸块14、第一通孔13和第二通孔23、第一金属图案层21上的金属图案以及所述位线连接16和字线连接16按照特定方式电连接形成测试通孔信号通道性能的测试结构。
作为示例，利用本申请实施例提供的存储器结构可以测试通孔信号通道的电性能，例如通孔信号通道的电阻和通孔信号通道的电容。
需要说明，测试通孔信号通道的电阻和电容时的通孔信号通道测试结构不同。而且，由于一个通孔信号通道的电容或电阻一般较小，如果仅测试一个通孔信号通道的电容或电阻，就会导致测量误差较大，导致测量不准确的问题。
因此，本申请实施例为了提高通孔信号通道性能测量的准确性，通过设置通孔信号通道的结构可以测量多个通孔信号通道的性能，在测出多个通孔信号通道的性能值后，将该多个通孔信号通道的性能值求平均，得到的平均值即可认为是一个通孔信号通道对应的性能值。例如，设定通孔信号通道结构内包括n个通孔信号通道，由本申请实施例提供的结构和测试方法测出的通孔信号通道结构的电阻为R，则一个通孔信号通道的电阻为R/n，其中，n为正整数。
在本申请实施例中，测试通孔信号通道电阻的通孔信号通道结构与测试通孔信号通道电容的通孔信号通道结构不同。
其中，在测试通孔信号通道电阻的通孔信号通道结构内，多个通孔信号通道通过电连接的导电凸块14、第一通孔13和第二通孔23以及第一金属图案层21上的金属图案、字线位线连接16形成串联连接。即测试通孔信号通道电阻的通孔信号通道结构包括多个串联连接的通孔信号通道。也可以认为测试通孔信号通道电阻的通孔信号通道结构中的多个通孔信号通道形状呈蜷曲状即serpentine结构。图2示出了本申请实施例提供的测试通孔信号通道电阻的通孔信号通道结构示意图。图2示出了4个串联的通孔信号通道，其分别标记为201、202、203和204。在图2中仅标记出通孔信号通道结构，与其电连接的导电凸块14、TAC11、第一通孔13和第二通孔23以及第一金属图案层21以及字线位线连接16在图2中没有标出。但是根据上述对存储器结构的描述，应当理解为该4个通孔信号通道通过与其电连接的与其电连接的导电凸块14、TAC 11、第一通孔13和第二通孔23以及第一金属图案层21以及字线位线连接16实现串联。
当需要对图2所示的通孔信号通道测试结构中的通孔信号通道电阻进行测试时，将两根测试探针分别插入到通孔信号通道201和通孔信号通道204对应的导电凸块上。
在本申请实施例中，测试通孔信号通道电容的通孔信号通道测试结构可以为多个通孔信号通道中的第奇数个通孔信号通道并联连接，第偶数个通孔信号通道并联连接的梳状结构。其中通孔信号通道的排序是根据通孔信号通道的位置从通孔信号通道测试结构的一端到另一端依次排序。具体地说，设定测试通孔信号通道性能的测试结构包括n个通孔信号通道，所述多个通孔信号通道从所述测试通孔信号通道性能的结构的一端到另一端依次分别为第1个通孔信号通道，第2个通孔信号通道，直至第n个通孔信号通道，其中，第奇数个通孔信号通道并联连接在一起，第偶数个通孔信号通道并联连接在一起，从而形成呈梳状结构的通孔信号通道；其中，n为正整数。
作为示例，图3示出了本申请实施例提供的测试通孔信号通道电容的通孔信号通道测试结构示意图。如图3所示，该通孔信号通道结构包括4个通孔信号通道，其从左到右依次分别为第1个通孔信号通道31、第2个通孔信号通道32、第3个通孔信号通道33和第4个通孔信号通道34。
其中，第1个通孔信号通道31与第3个通孔信号通道33之间通过第一通孔、第二通孔和第一金属图案层的一金属图案并联连接，第2个通孔信号通道32与第4个通孔信号通道34之间通过另一第一通孔、另一第二通孔和第一金属图案层的另一金属图案并联连接。
当需要对图3所示的通孔信号通道结构中的通孔信号通道电容进行测试时，需要将两根测试探针分别插入到通孔信号通道31和通孔信号通道34对应的导电凸块上。
作为本申请的一具体实施例，在存储阵列区域形成TAC时，TAC不会贯穿存储阵列区域的正背面，而是从存储阵列区域的正面向存储阵列区域贯穿一定深度，而在靠近存储阵列区域背面区域没有贯穿。在这种情况下，为了实现导电凸块14与TAC 11的电连接，上述所述的存储器结构还可以包括形成于所述存储阵列芯片10背面和所述导电凸块14之间的通过硅片通道即TSV(through silicon vias)15，所述导电凸块14与所述至少部分所述TAC11之间通过所述TSV 15之间形成电连接。采用TSV 15结构将导电凸块14和TAC 11实现电连接的方式能够节省更多的空间设置存储单元，从而在达到相同存储性能的存储器时，有利于减小器件尺寸。
此外，作为本申请的另一具体实施例，为了更好地对TAC性能进行测试，上述所述的存储器结构还可以包括：形成在所述CMOS芯片20正面和所述第一金属图案层21之间的测试电路(图1中未示出)，所述TAC测试电路与所述第一金属图案层21之间形成电连接。
作为示例，所述测试电路包括存储阵列芯片内部结构测试电路以及通孔信号通道测试电路的至少一种。更具体地，所述存储阵列芯片内部结构测试电路包括：存储片性能测试电路、存储块性能测试电路、位线性能测试电路和字线性能测试电路中的至少一种。
以上为本申请实施例提供的存储器结构的具体实施方式。需要说明，本申请实施例提供的存储器结构可以为3D NAND存储器结构。
利用上述实施例提供的存储器结构，可以对存储器内部结构性能进行测试。具体测试方法可以如图4所示的测试方法流程图，其包括以下步骤：
S41、获取用于测试存储器内部待测试结构的测试信号：
其中，所述待测试结构为由与金属图案电连接的字线位线连接对应的字线和/或位线对应的结构。作为示例，所述待测试结构包括：由第一通孔和第二通孔形成的通孔信号通道以及存储阵列芯片内部各个结构的至少一种。其中，所述存储阵列芯片内部结构包括：存储片、存储块、位线和字线中的至少一种。
S42、将所述测试信号通过测试探针经由电连接的导电凸块、TAC、第一通孔、第二通孔、第一金属图案层上的金属图案以及所述字线位线连接位线连接输入到待测试结构上。
S43、经由与所述待测试结构连接的其它电连接的导电凸块、TAC、第一通孔、第二通孔、第一金属图案层上的金属图案以及所述字线位线连接通过其它测试探针获取所述测试信号的输出信号。
S44、根据所述输入信号、输出信号以及待测试结构的内部结构获取所述待测试结构的性能。
需要说明，存储器内部性能通常包括很多种类型，因此，为了方便测试，本申请实施例可以借助探针卡(probe card)进行测试。这是因为探针卡上有很多探针，每一探针可以传输不同的测试信号，如此，借助探针卡，向探针卡的不同探针上施加不同类型的测试信号，一次可以测量出存储器内部结构的多个类型的性能参数。
另外，由于存储阵列芯片是有多个存储单元排列组成的存储阵列。其上的很多结构都是重复的，例如，存储器包括多个存储片plane、存储块block、存储单元、字线和位线。
通过设计第一金属图案层上的金属图案，可以实现存储阵列芯片上的相同重复结构分别通过字线位线连接16形成相同的待测试结构。如此，可以利用一个探针卡通过多次测试实现对存阵列芯片上的多个相同重复结构的性能的测试。
简单地说，通过设计第一金属图案层上的图案，实现存储阵列芯片上的相同重复结构形成相同的待测试结构，如此，利用一个探针卡即可实现对存储阵列芯片上的不同存储块、同一存储块内的不同位线和字线、以及不同位置上的字线对应的位线的性能。
以上为本申请实施例提供的存储器结构的测试方法的具体实施方式。
基于上述实施例提供的存储器结构，本申请实施例还提供了一种存储器结构的制备方法的具体实施方式。具体参见以下实施例。
下面结合图5以及图6A至图6J对本申请实施例提供的制备方法进行详细描述。
图5是本申请实施例提供的存储器结构的制备方法的流程示意图。如图5所示，该制备方法包括以下步骤：
S501、提供存储阵列芯片10和CMOS芯片20：
图6A分别示出了存储阵列芯片10和CMOS芯片20。其中，存储阵列芯片10内设置有字线位线连接16。
S502、在所述存储阵列芯片10的存储阵列区域形成穿过所述存储阵列区域的连接TAC 11：
如图6B所示，在存储阵列芯片10的存储阵列区域形成穿过存储阵列区域的连接TAC 11。其中，在存储阵列区域，形成的TAC可以为多个。
S503、在所述存储阵列芯片10的正面形成第一介电层12：
如图6C所示，采用本领域惯用的技术手段，在存储阵列芯片10的正面形成第一介电层12。作为示例，形成第一介电层12的材料可以为氮化硅或氧化硅。
S504、在所述第一介电层12内形成多个第一通孔13，所述第一通孔13与所述TAC11之间形成电连接：
如图6D所示，在第一介电层12内形成多个第一通孔13，第一通孔13和TAC 11之间形成电连接。作为示例，在第一介电层12内形成多个第一通孔13可以具体为：采用掩模板对第一介电层12进行刻蚀形成孔洞，利用金属材料填充孔洞，然后对第一介电层进行磨平，从而使得填充有金属材料的孔洞形成多个第一通孔13。
S505、在所述存储阵列芯片10的背面内形成通过硅片通道即TSV 15；所述TSV 15与所述TAC 11之间形成电连接：
本步骤可以具体为：从存储阵列芯片10的背面对存储阵列芯片10进行减薄处理，然后从减薄处理后的存储阵列芯片10的背面形成TSV 15，所述TSV 15与所述TAC 11之间形成电连接。该步骤执行完对应的结构示意图如图6E所示。
S506、在多个所述TSV15之上形成多个导电凸块14，所述多个导电凸块14分别与至少部分所述TAC 11之间形成电连接：
如图6F所示，在多个TSV 15之上形成多个导电凸块14，所述多个导电凸块14分别与至少部分TAC 11之间形成电连接。
作为示例，本申请实施例在TSV 15上形成导电凸块14的具体方法可以如下：
在TSV上淀积一层金属层；对所述金属层进行图案化；在图案化后的金属层上填充介电材料，形成第二金属图案层，所述第二金属图案层的金属图案为多个所述导电凸块。在本步骤中，淀积的金属层的材质可以为铝。
S507、在所述CMOS芯片20的正面形成第一金属图案层21：
如图6G所示，在CMOS芯片20的正面形成第一金属图案层21。其中，第一金属图案层21上的金属图案与存储阵列芯片10上的字线位线连接16形成电连接，以在后续形成存储器内部结构的待测试结构。
作为示例，在CMOS芯片20的正面形成第一金属图案层21的具体方法如下：
在CMOS芯片20的正面形成介电层，对介电层进行刻蚀以在预定区域形成孔洞，对形成的孔洞进行金属材料填充，然后进行平坦化，最终形成第一金属图案层21。
S508、在所述第一金属图案层21之上形成第二介电层22；
如图6H所示，在第一金属图案层21之上形成第二介电层22。
S509、在所述第二介电层22内形成多个第二通孔23，至少部分所述第二通孔23与所述第一金属图案层21之间形成电连接：
如图6I所示，在第二介电层22内形成多个第二通孔23，至少部分第二通孔与第一金属图案层21之间形成电连接。
S510、将所述第一介电层12与所述第二介电层22相对连接在一起，以将存储阵列芯片10和CMOS芯片20连接在一起，并形成上下层叠结构：
如图6J所示，将所述第一介电层12与所述第二介电层22相对连接在一起，以将存储阵列芯片10和CMOS芯片20连接在一起，并形成上下层叠结构。在第一介电层12与所述第二介电层22相对连接在一起的同时，所述第一通孔13与所述第二通孔23之间形成电连接。
本申请实施例可以具体通过异质结键合(hybrid bonding)的方式将所述第一介电层与所述第二介电层键合在一起。
以上为本申请实施例提供的存储器结构的制备方法的具体实施方式。
通过上述制备方法生成的存储器结构中，至少部分所述导电凸块14、所述TAC 11、所述第一通孔13、所述第二通孔23以及所述第一金属图案层21上的金属图案以及所述字线连接16之间形成电连接；
和/或；
至少部分所述导电凸块14、所述TAC 11、所述第一通孔13、所述第二通孔23以及所述第一金属图案层21上的金属图案以及所述位线连接16之间形成电连接。
需要说明，在未将第一介电层12与所述第二介电层22相对连接在一起之前，存储阵列芯片10和CMOS芯片相互独立，所以，在该具体实施方式中，对存储阵列芯片10和CMOS芯片的处理可以并行处理，以缩短制备存储器结构的加工时间，提高加工效率。具体到本实施例来说，步骤S502至S506与步骤S507至S509可以并行处理。
通过以上描述即可制备出本申请实施例提供的存储器结构。而且通过上述电连接的导电凸块、至少部分所述TAC、所述第一通孔、至少部分所述第二通孔以及所述第一金属图案层上的至少部分金属图案之间形成电连接，从而使多个TAC通过所述导电凸块、第一通孔和第二通孔以及第一金属图案层上的金属图案按照特定方式连接形成测试TAC性能的测试结构。
作为本申请的一具体实施例，为了实现对存储器内部结构性能更准确的测试，在所述CMOS芯片的正面形成第一金属图案层之前，还可以包括：
在所述CMOS芯片的正面形成测试电路；
在所述CMOS芯片的正面形成第一金属图案层具体为：
在所述测试电路之上形成第一金属图案层，所述第一金属图案层与所述测试电路之间形成电连接。
以上所述，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制。虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (13)

1.一种存储器结构，其特征在于，包括：
上下相对放置的存储阵列芯片和CMOS芯片，
其中，在所述存储阵列芯片的存储阵列区域设置有穿过所述存储阵列区域的连接TAC；
在所述存储阵列芯片的正面设置有第一介电层，所述第一介电层内设置有多个第一通孔；
在所述存储阵列芯片的背面设置有多个导电凸块；
所述CMOS芯片的正面依次层叠设置有第一金属图案层和第二介电层，所述第二介电层内设置有多个第二通孔；
所述第一介电层与所述第二介电层相对连接在一起；
所述存储阵列芯片内还设置有字线位线连接；
其中，至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及字线连接之间形成电连接；
和/或；
至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及位线连接之间形成电连接。
2.根据权利要求1所述的存储器结构，其特征在于，电连接的所述第一通孔和所述第二通孔形成通孔信号通道；
多个所述通孔信号通道通过所述导电凸块、第一通孔和第二通孔、第一金属图案层上的金属图案以及所述位线连接按照特定方式电连接形成测试通孔信号通道性能的测试结构；
和/或；
多个所述通孔信号通道通过所述导电凸块、第一通孔和第二通孔、第一金属图案层上的金属图案以及所述字线连接按照特定方式电连接形成测试通孔信号通道性能的测试结构。
3.根据权利要求2所述的存储器结构，其特征在于，所述测试通孔信号通道性能的测试结构包括多个串联连接的通孔信号通道。
4.根据权利要求2所述的存储器结构，其特征在于，所述测试通孔信号通道性能的测试结构包括n个通孔信号通道，所述多个通孔信号通道从所述测试通孔信号通道性能的结构的一端到另一端依次分别为第1个通孔信号通道，第2个通孔信号通道，直至第n个通孔信号通道，
其中，第奇数个通孔信号通道并联连接在一起，第偶数个通孔信号通道并联连接在一起，从而形成呈梳状结构的通孔信号通道测试结构；
其中，n为正整数。
5.根据权利要求1-4任一项所述的存储器结构，其特征在于，所述存储器结构还包括：
设置在所述CMOS芯片正面和所述第一金属图案层之间的测试电路，所述测试电路与所述第一金属图案层之间形成电连接。
6.根据权利要求5所述的存储器结构，其特征在于，所述测试电路包括存储阵列芯片内部结构测试电路以及通孔信号通道测试电路中的至少一种。
7.根据权利要求6所述的存储器结构，其特征在于，所述存储阵列芯片内部结构测试电路包括：存储片性能测试电路、存储块性能测试电路、位线性能测试电路和字线性能测试电路中的至少一种。
8.根据权利要求1-4任一项所述的存储器结构，其特征在于，所述存储器结构还包括设置于所述存储阵列芯片背面区域的通过硅片通道即TSV，所述导电凸块与至少部分所述TAC之间通过所述TSV之间形成电连接。
9.一种存储器结构的制备方法，其特征在于，包括：
提供存储阵列芯片和CMOS芯片；
在所述存储阵列芯片的存储阵列区域形成穿过所述存储阵列区域的连接TAC；
在所述存储阵列芯片的正面形成第一介电层；
在所述第一介电层内形成多个第一通孔；
在所述存储阵列芯片的背面形成多个导电凸块；
在所述CMOS芯片的正面依次层叠形成第一金属图案层和第二介电层；
在所述第二介电层内形成多个第二通孔；
将所述第一介电层与所述第二介电层相对连接在一起，以使所述存储阵列芯片和CMOS芯片形成上下层叠结构；
其中，所述存储阵列芯片内设置有字线连接和位线连接；
至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案以及所述字线连接之间形成电连接；
和/或；
至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案以及所述位线连接之间形成电连接。
10.根据权利要求11所述的制备方法，其特征在于，在所述CMOS芯片的正面形成第一金属图案层之前，还包括：
在所述CMOS芯片的正面形成测试电路；
在所述CMOS芯片的正面形成第一金属图案层，具体为：
在所述测试电路之上形成第一金属图案层，所述第一金属图案层与所述测试电路之间形成电连接。
11.根据权利要求9或10所述的制备方法，其特征在于，所述在所述存储阵列芯片的背面形成多个导电凸块之前，还包括：
在所述存储阵列芯片的背面内形成多个通过硅片通道即TSV；所述导电凸块和所述TAC之间通过所述TSV形成电连接；
所述在所述存储阵列芯片的背面形成多个导电凸块，具体为：
在多个所述TSV之上形成多个导电凸块。
12.一种存储器结构的测试方法，其特征在于，所述测试方法基于权利要求1-8任一项所述的存储器结构，所述测试方法包括：
获取用于测试存储器内部待测试结构的测试信号；
将所述测试信号通过测试探针经由电连接的导电凸块、TAC、第一通孔、第二通孔、第一金属图案层上的金属图案以及字线位线连接输入到待测试结构上；
经由与所述待测试结构连接的其它电连接的导电凸块、TAC、第一通孔、第二通孔、第一金属图案层上的金属图案以及字线位线连接通过其它测试探针获取所述测试信号的输出信号；
根据所述输入信号、输出信号以及待测试结构的内部结构获取所述待测试结构的性能；
其中，所述待测试结构为由与金属图案电连接的字线位线连接对应的字线和/或位线对应的结构。
13.根据权利要求12所述的测试方法，其特征在于，所述待测试结构包括：由第一通孔和第二通孔形成的通孔信号通道以及存储阵列芯片内部各个结构的至少一种。
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US16/046,869 US10679721B2 (en) 2017-03-08 2018-07-26 Structure and method for testing three-dimensional memory device
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527661A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种字线电阻测试方法及三维存储器失效分析方法
CN107946202A (zh) * 2017-11-16 2018-04-20 长江存储科技有限责任公司 短制程阶段的三维存储器电性测试方法及测试结构
WO2018161841A1 (en) * 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Structure and method for testing three-dimensional memory device
CN109300903A (zh) * 2018-09-28 2019-02-01 长江存储科技有限责任公司 基于硅通孔堆叠的三堆存储器结构及制造方法
CN110036475A (zh) * 2019-02-18 2019-07-19 长江存储科技有限责任公司 新颖的贯穿硅触点结构及其形成方法
WO2019143400A1 (en) 2018-01-17 2019-07-25 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
CN112864036A (zh) * 2021-01-05 2021-05-28 长江存储科技有限责任公司 一种测试方法及装置
CN112992865A (zh) * 2021-02-26 2021-06-18 西安微电子技术研究所 一种晶圆级键合工艺监控结构、方法及制备方法
US11133297B2 (en) 2018-01-17 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
CN113675204A (zh) * 2021-08-09 2021-11-19 长江存储科技有限责任公司 三维存储器
WO2023231122A1 (zh) * 2022-06-01 2023-12-07 长鑫存储技术有限公司 封装结构及其制作方法、半导体器件

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10381322B1 (en) * 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
EP3807927A4 (en) 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. TSV AS A HIDEPAD
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
CN111276486B (zh) 2018-12-07 2021-03-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
WO2020198944A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
KR102661281B1 (ko) 2019-04-30 2024-04-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법
KR102646663B1 (ko) * 2019-10-14 2024-03-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리에 대한 셀 전류 측정
US11088116B2 (en) * 2019-11-25 2021-08-10 Sandisk Technologies Llc Bonded assembly containing horizontal and vertical bonding interfaces and methods of forming the same
US20210190821A1 (en) * 2019-12-19 2021-06-24 Xcerra Corporation Dielectric resonating test contactor and method
CN111508828A (zh) * 2020-03-26 2020-08-07 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111430360B (zh) * 2020-04-08 2023-09-29 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
EP3931869B1 (en) * 2020-04-24 2023-12-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain-select-gate cut structures and methods for forming the same
CN111785681B (zh) * 2020-07-06 2021-07-16 长江存储科技有限责任公司 存储器件及其制造方法
US11538506B2 (en) 2020-07-21 2022-12-27 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package including the semiconductor device
US11239207B1 (en) 2020-07-24 2022-02-01 Micron Technology, Inc. Semiconductor die stacks and associated systems and methods
CN112018128A (zh) * 2020-08-06 2020-12-01 长江存储科技有限责任公司 存储器件及其制造方法
US11545456B2 (en) 2020-08-13 2023-01-03 Micron Technology, Inc. Microelectronic devices, electronic systems having a memory array region and a control logic region, and methods of forming microelectronic devices
KR20220033619A (ko) * 2020-09-08 2022-03-17 삼성전자주식회사 반도체 패키지
JP2022050238A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体装置
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
KR102479995B1 (ko) * 2020-11-16 2022-12-21 충남대학교 산학협력단 신소자 테스트 시스템 및 신소자 테스트 방법
KR20220068540A (ko) 2020-11-19 2022-05-26 삼성전자주식회사 메모리 칩 및 주변 회로 칩을 포함하는 메모리 장치 및 상기 메모리 장치의 제조 방법
WO2022120630A1 (en) * 2020-12-09 2022-06-16 Yangtze Memory Technologies Co., Ltd. Contact pads of three-dimensional memory device and fabrication method thereof
JP2023531213A (ja) * 2020-12-09 2023-07-21 長江存儲科技有限責任公司 三次元メモリデバイスのコンタクトパッドおよびその製造方法
CN113097087B (zh) * 2021-03-26 2022-06-28 长江存储科技有限责任公司 一种半导体器件及其测试方法
US20230031011A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of testing memory devices
CN113593627B (zh) * 2021-07-30 2023-09-29 长江存储科技有限责任公司 检测三维存储器的结构缺陷的方法及三维存储结构
CN115148706A (zh) * 2022-05-23 2022-10-04 长鑫存储技术有限公司 半导体结构、测试结构、制备方法及测试方法
CN117199055A (zh) * 2022-06-01 2023-12-08 长鑫存储技术有限公司 封装结构及其制作方法、半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101207096A (zh) * 2006-12-15 2008-06-25 奇梦达股份公司 具有通孔的半导体元件
CN103377961A (zh) * 2012-04-25 2013-10-30 南亚科技股份有限公司 三维堆叠的随机存取存储器的测试与制造方法以及晶圆的测试方法
US20150311142A1 (en) * 2012-08-10 2015-10-29 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
CN105720026A (zh) * 2014-12-23 2016-06-29 联发科技股份有限公司 具有tsv互连的半导体封装组件
CN106449465A (zh) * 2016-11-30 2017-02-22 武汉新芯集成电路制造有限公司 一种存储器芯片上测试单个比特的方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504742B1 (en) * 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
KR20080029615A (ko) * 2006-09-29 2008-04-03 주식회사 하이닉스반도체 플래시 메모리 장치의 제조방법
JP2010135515A (ja) * 2008-12-03 2010-06-17 Renesas Electronics Corp 半導体装置およびその製造方法
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
JP2011003833A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
TWI462116B (zh) * 2010-01-25 2014-11-21 Macronix Int Co Ltd 具有改良串列選擇線和位元線接觸佈局的三維記憶陣列
IT1398204B1 (it) * 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
KR101117589B1 (ko) * 2010-02-19 2012-02-20 서울대학교산학협력단 단결정 스타구조 형성방법 및 이를 이용한 3차원 낸드 플래시 메모리 어레이
JP2011204829A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
JP2012156327A (ja) * 2011-01-26 2012-08-16 Elpida Memory Inc 半導体装置、及び積層型半導体装置
JP2012226794A (ja) * 2011-04-18 2012-11-15 Elpida Memory Inc 半導体装置、及び半導体装置の制御方法。
US20130005688A1 (en) 2011-07-01 2013-01-03 Marie Elizabeth Saunders Insecticidal composition
KR20130022829A (ko) * 2011-08-26 2013-03-07 삼성전자주식회사 칩 적층 반도체 소자의 검사 방법 및 이를 이용한 칩 적층 반도체 소자의 제조 방법
US8921991B2 (en) * 2011-09-01 2014-12-30 Chengdu Haicun Ip Technology Llc Discrete three-dimensional memory
KR20130045047A (ko) * 2011-10-25 2013-05-03 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2013131534A (ja) * 2011-12-20 2013-07-04 Elpida Memory Inc 半導体装置
US8828884B2 (en) * 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
US9704780B2 (en) 2012-12-11 2017-07-11 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming low profile fan-out package with vertical interconnection units
US8964442B2 (en) * 2013-01-14 2015-02-24 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US9401329B2 (en) * 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9263461B2 (en) * 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
US9236131B1 (en) * 2014-08-04 2016-01-12 Sandisk Technologies Inc. Bias to detect and prevent short circuits in three-dimensional memory device
JP5976055B2 (ja) * 2014-08-21 2016-08-23 力晶科技股▲ふん▼有限公司 半導体ウエハ、半導体チップ及び半導体装置とそれらの製造方法
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9698152B2 (en) * 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9869713B2 (en) * 2015-03-05 2018-01-16 Qualcomm Incorporated Through-silicon via (TSV) crack sensors for detecting TSV cracks in three-dimensional (3D) integrated circuits (ICs) (3DICs), and related methods and systems
US20160268166A1 (en) * 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
CN106057786B (zh) * 2015-04-13 2018-11-30 台湾积体电路制造股份有限公司 3d堆叠式芯片封装件
KR102398666B1 (ko) 2015-08-19 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
US9449987B1 (en) * 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9876031B1 (en) * 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
US9966318B1 (en) * 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101207096A (zh) * 2006-12-15 2008-06-25 奇梦达股份公司 具有通孔的半导体元件
CN103377961A (zh) * 2012-04-25 2013-10-30 南亚科技股份有限公司 三维堆叠的随机存取存储器的测试与制造方法以及晶圆的测试方法
US20150311142A1 (en) * 2012-08-10 2015-10-29 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
CN105720026A (zh) * 2014-12-23 2016-06-29 联发科技股份有限公司 具有tsv互连的半导体封装组件
CN106449465A (zh) * 2016-11-30 2017-02-22 武汉新芯集成电路制造有限公司 一种存储器芯片上测试单个比特的方法

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10679721B2 (en) 2017-03-08 2020-06-09 Yangtze Memory Technologies Co., Ltd. Structure and method for testing three-dimensional memory device
WO2018161841A1 (en) * 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Structure and method for testing three-dimensional memory device
US10998079B2 (en) 2017-03-08 2021-05-04 Yangtze Memory Technologies Co., Ltd. Structure and method for testing three-dimensional memory device
CN107527661A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种字线电阻测试方法及三维存储器失效分析方法
CN107527661B (zh) * 2017-08-31 2020-08-28 长江存储科技有限责任公司 一种字线电阻测试方法及三维存储器失效分析方法
CN107946202A (zh) * 2017-11-16 2018-04-20 长江存储科技有限责任公司 短制程阶段的三维存储器电性测试方法及测试结构
CN107946202B (zh) * 2017-11-16 2018-12-14 长江存储科技有限责任公司 短制程阶段的三维存储器电性测试方法及测试结构
KR102377774B1 (ko) 2018-01-17 2022-03-23 샌디스크 테크놀로지스 엘엘씨 본딩된 메모리 다이 및 주변 로직 다이를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
CN111316440B (zh) * 2018-01-17 2023-07-21 闪迪技术有限公司 包含键合的存储器管芯和外围逻辑管芯的三维存储器器件及其制作方法
CN111316440A (zh) * 2018-01-17 2020-06-19 闪迪技术有限公司 包含键合的存储器管芯和外围逻辑管芯的三维存储器器件及其制作方法
WO2019143400A1 (en) 2018-01-17 2019-07-25 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US11791327B2 (en) 2018-01-17 2023-10-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
KR20210000753A (ko) * 2018-01-17 2021-01-05 샌디스크 테크놀로지스 엘엘씨 본딩된 메모리 다이 및 주변 로직 다이를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
EP3910672A1 (en) * 2018-01-17 2021-11-17 SanDisk Technologies LLC Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US11133297B2 (en) 2018-01-17 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
EP3669397A4 (en) * 2018-01-17 2021-08-11 SanDisk Technologies LLC THREE-DIMENSIONAL STORAGE DEVICE WITH ASSOCIATED MEMORY CHIP AND PERIPHERAL LOGIC CHIP AND METHOD FOR MANUFACTURING THEREOF
CN109300903A (zh) * 2018-09-28 2019-02-01 长江存储科技有限责任公司 基于硅通孔堆叠的三堆存储器结构及制造方法
CN111261606A (zh) * 2019-02-18 2020-06-09 长江存储科技有限责任公司 贯穿硅触点结构及其形成方法
CN111261606B (zh) * 2019-02-18 2020-11-17 长江存储科技有限责任公司 贯穿硅触点结构及其形成方法
US11721609B2 (en) 2019-02-18 2023-08-08 Yangtze Memory Technologies Co., Ltd. Through silicon contact structure and method of forming the same
CN110036475A (zh) * 2019-02-18 2019-07-19 长江存储科技有限责任公司 新颖的贯穿硅触点结构及其形成方法
US11069596B2 (en) 2019-02-18 2021-07-20 Yangtze Memory Technologies Co., Ltd. Through silicon contact structure and method of forming the same
US11710679B2 (en) 2019-02-18 2023-07-25 Yangtze Memory Technologies Co., Ltd. Through silicon contact structure and method of forming the same
CN112864036B (zh) * 2021-01-05 2023-08-01 长江存储科技有限责任公司 一种测试方法及装置
CN112864036A (zh) * 2021-01-05 2021-05-28 长江存储科技有限责任公司 一种测试方法及装置
CN112992865B (zh) * 2021-02-26 2023-07-11 珠海天成先进半导体科技有限公司 一种晶圆级键合工艺监控结构、方法及制备方法
CN112992865A (zh) * 2021-02-26 2021-06-18 西安微电子技术研究所 一种晶圆级键合工艺监控结构、方法及制备方法
CN113675204A (zh) * 2021-08-09 2021-11-19 长江存储科技有限责任公司 三维存储器
CN113675204B (zh) * 2021-08-09 2023-10-24 长江存储科技有限责任公司 三维存储器
WO2023231122A1 (zh) * 2022-06-01 2023-12-07 长鑫存储技术有限公司 封装结构及其制作方法、半导体器件

Also Published As

Publication number Publication date
US20200265913A1 (en) 2020-08-20
CN106920797B (zh) 2018-10-12
CN110088899B (zh) 2020-06-26
CN110088899A (zh) 2019-08-02
KR20190122794A (ko) 2019-10-30
US20190057756A1 (en) 2019-02-21
US10998079B2 (en) 2021-05-04
WO2018161841A1 (en) 2018-09-13
CN111554690B (zh) 2021-03-30
KR102286338B1 (ko) 2021-08-05
CN111554690A (zh) 2020-08-18
TWI644379B (zh) 2018-12-11
JP6918959B2 (ja) 2021-08-11
US10679721B2 (en) 2020-06-09
TW201842601A (zh) 2018-12-01
JP2020510312A (ja) 2020-04-02

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