JP2020510312A - メモリデバイスおよび方法 - Google Patents

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Abstract

三次元メモリデバイス（１００）は、メモリアレイ構造（１０２）と、周辺デバイス構造（１０４）と、メモリアレイ構造（１０２）および周辺デバイス構造（１０４）の前面に接触する相互接続層（１０６）と、導電性パッド（１０８）とを含む。メモリアレイ構造（１０２）は、メモリアレイスタック（１０９）と、貫通アレイ接点（ＴＡＣ）（１１０）と、メモリアレイ接点（１１２）とを含む。周辺デバイス構造（１０４）は、試験回路（１２６）を含む。相互接続層（１０６）は、相互接続構造（１１６、１２４）を含む。導電性パッド（１０８）、ＴＡＣ（１１０）、相互接続構造（１１６、１２４）、ならびに試験回路（１２６）およびメモリアレイ接点（１１２）の少なくとも一方は、電気的に接続される。

Description

関連出願の相互参照
本出願は、２０１７年３月８日に出願された中国特許出願第２０１７１０１３４３６８．０号の優先権を主張し、その内容全体は参照により本明細書に組み込まれる。
本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその試験方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改良することによって、より小さいサイズに縮小される。ただし、メモリセルの特徴サイズが下限に近づくと、平面プロセスおよび製造技術は、困難になり、コストがかかるようになる。その結果、平面メモリセルのメモリ密度は、上限に近づく。
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間で信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスを試験するための構造および方法の実施形態が、本明細書において開示される。
本開示のいくつかの実施形態によれば、メモリデバイスは、メモリアレイ構造と、メモリアレイ構造の前面の第１の誘電体層と、第１の誘電体層内の複数の第１の接点と、メモリアレイ構造の裏面の複数の導電性パッドと、相補型金属酸化膜半導体（ＣＭＯＳ）構造と、ＣＭＯＳ構造の前面に複数の金属パターンを含む金属層と、金属層上の第２の誘電体層と、第２の誘電体層内の複数の第２の接点とを含む。メモリアレイ構造は、メモリアレイスタックと、メモリアレイスタックの少なくとも一部を通って垂直に延びる貫通アレイ接点（ＴＡＣ）と、１つまたは複数のメモリアレイ接点とを含む。第１の誘電体層および第２の誘電体層は向かい合わせて接合され、それにより、メモリアレイ構造はＣＭＯＳ構造の上側にあり、１つまたは複数の電気接続が、少なくとも複数の導電性パッド、ＴＡＣ、複数の第１の接点、複数の第２の接点、金属層内の複数の金属パターン、および１つまたは複数のメモリアレイ接点の少なくとも１つによって形成される。
いくつかの実施形態では、複数の第１の接点の少なくとも１つおよび複数の第２の接点の少なくとも１つは、接点信号経路を形成する。この１つまたは複数のメモリアレイ接点は、ワード線接点およびビット線接点の少なくとも一方を含むことができる。複数の導電性パッド、ＴＡＣ、複数の第１の接点、複数の第２の接点、金属層内の複数の金属パターン、およびワード線は、電気的に接続されて、１つまたは複数の電気接続のうち第１のものを形成して複数の接点信号経路を試験することができる。複数の導電性パッド、ＴＡＣ、複数の第１の接点、複数の第２の接点、金属層内の複数の金属パターン、およびビット線接点は、電気的に接続されて、１つまたは複数の電気接続のうち第２のものを形成して複数の接点信号経路を試験することができる。いくつかの実施形態では、複数の接点信号経路は、直列に接続される。いくつかの実施形態では、複数の接点信号経路の少なくともいくつかは、並列に接続される。例えば、複数の接点信号経路の半分が、並列に接続され得る。
いくつかの実施形態では、ＣＭＯＳ構造は、金属層に電気的に接続された試験回路を含む。試験回路は、メモリアレイ構造試験回路および接点信号経路試験回路の少なくとも一方を含むことができる。メモリアレイ構造試験回路は、メモリプレーン試験回路、メモリブロック試験回路、ビット線試験回路、およびワード線試験回路の少なくとも１つを含むことができる。
いくつかの実施形態では、メモリアレイ構造は、第３の接点（例えば、シリコン貫通ビア（ＴＳＶ））をさらに含む。複数の導電性パッドの少なくとも１つは、第３の接点によってＴＡＣに電気的に接続され得る。
本開示のいくつかの実施形態によれば、メモリデバイスを形成するための方法が、開示される。メモリアレイスタックおよび１つまたは複数のメモリアレイ接点を含むメモリアレイ構造が、形成される。メモリアレイ構造のメモリアレイスタックの少なくとも一部を通って垂直に延びるＴＡＣが、形成される。第１の誘電体層が、メモリアレイ構造の前面に形成される。複数の第１の接点が、第１の誘電体層内に形成される。複数の導電性パッドが、メモリアレイ構造の裏面に形成される。ＣＭＯＳ構造が、形成される。複数の金属パターンを含む金属層が、ＣＭＯＳ構造の前面に形成される。第２の誘電体層が、金属層上に形成される。複数の第２の接点が、第２の誘電体層内に形成される。第１の誘電体層および第２の誘電体層は向かい合わせて接合され、それにより、メモリアレイ構造はＣＭＯＳ構造の上側にあり、１つまたは複数の電気接続が、少なくとも複数の導電性パッド、ＴＡＣ、複数の第１の接点、複数の第２の接点、金属層内の複数の金属パターン、および１つまたは複数のメモリアレイ接点の少なくとも１つによって形成される。
いくつかの実施形態では、ＣＭＯＳ構造の前面に金属層を形成する前に、試験回路が形成される。金属層は、試験回路に電気的に接続され得る。
いくつかの実施形態では、メモリアレイ構造の裏面に複数の導電性パッドを形成する前に、第３の接点（例えばＴＳＶ）が、メモリアレイ構造の裏面から形成される。複数の導電性パッドの少なくとも１つは、第３の接点によってＴＡＣに電気的に接続され得る。複数の導電性パッドの少なくとも１つは、第３の接点の上側に形成され得る。
本開示のいくつかの実施形態によれば、メモリデバイスを試験するための方法が、開示される。メモリデバイスは、メモリアレイ構造と、メモリアレイ構造の前面の第１の誘電体層と、第１の誘電体層内の複数の第１の接点と、メモリアレイ構造の裏面の複数の導電性パッドと、ＣＭＯＳ構造と、ＣＭＯＳ構造の前面に複数の金属パターンを含む金属層と、金属層上の第２の誘電体層と、第２の誘電体層内の複数の第２の接点とを含む。メモリアレイ構造は、メモリアレイスタックと、メモリアレイスタックの少なくとも一部を通って垂直に延びるＴＡＣと、１つまたは複数のメモリアレイ接点とを含む。メモリデバイス内の試験構造を試験するための入力信号が、受信される。入力信号は、第１のプローブおよび第１の電気接続を介して試験構造に送信され、第１の電気接続は、複数の導電性パッドの１つと、複数のＴＡＣの１つと、複数の第１の接点の１つと、複数の第２の接点の１つと、金属層内の複数の金属パターンの１つと、１つまたは複数のメモリアレイ接点の少なくとも１つとを含む。出力信号は、第２のプローブおよび第２の電気接続を介して試験構造から受信され、第２の電気接続は、複数の導電性パッドの１つと、複数のＴＡＣの１つと、複数の第１の接点の１つと、複数の第２の接点の１つと、金属層内の複数の金属パターンの１つと、１つまたは複数のメモリアレイ接点の少なくとも１つとを含む。メモリデバイス内の試験構造の特性が、入力信号、出力信号、および試験構造に基づいて決定される。
いくつかの実施形態では、試験構造は、複数の第１の接点の少なくとも１つおよび複数の第２の接点の少なくとも１つを備える接点信号経路の少なくとも１つと、メモリアレイ構造の構造とを含む。
本明細書に組み込まれ、明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造および使用を有効にする役割をさらに果たしている。
本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスの上面図である。 本開示のいくつかの実施形態による、接点信号経路のセットの典型的な試験構造を示す図である。 本開示のいくつかの実施形態による、接点信号経路のセットの別の試験構造を示す図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な方法のフローチャートである。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを試験するための典型的な方法のフローチャートである。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。
本開示の実施形態を、添付の図を参照しながら説明する。
特有の構成および配置が論じられるが、これは例示のみを目的として行われていることを理解されたい。当業者は、本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。
本明細書における「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「典型的な一実施形態」、「いくつかの実施形態」などへの言及は、記載している実施形態が特定の特徴、構造、または特性を含み得るが、全ての実施形態がこの特定の機能、構造、または特性を必ずしも含まなくてよいことを示すことが、留意される。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が一実施形態に関連して記載されている場合、明示的に記載されているかどうかに関係なく、他の実施形態に関連して、そのような特徴、構造、または特性をもたらすことは、当業者の知識の範囲内であろう。
一般に、用語は、文脈の中での使用から少なくとも部分的に理解され得る。例えば、文脈に少なくとも部分的に依存して、本明細書で使用する「１つまたは複数（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語は、任意の特徴、構造、または特性を単数の意味で説明するために使用されても、特徴、構造または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語もまた、文脈に少なくとも部分的に依存して、単数形の使用法を伝えるか、または複数形の使用法を伝えると理解され得る。さらに、「に基づいて」という用語は、必ずしも排他的な要因のセットを伝えることを意図していないと理解されてよく、代わりに、文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にし得る。
本開示における「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、および「上方（ｏｖｅｒ）」の意味は、「上（ｏｎ）」が何かの「直接上」を意味するだけでなく、何かとの間に中間の特徴または層を備えて何かの「上にある」意味も含み、また「上側（ａｂｏｖｅ）」または「上方（ｏｖｅｒ）」は、何かの「上側」または「上方」の意味だけでなく、これがそれらの間に中間の特徴または層を何ら備えずに何かの「上側」または「上方」にある（すなわち何かの上に直接ある」という意味を含むこともできる。
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などの空間的な相対語は、ある要素または特徴と別の要素または特徴との図に示すような関係を説明する際、説明を簡単にするために本明細書において使用され得る。空間的な相対語は、図に示す配向に加えて、使用中または操作中のデバイスのさまざまな配向を包含するように意図される。装置は別の方向に配向され（９０度または他の配向に回転され）てよく、本明細書で使用する空間的な相対記述子もそれにしたがって同様に解釈され得る。
本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体を、パターン化することができる。基板の上部に追加される材料をパターン化することが可能であり、またはパターン化しないままにすることもできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製され得る。
本明細書で使用する場合、「層」という用語は、ある厚みを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができるか、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも小さい厚さを有する均一または不均一な連続構造の領域であることができる。例えば、層は、連続構造の上面と底面との間、または上面および底面にある任意の一対の水平面間に位置することができる。層は、水平、垂直、および／またはテーパ表面に沿って延在することができる。基材は、層であることができ、その中に１つもしくは複数の層を含むことができ、ならびに／またはその上、その上側、および／もしくはその下側に１つもしくは複数の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体層および接触層（その中に接点、相互接続線、および／またはビアが形成される）と、１つまたは複数の誘電体層とを含むことができる。
本明細書で使用する場合、「名目の／名目上」という用語は、製品またはプロセスの設計段階中に設定される、コンポーネントもしくはプロセス操作上の特性またはパラメータにおいて、希望値または目標値を指し、希望値を上回るおよび／または下回る値の範囲も有する。値の範囲は、製造プロセスまたは公差のわずかな変動によるものになり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連付けられた特定のテクノロジーノードに基づいて変動し得る所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、例えば値の１０〜３０％以内で変動する所与の量の値を示すことができる（例えば、値の±１０％、±２０％、または±３０％）。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリセルトランジスタの垂直に配向されたストリング（ＮＡＮＤストリングなど、本明細書では「メモリストリング」と呼ばれる）を横方向に配向された基板上に有し、それによってメモリストリングが、基板に対して垂直方向に延びる、半導体デバイスを指す。本明細書で使用する場合、「垂直の／垂直に」という用語は、基板の横方向面に対して名目上垂直であることを意味する。
一部の３Ｄメモリデバイスでは、周辺デバイスおよびメモリアレイデバイスを上下に積み重ねることができる。ただし、これまでのところ、３Ｄメモリデバイスをパッケージ化する前に、プローブカードを使用してこれらの３Ｄメモリデバイスの内部構造のパフォーマンスを試験するための効果的な方法はない。
本開示による様々な実施形態は、３Ｄメモリデバイスを試験するための構造を備えた３Ｄメモリデバイスを提供する。本明細書で開示する３Ｄメモリデバイスは、積み重ねられた周辺デバイス構造（例えば、ＣＭＯＳチップ）およびメモリアレイ構造（例えば、メモリアレイチップ）の前面間に相互接続構造を備え、メモリアレイ構造のＴＡＣに接触する相互接続層を含むことができる。本明細書で開示する３Ｄメモリデバイスは、メモリアレイ構造の裏面にプローブカード用の導電性パッドをさらに含むことができ、それにより、３Ｄメモリデバイスの異なる構造の様々な特性、および３Ｄメモリを形成するハイブリッド結合プロセスの品質が、実際のデバイス密度を有するプローブカードを使用して試験され得る。その結果、本明細書に開示する３Ｄメモリデバイスは、周辺デバイス構造とメモリアレイ構造のハイブリッド結合によって形成された３Ｄメモリデバイスの特性の試験の容易性および均一性を有効にすることができ、それによって全体のプロセス開発時間を短縮し、製造歩留まりを向上させる。
図１は、本開示のいくつかの実施形態による典型的な３Ｄメモリデバイス１００の断面を示す。図１に示すように、３Ｄメモリデバイス１００は、メモリアレイ構造１０２と、周辺デバイス構造１０４（例えば、ＣＭＯＳ構造）とを含むことができ、これらの構造は、その前面が互いに面するように向かい合わせて位置決めされる。本明細書で使用する場合、構造（例えば、メモリアレイ構造１０２または周辺デバイス構造１０４）の「前面」という用語は、デバイス（例えば、メモリアレイ構造１０２内のメモリセルまたは周辺デバイス構造１０４内の周辺トランジスタ）が形成される構造の側面を指す。逆に、本明細書で使用する場合、「裏面」という用語は、前面とは反対にある、構造（例えば、メモリアレイ構造１０２または周辺デバイス構造１０４）の側面を指す。
図１に示すように、３Ｄメモリデバイス１００は、垂直方向（例えば、図１に示すｙ方向または厚さ方向）において、メモリアレイ構造１０２と周辺デバイス構造１０４との間に相互接続層１０６を含むことができる。相互接続層１０６は、メモリアレイ構造１０２の前面および周辺デバイス構造１０４の前面に接触することができる。３Ｄメモリデバイス１００は、メモリアレイ構造１０２の裏面に、メモリアレイ構造１０２、相互接続層１０６、および周辺デバイス構造１０４に電気的に接続される複数の導電性パッド１０８（例えば結合パッドまたはランディングパッド）をさらに含むことができる。いくつかの実施形態では、導電性パッド１０８は、３Ｄメモリデバイス１００の上面、すなわち、メモリアレイ構造１０２および周辺デバイス構造１０４の上側に配置される。
いくつかの実施形態では、メモリアレイ構造１０２は、メモリアレイ領域内にメモリアレイスタック１０９を含む。メモリアレイスタック１０９は、基板（図示せず）の前面に形成することができ、交互の導体／誘電体スタックと、交互の導体／誘電体スタックを通って延びるＮＡＮＤストリングのアレイとを含むことができる。交互の導体／誘電体スタックは、交互の導体層（例えば、金属層またはポリシリコン層）と、誘電体層（例えば、酸化シリコン層または窒化シリコン層）とを含むことができる。各ＮＡＮＤストリングは、ＮＡＮＤストリングを取り囲む交互の導体／誘電体スタックのそれぞれの導体層（制御ゲートとして機能する）によってそれぞれ制御される、複数の垂直に積み重ねられたメモリセルを含むことができる。交互の導体／誘電体スタック内の導体層は、メモリアレイ領域の外側で横方向（例えば、図１に示すｘ方向または幅方向）に延び、それによってメモリアレイ構造１０２のワード線を形成することができる。各ＮＡＮＤストリングはまた、端部（例えば、メモリアレイ構造１０２の前面）にドレインを含むことができる。各ＮＡＮＤストリングのドレインは、メモリアレイ構造１０２の複数のビット線のそれぞれ１つに電気的に接続され得る。いくつかの実施形態では、各ＮＡＮＤストリングは、複数の選択ゲート（例えば、ソース選択ゲートおよびドレイン選択ゲート）をさらに含む。この段落で説明するいくつかの構造は、関連技術の当業者に理解されるため、図１には示されていない。
メモリアレイ構造１０２は、メモリアレイ構造１０２の少なくとも一部（例えば、メモリアレイスタック１０９）を通って垂直にそれぞれが延びる１つまたは複数のＴＡＣ１１０を含むことができる。いくつかの実施形態では、ＴＡＣ１１０は、メモリアレイ構造１０２の厚さ全体を通って、すなわち、メモリアレイ構造１０２の前面および裏面における２つの名目上平行な表面間を垂直に延びることができる。例えば、ＴＡＣ１１０は、交互の導体／誘電体スタックの厚さ全体およびメモリアレイ構造１０２の基板の厚さ全体を通過することができる。いくつかの実施形態では、ＴＡＣ１１０は、メモリアレイ構造１０２の厚さ全体の一部を通って垂直に延びることができる。１つの例では、ＴＡＣ１１０は、交互の導体／誘電体スタックの厚さ全体とメモリアレイ構造１０２の基板の厚さ全体の一部とを通過することができる。別の例では、ＴＡＣ１１０は、基板に到達することなく、交互の導体／誘電体スタックの厚さ全体の一部を通過することができる。各ＴＡＣ１１０は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填された垂直開口部を含むことができる。
メモリアレイ構造１０２は、１つまたは複数のメモリアレイ接点１１２をさらに含むことができる。メモリアレイ接点１１２は、メモリアレイ領域内および／またはメモリアレイ領域外、例えばメモリアレイ構造１０２の階段領域内にあることができる。メモリアレイ接点１１２は、ワード線接点と、ビット線接点と、ゲート選択接点とを含むことができる。ワード線接点は、階段領域内にあり、各ワード線接点が対応するワード線を個別にアドレス指定できるように、ワード線に電気的に接続することができる。ビット線接点は、各ビット線接点が対応するＮＡＮＤストリングを個別にアドレス指定できるように、ビット線によってＮＡＮＤストリングに電気的に接続することができる。ゲート選択接点は、選択ゲートに電気的に接続することができる。メモリアレイ接点１１２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。この段落で説明するいくつかの構造は、関連技術の当業者に理解されるため、図１には示されていない。
図１に示すように、相互接続層１０６は、メモリアレイ構造１０２の前面の第１の誘電体層１１４と、周辺デバイス構造１０４の前面の金属層１１８と、金属層１１８上の第２の誘電体層１２２とを含むことができる。相互接続層１０６は、以下でさらに説明するように、第１の誘電体層１１４内の複数の第１の接点１１６と、第２の誘電体層１２２内の複数の第２の接点１２４と、金属層１１８内の複数の金属パターン１２０とを含むことができる。いくつかの実施形態では、相互接続層１０６は、第１の誘電体層１１４と第２の誘電体層１２２との間に結合インターフェース１２９をさらに含む。例えば、第１の誘電体層１１４および第２の誘電体層１２２は、ハイブリッド結合によって向かい合わせて接合され得る。ハイブリッド結合（「金属／誘電体ハイブリッド結合」としても知られている）は、直接結合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間に結合を形成する）であることができ、これによって金属間結合および誘電体間結合を同時に得る。ハイブリッド結合により、第１の誘電体層１１４の誘電体材料と第２の誘電体層１２２の誘電体材料との間に化学結合を形成することができ、第１の接点１１６の導体材料（例えば、Ｃｕ）と第２の接点１２４の導体材料（例えば、Ｃｕ）との間に物理的相互拡散が起こることができる。
第１の誘電体層１１４および第２の誘電体層１２２の誘電体材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むことができるが、これらに限定されない。第１の接点１１６および第２の接点１２４はそれぞれ、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填された垂直開口部（例えば、ビアホールまたはトレンチ）を含むことができる。本明細書で使用する場合、「接点」という用語は、垂直相互接続アクセス（例えば、ビア）および横方向線（例えば、相互接続線）を含む、ミドルエンドオブライン（ＭＥＯＬ）相互接続およびバックエンドオブライン（ＢＥＯＬ）相互接続などの任意の適切なタイプの相互接続を広く含むことができる。
いくつかの実施形態では、金属層１１８内の金属パターン１２０は、ＴＡＣ１１０ならびに／または第１の接点１１６および第２の接点１２４のレイアウトに基づいてパターン化され、それにより、適切な相互接続構造を相互接続層１０６内に形成して、３Ｄメモリデバイス１００内の構造を試験するための電気接続を提供することができる。金属パターン１２０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、金属ケイ化物、またはそれらの任意の組み合わせを含むことができるが、これらに限定されない。酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせなどの誘電体材料が、金属パターン１２０を電気的に絶縁するために、金属層１１８内に形成され得る。相互接続層１０６内の金属層の数は、図１に示す例によって限定されず、メモリアレイ構造１０２と周辺デバイス構造１０４との間に適切な電気接続を形成するために、任意の適切な数であり得ることが、理解される。
いくつかの実施形態では、相互接続層１０６内の相互接続構造は、結合インターフェース１２９の両側に第１の接点１１６および第２の接点１２４を含む。換言すれば、相互接続構造は、結合インターフェース１２９を通過することができ、電気的に接続された、第１の接点１１６、第２の接点１２４、および金属層１１８内の金属パターン１２０の１つまたは複数を含むことができる。
いくつかの実施形態では、導電性パッド１０８は、メモリアレイ構造１０２の裏面において１つまたは複数のＢＥＯＬ相互接続層（図示せず）の中または上にある。導電性パッド１０８は、ＢＥＯＬ相互接続層内の相互接続によってＴＡＣ１１０に電気的に接続され得る。いくつかの実施形態では、導電性パッド１０８によって引き起こされる応力を低減するために、導電性パッド１０８とメモリアレイスタック１０９との間の垂直方向の距離は、少なくとも約３μｍ、例えば少なくとも３μｍである。例えば、メモリアレイ構造１０２の基板と導電性パッド１０８の下のＢＥＯＬ相互接続層とを組み合わせた厚さは、少なくとも３マイクロμｍであることができる。いくつかの実施形態では、導電性パッド１０８とメモリアレイスタック１０９との間の垂直距離は、３μｍから１０μｍの間（例えば、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、これらの値のいずれかで定義された下端に制限された任意の範囲、またはこれらの値のいずれか２つで定義された任意の範囲）である。導電性パッド１０８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。
複数の電気接続が、３Ｄメモリデバイス１００内の構造を試験するために３Ｄメモリデバイス１００内に形成され得る（本明細書では「試験構造」と呼ぶ）。いくつかの実施形態では、導電性パッド１０８の少なくとも１つ、ＴＡＣ１１０の少なくとも１つ、第１の接点１１６の少なくとも１つ、第２の接点１２４の少なくとも１つ、金属層１１８内の金属パターン１２０の少なくとも１つ、およびメモリアレイ接点１１２の少なくとも１つ（例えば、ビット線接点および／またはワード線接点）は、電気的に接続されて、試験構造を試験するための電気接続（本明細書では「信号経路」とも呼ばれる）を形成する。
メモリアレイ構造１０２内の全ての反復構造（例えば、それぞれが複数のメモリセル、複数のメモリフィンガ、ブロック、ならびにプレーン、または複数のビット線およびワード線を有するＮＡＮＤストリングのアレイ）を試験する必要がない場合があることが理解される。いくつかの実施形態では、反復構造の１つまたは複数のサンプル構造が試験されて、全体的な反復構造の特性を反映させることができる。結果として、いくつかの実施形態では、導電性パッド１０８、ＴＡＣ１１０、メモリアレイ接点１１２および相互接続層１０６内の相互接続構造の一部のみが使用されて、サンプル試験構造を試験するための電気接続を形成する。
いくつかの実施形態では、周辺デバイス構造１０４は、基板（図示せず）上に周辺デバイスを含む。周辺デバイスは、３Ｄメモリデバイス１００の操作を容易にするために使用される、任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含むことができる。例えば、周辺デバイスは、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、ドライバ、チャージポンプ、電流もしくは電圧リファレンス、または回路の任意のアクティブもしくはパッシブ構成要素（例えば、トランジスタ、ダイオード、レジスタ、もしくはコンデンサ）を含むことができる。いくつかの実施形態では、周辺デバイスは、ＣＭＯＳ技術を使用して形成され、周辺デバイス構造１０４は、「ＣＭＯＳ構造」または「ＣＭＯＳチップ」と呼ぶこともできる。
図１に示すように、周辺デバイス構造１０４は、周辺デバイス構造１０４の前面に、金属層１１８の金属パターン１２０に電気的に接続される１つまたは複数の試験回路１２６を含むことができる。いくつかの実施形態では、試験回路１２６は、導電性パッド１０８、ＴＡＣ１１０、メモリアレイ接点１１２、および相互接続層１０６内の相互接続構造に電気的に接続される。すなわち、試験回路１２６は、３Ｄメモリデバイス１００の試験構造を試験するための電気接続の一部であることができる。試験回路１２６は、１つまたは複数の周辺デバイスおよび／または試験目的の専用試験デバイスを含むことができる。いくつかの実施形態では、試験回路１２６は、メモリアレイ構造１０２内の試験構造を試験するためのメモリアレイ構造試験回路と、相互接続層１０６内の相互接続構造を試験するための接点信号経路試験回路とを含む。メモリアレイ構造試験回路は、メモリプレーン試験回路と、メモリブロック試験回路と、ビット線試験回路と、ワード線試験回路とを含むことができる。いくつかの実施形態では、試験回路１２６は、ページバッファ、デコーダなどの、周辺デバイス構造１０４内の構造を試験するための周辺デバイス構造試験回路を含む。
図１は、３Ｄメモリデバイス１００を試験するための典型的なプローブカード１３０も示している。プローブカード１３０は、電子試験システム（図示せず、例えば、コントローラ）と「試験下のデバイス」（ＤＵＴ）（例えば、３Ｄメモリデバイス１００）との間のインターフェースであることができる。プローブカード１３０は、試験中に３Ｄメモリデバイス１００を挿入およびドッキングできる開口部（図示せず）を備えた印刷回路基板（ＰＣＢ）１３２を含むことができる。プローブカード１３０は、電子試験システムとＰＣＢ１３２との間に電気接続を提供するように構成された複数の端子ピン１３４を含むこともできる。プローブカード１３０は、試験中に３Ｄメモリデバイス１００がプローブカード１３０内にドッキングされたときに導電性パッド１０８に接触することができる複数のプローブ１３６をさらに含むことができる。いくつかの実施形態では、プローブ１３６の数は、導電性パッド１０８の数と同じである。いくつかの実施形態では、導電性パッド１０８のレイアウトは、プローブカード１３０のプローブ１３６の配置と合致し、それにより、各導電性パッド１０８は、試験中、それぞれのプローブ１３６に接触することができる。いくつかの実施形態では、プローブカード１３０は、プローブ１３６を導電性パッド１０８と位置合わせするためにプローブカード１３０を垂直方向および／または横方向に移動させるように構成された移動機構（図示せず）も含む。
いくつかの実施形態では、３Ｄメモリデバイス１００がプローブカード１３０内にドッキングされると、入力試験信号（例えば、電圧信号または電流信号）が、３Ｄメモリデバイス１００の試験構造を試験するために、電子試験システムによってプローブカード１３０に提供される。入力信号は、第１のプローブ１３６を介して第１の導電性パッド１０８において３Ｄメモリデバイス１００によって受信され得る。入力信号は、次いで、上記で詳細に説明したように、第１の電気接続によって試験構造に送信され得る。出力信号（例えば、別の電圧信号または別の電流信号）は、上記で詳細に説明したように、第２の電気接続によって試験構造から第２の導電性パッド１０８において受信され得る。プローブカード１３０は、次いで、第２の導電性パッド１０８に接触している第２のプローブ１３６によって出力信号を電子試験システムに送信することができる。電子試験システムは、入力信号、出力信号、および試験構造に基づいて、試験構造の１つまたは複数の特性（例えば、抵抗または静電容量）および／またはハイブリッド結合の品質を決定することができる。
図２は、本開示のいくつかの実施形態による、３Ｄメモリデバイス２００の上面図である。いくつかの実施形態では、３Ｄメモリデバイス２００は、図１に示す３Ｄメモリデバイス１００と同じである。３Ｄメモリデバイス２００は、周辺デバイス構造２０２（例えば、ＣＭＯＳチップ）と、向かい合わせてハイブリッド結合される（例えば、図２に示すように４つのメモリプレーンを含む）メモリアレイ構造２０４とを含むことができる。
図２に示すように、３Ｄメモリデバイス２００は、３Ｄメモリデバイス２００の上面、例えばメモリアレイ構造２０４の裏面に複数の導電性パッド２０６を含むことができる。各導電性パッド２０６は、メモリアレイ構造２０４に重なることができる。図２に示す１つの例では、各導電性パッド２０６は、メモリアレイ構造２０４、すなわち上面図ではメモリアレイ構造２０４の境界部の内側に完全に重なることができる。いくつかの実施形態では、１つまたは複数の導電性パッド２０６がメモリアレイ構造２０４に部分的に重なる、すなわち、メモリアレイ構造２０４の境界部の外側に部分的に重なることが、理解される。それにもかかわらず、導電性パッド２０６およびメモリアレイ構造２０４を重ねることにより、３Ｄメモリデバイス２００のダイサイズが低減され得る。いくつかの実施形態では、各導電性パッド２０６は、上面図で名目上同一であり、例えば、上面図では名目上同じサイズおよび名目上同じ形状を有する。いくつかの実施形態では、隣接する導電性パッド２０６のピッチも名目上同じである。上面図の導電性パッド２０６のレイアウトは、３Ｄメモリデバイス２００を試験するために使用されるプローブカードのプローブの構成に合致するように設計され得る。
いくつかの実施形態では、３Ｄメモリデバイス２００は、ワード線接点２０８およびビット線接点２１０を含む、様々なメモリアレイ接点をさらに含む。いくつかの実施形態では、均一な結合を確実にし、結合インターフェースでのディッシングを低減するために、ダミー接点２１２が、メモリアレイ構造２０４に追加される。メモリアレイ構造２０４と周辺デバイス構造２０２の両方内のダミー接点は、物理的に結合することができるが、電気接続を形成することはできない。メモリアレイ構造２０４のフリップ結合により、メモリアレイ接点およびダミー接点は、上面図では見ることができず、したがって図２では破線で表されることが、理解される。
図３および図４は、本開示のいくつかの実施形態による、接点信号経路のセットの典型的な試験構造を示す。メモリアレイ構造および周辺デバイス構造内の構造に加えて、試験構造は、メモリアレイ構造と周辺デバイス構造との間の相互接続層内に相互接続構造を含むこともできる。相互接続構造の特性（例えば、抵抗および／または静電容量）は、３Ｄメモリデバイス（例えば、３Ｄメモリデバイス１００および２００）を形成するために実行されるハイブリッド結合の品質を反映し得る。いくつかの実施形態では、相互接続層内の相互接続構造は、結合インターフェースを通して互いに接触する、メモリアレイ構造用の第１の接点（例えば、図１の第１の接点１１６）、および周辺デバイス構造用の第２の接点（例えば、図１の第２の接点１２４）を含むことができる。第１の接点の少なくとも１つおよび第２の接点の少なくとも１つによって形成される電気接続は、本明細書では「接点信号経路」と呼ばれる。接点信号経路の特性（例えば、抵抗および／または静電容量）は、接点の位置合わせの精度および結合面の空隙の存在などの、ハイブリッド結合の品質を反映し得る。
相互接続構造の構成は、接点信号経路のさまざまな特性（例えば、抵抗または静電容量）を試験するときに異なり得る。さらに、１つの接点信号経路の静電容量または抵抗が時に比較的小さい場合があるため、１つの接点信号経路のみの静電容量または抵抗を測定すると、大きな偏差が生じ、その結果不正確な試験結果が生じ得る。
したがって、いくつかの実施形態では、本開示は、接点信号経路を試験する精度を改良するための方法を提供する。方法は、相互接続構造を提供して複数の接点信号経路を試験することと、複数の接点信号経路の試験値を得ることと、複数の接点信号経路の試験値を平均化することとを含む。平均値は、接点信号経路の試験結果とみなすことができる。例えば、接点信号経路のセットがｎ個の接点信号経路を含み、接点信号経路のセット全体の抵抗がＲである場合、接点信号経路の抵抗は、Ｒ／ｎであり、式中、ｎは正の整数である。
相互接続構造の構成は、接点信号経路の抵抗または静電容量を試験するときに異なり得る。いくつかの実施形態では、接点信号経路の抵抗を試験するために、接点信号経路を形成する第１の接点および第２の接点が、直列に接続される。換言すれば、接点信号経路の相互接続構造は、例えば図３に示すように、蛇行した構成を有することができる。図３は、直列に接続された４つの接点信号経路３０２、３０４、３０６、および３０８を示す。接点信号経路間の接続は、図１の金属層１１８内の金属パターン１２０など、接点の上側および／または下側の金属層内の金属パターン（図３で太い実線で標識される）によって行われ得る。図３には示していないが、図１において上記で説明したように、接点信号経路３０２、３０４、３０６、および３０８のセットは、導電性パッド、ＴＡＣ、金属パターン、およびメモリアレイ接点に直列に電気的に接続されて、試験用の完全な電気接続を形成することができる。いくつかの実施形態では、接点信号経路３０２、３０４、３０６、および３０８のセットの抵抗が測定されるとき、プローブカードの２つのプローブは、それぞれ接点信号経路３０２および接点信号経路３０８に対応する２つの導電性パッドに接触することができる（図３で矢印として標識される）。
いくつかの実施形態では、接点信号経路の静電容量を試験するための方法が、提供される。接点信号経路の相互接続構造は、接点信号経路の各半分が並列に接続されるように、（例えば、図４に示すような）櫛様の構成を有することができる。例えば、奇数番号の接点信号経路を並列に接続することができ、偶数番号の接点信号経路は並列に接続される。接点信号経路には、相互接続構造内の各接点信号経路の位置に従って、相互接続構造の一端から相互接続構造の他端まで連続的に番号が付けられる。特に、相互接続構造がｎ個の接点信号経路を含むと仮定すると、ｎ個の接点信号経路は、第１の接点信号経路、第２の接点信号経路のように、ｎ番目の接点信号経路まで連続的に番号が付けられる。
図４は、櫛様構成の４つの接点信号経路４０２、４０４、４０６、および４０８を示す。第１の接点信号経路４０２および第３の接点信号経路４０６は、並列に接続することができ、第２の接点信号経路４０４および第４の接点信号経路４０８は、並列に接続することができる。接点信号経路４０２と４０６との間の接続および接点信号経路４０４と４０８との間の接続は、図１の金属層１１８内の金属パターン１２０などの、接点の上側および／または下側の金属層内の金属パターン（図４で太い実線として標識される）によって行われ得る。接点信号経路４０２、４０４、４０６、および４０８のセットの静電容量が測定されるとき、プローブカードの２つのプローブは、それぞれ接点信号経路４０２および接点信号経路４０８に対応する２つの導電性パッドに接触することができる（図４で矢印として標識される）。
図５は、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な方法５００のフローチャートである。図７Ａ〜図７Ｊは、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す。図５および図７Ａ〜図７Ｊに示す３Ｄメモリデバイスの例は、図１および図２に示す３Ｄメモリデバイス１００および２００である。方法５００に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、またはその間に他の作業を実行できることを理解されたい。
図５を参照すると、方法５００は作業５０２で開始し、ここではメモリアレイ構造が形成される。図７Ａに示すように、メモリアレイスタック１０９が、基板７０２の前面に形成され得る。メモリアレイ接点１１２（例えば、ワード線接点、ビット線接点、および選択ゲート接点）が、メモリアレイ構造１０２の前面に形成され得る。説明を簡単にするために、図７Ａ〜７Ｊでは、メモリアレイ構造１０２の裏面が前面の上側になるように、メモリアレイ構造１０２は、上下逆さまに示される。しかし、実際には、製造プロセス中に基板７０２の裏面がメモリアレイ構造１０２の底面になるように、メモリアレイ構造１０２を反転させることができることが、理解される。いくつかの実施形態では、メモリアレイスタック１０９は、誘電体層の薄膜堆積、チャネルホールおよびスリットのエッチング、チャネルホール内のメモリ膜の薄膜堆積、およびゲートおよびワード線置換を含むがこれらに限定されない複数の製造プロセスによって形成される。メモリアレイ接点１１２に関して、垂直開口部を、乾式／湿式エッチングプロセスによって誘電体層を通してパターン化およびエッチングすることができ、その後導体材料の堆積および過剰導体材料の化学機械研磨（ＣＭＰ）が続く。
方法５００は、図５に示すように、作業５０４に進み、ここでは、メモリアレイスタックを通って垂直にそれぞれ延びる１つまたは複数のＴＡＣが形成される。図７Ｂに示すように、ＴＡＣ１１０は、メモリアレイ構造１０２内に形成され、その各々は、メモリアレイスタック１０９の厚さ全体を通して垂直に延びる。いくつかの実施形態では、ＴＡＣ１１０を形成するための製造プロセスは、乾式／湿式エッチングプロセスによってメモリアレイスタック１０９を通して垂直開口部を形成することを含み、その後、絶縁目的のために開口部に導体材料および他の材料（例えば、誘電体材料）を充填することが続く。ＴＡＣ１１０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ＴＡＣ１１０の開口部は、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせを使用して充填され得る。
方法５００は、図５に示すように、作業５０６に進み、ここでは第１の誘電体層が、メモリアレイ構造の前面に形成される。図７Ｃに示すように、第１の誘電体層１１４が、メモリアレイ構造１０２の前面に形成される。第１の誘電体層１１４は、ＡＬＤ、ＣＶＤ、ＰＶＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成され得る。第１の誘電体層１１４は、酸化シリコン、窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
方法５００は、図５に示すように、作業５０８に進み、ここでは複数の第１の接点が、第１の誘電体層内に形成される。図７Ｄに示すように、第１の接点１１６が、第１の誘電体層１１４内に形成される。少なくともいくつかの第１の接点１１６は、ＴＡＣ１１０に接触して、ＴＡＣ１１０との電気接続を形成することができる。少なくともいくつかの第１の接点１１６は、メモリアレイ接点１１２に接触して、メモリアレイ接点１１２との電気接続を形成することができる。いくつかの実施形態では、第１の接点１１６を形成する製造プロセスは、乾式／湿式エッチングプロセスによって第１の誘電体層１１４を通して垂直開口部を形成することを含み、その後、開口部を導体材料で充填することが続く。第１の接点１１６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。第１の接点１１６の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせを使用して充填され得る。
方法５００は、図５に示すように、作業５１０に進み、ここでは貫通シリコン接点（例えば、ＴＳＶ）が、メモリアレイ構造の裏面から形成される。図７Ｅに示すように、ＴＳＶ７０４は、メモリアレイ構造１０２の裏面（例えば、基板７０２の裏面）から基板７０２を通して形成され得る。各ＴＳＶ７０４は、対応するＴＡＣ１１０に接触して、ＴＳＶ７０４とＴＡＣ１１０との間に電気接続を形成することができる。いくつかの実施形態では、基板７０２は、例えば、研削、ウェットエッチング、ドライエッチング、ＣＭＰ、またはそれらの任意の組み合わせを使用して、ＴＳＶ７０４を形成する前にその裏面から最初に薄くされる。ＴＳＶ７０４は、全厚を有する基板または薄くされた基板のいずれかを通して形成され得る。いくつかの実施形態では、ＴＳＶを形成する製造プロセスは、乾式／湿式エッチングプロセスによって基板７０２を通して（基板７０２が薄くされているか否かに係わらず）垂直開口部を形成することを含み、その後開口部を導体材料で充填することが続く。ＴＳＶ７０４は、絶縁目的のために、導体材料および他の材料（例えば、誘電体材料）を含むことができる。導体材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むことができるが、これらに限定されない。ＴＳＶ７０４の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせを使用して充填され得る。
いくつかの実施形態では、ＴＡＣ１１０は、メモリアレイスタック１０９の厚さ全体の一部を通って垂直に延びる。すなわち、ＴＡＣ１１０は、基板７０２に到達することができず、ＴＳＶ７０４は、メモリアレイスタック１０９内にさらに垂直に延びて、メモリアレイスタック１０９内のＴＡＣ１１０に接触することができる。いくつかの実施形態では、ＴＡＣ１１０は、メモリアレイスタック１０９の厚さ全体を通るだけでなく、さらに基板７０２内に垂直に延びる。したがって、ＴＳＶ７０４は、基板７０２内のＴＡＣ１１０に接触することができる。いくつかの実施形態では、ＴＡＣ１１０は、メモリアレイスタック１０９の厚さ全体、および基板７０２の厚さ全体を通って垂直に延びる。こうして、ＴＳＶ７０４を省略することができる。
方法５００は、図５に示すように、作業５１２に進み、ここでは複数の導電性パッドが、メモリアレイ構造の裏面に形成される。図７Ｆに示すように、導電性パッド１２８は、メモリアレイ構造１０２の裏面およびＴＳＶ７０４の上側に形成され得る。導電性パッド１２８は、ＴＳＶ７０４、ＴＡＣ１１０、第１の接点１１６、およびメモリアレイ接点１１２に電気的に接続され得る。いくつかの実施形態では、１つまたは複数のＢＥＯＬ相互接続層が、基板７０２の裏面に形成され、導電性パッド１２８は、ＢＥＯＬ相互接続層上に形成される。いくつかの実施形態では、導電性パッド１２８は、ＢＯＥＬ相互接続層の一部である。いくつかの実施形態では、導電性パッド１２８を形成する製造プロセスは、乾式／湿式エッチングプロセスによって１つまたは複数の誘電体層と、誘電体層を通る垂直開口部とを形成することを含み、その後、開口部を導体材料で充填することが続く。導電性パッド１２８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。導電性パッド１２８の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせを使用して充填され得る。
方法５００は、図５に示すように、作業５１４に進み、ここでは周辺デバイス構造（例えば、ＣＭＯＳ構造）が形成される。作業５０２〜５１２を実行し、作業５１４〜５２０を実行する順序は限定されないことが、理解される。いくつかの実施形態では、作業５０２〜５１２および作業５１４〜５２０は、並行して実行される。図７Ａに示すように、試験回路１２６は、周辺デバイス構造１０４の前面に形成される。試験回路１２６は、標準的なＣＭＯＳ製造プロセスによって形成されたトランジスタおよびトランジスタのローカル相互接続を含むことができる。１つまたは複数の周辺デバイス（図示せず）が、標準的なＣＭＯＳ製造プロセスによって周辺デバイス構造１０４内に同様に形成され得る。
方法５００は、図５に示すように、作業５１６に進み、ここでは金属層が、周辺デバイス構造の前面に形成される。図７Ｇに示すように、金属パターン１２０を含む金属層１１８が、周辺デバイス構造１０４の前面に形成される。いくつかの実施形態では、金属パターン１２０は、試験回路１２６および／または周辺デバイス構造１０４内の周辺デバイスに接触することができる。いくつかの実施形態では、金属層１１８を形成する製造プロセスは、誘電体層を形成することと、フォトリソグラフィを使用して誘電体層内の金属パターン１２０の開口部（例えば、ビアホールおよびトレンチ）をパターン化することとを含む。開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気メッキ、任意の他の適切なプロセス、またはそれらの任意の組み合わせを使用して、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填され得る。
方法５００は、図５に示すように、作業５１８に進み、ここでは第２の誘電体層が、金属層上に形成される。図７Ｉに示すように、第２の誘電体層１２２が、金属層１１８上に形成される。第２の誘電体層１２２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成され得る。第２の誘電体層１２２は、酸化シリコン、窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
方法５００は、図５に示すように、作業５２０に進み、ここでは、複数の第２の接点が、第２の誘電体層内に形成される。図７Ｉに示すように、第２の接点１２４が、第２の誘電体層１２２内に形成される。少なくともいくつかの第２の接点１２４は、金属パターン１２０に接触して、金属パターン１２０および試験回路１２６との電気接続を形成することができる。いくつかの実施形態では、第２の接点１２４を形成する製造プロセスは、乾式／湿式エッチングプロセスによって第２の誘電体層１２２を通して垂直開口部を形成することを含み、その後開口部を導体材料で充填することが続く。第２の接点１２４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。第２の接点１２４の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせを使用して充填され得る。
方法５００は、図５に示すように、作業５２２に進み、ここでは第１の誘電体層および第２の誘電体層は、メモリアレイ構造が周辺デバイス構造の上側にあるように、向かい合わせて接合される。第１および第２の誘電体層の接合は、ハイブリッド結合によって実行され得る。第１の接点は、結合インターフェースにおいて第２の接点に接触することができる。図７Ｊに示すように、メモリアレイ構造１０２は、第１の誘電体層１１４および第２の誘電体層１２２が向かい合わせて位置決めされるように反転され得る。ハイブリッド結合後、メモリアレイ構造１０２は、周辺デバイス構造１０４の上側にある。その結果、第１の接点１１６および第２の接点１２４は、結合インターフェース１２９において互いに接触することができる。導電性パッド１２８、ＴＳＶ７０４、ＴＡＣ１１０、メモリアレイ接点１１２、第１の接点１１６、第２の接点１２４、金属パターン１２０、および試験回路１２６の少なくともいくつかは、３Ｄメモリデバイスの試験構造を試験するための電気接続を形成することができる。
図６は、本開示のいくつかの実施形態による、３Ｄメモリデバイスを試験するための典型的な方法６００のフローチャートである。図６に説明する３Ｄメモリデバイスの例は、図１および２に示す３Ｄメモリデバイス１００および２００である。方法６００に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、またはその間に他の作業を実行できることを理解されたい。
図６を参照すると、方法６００は作業６０２で開始し、ここでは、３Ｄメモリデバイス内の試験構造を試験するための入力試験信号が、受信される。いくつかの実施形態では、試験構造は、メモリアレイ接点（例えば、ワード線接点、ビット線接点、または選択ゲート接点）の少なくとも１つに電気的に接続されたメモリアレイ構造内の任意の構造を含む。例えば、試験構造は、１つまたは複数のＮＡＮＤストリングと、１つまたは複数のメモリフィンガと、１つまたは複数のメモリブロックと、１つまたは複数のメモリプレーンと、１つまたは複数のビット線と、１つまたは複数のワード線と、１つまたは複数のゲート選択線とを含むことができる。いくつかの実施形態では、試験構造は、結合インターフェースが形成される相互接続層内の任意の相互接続構造を含む。試験構造は、１つまたは複数の接点信号経路を含むことができ、その各々は、メモリアレイ構造用の第１の接点と、周辺デバイス構造用の第２の接点とを含む。いくつかの実施形態では、試験構造は、周辺デバイス構造内の試験回路に電気的に接続された、または試験回路の一部である周辺デバイス構造内の任意の周辺デバイスを含む。
入力試験信号は、試験構造および／または試験される特性に基づいて、プローブカードに接続された電子試験システムによって生成され得る。入力試験信号は、ＤＣ電圧信号、ＡＣ電圧信号、または電流信号であることができる。入力試験信号は、第１の導電性パッドに接触する対応するプローブによって、３Ｄメモリデバイスの第１の導電性パッドに印加され得る。第１の導電性パッドは、試験構造に基づいて決定され得る。第１の導電性パッドの少なくとも一部は、３Ｄメモリデバイスの上面にあることができる。
方法６００は、図６に示すように、作業６０４に進み、ここでは入力試験信号は、第１の導電性パッドおよび第１の電気接続を介して試験構造に送信される。第１の電気接続は、第１のＴＡＣ（およびいくつかの実施形態では第１のＴＳＶ）と、（例えば、メモリアレイ構造用の１つまたは複数の第１の接点、周辺デバイス構造用の１つまたは複数の第２の接点、および１つまたは複数の金属パターンを含む）第１の相互接続構造とを含むことができる。いくつかの実施形態では、第１の電気接続は、メモリアレイ接点（例えば、ビット線接点もしくはワード線接点）および／または試験回路を含むこともできる。
方法６００は、図６に示すように、作業６０６に進み、ここでは試験構造からの出力試験信号が、第２の導電性パッドおよび第２の電気接続を介してプローブカードの別のプローブによって受信される。第２の電気接続は、第２のＴＡＣ（およびいくつかの実施形態では第２のＴＳＶ）と、（例えば、メモリアレイ構造用の１つまたは複数の第１の接点、周辺デバイス構造用の１つまたは複数の第２の接点、および１つまたは複数の金属パターンを含む）第２の相互接続構造とを含むことができる。いくつかの実施形態では、第２の電気接続は、メモリアレイ接点（例えば、ビット線接点もしくはワード線接点）および／または試験回路を含むこともできる。
出力試験信号は、ＤＣ電圧信号、ＡＣ電圧信号、または電流信号であることができる。出力試験信号は、３Ｄメモリデバイスの第２の導電性パッドに送信され、第２の導電性パッドに接触する対応するプローブによって取得され得る。第２の導電性パッドは、試験構造に基づいて決定され得る。第２の導電性パッドの少なくとも一部は、３Ｄメモリデバイスの上面にあることができる。
方法６００は、図６に示すように、作業６０８に進み、ここでは入力試験信号、出力試験信号、および試験構造に基づいて試験構造の特性が決定される。特性は、試験構造の抵抗または静電容量を含むことができ、その値は、電子試験システムによって計算され得る。
いくつかの実施形態では、同じ試験構造のさまざまな特性および／またはさまざまな試験構造の同じ特性が、同時に試験されて、試験効率を高めることができる。３Ｄメモリデバイスがプローブカードにドッキングされると、複数のプローブが、３Ｄメモリデバイスの複数の導電性パッドに接触して、同時に並行試験を実行することができる。
さらに、メモリアレイ構造は、反復構造（例えば、それぞれが複数のメモリセル、複数のメモリフィンガ、ブロック、ならびにプレーン、または複数のビット線およびワード線を有するＮＡＮＤストリングのアレイ）を含むことができる。金属層内の金属パターンレイアウトを設計することにより、反復構造の１つまたは複数のサンプル構造が、プローブカードによって並行して試験され得る。例えば、プローブカードが使用されて、異なるメモリブロック、同じメモリブロック内の異なるビット線および／またはワード線、ならびに異なる位置のワード線に対応するビット線を試験することができる。
本開示による様々な実施形態は、３Ｄメモリデバイスを試験するための構造を備えた３Ｄメモリデバイスを提供する。本明細書で開示する３Ｄメモリデバイスは、積み重ねられた周辺デバイス構造（例えば、ＣＭＯＳチップ）およびメモリアレイ構造（例えば、メモリアレイチップ）の前面間に相互接続構造を備え、メモリアレイ構造のＴＡＣに接触する相互接続層を含むことができる。本明細書で開示する３Ｄメモリデバイスは、メモリアレイ構造の裏面にプローブカード用の導電性パッドをさらに含むことができ、それにより、３Ｄメモリデバイスの異なる構造の様々な特性、および３Ｄメモリを形成するハイブリッド結合プロセスの品質が、実際のデバイス密度を有するプローブカードを使用して試験され得る。その結果、本明細書に開示する３Ｄメモリデバイスは、周辺デバイス構造とメモリアレイ構造のハイブリッド結合によって形成された３Ｄメモリデバイスの特性の試験の容易性および均一性を有効にすることができ、それによって全体のプロセス開発時間を短縮し、製造歩留まりを向上させる。
いくつかの実施形態では、メモリデバイスは、メモリアレイ構造と、メモリアレイ構造の前面の第１の誘電体層と、第１の誘電体層内の複数の第１の接点と、メモリアレイ構造の裏面の複数の導電性パッドと、ＣＭＯＳ構造と、ＣＭＯＳ構造の前面に複数の金属パターンを含む金属層と、金属層上の第２の誘電体層と、第２の誘電体層内の複数の第２の接点とを含む。メモリアレイ構造は、メモリアレイスタックと、メモリアレイスタックの少なくとも一部を通って垂直に延びるＴＡＣと、１つまたは複数のメモリアレイ接点とを含む。第１の誘電体層および第２の誘電体層は向かい合わせて接合され、それにより、メモリアレイ構造はＣＭＯＳ構造の上側にあり、１つまたは複数の電気接続が、少なくとも複数の導電性パッド、ＴＡＣ、複数の第１の接点、複数の第２の接点、金属層内の複数の金属パターン、および１つまたは複数のメモリアレイ接点の少なくとも１つによって形成される。
いくつかの実施形態では、３Ｄメモリデバイスは、メモリアレイ構造と、周辺デバイス構造と、メモリアレイ構造の前面および周辺デバイス構造の前面に接触する相互接続層と、メモリアレイ構造の裏面にあり、メモリアレイ構造に重なる導電性パッドとを含む。メモリアレイ構造は、メモリアレイスタックと、メモリアレイスタックの少なくとも一部を通って垂直に延びるＴＡＣと、メモリアレイ接点とを含む。周辺デバイス構造は、試験回路を含む。相互接続層は、相互接続構造を含む。導電性パッド、ＴＡＣ、相互接続構造、ならびに試験回路およびメモリアレイ接点の少なくとも一方が、電気的に接続される。
いくつかの実施形態では、メモリデバイスを形成するための方法が、開示される。メモリアレイスタックおよび１つまたは複数のメモリアレイ接点を含むメモリアレイ構造が、形成される。メモリアレイ構造のメモリアレイスタックの少なくとも一部を通って垂直に延びるＴＡＣが、形成される。第１の誘電体層が、メモリアレイ構造の前面に形成される。複数の第１の接点が、第１の誘電体層内に形成される。複数の導電性パッドが、メモリアレイ構造の裏面に形成される。ＣＭＯＳ構造が、形成される。複数の金属パターンを含む金属層が、ＣＭＯＳ構造の前面に形成される。第２の誘電体層が、金属層上に形成される。複数の第２の接点が、第２の誘電体層内に形成される。第１の誘電体層および第２の誘電体層は向かい合わせて接合され、それにより、メモリアレイ構造はＣＭＯＳ構造の上側にあり、１つまたは複数の電気接続が、少なくとも複数の導電性パッド、ＴＡＣ、複数の第１の接点、複数の第２の接点、金属層内の複数の金属パターン、および１つまたは複数のメモリアレイ接点の少なくとも１つによって形成される。
いくつかの実施形態では、メモリデバイスを試験するための方法が、開示される。メモリデバイスは、メモリアレイ構造と、メモリアレイ構造の前面の第１の誘電体層と、第１の誘電体層内の複数の第１の接点と、メモリアレイ構造の裏面の複数の導電性パッドと、ＣＭＯＳ構造と、ＣＭＯＳ構造の前面に複数の金属パターンを含む金属層と、金属層上の第２の誘電体層と、第２の誘電体層内の複数の第２の接点とを含む。メモリアレイ構造は、メモリアレイスタックと、メモリアレイスタックの少なくとも一部を通って垂直に延びるＴＡＣと、１つまたは複数のメモリアレイ接点とを含む。メモリデバイス内の試験構造を試験するための入力信号が、受信される。入力信号は、第１のプローブおよび第１の電気接続を介して試験構造に送信され、第１の電気接続は、複数の導電性パッドの１つと、複数のＴＡＣの１つと、複数の第１の接点の１つと、複数の第２の接点の１つと、金属層内の複数の金属パターンの１つと、１つまたは複数のメモリアレイ接点の少なくとも１つとを含む。出力信号は、第２のプローブおよび第２の電気接続を介して試験構造から受信され、第２の電気接続は、複数の導電性パッドの１つと、複数のＴＡＣの１つと、複数の第１の接点の１つと、複数の第２の接点の１つと、金属層内の複数の金属パターンの１つと、１つまたは複数のメモリアレイ接点の少なくとも１つとを含む。メモリデバイス内の試験構造の特性が、入力信号、出力信号、および試験構造に基づいて決定される。
いくつかの実施形態では、３Ｄメモリデバイスを試験するための方法が、開示される。入力信号は、プローブカードの第１のプローブによってメモリデバイスの第１の導電性パッドに印加される。第１の導電性パッドの少なくとも一部は、メモリデバイスの上面にある。少なくとも第１の導電性パッド、メモリデバイスの第１のＴＡＣ、メモリデバイスの結合インターフェースを通過する第１の相互接続構造、ならびにメモリデバイスのメモリアレイ接点および試験回路の少なくとも一方を介して、入力信号は、メモリデバイスの試験構造に送信される。結合インターフェースを通過する少なくとも第２の相互接続構造、メモリデバイスの第２のＴＡＣ、ならびにメモリアレイ接点および試験回路の少なくとも一方を介して、出力信号が、試験構造から受信される。出力信号は、プローブカードの第２のプローブによってメモリデバイスの第２の導電性パッドから受信される。第２の導電性パッドの少なくとも一部は、メモリデバイスの上面にある。試験構造の特性は、入力信号および出力信号に基づいて決定される。
特有の実施形態の前述の説明は、本開示の一般的性質を十分に明らかにするので、当技術分野の知識を適用することにより、本開示の通常の概念から逸脱することなく、過度の実験なしにそのような特有の実施形態を様々な用途において容易に改変および／または適用できる。したがって、そのような適応および改変は、本明細書に提示した教示および手引きに基づいて、開示する実施形態の等価物の意味および範囲内にあるように意図される。本明細書の語法または用語は説明のためのものであり、限定するものではなく、したがって、本明細書の用語または語法は、その教示および手引きに照らして当業者によって解釈されるものであることを理解されたい。
特定の機能およびそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜上、任意に定義している。特定の機能とその関係とが適切に実行される限り、代替の境界を定義することができる。
発明の概要および要約のセクションは、本発明者によって企図される本開示の全てではないが、１つまたは複数の典型的な実施形態を記載しており、したがって、いずれの形でも本開示および添付の特許請求の範囲を何ら限定することは意図されていない。
本開示の範囲および領域を、上記の典型的な実施形態のいずれによっても限定するべきではなく、以下の特許請求の範囲およびそれらの等価物によってのみ定義すべきである。
方法５００は、図５に示すように、作業５１２に進み、ここでは複数の導電性パッドが、メモリアレイ構造の裏面に形成される。図７Ｆに示すように、導電性パッド１２８は、メモリアレイ構造１０２の裏面およびＴＳＶ７０４の上側に形成され得る。導電性パッド１２８は、ＴＳＶ７０４、ＴＡＣ１１０、第１の接点１１６、およびメモリアレイ接点１１２に電気的に接続され得る。いくつかの実施形態では、１つまたは複数のＢＥＯＬ相互接続層が、基板７０２の裏面に形成され、導電性パッド１２８は、ＢＥＯＬ相互接続層上に形成される。いくつかの実施形態では、導電性パッド１２８は、ＢＥＯＬ相互接続層の一部である。いくつかの実施形態では、導電性パッド１２８を形成する製造プロセスは、乾式／湿式エッチングプロセスによって１つまたは複数の誘電体層と、誘電体層を通る垂直開口部とを形成することを含み、その後、開口部を導体材料で充填することが続く。導電性パッド１２８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。導電性パッド１２８の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせを使用して充填され得る。

Claims (31)

  1. メモリデバイスであって、
    メモリアレイ構造であって、
    メモリアレイスタックと、
    前記メモリアレイスタックの少なくとも一部を通って垂直に延びる貫通アレイ接点（ＴＡＣ）と、
    １つまたは複数のメモリアレイ接点と
    を含む、メモリアレイ構造と、
    前記メモリアレイ構造の前面の第１の誘電体層と、
    前記第１の誘電体層内の複数の第１の接点と、
    前記メモリアレイ構造の裏面の複数の導電性パッドと、
    相補型金属酸化膜半導体（ＣＭＯＳ）構造と、
    前記ＣＭＯＳ構造の前面の金属層であって、複数の金属パターンを含む、金属層と、
    前記金属層上の第２の誘電体層と、
    前記第２の誘電体層内の複数の第２の接点と
    を含み、
    前記第１の誘電体層および前記第２の誘電体層は向かい合わせて接合され、それにより、前記メモリアレイ構造が前記ＣＭＯＳ構造の上側にあり、少なくとも前記複数の導電性パッド、前記ＴＡＣ、前記複数の第１の接点、前記複数の第２の接点、前記金属層内の前記複数の金属パターン、および前記１つまたは複数のメモリアレイ接点の少なくとも１つによって、１つまたは複数の電気接続が形成される、
    メモリデバイス。
  2. 前記複数の第１の接点の少なくとも１つおよび前記複数の第２の接点の少なくとも１つが、接点信号経路を形成する、
    請求項１に記載のメモリデバイス。
  3. 前記１つまたは複数のメモリアレイ接点が、ワード線接点およびビット線接点の少なくとも一方を含む、
    請求項２に記載のメモリデバイス。
  4. 前記複数の導電性パッド、前記ＴＡＣ、前記複数の第１の接点、前記複数の第２の接点、前記金属層内の前記複数の金属パターン、および前記ワード線が、電気的に接続されて、第１の前記１つまたは複数の電気接続を形成して複数の接点信号経路を試験する、
    請求項３に記載のメモリデバイス。
  5. 前記複数の導電性パッド、前記ＴＡＣ、前記複数の第１の接点、前記複数の第２の接点、前記金属層内の前記複数の金属パターン、および前記ビット線接点が、電気的に接続されて、第２の前記１つまたは複数の電気接続を形成して複数の接点信号経路を試験する、
    請求項３に記載のメモリデバイス。
  6. 前記複数の接点信号経路が、直列に接続される、
    請求項４または５に記載のメモリデバイス。
  7. 前記複数の接点信号経路の少なくともいくつかが、並列に接続される、
    請求項４または５に記載のメモリデバイス。
  8. 前記複数の接点信号経路の少なくとも半分が、並列に接続される、
    請求項７に記載のメモリデバイス。
  9. 前記ＣＭＯＳ構造が、前記金属層に電気的に接続された試験回路を含む、
    請求項１から８のいずれか一項に記載のメモリデバイス。
  10. 前記試験回路が、メモリアレイ構造試験回路および接点信号経路試験回路の少なくとも一方を含む、
    請求項９に記載のメモリデバイス。
  11. 前記メモリアレイ構造試験回路が、メモリプレーン試験回路、メモリブロック試験回路、ビット線試験回路、およびワード線試験回路の少なくとも１つを含む、
    請求項１０に記載のメモリデバイス。
  12. 前記メモリアレイ構造が、第３の接点をさらに含み、前記複数の導電性パッドの少なくとも１つが、前記第３の接点によって前記ＴＡＣに電気的に接続される、
    請求項１から１１のいずれか一項に記載のメモリデバイス。
  13. メモリデバイスを形成するための方法であって、
    メモリアレイスタックおよび１つまたは複数のメモリアレイ接点を含むメモリアレイ構造を形成することと、
    前記メモリアレイ構造の前記メモリアレイスタックの少なくとも一部を通って垂直に延びる貫通アレイ接点（ＴＡＣ）を形成することと、
    前記メモリアレイ構造の前面に第１の誘電体層を形成することと、
    前記第１の誘電体層内に複数の第１の接点を形成することと、
    前記メモリアレイ構造の裏面に複数の導電性パッドを形成することと、
    相補型金属酸化膜半導体（ＣＭＯＳ）構造を形成することと、
    前記ＣＭＯＳ構造の前面に金属層であって、複数の金属パターンを含む金属層を形成することと、
    前記金属層上に第２の誘電体層を形成することと、
    前記第２の誘電体層内に複数の第２の接点を形成することと、
    前記第１の誘電体層および前記第２の誘電体層を向かい合わせて接合することを含み、、それにより、前記メモリアレイ構造が前記ＣＭＯＳ構造の上側にあり、少なくとも前記複数の導電性パッド、前記ＴＡＣ、前記複数の第１の接点、前記複数の第２の接点、前記金属層内の前記複数の金属パターン、および前記１つまたは複数のメモリアレイ接点の少なくとも１つによって、１つまたは複数の電気接続が形成される、
    方法。
  14. 前記ＣＭＯＳ構造の前面に金属層を形成する前に、試験回路を形成することをさらに含み、前記金属層が、前記試験回路に電気的に接続される、
    請求項１３に記載の方法。
  15. 前記メモリアレイ構造の裏面に複数の導電性パッドを形成する前に、前記メモリアレイ構造の前記裏面から第３の接点を形成することをさらに含み、
    前記複数の導電性パッドの少なくとも１つが、前記第３の接点によって前記ＴＡＣに電気的に接続され、
    前記複数の導電性パッドの前記少なくとも１つが、前記第３の接点の上側に形成される、
    請求項１３または１４に記載の方法。
  16. メモリデバイスを試験するための方法であって、前記メモリデバイスが、
    メモリアレイ構造であって、前記メモリアレイ構造の少なくとも一部を通ってそれぞれが垂直に延びる複数の貫通アレイ接点（ＴＡＣ）と、１つまたは複数のメモリアレイ接点とを含む、メモリアレイ構造と、
    前記メモリアレイ構造の前面の第１誘電体層と、
    前記第１の誘電体層内の複数の第１の接点と、
    前記メモリアレイ構造の裏面の複数の導電性パッドと、
    相補型金属酸化物半導体（ＣＭＯＳ）構造と、
    前記ＣＭＯＳ構造の前面の金属層であって、複数の金属パターンを含む、金属層と、
    前記金属層上の第２の誘電体層と、
    前記第２の誘電体層内の複数の第２の接点と
    を含み、前記方法が、
    前記メモリデバイス内の試験構造を試験するための入力信号を受信することと、
    第１のプローブおよび第１の電気接続であって、前記第１の電気接続が、前記複数の導電性パッドの１つと、前記複数のＴＡＣの１つと、前記複数の第１の接点の１つと、前記複数の第２の接点の１つと、前記金属層内の前記複数の金属パターンの１つと、前記１つまたは複数のメモリアレイ接点の少なくとも１つとを含む第１の電気接続を介して前記試験構造に前記入力信号を送信することと、
    第２のプローブおよび第２の電気接続であって、前記第２の電気接続が、前記複数の導電性パッドの１つと、前記複数のＴＡＣの１つと、前記複数の第１の接点の１つと、前記複数の第２の接点の１つと、前記金属層内の前記複数の金属パターンの１つと、前記１つまたは複数のメモリアレイ接点の少なくとも１つとを含む第２の電気接続を介して前記試験構造から出力信号を受信することと、
    前記入力信号、前記出力信号、および前記試験構造に基づいて、前記メモリデバイス内の前記試験構造における構造の特性を決定することと
    を含む、方法。
  17. 前記試験構造が、（ｉ）前記複数の第１の接点の少なくとも１つおよび前記複数の第２の接点の少なくとも１つを含む接点信号経路、および（ｉｉ）前記メモリアレイ構造の少なくとも一方を含む、
    請求項１６に記載の方法。
  18. 三次元（３Ｄ）メモリデバイスであって、
    メモリアレイ構造であって、
    メモリアレイスタックと、
    前記メモリアレイスタックの少なくとも一部を通って垂直に延びる第１の貫通アレイ接点（ＴＡＣ）と、
    メモリアレイ接点と
    を含む、メモレイアレイ構造と、
    試験回路を備える周辺デバイス構造と、
    前記メモリアレイ構造の前面および前記周辺デバイス構造の前面に接触する相互接続層であって、相互接続構造を含む、相互接続層と、
    前記メモリアレイ構造の裏面にあり、前記メモリアレイ構造に重なる第１の導電性パッドと
    を含み、前記第１の導電性パッド、前記第１のＴＡＣ、前記相互接続構造、ならびに前記試験回路および前記メモリアレイ接点の少なくとも一方が、電気的に接続される、
    三次元（３Ｄ）メモリデバイス。
  19. 前記メモリアレイ構造の前記裏面にあり、前記メモリアレイ構造に重なる第２の導電性パッドと、
    前記メモリアレイスタックの少なくとも一部を通って垂直に延びる第２のＴＡＣと
    をさらに含み、前記第１の導電性パッドおよび前記第２の導電性パッドが、前記第１のＴＡＣ、前記第２のＴＡＣ、前記相互接続構造、ならびに前記試験回路および前記メモリアレイ接点の前記少なくとも一方によって電気的に接続される、
    請求項１８に記載のメモリデバイス。
  20. 前記第１の導電性パッドおよび前記第２の導電性パッドが、前記第１のＴＡＣ、前記第２のＴＡＣ、前記相互接続構造、および前記メモリアレイ接点によって電気的に接続される、
    請求項１９に記載のメモリデバイス。
  21. 前記第１の導電性パッドおよび前記第２の導電性パッドが、前記第１のＴＡＣ、前記第２のＴＡＣ、前記相互接続構造、および前記試験回路によって電気的に接続される、
    請求項１９に記載のメモリデバイス。
  22. 前記第１の導電性パッドおよび前記第２の導電性パッドが、前記第１のＴＡＣ、前記第２のＴＡＣ、前記相互接続構造、前記メモリアレイ接点、および前記試験回路によって電気的に接続される、
    請求項１９に記載のメモリデバイス。
  23. 前記第１の導電性パッドと前記メモリアレイスタックとの間の距離が、垂直方向に少なくとも約３μｍである、
    請求項１８から２２のいずれか一項に記載のメモリデバイス。
  24. 前記相互接続層が、ハイブリッド結合インターフェースを含む、
    請求項１８から２３のいずれか一項に記載のメモリデバイス。
  25. 前記第１の導電性パッドおよび前記第２の導電性パッドが、名目上同じサイズおよび名目上同じ形状を有する、
    請求項１８から２４のいずれか一項に記載のメモリデバイス。
  26. 前記メモリアレイ接点が、ワード線接点、ビット線接点、および選択ゲート接点の少なくとも１つを含む、
    請求項１８から２５のいずれか一項に記載のメモリデバイス。
  27. 三次元（３Ｄ）メモリデバイスを試験するための方法であって、
    プローブカードの第１のプローブによって前記メモリデバイスの第１の導電性パッドであって、前記第１の導電性パッドの少なくとも一部が、前記メモリデバイスの上面上にある第１の導電性パッドに入力信号を印加することと、
    少なくとも前記第１の導電性パッド、前記メモリデバイスの第１の貫通アレイ接点（ＴＡＣ）、前記メモリデバイスの結合インターフェースを通過する第１の相互接続構造、ならびにメモリアレイ接点および試験回路の少なくとも一方を介して、前記入力信号を前記メモリデバイスの試験構造に送信することと、
    少なくとも前記結合インターフェースを通過する第２の相互接続構造、前記メモリデバイスの第２のＴＡＣ、ならびに前記メモリアレイ接点および前記試験回路の前記少なくとも一方を介して、前記試験構造から出力信号を受信することと、
    前記プローブカードの第２のプローブによって前記メモリデバイスの第２の導電性パッドであって、前記第２の導電性パッドの少なくとも一部が、前記メモリデバイスの前記上面上にある第２の導電性パッドからの前記出力信号を測定することと、
    前記入力信号および前記出力信号に基づいて、前記試験構造の特性を決定することと
    を含む、方法。
  28. 前記試験構造の前記特性が、相互接続構造の抵抗を含む、
    請求項２７に記載の方法。
  29. 前記試験構造の前記特性が、相互接続構造の静電容量を含む、
    請求項２７に記載の方法。
  30. 前記試験構造の前記特性が、前記試験回路に電気的に接続された周辺デバイスの特性を含む、
    請求項２７に記載の方法。
  31. 前記試験構造の前記特性が、前記メモリアレイ接点に電気的に接続されたメモリ構造の特性を含む、
    請求項２７に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022050238A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体装置
WO2022103232A1 (ko) * 2020-11-16 2022-05-19 충남대학교산학협력단 신소자 테스트 시스템 및 신소자 테스트 방법

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
CN107527661B (zh) * 2017-08-31 2020-08-28 长江存储科技有限责任公司 一种字线电阻测试方法及三维存储器失效分析方法
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
CN107946202B (zh) * 2017-11-16 2018-12-14 长江存储科技有限责任公司 短制程阶段的三维存储器电性测试方法及测试结构
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10283493B1 (en) * 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10381322B1 (en) * 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
EP3807927A4 (en) 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. TSV AS A HIDEPAD
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
CN109300903A (zh) * 2018-09-28 2019-02-01 长江存储科技有限责任公司 基于硅通孔堆叠的三堆存储器结构及制造方法
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
CN111276486B (zh) 2018-12-07 2021-03-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
KR102554692B1 (ko) 2019-02-18 2023-07-12 양쯔 메모리 테크놀로지스 씨오., 엘티디. 집적 구조체 및 형성 방법
WO2020198944A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
KR102661281B1 (ko) 2019-04-30 2024-04-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법
KR102646663B1 (ko) * 2019-10-14 2024-03-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리에 대한 셀 전류 측정
US11088116B2 (en) * 2019-11-25 2021-08-10 Sandisk Technologies Llc Bonded assembly containing horizontal and vertical bonding interfaces and methods of forming the same
US20210190821A1 (en) * 2019-12-19 2021-06-24 Xcerra Corporation Dielectric resonating test contactor and method
CN111508828A (zh) * 2020-03-26 2020-08-07 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111430360B (zh) * 2020-04-08 2023-09-29 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
EP3931869B1 (en) * 2020-04-24 2023-12-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain-select-gate cut structures and methods for forming the same
CN111785681B (zh) * 2020-07-06 2021-07-16 长江存储科技有限责任公司 存储器件及其制造方法
US11538506B2 (en) 2020-07-21 2022-12-27 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package including the semiconductor device
US11239207B1 (en) 2020-07-24 2022-02-01 Micron Technology, Inc. Semiconductor die stacks and associated systems and methods
CN112018128A (zh) * 2020-08-06 2020-12-01 长江存储科技有限责任公司 存储器件及其制造方法
US11545456B2 (en) 2020-08-13 2023-01-03 Micron Technology, Inc. Microelectronic devices, electronic systems having a memory array region and a control logic region, and methods of forming microelectronic devices
KR20220033619A (ko) * 2020-09-08 2022-03-17 삼성전자주식회사 반도체 패키지
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
KR20220068540A (ko) 2020-11-19 2022-05-26 삼성전자주식회사 메모리 칩 및 주변 회로 칩을 포함하는 메모리 장치 및 상기 메모리 장치의 제조 방법
WO2022120630A1 (en) * 2020-12-09 2022-06-16 Yangtze Memory Technologies Co., Ltd. Contact pads of three-dimensional memory device and fabrication method thereof
JP2023531213A (ja) * 2020-12-09 2023-07-21 長江存儲科技有限責任公司 三次元メモリデバイスのコンタクトパッドおよびその製造方法
CN112864036B (zh) * 2021-01-05 2023-08-01 长江存储科技有限责任公司 一种测试方法及装置
CN112992865B (zh) * 2021-02-26 2023-07-11 珠海天成先进半导体科技有限公司 一种晶圆级键合工艺监控结构、方法及制备方法
CN113097087B (zh) * 2021-03-26 2022-06-28 长江存储科技有限责任公司 一种半导体器件及其测试方法
US20230031011A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of testing memory devices
CN113593627B (zh) * 2021-07-30 2023-09-29 长江存储科技有限责任公司 检测三维存储器的结构缺陷的方法及三维存储结构
CN113675204B (zh) * 2021-08-09 2023-10-24 长江存储科技有限责任公司 三维存储器
CN115148706A (zh) * 2022-05-23 2022-10-04 长鑫存储技术有限公司 半导体结构、测试结构、制备方法及测试方法
CN117199055A (zh) * 2022-06-01 2023-12-08 长鑫存储技术有限公司 封装结构及其制作方法、半导体器件
CN117199053A (zh) * 2022-06-01 2023-12-08 长鑫存储技术有限公司 封装结构及其制作方法、半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100084739A1 (en) * 2008-03-12 2010-04-08 Nec Electreonics Corporation Semiconductor device and method of manufacturing the same
US20100090286A1 (en) * 2008-10-09 2010-04-15 Seung-Jun Lee Vertical-type semiconductor device and method of manufacturing the same
US20130052760A1 (en) * 2011-08-26 2013-02-28 Samsung Electronics Co., Ltd. Method of inspecting and manufacturing a stack chip package
US20160079164A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504742B1 (en) * 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
KR20080029615A (ko) * 2006-09-29 2008-04-03 주식회사 하이닉스반도체 플래시 메모리 장치의 제조방법
US20080142928A1 (en) 2006-12-15 2008-06-19 Arkalgud Sitaram Semiconductor component with through-vias
JP2011003833A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US9299641B2 (en) * 2012-08-10 2016-03-29 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
TWI462116B (zh) * 2010-01-25 2014-11-21 Macronix Int Co Ltd 具有改良串列選擇線和位元線接觸佈局的三維記憶陣列
IT1398204B1 (it) * 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
KR101117589B1 (ko) * 2010-02-19 2012-02-20 서울대학교산학협력단 단결정 스타구조 형성방법 및 이를 이용한 3차원 낸드 플래시 메모리 어레이
JP2011204829A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
JP2012156327A (ja) * 2011-01-26 2012-08-16 Elpida Memory Inc 半導体装置、及び積層型半導体装置
JP2012226794A (ja) * 2011-04-18 2012-11-15 Elpida Memory Inc 半導体装置、及び半導体装置の制御方法。
US20130005688A1 (en) 2011-07-01 2013-01-03 Marie Elizabeth Saunders Insecticidal composition
US8921991B2 (en) * 2011-09-01 2014-12-30 Chengdu Haicun Ip Technology Llc Discrete three-dimensional memory
KR20130045047A (ko) * 2011-10-25 2013-05-03 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2013131534A (ja) * 2011-12-20 2013-07-04 Elpida Memory Inc 半導体装置
CN103377961A (zh) * 2012-04-25 2013-10-30 南亚科技股份有限公司 三维堆叠的随机存取存储器的测试与制造方法以及晶圆的测试方法
US8828884B2 (en) * 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
US9704780B2 (en) 2012-12-11 2017-07-11 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming low profile fan-out package with vertical interconnection units
US8964442B2 (en) * 2013-01-14 2015-02-24 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US9401329B2 (en) * 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9263461B2 (en) * 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
US9236131B1 (en) * 2014-08-04 2016-01-12 Sandisk Technologies Inc. Bias to detect and prevent short circuits in three-dimensional memory device
JP5976055B2 (ja) * 2014-08-21 2016-08-23 力晶科技股▲ふん▼有限公司 半導体ウエハ、半導体チップ及び半導体装置とそれらの製造方法
US9698152B2 (en) * 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9570399B2 (en) * 2014-12-23 2017-02-14 Mediatek Inc. Semiconductor package assembly with through silicon via interconnect
US9869713B2 (en) * 2015-03-05 2018-01-16 Qualcomm Incorporated Through-silicon via (TSV) crack sensors for detecting TSV cracks in three-dimensional (3D) integrated circuits (ICs) (3DICs), and related methods and systems
US20160268166A1 (en) * 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
CN106057786B (zh) * 2015-04-13 2018-11-30 台湾积体电路制造股份有限公司 3d堆叠式芯片封装件
KR102398666B1 (ko) 2015-08-19 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
US9449987B1 (en) * 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
CN106449465B (zh) * 2016-11-30 2020-07-14 武汉新芯集成电路制造有限公司 一种存储器芯片上测试单个比特的方法
US9876031B1 (en) * 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
US9966318B1 (en) * 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100084739A1 (en) * 2008-03-12 2010-04-08 Nec Electreonics Corporation Semiconductor device and method of manufacturing the same
US20100090286A1 (en) * 2008-10-09 2010-04-15 Seung-Jun Lee Vertical-type semiconductor device and method of manufacturing the same
JP2010093269A (ja) * 2008-10-09 2010-04-22 Samsung Electronics Co Ltd 垂直型半導体装置及びその形成方法
JP2010135515A (ja) * 2008-12-03 2010-06-17 Renesas Electronics Corp 半導体装置およびその製造方法
US20130052760A1 (en) * 2011-08-26 2013-02-28 Samsung Electronics Co., Ltd. Method of inspecting and manufacturing a stack chip package
US20160079164A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP2016062901A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022050238A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体装置
WO2022103232A1 (ko) * 2020-11-16 2022-05-19 충남대학교산학협력단 신소자 테스트 시스템 및 신소자 테스트 방법
KR20220066696A (ko) * 2020-11-16 2022-05-24 충남대학교산학협력단 신소자 테스트 시스템 및 신소자 테스트 방법
KR102479995B1 (ko) * 2020-11-16 2022-12-21 충남대학교 산학협력단 신소자 테스트 시스템 및 신소자 테스트 방법

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