KR102286338B1 - 3차원 메모리 디바이스를 테스트하는 구조 및 방법 - Google Patents

3차원 메모리 디바이스를 테스트하는 구조 및 방법 Download PDF

Info

Publication number
KR102286338B1
KR102286338B1 KR1020197028873A KR20197028873A KR102286338B1 KR 102286338 B1 KR102286338 B1 KR 102286338B1 KR 1020197028873 A KR1020197028873 A KR 1020197028873A KR 20197028873 A KR20197028873 A KR 20197028873A KR 102286338 B1 KR102286338 B1 KR 102286338B1
Authority
KR
South Korea
Prior art keywords
memory array
contacts
contact
memory
dielectric layer
Prior art date
Application number
KR1020197028873A
Other languages
English (en)
Other versions
KR20190122794A (ko
Inventor
김종준
펑 판
이종석
전위 루
융나 리
리둥 쑹
김윤철
스티브 웨이 양
시몬 스-닝 양
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20190122794A publication Critical patent/KR20190122794A/ko
Application granted granted Critical
Publication of KR102286338B1 publication Critical patent/KR102286338B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H01L27/11548—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L27/11551—
    • H01L27/11575—
    • H01L27/11578—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0401—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals in embedded memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1206—Location of test circuitry on chip or wafer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5002—Characteristic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Non-Volatile Memory (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

3차원 메모리 디바이스(100)를 테스트하는 구조 및 방법이 개시된다. 3차원 메모리 디바이스(100)는 메모리 어레이 구조(102), 주변 디바이스 구조(104), 메모리 어레이 구조(102)의 전면과 주변 디바이스 구조(104)의 전면에 접촉하는 상호 접속 층(106) 및 메모리 어레이 구조(102)의 후면에 있고 메모리 어레이 구조(102)와 중첩되는 도전성 패드(108)를 포함한다. 메모리 어레이 구조(102)는 메모리 어레이 스택(109), 메모리 어레이 스택(109)의 적어도 일부를 통해 수직으로 연장되는 TAC(through array contact)(110) 및 메모리 어레이 컨택(112)을 포함한다. 주변 디바이스 구조(104)는 테스트 회로(126)를 포함한다. 상호 접속 층(106)은 상호 접속 구조(116, 124)를 포함한다. 도전성 패드(108), TAC(110), 상호 접속 구조(116, 124), 및 테스트 회로(126)와 메모리 어레이 컨택(112) 중 적어도 하나는 전기적으로 접속된다.

Description

3차원 메모리 디바이스를 테스트하는 구조 및 방법
본 출원은 2017년 3월 8일에 출원된 중국 특허 출원 제201710134368.0호에 대한 우선권을 주장하며, 참조에 의해 그 내용 전부는 본 명세서에 포함된다.
본 발명의 실시 예들은 3차원(3D) 메모리 디바이스 및 그 테스트 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 조정된다. 그러나, 메모리 셀의 피처(feature) 크기가 하한에 접근함에 따라, 평면 공정 및 제조 기술은 도전적이고 비용이 많이 들게 된다. 결과적으로, 평면 메모리 셀에 대한 메모리 밀도는 상한에 접근한다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이와 주고받는 신호를 제어하기 위한 주변 디바이스를 포함한다.
3D 메모리 디바이스를 테스트하는 구조 및 방법의 실시 예가 여기에 개시된다.
본 개시의 몇몇의 실시 예에 따르면, 메모리 디바이스는, 메모리 어레이 구조, 메모리 어레이 구조의 전면에 있는 제1 유전체 층, 제1 유전체 층 내의 복수의 제1 컨택, 메모리 어레이 구조의 후면에 있는 복수의 도전성 패드, CMOS(complementary metal-oxide-semiconductor) 구조, CMOS 구조의 전면에서 복수의 금속 패턴을 포함하는 금속 층, 금속 층 상의 제2 유전체 층 및 제2 유전체 층 내의 복수의 제2 컨택을 포함한다. 메모리 어레이 구조는 메모리 어레이 스택, 메모리 어레이 스택의 적어도 일부를 통해 수직으로 연장되는 TAC(through array contact) 및 하나 이상의 메모리 어레이 컨택을 포함한다. 제1 유전체 층 및 제2 유전체 층은 대면 결합되어(joined face to face) 메모리 어레이 구조는 CMOS 구조 위에 있고, 적어도 복수의 도전성 패드, TAC, 복수의 제1 컨택, 복수의 제2 컨택, 금속 층의 복수의 금속 패턴 및 하나 이상의 메모리 어레이 컨택 중 적어도 하나의 메모리 어레이 컨택에 의해 하나 이상의 전기적 접속이 형성된다.
몇몇의 실시 예에서, 복수의 제1 컨택 중 적어도 하나 및 제2 복수의 컨택 중 적어도 하나는 컨택 신호 경로를 형성한다. 하나 이상의 메모리 어레이 컨택은, 워드 라인 컨택 및 비트 라인 컨택 중 적어도 하나를 포함한다. 복수의 도전성 패드, TAC, 복수의 제1 컨택, 복수의 제2 컨택, 금속 층의 복수의 금속 패턴 및 워드 라인은 전기적으로 접속되어 하나 이상의 전기적 접속 중 제1 전기적 접속을 형성하여 복수의 컨택 신호 경로를 테스트할 수 있다. 복수의 도전성 패드, TAC, 복수의 제1 컨택, 복수의 제2 컨택, 금속 층의 복수의 금속 패턴 및 비트 라인 컨택은 전기적으로 접속되어 하나 이상의 전기적 접속 중 제2 전기적 접속을 형성하여 복수의 컨택 신호 경로를 테스트할 수 있다. 몇몇의 실시 예에서, 복수의 컨택 신호 경로는 직렬로 접속된다. 몇몇의 실시 예에서, 복수의 컨택 신호 경로 중 적어도 일부는 병렬로 접속된다. 예를 들어, 복수의 컨택 신호 경로 중 적어도 절반은 병렬로 접속될 수 있다.
몇몇의 실시 예에서, CMOS 구조는, 금속 층에 전기적으로 접속된 테스트 회로를 포함한다. 테스트 회로는, 메모리 어레이 구조 테스트 회로 및 컨택 신호 경로 테스트 회로 중 적어도 하나를 포함할 수 있다. 메모리 어레이 구조 테스트 회로는, 메모리 평면 테스트 회로, 메모리 블록 테스트 회로, 비트 라인 테스트 회로 및 워드 라인 테스트 회로 중 적어도 하나를 포함할 수 있다.
몇몇의 실시 예에서, 메모리 어레이 구조는 제3 컨택(예를 들어 TSV(through silicon via))을 더 포함한다. 복수의 도전성 패드 중 적어도 하나는 제3 컨택에 의해 TAC에 전기적으로 접속할 수 있다.
본 개시의 몇몇의 실시 예에 따르면, 메모리 디바이스의 형성 방법이 개시된다. 메모리 어레이 스택 및 하나 이상의 메모리 어레이 컨택을 포함하는 메모리 어레이 구조가 형성된다. 메모리 어레이 구조의 메모리 어레이 스택의 적어도 일부를 통해 수직으로 연장되는 TAC가 형성된다. 메모리 어레이 구조의 전면에 제1 유전체 층이 형성된다. 제1 유전체 층 내에 복수의 제1 컨택이 형성된다. 메모리 어레이 구조의 후면에 복수의 도전성 패드가 형성된다. CMOS 구조가 형성된다. CMOS 구조 전면에 복수의 금속 패턴을 포함하는 금속 층이 형성된다. 금속 층 상에 제2 유전체 층이 형성된다. 제2 유전체 층 내에 복수의 제2 컨택이 형성된다. 제1 유전체 층 및 제2 유전체 층은 대면 결합되어 메모리 어레이 구조는 CMOS 구조 위에 있고, 적어도 복수의 도전성 패드, TAC, 복수의 제1 컨택, 복수의 제2 컨택, 금속 층의 복수의 금속 패턴 및 하나 이상의 메모리 어레이 컨택 중 적어도 하나의 메모리 어레이 컨택에 의해 하나 이상의 전기적 접속이 형성된다.
몇몇의 실시 예에서, CMOS 구조의 전면에 금속 층을 형성하기 전에, 테스트 회로가 형성된다. 금속 층은 테스트 회로에 전기적으로 접속될 수 있다.
몇몇의 실시 예에서, 메모리 어레이 구조의 후면에 복수의 도전성 패드를 형성하기 전에, 메모리 어레이 구조의 후면으로부터 제3 컨택(예를 들어 TSV)이 형성된다. 복수의 도전성 패드 중 적어도 하나는 제3 컨택에 의해 TAC에 전기적으로 접속될 수 있다. 복수의 도전성 패드 중 적어도 하나는 제3 컨택 위에 형성될 수 있다.
본 개시의 몇몇의 실시 예에 따르면, 메모리 디바이스를 테스트하는 방법이 개시된다. 메모리 디바이스는 메모리 어레이 구조, 메모리 어레이 구조의 전면에 있는 제1 유전체 층, 제1 유전체 층 내의 복수의 제1 컨택, 메모리 어레이 구조의 후면에 있는 복수의 도전성 패드, CMOS 구조, 복수의 금속 패턴을 포함하고 CMOS 구조의 전면에 있는 금속 층, 금속 층 상의 제2 유전체 층 및 제2 유전체 층 내의 복수의 제2 컨택을 포함한다. 메모리 어레이 구조는 메모리 어레이 스택, 메모리 어레이 스택의 적어도 일부를 통해 수직으로 연장되는 TAC 및 하나 이상의 메모리 어레이 컨택을 포함한다. 메모리 디바이스에서 테스트 구조를 테스트하기 위한 입력 신호가 수신된다. 입력 신호는, 복수의 도전성 패드 중 하나, 복수의 TAC 중 하나, 복수의 제1 컨택 중 하나, 복수의 제2 컨택 중 하나, 금속 층의 복수의 금속 패턴 중 하나 및 하나 이상의 메모리 어레이 컨택 중 적어도 하나를 포함하는 제1 전기적 접속 및 제1 프로브를 통해 테스트 구조에 전송된다. 출력 신호는, 복수의 도전성 패드 중 하나, 복수의 TAC 중 하나, 복수의 제1 컨택 중 하나, 복수의 제2 컨택 중 하나, 금속 층의 복수의 금속 패턴 중 하나 및 하나 이상의 메모리 어레이 컨택 중 적어도 하나를 포함하는 제2 전기적 접속 및 제2 프로브를 통해 테스트 구조로부터 수신된다. 메모리 디바이스에서 테스트 구조의 특성은 입력 신호, 출력 신호 및 테스트 구조에 기초하여 결정된다.
몇몇의 실시 예에서, 테스트 구조는, 복수의 제1 컨택 중 적어도 하나 및 복수의 제2 컨택 중 적어도 하나를 포함하는 컨택 신호 경로 및 메모리 어레이 구조의 구조 중 적어도 하나를 포함한다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부된 도면은 본 개시의 실시 예들을 예시하고, 상세한 설명과 함께, 본 개시의 원리를 설명하고 관련 기술 분야의 통상의 지식을 가진 자가 본 발명을 만들고 이용할 수 있게 하는 역할을 한다.
도 1은 본 발명의 몇몇의 실시 예에 따른 예시적인 3D 메모리 디바이스의 단면을 설명하기 위한 도면이다.
도 2는 본 발명의 몇몇의 실시 예에 따른 예시적인 3D 메모리 디바이스의 평면도이다.
도 3은 본 발명의 몇몇의 실시 예에 따른, 일련의 컨택 신호 경로의 예시적인 테스트 구조를 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇의 실시 예에 따른, 일련의 컨택 신호 경로의 다른 테스트 구조를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇의 실시 예에 따른 3D 메모리 디바이스를 형성하기 위한 예시적인 방법을 설명하기 위한 흐름도이다.
도 6은 본 발명의 몇몇의 실시 예에 따른 3D 메모리 디바이스를 테스트하기 위한 예시적인 방법을 설명하기 위한 흐름도이다.
도 7a 내지 도 7j는 본 발명의 몇몇의 실시 예에 따른 3D 메모리 디바이스의 형성을 위한 예시적인 제조 공정을 설명하기 위한 도면들이다.
본 발명의 실시 예들은 첨부된 도면을 참조하여 설명될 것이다.
특정 구성 및 배치에 대해 설명되지만, 이는 예시적인 목적으로만 수행되는 것으로 이해되어야 한다. 관련 기술 분야의 통상의 지식을 가진 자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배치가 사용될 수 있음을 인식할 것이다. 본 발명이 다양한 다른 응용에 이용될 수 있다는 것은 관련 기술 분야의 통상의 지식을 가진 자에게 명백할 것이다.
본 명세서에서 "일 실시 예", "실시 예", "예시적인 실시 예", "몇몇의 실시 예" 등에 대한 언급은 설명된 실시 예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시 예가 특정 특징, 구조 또는 특성을 반드시 포함할 필요는 없음을 나타낸다. 또한, 이러한 문구는 반드시 동일한 실시 예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시 예와 관련하여 설명될 때, 명시적으로 기술되는지 여부에 관계없이 다른 실시 예들과 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 통상의 지식을 가진 자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥 상 사용에서 적어도 부분적으로 이해될 수 있다. 예를 들어, 문맥 상 적어도 부분적으로 의존하여 본 명세서에서 사용된 용어 "하나 이상"은 임의의 특징, 구조 또는 특성을 단수의 의미로 설명하기 위해 사용될 수 있거나 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하기 위해 사용될 수 있다. 유사하게, 단수 형태 용어("a", "an" 또는 "the"와 같은 용어)는 문맥 상 적어도 부분적으로 의존하여 단일 사용을 전달하거나 복수 사용을 전달하는 것으로 이해될 수 있다. 또한, 용어 "기초하여"는 인자의 배타적인 세트를 전달하도록 의도된 것은 아니며, 문맥 상 적어도 부분적으로 의존하여, 다시, 반드시 명시적으로 설명되지 않은 추가 인자의 존재를 허용할 수 있다.
본 개시에서 "위(on)", "위(above)" 및 "위(over)"의 의미는, "위(on)"는 무언가 "바로 위(directly on)"를 의미할 뿐만 아니라 중간 특징 또는 그 사이에 층이 존재하는 "위(on)"의 의미를 포함하고, "위(above)"또는 "위(over)"는 무언가의 "위(above)"또는 "위(over)"의 의미를 의미할 뿐만 아니라 중간 특징 또는 그 사이의 층 없이 무언가의 "위(above)"또는 "위(over)"의 의미(예를 들어, 무언가의 바로 위)를 포함할 수 있는, 가장 넓은 방식으로 해석되어야 함을 쉽게 이해하여야 한다.
또한, "아래(beneath)", "아래(below)", "아래(lower)", "위(above)", "위(upper)"등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 바와 같이 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에 사용 또는 동작 중인 디바이스의 상이한 방향을 포함하도록 의도된다. 장치는 (90도 회전되거나 다른 배향으로) 다르게 배향될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 디스크립터도 마찬가지로 해석될 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "기판"은 후속 물질 층이 추가되는 물질을 지칭한다. 기판 자체는 패턴화될 수 있다. 기판 위에 추가된 물질은 패턴화되거나 패턴화되지 않은 채로 있을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 물질을 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적으로 비 도전성인 물질로 제조될 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "층"은 두께를 갖는 영역을 포함하는 물질 부분을 지칭한다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 비 균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상부면과 하부면 사이 또는 연속 구조의 상부면과 하부면에서 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼형(tapered) 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고 및/또는 그 위에(thereupon), 그 위에(thereabove) 및/또는 그 아래에(therebelow) 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호 접속 층은 (컨택, 상호 접속 라인 및/또는 비아가 형성되는) 하나 이상의 도전체 및 컨택 층 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "공칭적인(nominal)/공칭적으로(nominally)"는, 원하는 값의 위 및/또는 아래의 값의 범위와 함께, 제품 또는 공정의 설계 단계에서 설정된, 구성 요소 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 값의 범위는 제조 공정 또는 공차(tolerance)의 약간의 변화로 인한 것일 수 있다. 본 명세서에서 사용된 바와 같이, 용어 "약"은 본 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라, 용어 "약"은, 예를 들어 값의 10-30% (예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "3D 메모리 디바이스"는 측면 배향(laterally-oriented) 기판 상에 수직 배향(vertically-oriented) 메모리 셀 트랜지스터 스트링(본 명세서에서 NAND 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 디바이스를 지칭하며, 메모리 스트링은 기판에 대해 수직 방향으로 연장된다. 본 명세서에서 사용된 바와 같이, 용어 "수직의(vertical)/수직으로(vertically)"라는 용어는 기판의 측면에 공칭적으로 수직인 것을 의미한다.
일부 3D 메모리 디바이스에서, 주변 디바이스 및 메모리 어레이 디바이스는 서로의 위에 적층될 수 있다. 그러나 지금까지 3D 메모리 디바이스를 패키징하기 전에 프로브 카드를 사용하여 해당 3D 메모리 디바이스의 내부 구조의 성능을 테스트하는 효과적인 방법은 존재하지 않는다.
본 발명에 따른 다양한 실시 예는 3D 메모리 디바이스를 테스트하기 위한 구조를 갖는 3D 메모리 디바이스를 제공한다. 본 명세서에 개시된 3D 메모리 디바이스는 적층된 주변 디바이스 구조(예를 들어, CMOS 칩)의 전면과 메모리 어레이 구조(예를 들어, 메모리 어레이 칩) 사이의 상호 접속 구조를 가지며 메모리 어레이 구조의 TAC와 접촉하는 상호 접속 층을 포함할 수 있다. 본 명세서에 개시된 3D 메모리 디바이스는 프로브 카드용 메모리 어레이 구조의 후면에 도전성 패드를 더 포함할 수 있어서, 3D 메모리 디바이스의 상이한 구조의 다양한 특성 및 3D 메모리 디바이스를 형성하는 하이브리드 본딩 공정의 품질은, 실제 디바이스 밀도를 갖는 프로브 카드를 이용하여 테스트될 수 있다. 결과적으로, 본 명세서에 개시된 3D 메모리 디바이스는 주변 디바이스 구조 및 메모리 어레이 구조의 하이브리드 본딩에 의해 형성된 3D 메모리 디바이스의 특성의 테스트 용이성 및 균일성을 가능하게 할 수 있고, 이에 따라 전체 공정 개발 시간을 단축하고 제조 수율을 높일 수 있다.
도 1은 본 발명의 몇몇의 실시 예에 따른 예시적인 3D 메모리 디바이스(100)의 단면을 설명하기 위한 도면이다. 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 메모리 어레이 구조(102) 및 주변 디바이스 구조(104)(예를 들어, CMOS 구조)를 포함할 수 있고, 이들의 전면은 서로 마주 보도록 대면 배치된다(positioned face to face). 본 명세서에서 사용된 바와 같이, 구조(예를 들어, 메모리 어레이 구조(102) 또는 주변 디바이스 구조(104))의 "전면"이라는 용어는, 디바이스가 형성되는 구조(예를 들어, 메모리 어레이 구조(102)의 메모리 셀 또는 주변 디바이스 구조(104)의 주변 트랜지스터)의 측면을 지칭한다. 반대로, 본 명세서에서 사용된 바와 같이, 용어 "후면"은 전면과 반대인 구조(예를 들어, 메모리 어레이 구조(102) 또는 주변 디바이스 구조(104))의 측면을 지칭한다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 수직 방향(예를 들어, 도 1에 도시된 y 방향 또는 두께 방향)으로 메모리 어레이 구조(102)와 주변 디바이스 구조(104) 사이에 상호 접속 층(106)을 포함할 수 있다. 상호 접속 층(106)은 메모리 어레이 구조(102)의 전면 및 주변 디바이스 구조(104)의 전면과 접촉할 수 있다. 3D 메모리 디바이스(100)는 메모리 어레이 구조(102)의 후면에 있고 메모리 어레이 구조(102), 상호 접속 층(106) 및 주변 디바이스 구조(104)에 전기적으로 접속된 복수의 도전성 패드(108)(예를 들어, 본딩 패드 또는 랜딩 패드)를 더 포함할 수 있다. 몇몇의 실시 예에서, 도전성 패드(108)는 3D 메모리 디바이스(100)의 상부 표면에, 즉 메모리 어레이 구조(102) 및 주변 디바이스 구조(104) 위에 배치된다.
몇몇의 실시 예에서, 메모리 어레이 구조(102)는 메모리 어레이 영역의 메모리 어레이 스택(109)을 포함한다. 메모리 어레이 스택(109)은 기판(도시되지 않음)의 전면 상에 형성될 수 있으며, 교대로 배치된 도전체/유전체 스택 및 교대로 배치된 도전체/유전체 스택을 통해 연장되는 NAND 스트링 어레이를 포함할 수 있다. 교대로 배치된 도전체/유전체 스택은, 교대로 배치되는 도전체 층(예를 들어 금속 층 또는 폴리 실리콘 층) 및 유전체 층(예를 들어 실리콘 산화물 층 또는 실리콘 질화물 층)을 포함할 수 있다. 각각의 NAND 스트링은, NAND 스트링을 둘러싸는 교대로 배치된 도전체/유전체 스택의 (제어 게이트로서 기능하는) 각각의 도전체 층에 의해 각각 제어되는 복수의 수직 적층 메모리 셀을 포함할 수 있다. 교대로 배치된 도전체/유전체 스택의 도전체 층은, 메모리 어레이 영역 외부의 측면 방향(예를 들어, 도 1에 도시된 x 방향 또는 폭 방향)으로 연장되어 메모리 어레이 구조(102)의 워드 라인을 형성할 수 있다. 각각의 NAND 스트링은 또한 단부(예를 들어, 메모리 어레이 구조(102)의 전면)에 드레인을 포함할 수 있다. 각각의 NAND 스트링의 드레인은, 메모리 어레이 구조(102)의 복수의 비트 라인 각각에 전기적으로 접속될 수 있다. 몇몇의 실시 예에서, 각각의 NAND 스트링은 다중 선택 게이트(예를 들어, 소스 선택 게이트 및 드레인 선택 게이트)를 더 포함한다. 이 단락에서 설명된 일부 구조는 도 1에 도시되지 않았으나, 이들은 관련 기술 분야의 통상의 지식을 가진 자에 의해 이해될 것이다.
메모리 어레이 구조(102)는 하나 이상의 TAC(110)를 포함할 수 있고, 각각의 TAC(110)는 메모리 어레이 구조(102)(예컨대 메모리 어레이 스택(109))의 적어도 일부를 통해 수직으로 연장된다. 몇몇의 실시 예에서, TAC(110)는 메모리 어레이 구조(102)의 전체 두께를 통해, 즉 메모리 어레이 구조(102)의 전면 및 후면에 있는 2 개의 공칭적으로 평행한 면 사이에서 수직으로 연장될 수 있다. 예를 들어, TAC(110)는 교대로 배치된 도전체/유전체 스택의 전체 두께 및 메모리 어레이 구조(102)의 기판의 전체 두께를 통과할 수 있다. 몇몇의 실시 예에서, TAC(110)는 메모리 어레이 구조(102)의 전체 두께의 일부를 통해 수직으로 연장될 수 있다. 일 예에서, TAC(110)는 교대로 배치된 도전체/유전체 스택의 전체 두께 및 메모리 어레이 구조(102)의 기판의 전체 두께의 일부를 통과할 수 있다. 다른 예에서, TAC(110)는 기판에 도달하지 않고 교대로 배치된 도전체/유전체 스택의 전체 두께의 일부를 통과할 수 있다. 각각의 TAC(110)는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질로 채워진 수직 개구를 포함할 수 있다.
메모리 어레이 구조(102)는 하나 이상의 메모리 어레이 컨택(112)을 더 포함할 수 있다. 메모리 어레이 컨택(112)은 메모리 어레이 영역 내 및/또는 메모리 어레이 영역의 외부, 예를 들어 메모리 어레이 구조(102)의 계단 영역에 있을 수 있다. 메모리 어레이 컨택(112)은 워드 라인 컨택, 비트 라인 컨택 및 게이트 선택 컨택을 포함할 수 있다. 워드 라인 컨택은 계단 영역에 있고 워드 라인에 전기적으로 접속될 수 있어서, 각 워드 라인 컨택은 대응하는 워드 라인을 개별적으로 어드레싱할 수 있다. 비트 라인 컨택은 비트 라인에 의해 NAND 스트링과 전기적으로 접속될 수 있어서, 각 비트 라인 컨택은 대응하는 NAND 스트링을 개별적으로 어드레싱할 수 있다. 게이트 선택 컨택은 선택 게이트에 전기적으로 접속될 수 있다. 메모리 어레이 컨택(112)은 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 이 단락에서 설명된 일부 구조는 도 1에 도시되지 않았으나, 이들은 관련 기술 분야의 통상의 지식을 가진 자에 의해 이해될 것이다.
도 1에 도시된 바와 같이, 상호 접속 층(106)은 메모리 어레이 구조(102)의 전면에 있는 제1 유전체 층(114), 주변 디바이스 구조(104)의 전면에 있는 금속 층(118), 및 금속 층(118) 상에 있는 제2 유전체 층(122)을 포함할 수 있다. 상호 접속 층(106)은, 후술하는 바와 같이, 제1 유전체 층(114)의 복수의 제1 컨택(116), 제2 유전체 층(122)의 복수의 제2 컨택(124) 및 금속 층(118) 내의 복수의 금속 패턴(120)을 포함할 수 있다. 몇몇의 실시 예에서, 상호 접속 층(106)은 제1 유전체 층(114)과 제2 유전체 층(122) 사이의 본딩 인터페이스(129)를 더 포함한다. 예를 들어, 제1 유전체 층(114) 및 제2 유전체 층(122)은 하이브리드 본딩에 의해 대면 결합될 수 있다. 하이브리드 본딩("금속/유전체 하이브리드 본딩"이라고도 함)은, 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 얻는 (예를 들어, 솔더(solder) 또는 접착제와 같은 중간 층을 사용하지 않고 표면 사이에 본딩을 형성하는) 직접 본딩 기술일 수 있다. 하이브리드 본딩에 의해, 제1 유전체 층(114)의 유전체 물질과 제2 유전체 층(122)의 유전체 물질 사이에 화학적 본딩이 형성될 수 있고, 제1 컨택(116)의 도전체 물질(예를 들어, Cu)와 제2 컨택(124)의 도전체 물질(예를 들어, Cu) 사이에서 물리적 상호 확산(inter-diffusion)이 일어날 수 있다.
제1 유전체 층(114) 및 제2 유전체 층(122)의 유전 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 저 유전율 유전체, 또는 이들의 임의의 조합을 포함할 수 있으나, 이에 제한되지는 않는다. 제1 컨택(116) 및 제2 컨택(124)은 각각 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질로 채워진 수직 개구(예를 들어 비아 홀 또는 트렌치)를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 용어 "컨택"은, 수직 상호 접속 액세스(예를 들어, 비아) 및 측면 라인(예를 들어, 상호 접속 라인)을 포함하는, MEOL(middle-end-of-line) 상호 접속 및 BEOL(back-end-of-line) 상호 접속과 같은 임의의 적절한 유형의 상호 접속을 광범위하게 포함할 수 있다.
몇몇의 실시 예에서, 금속 층(118)의 금속 패턴(120)은 TAC(110) 및/또는 제1 컨택(116) 및 제2 컨택(124)의 레이아웃에 기초하여 패턴화되어, 3D 메모리 디바이스(100)에서 구조를 테스트하기 위한 전기적 접속을 제공하기 위해 적절한 상호 접속 구조가 상호 접속 층(106)에 형성될 수 있다. 금속 패턴(120)은 W, Co, Cu, Al, 금속 실리사이드 또는 이들의 임의의 조합을 포함할 수 있으나 이에 제한되지는 않는다. 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 저 유전율 유전체, 또는 이들의 임의의 조합과 같은 금속 패턴(120)을 전기적으로 분리하기 위해 금속 층(118)에 형성될 수 있다. 상호 접속 층(106)의 금속 층의 개수는 도 1에 도시된 예로 제한되지 않고, 메모리 어레이 구조(102)와 주변 디바이스 구조(104) 사이의 적절한 전기적 접속을 형성하기 위한 임의의 적절한 개수인 것으로 이해된다.
몇몇의 실시 예에서, 상호 접속 층(106)의 상호 접속 구조는 본딩 인터페이스(129)의 두 측면 상에 제1 컨택(116) 및 제2 컨택(124)을 포함한다. 다시 말해서, 상호 접속 구조는 본딩 인터페이스(129)를 통과할 수 있고, 전기적으로 접속된 제1 컨택(116), 제2 컨택(124) 및 금속 층(118)의 금속 패턴(120) 중 하나 이상을 포함한다.
몇몇의 실시 예에서, 도전성 패드(108)는 메모리 어레이 구조(102)의 후면에 하나 이상의 BEOL 상호 접속 층(도시되지 않음) 내에 또는 위에 있다. 도전성 패드(108)는 BEOL 상호 접속 층의 상호 접속에 의해 TAC(110)에 전기적으로 접속될 수 있다. 몇몇의 실시 예에서, 도전성 패드(108)에 의해 야기된 스트레스를 감소시키기 위해, 도전성 패드(108)와 메모리 어레이 스택(109) 사이의 수직 방향의 거리는 적어도 약 3μm, 예컨대 적어도 3μm 이다. 예를 들어, 메모리 어레이 구조(102)의 기판 및 도전성 패드(108) 아래의 BEOL 상호 접속 층의 총 두께는 적어도 3μm 일 수 있다. 몇몇의 실시 예에서, 도전성 패드(108)와 메모리 어레이 스택(109) 사이의 수직 거리는 3μm 및 10μm 사이(예를 들어, 3μm, 4μm, 5μm, 6μm, 7μm, 8μm, 9μm, 10μm, 이들 값 중 하나에 의해 정의된 하단에 한정된 범위 또는 이들 값 중 두 가지에 의해 정의된 모든 범위)이다. 도전성 패드(108)는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다.
복수의 전기적 접속이 3D 메모리 디바이스(100)에서 구조(본 명세서에서 "테스트 구조"라고 함)를 테스트하기 위해 3D 메모리 디바이스(100)에 형성될 수 있다. 몇몇의 실시 예에서, 도전성 패드(108) 중 적어도 하나, TAC(110) 중 적어도 하나, 제1 컨택(116) 중 적어도 하나, 제2 컨택(124) 중 적어도 하나, 금속 층(118) 내의 금속 패턴(120) 중 적어도 하나 및 메모리 어레이 컨택(112)(예를 들어, 비트 라인 컨택 및/또는 워드 라인 컨택) 중 적어도 하나는 테스트 구조를 테스트하기 위한 전기적 접속(본 명세서에서 "신호 경로"라고도 함)을 형성하기 위해 전기적으로 접속된다.
메모리 어레이 구조(102)에서 모든 반복 구조(예를 들어, 각각 다중 메모리 셀, 다중 메모리 핑거, 블록 및 평면, 또는 다중 비트 라인 및 워드 라인을 갖는 NAND 스트링의 어레이)를 테스트할 필요가 없을 수 있음을 이해할 수 있다. 몇몇의 실시 예에서, 반복 구조의 하나 이상의 샘플 구조는 일반적으로 반복 구조의 특성을 반영하기 위해 테스트될 수 있다. 결과적으로, 몇몇의 실시 예에서, 도전성 패드(108), TAC(110), 메모리 어레이 컨택(112) 및 상호 접속 층(106)의 상호 접속 구조 중 일부만이 샘플 테스트 구조를 테스트하기 위한 전기적 접속을 형성하기 위해 사용된다.
몇몇의 실시 예에서, 주변 디바이스 구조(104)는 기판(도시되지 않음) 상의 주변 디바이스를 포함한다. 주변 디바이스는 3D 메모리 디바이스(100)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함할 수 있다. 예를 들어, 주변 디바이스 하나 이상의 페이지 버퍼, 디코더(예를 들어, 로우 디코더 및 칼럼 디코더), 드라이버, 전하 펌프, 전류 또는 전압 레퍼런스, 또는 회로의 임의의 능동 또는 수동 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항 또는 커패시터)를 포함할 수 있다. 몇몇의 실시 예에서, 주변 디바이스는 CMOS 기술을 이용하여 형성되고, 주변 디바이스 구조(104)는 "CMOS 구조" 또는 "CMOS 칩"으로 지칭될 수 있다.
도 1에 도시된 바와 같이, 주변 디바이스 구조(104)는, 주변 디바이스 구조(104)의 전면에 있고 금속 층(118)의 금속 패턴(120)에 전기적으로 접속된 하나 이상의 테스트 회로(126)를 포함할 수 있다. 몇몇의 실시 예에서, 테스트 회로(126)는 도전성 패드(108), TAC(110), 메모리 어레이 컨택(112) 및 상호 접속 층(106)의 상호 접속 구조에 전기적으로 접속된다. 즉, 테스트 회로(126)는 3D 메모리 디바이스(100)의 테스트 구조를 테스트하기 위한 전기적 접속의 일부일 수 있다. 테스트 회로(126)는 테스트 목적으로 하나 이상의 주변 디바이스 및/또는 전용 테스트 디바이스를 포함할 수 있다. 몇몇의 실시 예에서, 테스트 회로(126)는, 메모리 어레이 구조(102)에서 테스트 구조를 테스트하기 위한 메모리 어레이 구조 테스트 회로 및 상호 접속 층(106)에서 상호 접속 구조를 테스트하기 위한 컨택 신호 경로 테스트 회로를 포함한다. 메모리 어레이 구조 테스트 회로는, 메모리 평면 테스트 회로, 메모리 블록 테스트 회로, 비트 라인 테스트 회로 및 워드 라인 테스트 회로를 포함할 수 있다. 몇몇의 실시 예에서, 테스트 회로(126)는 페이지 버퍼, 디코더 등과 같은 주변 디바이스 구조(104)의 구조를 테스트하기 위한 주변 디바이스 구조 테스트 회로를 포함한다.
도 1은 또한 3D 메모리 디바이스(100)를 테스트하기 위한 예시적인 프로브 카드(130)를 나타낸다. 프로브 카드(130)는 전자 테스트 시스템(도시되지 않음; 예를 들어, 제어기)과 "테스트 대상 디바이스(device under test)"(DUT)(예를 들어, 3D 메모리 디바이스(100)) 사이의 인터페이스일 수 있다. 프로브 카드(130)는, 3D 메모리 디바이스(100)가 테스트 동안 삽입 및 도킹될 수 있는 개구(도시되지 않음)를 갖는 인쇄 회로 기판(PCB)(132)을 포함할 수 있다. 프로브 카드(130)는 또한 전자 테스트 시스템과 PCB(132) 사이에 전기적 접속을 제공하도록 구성된 복수의 단자 핀(134)을 포함할 수 있다. 프로브 카드(130)는 테스트 중 3D 메모리 디바이스(100)가 프로브 카드(130)에 도킹될 때 도전성 패드(108)와 접촉할 수 있는 복수의 프로브(136)를 더 포함할 수 있다. 몇몇의 실시 예에서, 프로브(136)의 개수는 도전성 패드(108)의 개수와 동일하다. 몇몇의 실시 예에서, 도전성 패드(108)의 레이아웃은 프로브 카드(130)의 프로브(136)의 배치와 일치하여, 테스트 동안 각각의 도전성 패드(108)가 각각의 프로브(136)와 접촉할 수 있다. 몇몇의 실시 예에서, 프로브 카드(130)는 또한 프로브(136)를 도전성 패드(108)와 정렬시키기 위해 프로브 카드(130)를 수직 방향 및/또는 측면 방향으로 이동시키도록 구성된 이동 메커니즘(도시되지 않음)을 포함한다.
몇몇의 실시 예에서, 일단 3D 메모리 디바이스(100)가 프로브 카드(130)에 도킹되면, 전자 테스트 시스템에 의해 입력 테스트 신호(예를 들어, 전압 신호 또는 전류 신호)가 프로브 카드(130)에 제공되어, 3D 메모리 디바이스(100)의 테스트 구조를 테스트한다. 입력 신호는 제1 프로브(136)를 통해 제1 도전성 패드(108)에서 3D 메모리 디바이스(100)에 의해 수신될 수 있다. 그 후, 입력 신호는 위에서 상세히 설명한 바와 같이 제1 전기적 접속에 의해 테스트 구조로 전송될 수 있다. 출력 신호(예를 들어, 다른 전압 신호 또는 다른 전류 신호)는 위에서 상세히 설명한 바와 같이 제2 전기적 접속에 의해 테스트 구조로부터 제2 도전성 패드(108)에서 수신될 수 있다. 이후, 프로브 카드(130)는 제2 도전성 패드(108)와 접촉하는 제2 프로브(136)에 의해 출력 신호를 전자 테스트 시스템으로 전송할 수 있다. 전자 테스트 시스템은, 입력 신호, 출력 신호 및 테스트 구조에 기초하여 테스트 구조의 하나 이상의 특성(예를 들어, 저항 또는 커패시턴스) 및/또는 하이브리드 본딩의 품질을 결정할 수 있다.
도 2은 본 발명의 몇몇의 실시 예에 따른 3D 메모리 디바이스(200)의 평면도이다. 몇몇의 실시 예에서, 3D 메모리 디바이스(200)는 도 1에 도시된 3D 메모리 디바이스와 동일하다. 3D 메모리 디바이스(200)는 대면적으로(face to face) 하이브리드 본딩된 주변 디바이스 구조(202)(예를 들어, CMOS 칩) 및 (도 2에 도시된 바와 같이 4 개의 메모리 평면을 포함하는) 메모리 어레이 구조(204)를 포함할 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)는, 예를 들어 메모리 어레이 구조(204)의 후면에서, 3D 메모리 디바이스(200)의 상부 표면 상에 복수의 도전성 패드(206)를 포함할 수 있다. 각각의 도전성 패드(206)는 메모리 어레이 구조(204)와 중첩될 수 있다. 도 2에 도시된 일 예에서, 각각의 도전성 패드(206)는 메모리 어레이 구조(204), 즉 평면도에서 메모리 어레이 구조(204)의 경계 내부와 완전히 중첩될 수 있다. 몇몇의 실시 예에서, 하나 이상의 도전성 패드(206)는 메모리 어레이 구조(204)와 부분적으로 중첩되며, 즉 메모리 어레이 구조(204)의 경계 외부에 부분적으로 중첩된다. 그럼에도 불구하고, 도전성 패드(206) 및 메모리 어레이 구조(204)를 중첩시킴으로써, 3D 메모리 디바이스(200)의 다이(die) 크기는 감소될 수 있다. 몇몇의 실시 예에서, 각각의 도전성 패드(206)는 평면도에서 공칭적으로 동일하며, 예를 들어 평면도에서 공칭적으로 동일한 크기 및 공칭적으로 동일한 형상을 갖는다. 몇몇의 실시 예에서, 인접한 도전성 패드(206)의 피치 또한 공칭적으로 동일하다. 평면도에서 도전성 패드(206)의 레이아웃은 3D 메모리 디바이스(200)를 테스트하기 위해 사용된 프로브 카드의 프로브의 구성과 일치하도록 설계될 수 있다.
몇몇의 실시 예에서, 3D 메모리 디바이스(200)는 워드 라인 컨택(208) 및 비트 라인 컨택(210)을 포함하는 다양한 메모리 어레이 컨택을 더 포함한다. 몇몇의 실시 예에서, 본딩 인터페이스에서 균일한 본딩을 보장하고 디싱(dishing)을 감소시키기 위해, 메모리 어레이 구조(204)에 더미 컨택(212)이 추가된다. 메모리 어레이 구조(204) 및 주변 디바이스 구조(202) 모두의 더미 컨택은 물리적으로 본딩될 수 있으나 전기적 접속을 형성할 수는 없다. 메모리 어레이 구조(204)의 플립 본딩으로 인해, 메모리 어레이 컨택 및 더미 컨택은 평면도에서 볼 수 없으므로, 도 2에서 점선으로 표시된 점을 이해할 수 있다.
도 3 및 도 4는 본 발명의 몇몇의 실시 예에 따른, 일련의 컨택 신호 경로의 예시적인 테스트 구조를 도시한다. 메모리 어레이 구조 및 주변 디바이스 구조의 구조 외에도, 테스트 구조는 또한 메모리 어레이 구조와 주변 디바이스 구조 사이의 상호 접속 층에 상호 접속 구조를 포함할 수 있다. 상호 접속 구조의 특성(예를 들어, 저항 및/또는 커패시턴스)은 3D 메모리 디바이스(예를 들어, 3D 메모리 디바이스(100 및 200))를 형성하기 위해 수행된 하이브리드 본딩의 품질을 반영할 수 있다. 몇몇의 실시 예에서, 상호 접속 층의 상호 접속 구조는, 본딩 인터페이스를 통해 서로 접촉하는 메모리 어레이 구조를 위한 제1 컨택(예를 들어, 도 1의 제1 컨택(116)) 및 주변 디바이스 구조를 위한 제2 컨택(예를 들어, 도 1의 제2 컨택(124))을 포함할 수 있다. 제1 컨택 중 적어도 하나 및 제2 컨택 중 적어도 하나에 의해 형성된 전기적 접속은 본 명세서에서 "컨택 신호 경로"로 지칭된다. 컨택 신호 경로의 특성(예를 들어, 저항 및/또는 커패시턴스)은, 컨택 정렬의 정확성 및 본딩 표면에서의 갭(gap)의 존재와 같은 하이브리드 본딩의 품질을 반영할 수 있다.
컨택 신호 경로의 상이한 특성(예를 들어, 저항 또는 커패시턴스)을 테스트할 때 상호 접속 구조의 구성은 상이할 수 있다. 또한, 하나의 컨택 신호 경로의 커패시턴스 또는 저항은 때때로 비교적 작을 수 있기 때문에, 하나의 컨택 신호 경로의 커패시턴스 또는 저항만을 측정하면 편차가 커져서 테스트 결과가 부정확해질 수 있다.
따라서, 몇몇의 실시 예에서, 본 발명은 컨택 신호 경로를 테스트하는 정확도를 개선하기 위한 방법을 제공한다. 상기 방법은 복수의 컨택 신호 경로를 테스트하기 위한 상호 접속 구조를 제공하는 단계, 복수의 컨택 신호 경로의 테스트 값을 획득하는 단계 및 복수의 컨택 신호 경로의 테스트 값을 평균하는 단계를 포함한다. 평균 값은 컨택 신호 경로의 테스트 결과로 간주될 수 있다. 예를 들어, 일련의 컨택 신호 경로가 n 개의 컨택 신호 경로를 포함하고, 일련의 컨택 신호 경로 전체의 저항이 R 인 경우, 컨택 신호 경로의 저항은 R/n 이고, 여기서 n 은 양의 정수이다.
컨택 신호 경로의 저항 또는 커패시턴스를 테스트할 때 상호 접속 구조의 구성은 상이할 수 있다. 몇몇의 실시 예에서, 컨택 신호 경로의 저항을 테스트하기 위해, 컨택 신호 경로를 형성하는 제1 컨택 및 제2 컨택은 직렬로 접속된다. 다시 말해서, 컨택 신호 경로의 상호 접속 구조는, 예를 들어, 도 3에 도시된 바와 같이 구불구불한(serpentine) 구성을 가질 수 있다. 도 3은 직렬로 접속되는 4 개의 컨택 신호 경로(302, 304, 306 및 308)를 나타낸다. 컨택 신호 경로 사이의 접속은, 도 1의 금속 층(118)의 금속 패턴(120)과 같이, 컨택 위 및/또는 아래의 금속 층의 금속 패턴(도 3에서 굵은 실선으로 표시됨)에 의해 이루어질 수 있다. 도 3에 도시되지는 않았으나, 도 1에서 상술한 바와 같이, 일련의 컨택 신호 경로(302, 304, 306 및 308)는 도전성 패드, TAC, 금속 패턴 및 메모리 어레이 컨택에 직렬로 전기적으로 접속되어 테스트를 위한 완전한 전기적 접속을 형성할 수 있음을 이해할 수 있다. 몇몇의 실시 예에서, 일련의 컨택 신호 경로(302, 304, 306 및 308)의 저항이 측정될 때, 프로브 카드의 2 개의 프로브는 각각 컨택 신호 경로(302) 및 컨택 신호 경로(308)에 대응하는 2 개의 도전성 패드와 접촉할 수 있다(도 3에서 화살표로 표시됨).
몇몇의 실시 예에서, 컨택 신호 경로의 커패시턴스를 테스트하기 위한 방법이 제공된다. 컨택 신호 경로의 상호 접속 구조는, 컨택 신호 경로의 각각의 절반이 병렬로 접속되도록 (예를 들어, 도 4에 도시된 바와 같이) 빗 모양의 구성을 가질 수 있다. 예를 들어, 홀수 번째 컨택 신호 경로는 병렬로 접속될 수 있고, 짝수 번째 컨택 신호 경로는 병렬로 접속된다. 컨택 신호 경로는, 상호 접속 구조에서의 각 컨택 신호 경로의 위치에 따라 상호 접속 구조의 일 단에서 상호 접속 구조의 타 단으로 순차적으로 번호가 매겨진다. 구체적으로, 상호 접속 구조가 n 개의 컨택 신호 경로를 포함한다고 가정하면, n 개의 컨택 신호 경로는, n 번째 컨택 신호 경로까지, 제1 컨택 신호 경로, 제2 컨택 신호 경로로서 순차적으로 번호가 매겨진다.
도 4는 빗 모양 구성의 4 개의 컨택 신호 경로(402, 404, 406 및 408)를 도시한다. 제1 컨택 신호 경로(402)와 제3 컨택 신호 경로(406)는 병렬로 접속될 수 있고, 제2 컨택 신호 경로(404)와 제4 컨택 신호 경로(408)는 병렬로 접속될 수 있다. 컨택 신호 경로(402, 406) 사이의 접속 및 컨택 신호 경로(404, 408) 사이의 접속은, 도 1의 금속 층(118)의 금속 패턴(120)과 같이, 컨택 위 및/또는 아래의 금속 층의 금속 패턴(도 4에서 굵은 실선으로 표시됨)에 의해 이루어질 수 있다. 일련의 컨택 신호 경로(402, 404, 406 및 408)의 커패시턴스가 측정될 때, 프로브 카드의 2 개의 프로브는 각각 컨택 신호 경로(402) 및 컨택 신호 경로(408)에 대응하는 2 개의 도전성 패드와 접촉할 수 있다(도 4에서 화살표로 표시됨).
도 5는 본 발명의 몇몇의 실시 예에 따른 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(500)을 설명하기 위한 흐름도이다. 도 7a 내지 도 7j는 본 발명의 몇몇의 실시 예에 따른 3D 메모리 디바이스의 형성을 위한 예시적인 제조 공정을 설명하기 위한 도면들이다. 도 5 및 도 7a 내지 도 7j에 도시된 3D 메모리 디바이스의 예는 도 1 및 도 2에 도시된 3D 메모리 디바이스(100 및 200)에 해당한다. 방법(500)에 도시된 동작은 완전한 것이 아니며, 도시된 동작 중 어느 것 전, 후에 또는 사이에 다른 동작이 수행될 수 있음을 이해하여야 한다.
도 5를 참조하면, 방법(500)은, 메모리 어레이 구조가 형성되는 동작(502)에서 시작한다. 도 7a에 도시된 바와 같이, 메모리 어레이 스택(109)은 기판(702)의 전면 상에 형성될 수 있다. 메모리 어레이 컨택(112)(예를 들어, 워드 라인 컨택, 비트 라인 컨택 및 선택 게이트 컨택)은 메모리 어레이 구조(102)의 전면에 형성될 수 있다. 설명의 편의를 위해, 메모리 어레이 구조(102)는 도 7a 내지 도 7j에서 거꾸로 도시되어, 메모리 어레이 구조(102)의 후면이 전면 위에 있다. 그러나, 실제로, 메모리 어레이 구조(102)는, 기판(702)의 후면이 제조 공정 동안 메모리 어레이 구조(102)의 아래가 되도록 플립(flip)될 수 있는 것으로 이해할 수 있다. 몇몇의 실시 예에서, 메모리 어레이 스택(109)은 유전체 층의 박막 증착, 채널 홀 및 슬릿의 식각, 채널 홀에서의 메모리 필름의 박막 증착 및 게이트 및 워드 라인 교체를 포함하지만 이에 제한되지 않는 다수의 제조 공정에 의해 형성된다. 메모리 어레이 컨택(112)과 관련하여, 건식/습식 식각 공정에 의해 유전체 층을 통해 수직 개구가 패터닝 및 식각될 수 있으며, 이어서 도전체 물질의 증착 및 과량의 도전체 물질에 대한 화학적 기계적 연마(CMP)가 이어진다.
방법(500)은, 도 5에 도시된 바와 같이, 각각이 메모리 어레이 스택을 통해 수직으로 연장되는 하나 이상의 TAC가 형성되는 동작(504)으로 진행한다. 도 7b에 도시된 바와 같이, TAC(110)는 메모리 어레이 구조(102)에 형성되고, 이들 각각은 메모리 어레이 스택(109)의 전체 두께를 통해 수직으로 연장된다. 몇몇의 실시 예에서, TAC(110)를 형성하기 위한 제조 공정은 건식/습식 식각 공정에 의해 메모리 어레이 스택(109)을 통해 수직 개구를 형성한 후, 절연 목적을 위해 개구를 도전체 물질 및 다른 물질(예를 들어, 유전체 물질)로 채우는 것을 포함한다. TAC(110)는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. TAC(110)의 개구는 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 전기 도금, 임의의 다른 적절한 공정 또는 이들의 임의의 조합을 이용하여 채워질 수 있다.
방법(500)은, 도 5에 도시된 바와 같이, 메모리 어레이 구조의 전면에 제1 유전체 층이 형성되는 동작(506)으로 진행한다. 도 7c에 도시된 바와 같이, 제1 유전체 층(114)은 메모리 어레이 구조(102)의 전면에 형성된다. 제1 유전체 층(114)은 ALD, CVD, PVD 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 제1 유전체 층(114)은 실리콘 산화물, 실리콘 질화물, 저 유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다.
방법(500)은, 도 5에 도시된 바와 같이, 복수의 제1 컨택이 제1 유전체 층에 형성되는 동작(508)으로 진행한다. 도 7d에 도시된 바와 같이, 제1 컨택(116)은 제1 유전체 층(114) 내에 형성된다. 적어도 몇몇의 제1 컨택(116)은 TAC(110)와 전기적 접속을 형성하기 위해 TAC(110)와 접촉할 수 있다. 적어도 몇몇의 제1 컨택(116)은, 메모리 어레이 컨택(112)과 전기 접속을 형성하기 위해 메모리 어레이 컨택(112)과 접촉할 수 있다. 몇몇의 실시 예에서, 제1 컨택(116)을 형성하기 위한 제조 공정은, 건식/습식 식각 공정에 의해 제1 유전체 층(114)을 통해 수직 개구를 형성한 후, 개구를 도전체 물질로 채우는 것을 포함한다. 제1 컨택(116)은 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 제1 컨택(116)의 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적절한 공정 또는 이들의 임의의 조합을 이용하여 채워질 수 있다.
방법(500)은, 도 5에 도시된 바와 같이, 메모리 어레이 구조의 후면으로부터 관통 실리콘 컨택(예를 들어, TSV)이 형성되는 동작(510)으로 진행한다. 도 7e에 도시된 바와 같이, TSV(704)는 메모리 어레이 구조(102)의 후면(예를 들어, 기판(702)의 후면)으로부터 기판(702)을 통해 형성될 수 있다. 각각의 TSV(704)는 대응하는 TAC(110)와 접촉하여 TSV(704)와 TAC(110) 사이의 전기적 접속을 형성할 수 있다. 몇몇의 실시 예에서, 예를 들어, 그라인딩, 습식 식각, 건식 식각, CMP 또는 이들의 임의의 조합을 이용하여 TSV(704)를 형성하기 전에 기판(702)은 그 후면으로부터 먼저 박형화된다. TSV(704)는 전체 두께를 갖는 기판 또는 박형화된 기판을 통해 형성될 수 있다. 몇몇의 실시 예에서, TSV를 형성하기 위한 제조 공정은 건식/습식 식각 공정에 의해 (기판(702)의 박형화 여부에 관계 없이) 기판(702)을 통해 수직 개구를 형성한 후, 개구를 도전체 물질로 채우는 것을 포함한다. TSV(704)는 절연 목적을 위해 도전체 물질 및 다른 물질(예를 들어, 유전체 물질)을 포함할 수 있다. 도전체 물질은 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지는 않는다. TSV(704)의 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적절한 공정 또는 이들의 임의의 조합을 사용하여 채워질 수 있다.
몇몇의 실시 예에서, TAC(110)는 메모리 어레이 스택(109)의 전체 두께 중 일부를 통해 수직으로 연장된다. 즉, TAC(110)는 기판(702)에 도달할 수 없으며, TSV(704)는 메모리 어레이 스택(109)에서 TAC(110)와 접촉하기 위해 메모리 어레이 스택(109) 내로 수직으로 더 연장될 수 있다. 몇몇의 실시 예에서, TAC(110)는 메모리 어레이 스택(109)의 전체 두께만을 통해서가 아니라 기판(702)으로 더 수직으로 연장된다. 따라서, TSV(704)는 기판(702)의 TAC(110)와 접촉할 수 있다. 몇몇의 실시 예에서, TAC(110)는 기판(702)의 전체 두께뿐 아니라, 메모리 어레이 스택(109)의 전체 두께를 통해 수직으로 연장된다. 따라서, TSV(704)는 생략될 수 있다.
방법(500)은, 도 5에 도시된 바와 같이, 복수의 도전성 패드가 메모리 어레이 구조의 후면에 형성되는 동작(512)으로 진행한다. 도 7f에 도시된 바와 같이, 도전성 패드(128)는 메모리 어레이 구조(102)의 후면 및 TSV(704) 위에 형성될 수 있다. 도전성 패드(128)는 TSV(704), TAC(110), 제1 컨택(116) 및 메모리 어레이 컨택(112)에 전기적으로 접속될 수 있다. 몇몇의 실시 예에서, 하나 이상의 BEOL 상호 접속 층이 기판(702)의 후면 상에 형성되고, 도전성 패드(128)가 BEOL 상호 접속 층 상에 형성된다. 몇몇의 실시 예에서, 도전성 패드(128)는 BOEL 상호 접속 층의 일부이다. 몇몇의 실시 예에서, 도전성 패드(128)를 형성하기 위한 제조 공정은 건식/습식 식각 공정에 의해 유전체 층(들)을 통해 하나 이상의 유전체 층 및 수직 개구를 형성한 후, 개구를 도전체 물질로 채우는 것을 포함한다. 도전성 패드(128)는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 도전성 패드(128)의 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적절한 공정 또는 이들의 임의의 조합을 이용하여 채워질 수 있다.
방법(500)은, 도 5에 도시된 바와 같이, 주변 디바이스 구조(예를 들어, CMOS 구조)가 형성되는 동작(514)으로 진행한다. 동작(502-512)를 수행하고 동작(514-520)을 수행하는 순서는 제한되지 않는 것으로 이해할 수 있다. 몇몇의 실시 예에서, 동작(502-512) 및 동작(514-520)은 병렬로 수행된다. 도 7a에 도시된 바와 같이, 테스트 회로(126)는 주변 디바이스 구조(104)의 전면에 형성된다. 테스트 회로(126)는 표준 CMOS 제조 공정에 의해 형성된 트랜지스터 및 트랜지스터의 로컬 상호 접속을 포함할 수 있다. 또한, 하나 이상의 주변 디바이스(도시되지 않음)가 표준 CMOS 제조 공정에 의해 주변 디바이스 구조(104)에 형성될 수 있다.
방법(500)은, 도 5에 도시된 바와 같이, 금속 층이 주변 디바이스 구조의 전면에 형성되는 동작(516)으로 진행한다. 도 7g에 도시된 바와 같이, 금속 패턴(120)을 포함하는 금속 층(118)은 주변 디바이스 구조(104)의 전면에 형성된다. 몇몇의 실시 예에서, 금속 패턴(120)은 주변 디바이스 구조(104)에서 테스트 회로(126) 및/또는 주변 디바이스와 접촉할 수 있다. 몇몇의 실시 예에서, 금속 층(118)을 형성하기 위한 제조 공정은, 유전체 층을 형성하고, 포토 리소그래피를 이용하여 유전체 층에서 금속 패턴(120)을 위한 개구(예를 들어, 비아 홀 및 트렌치)를 패터닝하는 것을 포함한다. 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적절한 공정 또는 이들의 임의의 조합을 이용하여, W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질로 채워질 수 있다.
방법(500)은, 도 5에 도시된 바와 같이, 제2 유전체 층이 금속 층 상에 형성되는 동작(518)으로 진행한다. 도 7h에 도시된 바와 같이, 제2 유전체 층(122)은 금속 층(118) 상에 형성된다. 제2 유전체 층(122)은 ALD, CVD, PVD 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 제2 유전체 층(122)은 실리콘 산화물, 실리콘 질화물, 저 유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다.
방법(500)은, 도 5에 도시된 바와 같이, 복수의 제2 컨택이 제2 유전체 층에 형성되는 동작(520)으로 진행한다. 도 7i에 도시된 바와 같이, 제2 컨택(124)은 제2 유전체 층(122)에 형성된다. 적어도 일부의 제2 컨택(124)은, 금속 패턴(120) 및 테스트 회로(126)와의 전기적 접속을 형성하기 위해 금속 패턴(120)과 접촉할 수 있다. 몇몇의 실시 예에서, 제2 컨택(124)을 형성하기 위한 제조 공정은 건식/습식 식각 공정에 의해 제2 유전체 층(122)을 통해 수직 개구를 형성한 후, 개구를 도전체 물질로 채우는 것을 포함한다. 제2 컨택(124)은 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 제2 컨택(124)의 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적절한 공정 또는 이들의 임의의 조합을 이용하여 채워질 수 있다.
방법(500)은, 도 5에 도시된 바와 같이, 제1 유전체 층 및 제2 유전체 층이 대면 결합되어, 메모리 어레이 구조가 주변 디바이스 구조 위에 있도록 하는 동작(522)으로 진행한다. 도 7i에 도시된 바와 같이, 제1 및 제2 유전체 층의 결합은 하이브리드 본딩에 의해 수행될 수 있다. 제1 컨택은 본딩 인터페이스에서 제2 컨택과 접촉할 수 있다. 도 7j에 도시된 바와 같이, 메모리 어레이 구조(102)는 플립될 수 있어서, 제1 유전체 층(114) 및 제2 유전체 층(122)은 대면하도록 위치한다. 하이브리드 본딩 후, 메모리 어레이 구조(102)는 주변 디바이스 구조(104) 위에 있다. 결과적으로, 제1 컨택(116) 및 제2 컨택(124)은 본딩 인터페이스(129)에서 서로 접촉될 수 있다. 도전성 패드(128), TSV(704), TAC(110), 메모리 어레이 접점(112), 제1 컨택(116), 제2 컨택(124), 금속 패턴(120) 및 테스트 회로(126) 중 적어도 일부는 3D 메모리 디바이스의 테스트 구조를 테스트하기 위한 전기적 접속을 형성할 수 있다.
도 6은 본 발명의 몇몇의 실시 예에 따른 3D 메모리 디바이스를 테스트하기 위한 예시적인 방법을 설명하기 위한 흐름도이다. 도 6에 설명된 3D 메모리 디바이스의 예는 도 1 및 도 2에 도시된 3D 메모리 디바이스(100 및 200)에 해당한다. 방법(600)에 도시된 동작은 완전한 것이 아니며, 도시된 동작 중 어느 것 전, 후에 또는 사이에 다른 동작이 수행될 수 있음을 이해하여야 한다.
도 6을 참조하면, 방법(600)은, 3D 메모리 디바이스의 테스트 구조를 테스트하기 위한 입력 테스트 신호가 수신되는 동작(602)에서 시작한다. 몇몇의 실시 예에서, 테스트 구조는, 메모리 어레이 컨택(예를 들어, 워드 라인 컨택, 비트 라인 컨택 또는 게이트 선택 컨택) 중 적어도 하나에 전기적으로 접속된 메모리 어레이 구조의 임의의 구조를 포함한다. 예를 들어, 테스트 구조는 하나 이상의 NAND 스트링, 하나 이상의 메모리 핑거, 하나 이상의 메모리 블록, 하나 이상의 메모리 평면, 하나 이상의 비트 라인, 하나 이상의 워드 라인 및 하나 이상의 게이트 선택 라인을 포함할 수 있다. 몇몇의 실시 예에서, 테스트 구조는 본드 인터페이스(bond interface)가 형성되는 상호 접속 층의 임의의 상호 접속 구조를 포함한다. 테스트 구조는 하나 이상의 컨택 신호 경로를 포함할 수 있으며, 각각은 메모리 어레이 구조에 대한 제1 컨택 및 주변 디바이스 구조에 대한 제2 컨택을 포함한다. 몇몇의 실시 예에서, 테스트 구조는, 주변 디바이스 구조의 테스트 회로와 전기적으로 접속되거나 주변 디바이스 구조의 테스트 회로의 일부에 해당하는 주변 디바이스 구조의 임의의 주변 디바이스를 포함한다.
입력 테스트 신호는, 테스트 구조 및/또는 테스트될 특성에 기초하여 프로브 카드에 접속된 전자 테스트 시스템에 의해 생성될 수 있다. 입력 테스트 신호는 DC 전압 신호, AC 전압 신호 또는 전류 신호일 수 있다. 입력 테스트 신호는, 제1 도전성 패드와 접촉하는 대응하는 프로브에 의해 3D 메모리 디바이스의 제1 도전성 패드에 인가될 수 있다. 제1 도전성 패드는 테스트 구조에 기초하여 결정될 수 있다. 제1 도전성 패드의 적어도 일부는 3D 메모리 디바이스의 상부 표면 상에 있을 수 있다.
방법(600)은, 도 6에 도시된 바와 같이, 입력 테스트 신호가 제1 도전성 패드 및 테스트 구조에 대한 제1 전기적 접속을 통해 전송되는 동작(604)으로 진행한다. 제1 전기적 접속은 제1 TAC (및 몇몇의 실시 예에서 제1 TSV) 및 제1 상호 접속 구조(예를 들어, 메모리 어레이 구조에 대한 하나 이상의 제1 컨택, 주변 디바이스 구조에 대한 하나 이상의 제2 컨택, 및 하나 이상의 금속 패턴을 포함함)를 포함할 수 있다. 몇몇의 실시 예에서, 제1 전기적 접속은 또한 메모리 어레이 컨택(예를 들어, 비트 라인 컨택 또는 워드 라인 컨택) 및/또는 테스트 회로를 포함할 수 있다.
방법(600)은, 도 6에 도시된 바와 같이, 테스트 구조로부터의 출력 테스트 신호가, 제2 도전성 패드 및 제2 전기적 접속을 통해 프로브 카드의 다른 프로브에 의해 수신되는 동작(606)으로 진행한다. 제2 전기적 접속은 제2 TAC (및 몇몇의 실시 예에서 제2 TSV) 및 제2 상호 접속 구조(예를 들어, 메모리 어레이 구조에 대한 하나 이상의 제1 컨택, 주변 디바이스 구조에 대한 하나 이상의 제2 컨택, 및 하나 이상의 금속 패턴을 포함함)를 포함할 수 있다. 몇몇의 실시 예에서, 제2 전기적 접속은 또한 메모리 어레이 컨택(예를 들어, 비트 라인 컨택 또는 워드 라인 컨택) 및/또는 테스트 회로를 포함할 수 있다.
출력 테스트 신호는 DC 전압 신호, AC 전압 신호 또는 전류 신호일 수 있다. 출력 테스트 신호는 3D 메모리 디바이스의 제2 도전성 패드로 전송될 수 있고 제2 도전성 패드와 접촉하는 대응하는 프로브에 의해 획득될 수 있다. 제2 도전성 패드는 테스트 구조에 기초하여 결정될 수 있다. 제2 도전성 패드의 적어도 일부는 3D 메모리 디바이스의 상부 표면 상에 있을 수 있다.
방법(600)은, 도 6에 도시된 바와 같이, 테스트 구조의 특성이 입력 테스트 신호, 출력 테스트 신호 및 테스트 구조에 기초하여 결정되는 동작(608)으로 진행한다. 특성은 테스트 구조의 저항 또는 커패시턴스를 포함할 수 있고 그 값은 전자 테스트 시스템에 의해 계산될 수 있다.
몇몇의 실시 예에서, 동일한 테스트 구조의 다양한 특성 및/또는 다양한 테스트 구조의 동일한 특성을 동시에 테스트하여 테스트 효율을 높일 수 있다. 3D 메모리 디바이스가 프로브 카드에 도킹되면, 다중 프로브가 3D 메모리 디바이스의 다중 도전성 패드에 접촉하여 동시에 병렬 테스트를 수행할 수 있다.
또한, 메모리 어레이 구조는 반복 구조(예를 들어, 각각 다중 메모리 셀, 다중 메모리 핑거, 블록 및 평면, 또는 다중 비트 라인 및 워드 라인을 갖는 NAND 스트링 어레이)를 포함할 수 있다. 금속 층에서 금속 패턴 레이아웃을 설계함으로써, 반복 구조의 하나 이상의 샘플 구조가 프로브 카드에 의해 병렬로 테스트될 수 있다. 예를 들어, 프로브 카드는, 상이한 메모리 블록, 동일한 메모리 블록 내의 상이한 비트 라인 및/또는 워드 라인, 및 상이한 위치에서의 워드 라인에 대응하는 비트 라인을 테스트하기 위해 사용될 수 있다.
본 발명에 따른 다양한 실시 예는 3D 메모리 디바이스를 테스트하기 위한 구조를 갖는 3D 메모리 디바이스를 제공한다. 본 명세서에 개시된 3D 메모리 디바이스는 적층된 주변 디바이스 구조(예를 들어, CMOS 칩)의 전면과 메모리 어레이 구조 사이의 상호 접속 구조를 가지며, 메모리 어레이 구조의 TAC와 접촉하는 상호 접속 층을 포함할 수 있다. 본 명세서에 개시된 3D 메모리 디바이스는 프로브 카드를 위한 메모리 어레이 구조의 후면에 도전성 패드를 더 포함할 수 있어서, 3D 메모리 디바이스의 상이한 구조의 다양한 특성 및 3D 메모리 디바이스를 형성하는 하이브리드 본딩 공정의 품질이, 실제 디바이스 밀도를 갖는 프로브 카드를 이용하여 테스트될 수 있다. 결과적으로, 본 명세서에 개시된 3D 메모리 디바이스는, 주변 디바이스 구조 및 메모리 어레이 구조의 하이브리드 본딩에 의해 형성된 3D 메모리 디바이스의 특성에 대한 테스트 용이성 및 균일성을 가능하게 하여, 전체 공정 개발 시간을 단축하고 제조 수율을 높일 수 있다.
몇몇의 실시 예에서, 메모리 디바이스는, 메모리 어레이 구조, 메모리 어레이 구조의 전면에 있는 제1 유전체 층, 제1 유전체 층 내의 복수의 제1 컨택, 메모리 어레이 구조의 후면에 있는 복수의 도전성 패드, CMOS 구조, CMOS 구조의 전면에서 복수의 금속 패턴을 포함하는 금속 층, 금속 층 상의 제2 유전체 층 및 제2 유전체 층 내의 복수의 제2 컨택을 포함한다. 메모리 어레이 구조는 메모리 어레이 스택, 메모리 어레이 스택의 적어도 일부를 통해 수직으로 연장되는 TAC 및 하나 이상의 메모리 어레이 컨택을 포함한다. 제1 유전체 층 및 제2 유전체 층은 대면 결합되어, 메모리 어레이 구조는 CMOS 구조 위에 있고, 적어도 복수의 도전성 패드, TAC, 복수의 제1 컨택, 복수의 제2 컨택, 금속 층의 복수의 금속 패턴 및 하나 이상의 메모리 어레이 컨택 중 적어도 하나의 메모리 어레이 컨택에 의해 하나 이상의 전기적 접속이 형성된다.
몇몇의 실시 예에서, 3D 메모리 디바이스는, 메모리 어레이 구조, 주변 디바이스 구조, 메모리 어레이 구조의 전면 및 주변 디바이스 구조의 전면에 접촉하는 상호 접속 층, 및 메모리 어레이 구조의 후면에 있고 메모리 어레이 구조와 중첩되는 도전성 패드를 포함한다. 메모리 어레이 구조는, 메모리 어레이 스택, 메모리 어레이 스택의 적어도 일부를 통해 수직으로 연장되는 TAC 및 메모리 어레이 컨택을 포함한다. 주변 디바이스 구조는 테스트 회로를 포함한다. 상호 접속 층은 상호 접속 구조를 포함한다. 도전성 패드, TAC, 상호 접속 구조, 및 테스트 회로와 메모리 어레이 컨택 중 적어도 하나는 전기적으로 접속된다.
몇몇의 실시 예에서, 메모리 디바이스의 형성 방법이 개시된다. 메모리 어레이 스택 및 하나 이상의 메모리 어레이 컨택을 포함하는 메모리 어레이 구조가 형성된다. 메모리 어레이 구조의 메모리 어레이 스택의 적어도 일부를 통해 수직으로 연장되는 TAC가 형성된다. 메모리 어레이 구조의 전면에 제1 유전체 층이 형성된다. 제1 유전체 층 내에 복수의 제1 컨택이 형성된다. 메모리 어레이 구조의 후면에 복수의 도전성 패드가 형성된다. CMOS 구조가 형성된다. CMOS 구조 전면에 복수의 금속 패턴을 포함하는 금속 층이 형성된다. 금속 층 상에 제2 유전체 층이 형성된다. 제2 유전체 층 내에 복수의 제2 컨택이 형성된다. 제1 유전체 층 및 제2 유전체 층은 대면 결합되어, 메모리 어레이 구조는 CMOS 구조 위에 있고, 적어도 복수의 도전성 패드, TAC, 복수의 제1 컨택, 복수의 제2 컨택, 금속 층의 복수의 금속 패턴 및 하나 이상의 메모리 어레이 컨택 중 적어도 하나의 메모리 어레이 컨택에 의해 하나 이상의 전기적 접속이 형성된다.
몇몇의 실시 예에서, 메모리 디바이스를 테스트하는 방법이 개시된다. 메모리 디바이스는 메모리 어레이 구조, 메모리 어레이 구조의 전면에 있는 제1 유전체 층, 제1 유전체 층 내의 복수의 제1 컨택, 메모리 어레이 구조의 후면에 있는 복수의 도전성 패드, CMOS 구조, 복수의 금속 패턴을 포함하고 CMOS 구조의 전면에 있는 금속 층, 금속 층 상의 제2 유전체 층 및 제2 유전체 층 내의 복수의 제2 컨택을 포함한다. 메모리 어레이 구조는 메모리 어레이 스택, 메모리 어레이 스택의 적어도 일부를 통해 수직으로 연장되는 TAC 및 하나 이상의 메모리 어레이 컨택을 포함한다. 메모리 디바이스에서 테스트 구조를 테스트하기 위한 입력 신호가 수신된다. 입력 신호는, 복수의 도전성 패드 중 하나, 복수의 TAC 중 하나, 복수의 제1 컨택 중 하나, 복수의 제2 컨택 중 하나, 금속 층의 복수의 금속 패턴 중 하나 및 하나 이상의 메모리 어레이 컨택 중 적어도 하나를 포함하는 제1 전기적 접속 및 제1 프로브를 통해 테스트 구조에 전송된다. 출력 신호는, 복수의 도전성 패드 중 하나, 복수의 TAC 중 하나, 복수의 제1 컨택 중 하나, 복수의 제2 컨택 중 하나, 금속 층의 복수의 금속 패턴 중 하나 및 하나 이상의 메모리 어레이 컨택 중 적어도 하나를 포함하는 제2 전기적 접속 및 제2 프로브를 통해 테스트 구조로부터 수신된다. 메모리 디바이스에서 테스트 구조의 특성은 입력 신호, 출력 신호 및 테스트 구조에 기초하여 결정된다.
몇몇의 실시 예에서, 3D 메모리 디바이스를 테스트하는 방법이 개시된다. 입력 신호는 프로브 카드의 제1 프로브에 의해 메모리 디바이스의 제1 도전성 패드에 인가된다. 제1 도전성 패드의 적어도 일부는 메모리 디바이스의 상부 표면 상에 있다. 적어도 제1 도전성 패드, 메모리 디바이스의 제1 TAC, 메모리 디바이스의 본딩 인터페이스를 통과하는 제1 상호 접속 구조, 및 메모리 어레이 컨택과 테스트 회로 중 적어도 하나를 통해, 입력 신호는 메모리 디바이스의 테스트 구조에 전송된다. 적어도 본딩 인터페이스를 통과하는 제2 상호 접속 구조, 메모리 디바이스의 제2 TAC, 및 메모리 어레이 컨택과 테스트 회로 중 적어도 하나를 통해, 출력 신호는 테스트 구조로부터 수신된다. 출력 신호는, 프로브 카드의 제2 프로브에 의해 메모리 디바이스의 제2 도전성 패드로부터 수신된다. 제2 도전성 패드의 적어도 일부는 메모리 디바이스의 상부 표면 상에 있다. 테스트 구조의 특성은 입력 신호 및 출력 신호에 기초하여 결정된다.
구체적인 실시 예들에 대한 앞선 설명은, 본 기술 분야의 기술 내의 지식을 적용함으로써, 본 개시의 일반적인 개념을 벗어나지 않고 과도한 실험 없이, 다른 이들이 이러한 구체적인 실시 예들과 같은 다양한 응용들에 대해 용이하게 수정 및/또는 적응할 수 있도록 본 발명의 일반적인 특성을 충분히 밝힐 것이다. 따라서, 이러한 적응 및 수정은, 본 명세서에서 제시된 교시 및 지침에 기초하여, 개시된 실시 예의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 문구 또는 용어는 설명의 목적을 위한 것일 뿐 제한하려는 것이 아니며, 본 명세서의 용어 또는 문구는 교시 및 지침에 비추어 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에 의해 해석되어야 한다.
본 발명의 실시 예들은 특정 기능 및 그 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이들 기능적 빌딩 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한 이와 다른 경계가 정의될 수 있다.
과제의 해결 수단 및 요약 섹션은, 발명자(들)에 의해 고려되는 바와 같이 본 발명의 하나 이상의, 그러나 모든 예시적인 실시 예를 제시할 수 있으며, 따라서, 본 발명 및 첨부된 청구 범위를 어떠한 방식으로도 제한하도록 의도되지 않는다.
본 발명의 폭 및 범위는 상술한 예시적인 실시 예들 중 어떤 것에 의해서도 제한되지 않아야 하고, 다음의 청구 범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (31)

  1. 메모리 디바이스로서,
    메모리 어레이 구조 - 상기 메모리 어레이 구조는, 메모리 어레이 스택; 상기 메모리 어레이 스택의 적어도 일부를 통해 수직으로 연장되는 TAC(through array contact); 및 하나 이상의 메모리 어레이 컨택을 포함함 -;
    상기 메모리 어레이 구조의 전면에 있는 제1 유전체 층;
    상기 제1 유전체 층 내의 복수의 제1 컨택;
    상기 메모리 어레이 구조의 후면에 있는 복수의 도전성 패드;
    CMOS(complementary metal-oxide-semiconductor) 구조;
    상기 CMOS 구조의 전면에 있는 금속 층 - 여기서 상기 금속 층은 복수의 금속 패턴을 포함함 -;
    상기 금속 층 상의 제2 유전체 층; 및
    상기 제2 유전체 층 내의 복수의 제2 컨택
    을 포함하고,
    상기 제1 유전체 층 및 상기 제2 유전체 층이 대면 결합되어(joined face to face) 상기 복수의 제1 컨택 및 상기 복수의 제2 컨택 사이의 금속-금속 본딩을 얻고 그리고 상기 제1 유전체 층 및 상기 제2 유전체 층 사이의 유전체-유전체 본딩을 얻으며, 상기 메모리 어레이 구조는 상기 CMOS 구조 위에 있고, 적어도 상기 복수의 도전성 패드, 상기 TAC, 상기 복수의 제1 컨택, 상기 복수의 제2 컨택, 상기 금속 층의 상기 복수의 금속 패턴 및 상기 하나 이상의 메모리 어레이 컨택 중 적어도 하나의 메모리 어레이 컨택에 의해 하나 이상의 전기적 접속이 형성되고,
    상기 CMOS 구조는, 상기 금속 층에 전기적으로 접속된 테스트 회로를 포함하고, 상기 테스트 회로는, 메모리 어레이 구조 테스트 회로 및 컨택 신호 경로 테스트 회로 중 적어도 하나를 포함하는,
    메모리 디바이스.
  2. 제1항에 있어서,
    상기 복수의 제1 컨택 중 적어도 하나 및 상기 복수의 제2 컨택 중 적어도 하나는 컨택 신호 경로를 형성하는, 메모리 디바이스.
  3. 제2항에 있어서,
    상기 하나 이상의 메모리 어레이 컨택은, 워드 라인 컨택 및 비트 라인 컨택 중 적어도 하나를 포함하는, 메모리 디바이스.
  4. 제3항에 있어서,
    상기 복수의 도전성 패드, 상기 TAC, 상기 복수의 제1 컨택, 상기 복수의 제2 컨택, 상기 금속 층의 상기 복수의 금속 패턴 및 상기 워드 라인 컨택은 전기적으로 접속되어 상기 하나 이상의 전기적 접속 중 제1 전기적 접속을 형성하여 복수의 컨택 신호 경로를 테스트하는, 메모리 디바이스.
  5. 제3항에 있어서,
    상기 복수의 도전성 패드, 상기 TAC, 상기 복수의 제1 컨택, 상기 복수의 제2 컨택, 상기 금속 층의 상기 복수의 금속 패턴 및 상기 비트 라인 컨택은 전기적으로 접속되어 상기 하나 이상의 전기적 접속 중 제2 전기적 접속을 형성하여 복수의 컨택 신호 경로를 테스트하는, 메모리 디바이스.
  6. 제4항에 있어서,
    상기 복수의 컨택 신호 경로는 직렬로 접속되는, 메모리 디바이스.
  7. 제4항에 있어서,
    상기 복수의 컨택 신호 경로 중 적어도 일부는 병렬로 접속되는, 메모리 디바이스.
  8. 제7항에 있어서,
    상기 복수의 컨택 신호 경로 중 적어도 절반은 병렬로 접속되는, 메모리 디바이스.
  9. 제1항에 있어서,
    상기 메모리 어레이 구조 테스트 회로는, 메모리 평면 테스트 회로, 메모리 블록 테스트 회로, 비트 라인 테스트 회로 및 워드 라인 테스트 회로 중 적어도 하나를 포함하는, 메모리 디바이스.
  10. 제1항에 있어서,
    상기 메모리 어레이 구조는 제3 컨택을 더 포함하고,
    상기 복수의 도전성 패드 중 적어도 하나는 상기 제3 컨택에 의해 상기 TAC에 전기적으로 접속하는, 메모리 디바이스.
  11. 메모리 디바이스의 형성 방법으로서,
    메모리 어레이 스택 및 하나 이상의 메모리 어레이 컨택을 포함하는 메모리 어레이 구조를 형성하는 단계;
    상기 메모리 어레이 구조의 상기 메모리 어레이 스택의 적어도 일부를 통해 수직으로 연장되는 TAC를 형성하는 단계;
    상기 메모리 어레이 구조의 전면에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 내에 복수의 제1 컨택을 형성하는 단계;
    상기 메모리 어레이 구조의 후면에 복수의 도전성 패드를 형성하는 단계;
    CMOS 구조를 형성하는 단계;
    상기 CMOS 구조의 전면에 금속 층을 형성하는 단계 - 여기서 상기 금속 층은 복수의 금속 패턴을 포함함 -;
    상기 금속 층 상에 제2 유전체 층을 형성하는 단계;
    상기 제2 유전체 층 내에 복수의 제2 컨택을 형성하는 단계; 및
    상기 메모리 어레이 구조가 상기 CMOS 구조 위에 있고, 상기 복수의 도전성 패드, 상기 TAC, 상기 복수의 제1 컨택, 상기 복수의 제2 컨택, 상기 금속 층의 상기 복수의 금속 패턴 및 상기 하나 이상의 메모리 어레이 컨택 중 적어도 하나의 메모리 어레이 컨택에 의해 하나 이상의 전기적 접속이 형성되도록, 상기 제1 유전체 층 및 상기 제2 유전체 층을 대면 결합하여, 상기 복수의 제1 컨택 및 상기 복수의 제2 컨택 사이의 금속-금속 본딩을 얻고 그리고 상기 제1 유전체 층 및 상기 제2 유전체 층 사이의 유전체-유전체 본딩을 얻는 단계를 포함하고,
    상기 CMOS 구조는, 상기 금속 층에 전기적으로 접속된 테스트 회로를 포함하고, 상기 테스트 회로는, 메모리 어레이 구조 테스트 회로 및 컨택 신호 경로 테스트 회로 중 적어도 하나를 포함하는,
    메모리 디바이스의 형성 방법.
  12. 제11항에 있어서,
    상기 메모리 어레이 구조의 후면에 복수의 도전성 패드를 형성하는 단계 전에, 상기 메모리 어레이 구조의 후면으로부터 제3 컨택을 형성하는 단계를 더 포함하고,
    상기 복수의 도전성 패드 중 적어도 하나는 상기 제3 컨택에 의해 상기 TAC에 전기적으로 접속되고;
    상기 복수의 도전성 패드 중 상기 적어도 하나는 상기 제3 컨택 위에 형성되는, 메모리 디바이스의 형성 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
KR1020197028873A 2017-03-08 2018-03-01 3차원 메모리 디바이스를 테스트하는 구조 및 방법 KR102286338B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201710134368.0 2017-03-08
CN201710134368.0A CN106920797B (zh) 2017-03-08 2017-03-08 存储器结构及其制备方法、存储器的测试方法
PCT/CN2018/077754 WO2018161841A1 (en) 2017-03-08 2018-03-01 Structure and method for testing three-dimensional memory device

Publications (2)

Publication Number Publication Date
KR20190122794A KR20190122794A (ko) 2019-10-30
KR102286338B1 true KR102286338B1 (ko) 2021-08-05

Family

ID=59460647

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197028873A KR102286338B1 (ko) 2017-03-08 2018-03-01 3차원 메모리 디바이스를 테스트하는 구조 및 방법

Country Status (6)

Country Link
US (2) US10679721B2 (ko)
JP (1) JP6918959B2 (ko)
KR (1) KR102286338B1 (ko)
CN (3) CN106920797B (ko)
TW (1) TWI644379B (ko)
WO (1) WO2018161841A1 (ko)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106920797B (zh) 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
CN107527661B (zh) * 2017-08-31 2020-08-28 长江存储科技有限责任公司 一种字线电阻测试方法及三维存储器失效分析方法
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
CN107946202B (zh) * 2017-11-16 2018-12-14 长江存储科技有限责任公司 短制程阶段的三维存储器电性测试方法及测试结构
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10381322B1 (en) * 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
KR20210009426A (ko) 2018-06-13 2021-01-26 인벤사스 본딩 테크놀로지스 인코포레이티드 패드로서의 ｔｓｖ
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
CN109300903A (zh) * 2018-09-28 2019-02-01 长江存储科技有限责任公司 基于硅通孔堆叠的三堆存储器结构及制造方法
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
CN109690776B (zh) 2018-12-07 2020-01-10 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
CN110036475B (zh) * 2019-02-18 2020-03-27 长江存储科技有限责任公司 贯穿硅触点结构及其形成方法
WO2020198944A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
KR20240058979A (ko) 2019-04-30 2024-05-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법
JP7177291B2 (ja) * 2019-10-14 2022-11-22 長江存儲科技有限責任公司 三次元メモリのためのセル電流測定
US11088116B2 (en) * 2019-11-25 2021-08-10 Sandisk Technologies Llc Bonded assembly containing horizontal and vertical bonding interfaces and methods of forming the same
US20210190821A1 (en) * 2019-12-19 2021-06-24 Xcerra Corporation Dielectric resonating test contactor and method
CN111508828A (zh) * 2020-03-26 2020-08-07 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111430360B (zh) * 2020-04-08 2023-09-29 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
KR102669053B1 (ko) * 2020-04-24 2024-05-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 드레인 선택 게이트 컷 구조체를 구비한 3차원 메모리 소자 및 그 형성 방법
CN111785681B (zh) * 2020-07-06 2021-07-16 长江存储科技有限责任公司 存储器件及其制造方法
US11538506B2 (en) 2020-07-21 2022-12-27 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package including the semiconductor device
US11239207B1 (en) 2020-07-24 2022-02-01 Micron Technology, Inc. Semiconductor die stacks and associated systems and methods
CN112018128A (zh) * 2020-08-06 2020-12-01 长江存储科技有限责任公司 存储器件及其制造方法
US11545456B2 (en) 2020-08-13 2023-01-03 Micron Technology, Inc. Microelectronic devices, electronic systems having a memory array region and a control logic region, and methods of forming microelectronic devices
KR20220033619A (ko) * 2020-09-08 2022-03-17 삼성전자주식회사 반도체 패키지
JP7488736B2 (ja) * 2020-09-17 2024-05-22 キオクシア株式会社 半導体装置
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
KR102479995B1 (ko) * 2020-11-16 2022-12-21 충남대학교 산학협력단 신소자 테스트 시스템 및 신소자 테스트 방법
KR20220068540A (ko) 2020-11-19 2022-05-26 삼성전자주식회사 메모리 칩 및 주변 회로 칩을 포함하는 메모리 장치 및 상기 메모리 장치의 제조 방법
JP2023531213A (ja) * 2020-12-09 2023-07-21 長江存儲科技有限責任公司 三次元メモリデバイスのコンタクトパッドおよびその製造方法
WO2022120630A1 (en) * 2020-12-09 2022-06-16 Yangtze Memory Technologies Co., Ltd. Contact pads of three-dimensional memory device and fabrication method thereof
CN112864036B (zh) * 2021-01-05 2023-08-01 长江存储科技有限责任公司 一种测试方法及装置
CN112992865B (zh) * 2021-02-26 2023-07-11 珠海天成先进半导体科技有限公司 一种晶圆级键合工艺监控结构、方法及制备方法
CN113097087B (zh) * 2021-03-26 2022-06-28 长江存储科技有限责任公司 一种半导体器件及其测试方法
US20230031011A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of testing memory devices
CN113593627B (zh) * 2021-07-30 2023-09-29 长江存储科技有限责任公司 检测三维存储器的结构缺陷的方法及三维存储结构
CN113675204B (zh) * 2021-08-09 2023-10-24 长江存储科技有限责任公司 三维存储器
CN115148706A (zh) * 2022-05-23 2022-10-04 长鑫存储技术有限公司 半导体结构、测试结构、制备方法及测试方法
CN117199053A (zh) * 2022-06-01 2023-12-08 长鑫存储技术有限公司 封装结构及其制作方法、半导体器件
CN117199055A (zh) * 2022-06-01 2023-12-08 长鑫存储技术有限公司 封装结构及其制作方法、半导体器件
KR20240049865A (ko) * 2022-10-11 2024-04-18 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 불량 테스트 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160035426A1 (en) * 2014-08-04 2016-02-04 SanDisk Technologies, Inc. Bias To Detect And Prevent Short Circuits In Three-Dimensional Memory Device
JP2016062901A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
US20160258996A1 (en) * 2015-03-05 2016-09-08 Qualcomm Incorporated THROUGH-SILICON VIA (TSV) CRACK SENSORS FOR DETECTING TSV CRACKS IN THREE-DIMENSIONAL (3D) INTEGRATED CIRCUITS (ICs) (3DICs), AND RELATED METHODS AND SYSTEMS

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504742B1 (en) * 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
KR20080029615A (ko) * 2006-09-29 2008-04-03 주식회사 하이닉스반도체 플래시 메모리 장치의 제조방법
US20080142928A1 (en) * 2006-12-15 2008-06-19 Arkalgud Sitaram Semiconductor component with through-vias
JP2010135515A (ja) * 2008-12-03 2010-06-17 Renesas Electronics Corp 半導体装置およびその製造方法
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
JP2011003833A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US9299641B2 (en) * 2012-08-10 2016-03-29 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
CN102194821B (zh) * 2010-01-25 2013-06-19 旺宏电子股份有限公司 具有改良串行选择线和位线接触布局的三维存储阵列
IT1398204B1 (it) * 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
KR101117589B1 (ko) * 2010-02-19 2012-02-20 서울대학교산학협력단 단결정 스타구조 형성방법 및 이를 이용한 3차원 낸드 플래시 메모리 어레이
JP2011204829A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
JP2012156327A (ja) * 2011-01-26 2012-08-16 Elpida Memory Inc 半導体装置、及び積層型半導体装置
JP2012226794A (ja) * 2011-04-18 2012-11-15 Elpida Memory Inc 半導体装置、及び半導体装置の制御方法。
US20130005688A1 (en) 2011-07-01 2013-01-03 Marie Elizabeth Saunders Insecticidal composition
KR20130022829A (ko) * 2011-08-26 2013-03-07 삼성전자주식회사 칩 적층 반도체 소자의 검사 방법 및 이를 이용한 칩 적층 반도체 소자의 제조 방법
US8921991B2 (en) * 2011-09-01 2014-12-30 Chengdu Haicun Ip Technology Llc Discrete three-dimensional memory
KR20130045047A (ko) * 2011-10-25 2013-05-03 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2013131534A (ja) * 2011-12-20 2013-07-04 Elpida Memory Inc 半導体装置
CN103377961A (zh) * 2012-04-25 2013-10-30 南亚科技股份有限公司 三维堆叠的随机存取存储器的测试与制造方法以及晶圆的测试方法
US8828884B2 (en) * 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
US9704780B2 (en) 2012-12-11 2017-07-11 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming low profile fan-out package with vertical interconnection units
US8964442B2 (en) * 2013-01-14 2015-02-24 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US9401329B2 (en) * 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9263461B2 (en) * 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
JP5976055B2 (ja) * 2014-08-21 2016-08-23 力晶科技股▲ふん▼有限公司 半導体ウエハ、半導体チップ及び半導体装置とそれらの製造方法
US9698152B2 (en) * 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
KR102282138B1 (ko) 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9570399B2 (en) * 2014-12-23 2017-02-14 Mediatek Inc. Semiconductor package assembly with through silicon via interconnect
US20160268166A1 (en) * 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
CN106057786B (zh) * 2015-04-13 2018-11-30 台湾积体电路制造股份有限公司 3d堆叠式芯片封装件
KR102398666B1 (ko) 2015-08-19 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
US9449987B1 (en) * 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9876031B1 (en) * 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
CN106449465B (zh) * 2016-11-30 2020-07-14 武汉新芯集成电路制造有限公司 一种存储器芯片上测试单个比特的方法
US9966318B1 (en) * 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
CN106920797B (zh) 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160035426A1 (en) * 2014-08-04 2016-02-04 SanDisk Technologies, Inc. Bias To Detect And Prevent Short Circuits In Three-Dimensional Memory Device
JP2016062901A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
US20160258996A1 (en) * 2015-03-05 2016-09-08 Qualcomm Incorporated THROUGH-SILICON VIA (TSV) CRACK SENSORS FOR DETECTING TSV CRACKS IN THREE-DIMENSIONAL (3D) INTEGRATED CIRCUITS (ICs) (3DICs), AND RELATED METHODS AND SYSTEMS

Also Published As

Publication number Publication date
US20200265913A1 (en) 2020-08-20
KR20190122794A (ko) 2019-10-30
JP2020510312A (ja) 2020-04-02
US10998079B2 (en) 2021-05-04
TWI644379B (zh) 2018-12-11
CN106920797A (zh) 2017-07-04
US20190057756A1 (en) 2019-02-21
WO2018161841A1 (en) 2018-09-13
TW201842601A (zh) 2018-12-01
CN111554690A (zh) 2020-08-18
CN106920797B (zh) 2018-10-12
JP6918959B2 (ja) 2021-08-11
CN110088899B (zh) 2020-06-26
CN110088899A (zh) 2019-08-02
CN111554690B (zh) 2021-03-30
US10679721B2 (en) 2020-06-09

Similar Documents

Publication Publication Date Title
KR102286338B1 (ko) 3차원 메모리 디바이스를 테스트하는 구조 및 방법
JP7335309B2 (ja) ３次元メモリデバイスのハイブリッドボンディングコンタクト構造
JP7242791B2 (ja) ３次元メモリデバイスのスルーアレイコンタクト構造
WO2020103025A1 (en) Bonding alignment marks at bonding interface
KR101120683B1 (ko) 3차원 칩 스택의 실리콘 삽입기 시험
WO2019100875A1 (en) Three-dimensional memory devices and fabricating methods thereof
US10685907B2 (en) Semiconductor structure with through silicon via and method for fabricating and testing the same
US10770468B2 (en) Three-dimensional memory devices and fabricating methods thereof
KR20210102986A (ko) 비트 라인 수가 증가된 아키텍처를 가진 3차원 메모리 소자
US20160178666A1 (en) Alignment checking apparatus and integrated circuit including the same
KR20230011430A (ko) 3차원 nand 메모리 디바이스 및 이를 형성하는 방법
US20230140675A1 (en) Interwafer connection structure for coupling wafers in a wafer stack

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant