CN115148706A - 半导体结构、测试结构、制备方法及测试方法 - Google Patents

半导体结构、测试结构、制备方法及测试方法 Download PDF

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CN115148706A CN202210563778.8A CN202210563778A CN115148706A CN 115148706 A CN115148706 A CN 115148706A CN 202210563778 A CN202210563778 A CN 202210563778A CN 115148706 A CN115148706 A CN 115148706A
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蒋懿
苏星松
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Abstract

本公开涉及一种半导体结构及其制备方法，包括衬底，其包括沿第一方向由第一沟槽间隔排布的多个立柱，各立柱沿第二方向的相对两侧形成有第二沟槽，相邻第二沟槽正下方的衬底内形成有沿第二方向延伸的目标导电结构，第一沟槽内及第二沟槽内依次叠置有第一介质层、导电层及第二介质层；第一沟槽的深度大于所述第二沟槽的深度；所述第一方向与所述第二方向相交，上述半导体结构中，通过设置导电层以形成字线结构，使字线结构连成一个整体，并通过第一介质层与第二介质层进行固定，使字线结构更加稳固，不易受损，且在测电性时仅需要选取任意一个测量点就可以完成所有字线结构的测量任务，极大的方便了测量半导体结构的电性能。

Description

半导体结构、测试结构、制备方法及测试方法
技术领域
本公开涉及集成电路设计及制造技术领域，特别是涉及一种半导体结构、测试结构、制备方法及测试方法。
背景技术
随着存储器的集成度和性能不断提高，晶体管采用垂直型环绕式栅极晶体管(Vertical Gate All Around transistor，简称VGAA transistor)可以有效缩减存储器的尺寸。
然而，传统的垂直型环绕式栅极晶体管中，由于做隔离导致字线结构空间狭小，测电性时容易损坏字线结构。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种半导体结构、测试结构、制备方法及测试方法，以解决因隔离导致字线结构易受损而无法测电性的问题。
根据本公开各种实施例，本公开第一方面提供了一种半导体结构，包括衬底，衬底包括沿第一方向由第一沟槽间隔排布的多个立柱，各立柱沿第二方向的相对两侧形成有第二沟槽，相邻第二沟槽正下方的衬底内形成有沿第二方向延伸的目标导电结构，第一沟槽内及第二沟槽内依次叠置有第一介质层、导电层及第二介质层；第一沟槽的深度大于第二沟槽的深度；其中，第一方向与第二方向相交。
于上述实施例的半导体结构中，通过设置导电层以形成字线结构，使字线结构连成一个整体，并通过第一介质层与导电区域的位线结构隔离，避免两者之间漏电，同时通过第二介质层与第一介质层的叠置覆盖将字线结构保护在中间位置，使字线结构更加稳固，不易受损，且在测电性时仅需要选取任意一个测量点就可以完成所有字线结构的测量任务，极大的方便了测量半导体结构的电性能。
根据一些实施例，各第二沟槽内的导电层与各第一沟槽内的导电层电连接。
根据一些实施例，第二沟槽内的导电层的上表面，与第一沟槽内的导电层的上表面齐平。
根据一些实施例，第二沟槽内的第一介质层的上表面，与第一沟槽内的第一介质层的上表面齐平。
根据一些实施例，第二沟槽内的第二介质层的上表面，与第一沟槽内的第二介质层的上表面齐平。
根据一些实施例，第一沟槽的底部低于任一导电区域的底部。
根据一些实施例，导电区域的制备材料包括钛、砷、钴及镍中至少一种。
本公开第二方面提供了一种测试结构，包括前述任一项实施例中的半导体结构、第一焊盘、第二焊盘及/或第三焊盘；
第一焊盘与立柱电连接；
第二焊盘与导电层电连接；
第三焊盘与导电区域电连接。
于上述实施例中的测试结构中，通过在立柱做第一焊盘以引出测电性的电压参考点，通过在导电层做第二焊盘以引出字线结构的测量点，通过在导电区域做第三焊盘以引出位线结构的测量点，通过上述第一焊盘、第二焊盘及第三焊盘进行测电性试验，一方面保护了半导体结构的结构不受机械损害，另一方面保证了测量的稳定性和可重复性，使测量结果更精确。
本公开第三方面提供了一种半导体结构的制备方法，包括：
提供衬底，其包括沿第一方向由第一沟槽间隔排布的多个立柱，各立柱沿第二方向的相对两侧形成有第二沟槽，第一方向与第二方向相交；
于相邻第二沟槽正下方的衬底内形成沿第二方向延伸的目标导电结构；
至少于第一沟槽内及第二沟槽内依次形成叠置的第一介质层、导电层及第二介质层。
于上述实施例的半导体结构的制备方法中，通过在第一沟槽及第二沟槽交错布置，以定义出字线沟槽的形状和位置，使字线结构能够连成一个整体，通过在第一沟槽及第二沟槽底部形成第一介质层以隔离字线结构和位线结构，避免两者之间漏电，然后在第一介质层上形成导电层，以生成连成一个整体的字线结构，使字线结构更加稳固，且在测电性时仅需要选取任意一个测量点就可以完成所有字线结构的测量任务，极大的方便了测量半导体结构的电性能，最后在导电层上方覆盖第二介质层，以隔绝字线结构与外界环境，同时与第一介质层共同保护字线结构，维持字线结构的稳固性，为半导体结构测电性提供便利。
根据一些实施例，提供衬底，其包括沿第一方向由第一沟槽间隔排布的多个立柱，各立柱沿第二方向的相对两侧形成有第二沟槽的步骤，包括：
提供初始衬底；
去除部分初始衬底，形成沿第二方向延伸且沿第一方向交替排布的第一沟槽与立墙。
根据一些实施例，提供衬底，其包括沿第一方向由第一沟槽间隔排布的多个立柱，各立柱沿第二方向的相对两侧形成有第二沟槽的步骤，还包括：
形成第一保护材料层，第一保护材料层至少填充满各第一沟槽；
去除部分立墙及部分第一保护材料层，形成沿第二方向由第二沟槽间隔排布的多个立柱，各立柱的顶部覆盖的第一保护材料层构成顶部保护层，第一沟槽的深度大于第二沟槽的深度。
根据一些实施例，于相邻第二沟槽正下方的衬底内形成沿第二方向延伸的目标导电结构的步骤，包括：
至少于各立柱的侧壁形成保护侧墙；
经由第二沟槽的底部向其下方的初始衬底内注入离子，并执行退火工艺，使得相邻第二沟槽正下方的初始衬底内形成的导电区域电连接，形成目标导电结构；第一沟槽的底部低于任一导电区域的底部。
根据一些实施例，提供衬底，其包括沿第一方向由第一沟槽间隔排布的多个立柱，各立柱沿第二方向的相对两侧形成有第二沟槽的步骤，还包括：
于第一沟槽内依次形成层叠的第一隔离层及第二导电层，第一隔离层具有预设厚度；
经由第二导电层向其邻接的立墙下方的衬底内注入离子，并执行退火工艺，使得立墙正下方的初始衬底内形成目标导电结构；
去除第一隔离层及第二导电层。
根据一些实施例，至少于第一沟槽内及第二沟槽内依次叠置第一介质层、导电层及第二介质层的步骤，包括：
形成第一介质材料层，第一介质材料层至少填充满各第一沟槽及各第二沟槽；
刻蚀第一介质材料层，以于第一沟槽内及第二沟槽内形成第一介质层；
形成第一导电材料层，第一导电材料层至少填充满各第一沟槽及各第二沟槽；
回刻第一导电材料层，以于第一沟槽内及第二沟槽内形成导电层；
形成第二介质材料层，第二介质材料层至少填充满各第一沟槽及各第二沟槽；
采用平坦化工艺或刻蚀工艺形成第二介质层，使得所得结构的上表面齐平，剩余的初始衬底构成衬底。
根据一些实施例，形成导电区域的材料包括钛、砷、钴及镍中至少一种。
本公开第四方面提供了一种测试结构的制备方法，包括：
提供如前述任一项实施例中的半导体结构；
形成第一焊盘，第一焊盘与立柱电连接；
形成第二焊盘及/或第三焊盘，第二焊盘与导电层电连接，第三焊盘与导电区域电连接。
根据一些实施例，测试结构的制备方法还包括：
采用聚焦离子束照射或湿法刻蚀工艺，使目标导体暴露；目标导体包括立柱、导电层及目标导电结构中至少一种；
于暴露的目标导体上形成测量焊盘，测量焊盘包括第一焊盘、第二焊盘及/或第三焊盘。
本公开第五方面提供了一种测试方法，包括：
采用前述实施例中测试结构的制备方法制备测试结构；
经由第二焊盘、第一焊盘向测试结构施加第一激励电信号，并获取第一测试电信号，根据第一激励电信号及第一测试电信号获取第一沟槽及/或第二沟槽的电性参数；或
经由第三焊盘、第一焊盘向测试结构施加第二激励电信号，并获取第二测试电信号，根据第二激励电信号及第二测试电信号获取第一沟槽及/或第二沟槽的电性参数。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1显示为本申请一实施例中提供的半导体结构的制备方法的流程图；
图2a-图4c显示为本申请一实施例中提供的半导体结构的制备方法中步骤S20-步骤S40所得结构的立体图与截面结构示意图；
图2b显示为图2a所示立体图结构沿aa’方向、bb’方向、cc’方向与dd’方向的截面示意图；
图3b显示为图3a所示立体图结构沿aa’方向、bb’方向、cc’方向与dd’方向的截面示意图；
图4b显示为图4a所示立体图结构沿aa’方向、bb’方向、cc’方向与dd’方向的截面示意图；
图4c显示为图4a所示立体图结构沿aa’方向、bb’方向、cc’方向与dd’方向的截面示意图；
图5a-图8b显示为本申请一实施例中提供的半导体结构的制备方法中步骤S60所得结构的立体图与截面结构示意图；
图5b显示为图5a所示立体图结构沿aa’方向、bb’方向、cc’方向与dd’方向的截面示意图；
图6b显示为图6a所示立体图结构沿aa’方向、bb’方向、cc’方向与dd’方向的截面示意图；
图7b显示为图7a所示立体图结构沿aa’方向、bb’方向、cc’方向与dd’方向的截面示意图；
图8b显示为图8a所示立体图结构沿aa’方向、bb’方向、cc’方向与dd’方向的截面示意图；
图9显示为本申请一实施例中提供的半导体测试结构的立体结构示意图；
图10a-图10b显示为本申请一实施例中提供的半导体测试结构的实物图；
图11显示为本申请一实施例中提供的半导体结构的测试方法的流程示意图；
附图标记说明：
1、第一焊盘；2、第二焊盘；3、第三焊盘；10、衬底；100、初始衬底；101、立墙；102、立柱；11、第一沟槽；12、顶部保护层；121、第一保护材料层；13、第二沟槽；14、目标导电结构；15、第一介质层；151、第一介质材料层；16、导电层；17、第二介质层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
请参阅图1-图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，在本申请的一个实施例中，提供了一种半导体结构的制备方法，包括如下步骤：
步骤S20：提供衬底，衬底包括沿第一方向由第一沟槽间隔排布的多个立柱，各立柱沿第二方向的相对两侧形成有第二沟槽，第一方向与第二方向相交；
步骤S40：于相邻第二沟槽正下方的衬底内形成沿第二方向延伸的目标导电结构；
步骤S60：至少于第一沟槽内及第二沟槽内依次形成叠置的第一介质层、导电层及第二介质层。
作为示例，请继续参阅图1，通过将第一沟槽及第二沟槽交错布置，以定义出字线沟槽的形状和位置，使字线结构能够连成一个整体，通过在第一沟槽及第二沟槽底部形成第一介质层以隔离字线结构和位线结构，避免两者之间漏电，然后在第一介质层上形成导电层，以生成连成一个整体的字线结构，使字线结构更加稳固，且在测电性时仅需要选取任意一个测量点就可以完成所有字线结构的测量任务，极大的方便了测量半导体结构的电性能，最后在导电层上方覆盖第二介质层，以隔绝字线结构与外界环境，同时与第一介质层共同保护字线结构，维持字线结构的稳固性，为半导体结构测电性提供便利。
进一步地，第一方向可以为字线方向，第二方向可以为位线方向；第一方向与第二方向相交。第一方向与第二方向具有大于0°且小于等于90°的夹角；譬如，夹角为1°、2°、10°、30°、50°、70°或90°等等。
可选的，第一方向与第二方向相互垂直。
请参阅图2a-图2b，步骤S20，提供衬底，衬底包括沿第一方向由第一沟槽间隔排布的多个立柱，各立柱沿第二方向的相对两侧形成有第二沟槽的步骤，包括：
步骤S21：提供初始衬底100；
步骤S22：去除部分初始衬底100，形成沿第二方向oy延伸且沿第一方向交替排布的第一沟槽11与立墙101。
作为示例，请继续参阅图2a-图2b，步骤S21中提供初始衬底100，初始衬底100内可以形成沿第二方向例如ox方向延伸，且沿第一方向例如oy方向交替排布的第一沟槽11与立墙101。初始衬底100和立墙101可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。初始衬底100可以为单层结构，也可以为多层结构。例如，初始衬底100和立墙101的材料可以采用诸如硅(Si)、硅锗(SiGe)、硅锗碳(SiGeC)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、磷化铟(InP)或其它的III/V半导体材料或II/VI半导体材料。或者，还例如，初始衬底100和立墙101还可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。因此初始衬底100和立墙101的材料类型不应限制本公开的保护范围。
进一步地，步骤S22中可以通过干法刻蚀工艺刻蚀部分初始衬底100，以形成第一沟槽11和立墙101，第一沟槽11的深度与宽度均根据技术指标需求进行调整，本实施例不做具体限定，干法刻蚀至少包括反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)或高浓度等离子体刻蚀(HDP)中的任意一种。
作为示例，请参阅图3a-图4b，步骤S20，提供衬底，衬底包括沿第一方向由第一沟槽间隔排布的多个立柱，各立柱沿第二方向的相对两侧形成有第二沟槽的步骤，还包括：
步骤S23：形成第一保护材料层121，第一保护材料层121至少填充满各第一沟槽11；
步骤S24：去除部分立墙101及部分第一保护材料层121，形成沿第二方向由第二沟槽13间隔排布的多个立柱102，各立柱102的顶部覆盖的第一保护材料层121构成顶部保护层12，第一沟槽11的深度大于第二沟槽13的深度。
作为示例，请继续参阅图3a-图4b，步骤S23中可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺中的一种或多种，于第一沟槽11内和立墙101上表面形成第一保护材料层121，第一保护材料层121的材料包括但不仅限于氧化硅层(SiO2)、氮化硅层(Si3N4)、氧化铝(Al2O3)或氮氧化硅层(SiON)，再采用平坦化工艺或刻蚀工艺使第一保护材料层121的上表面平坦化之后，然后在步骤24中采用干法刻蚀工艺刻蚀部分第一保护材料层121和部分立墙101，形成第二沟槽13，通过第一沟槽11和第二沟槽13交错排布，将立墙101分隔成沿第二方向例如ox方向由第二沟槽13间隔排布的多个立柱102，同时保留各立柱102顶部的第一保护材料层121，以形成顶部保护层12，其中，第二沟槽13的深度小于第一沟槽11的深度，当第二沟槽13过深，会导致后续形成位线的空间不足，当第二沟槽13过浅，立柱102高度降低，导致形成的字线和垂直环绕式栅极晶体管空间不足。平坦化工艺可以包括但不限于化学机械研磨工艺。
各立柱102用于形成后续的位线，位线具有低的电阻，以制备性能满足需求的半导体结构，立柱102构成的器件可以为无结晶体管，立柱102包括依序布置的源极、垂直沟道、漏极，这些源极、垂直沟道、漏极中的掺杂离子的类型相同。其一方面可以保证晶体管栅极的控制能力，提高半导体结构的集成密度和电学性能，还可以极大地避免因位线的生长而带来的影响，进而避免最终影响半导体结构的性能。
作为示例，请参阅图4c，步骤S40，于相邻第二沟槽正下方的衬底内形成沿第二方向延伸的目标导电结构的步骤，包括：
步骤S41：至少于各立柱102的侧壁形成保护侧墙122；
步骤S42：经由第二沟槽13的底部向其下方的初始衬底100内注入离子，并执行退火工艺，使得相邻第二沟槽13正下方的初始衬底100内形成的导电区域电连接，形成目标导电结构14；第一沟槽11的底部低于任一导电区域的底部。
作为示例，请继续参阅图4c，步骤S41通过沉积工艺于立柱102的侧壁形成保护侧墙122，以保护立柱102在后面的工艺中不被损坏或被掺杂离子污染，然后在步骤S42中，通过离子注入工艺往第二沟槽13下方的初始衬底100中注入掺杂离子，并执行退火工艺，使得掺杂离子在初始衬底100中扩散，形成电连接的目标导电结构14，在掺杂过程中，保护侧墙122能有效保护立柱102的侧壁不被掺杂离子混入，以保证立柱102的绝缘性能，在退火处理时，保护侧墙122也能有效保护立柱102不产生形变，提高立柱102的结构稳定性，在一些实施例中，目标导电结构14可以形成位线结构，保护侧墙122的材料与第一保护材料层121的材料相同，目标导电结构14的材料包括钛、砷、钴及镍中至少一种。退火工艺可以为湿法退火工艺或干法退火工艺，退火工艺的参数可以包括：温度为800℃-1500℃，例如退火温度可以为800℃、900℃、1000℃、1100℃、1200℃、1300℃、1400℃或1500℃；退火气体包括H2、O2、N2、Ar和He中的一种或多种组合，退火时间为1.5小时-2.5小时，例如退火时间可以为1.5小时、2.0小时或2.5小时。其中，当退火气体包括H2和O2时，退火工艺为湿法退火工艺。
作为示例，请继续参阅图4c，步骤S20中提供衬底，衬底包括沿第一方向由第一沟槽间隔排布的多个立柱，各立柱沿第二方向的相对两侧形成有第二沟槽的步骤，还包括：
步骤S51：于第一沟槽11内依次形成层叠的第一隔离层及第二导电层，第一隔离层具有预设厚度；
步骤S52：经由第二导电层向其邻接的立墙101下方的衬底内注入离子，并执行退火工艺，使得第二导电层邻接的立墙101正下方的初始衬底100内形成目标导电结构14；
步骤S53：去除第一隔离层及第二导电层。
做为示例，步骤S51-步骤S53通过在第一沟槽11中生成第一隔离层(未图示)及第二导电层(未图示)，在第二导电层邻接的立墙101下方注入掺杂离子，并执行退火工艺使掺杂离子在立墙101中扩散，以保证步骤S42中形成的目标导电结构14在立墙101中有效电连接为一个整体，形成位线结构，增强位线结构的导电性，之后，再去除第一隔离层及第二导电层(未图示)。例如可以使用P型离子，例如使用B离子通过离子注入工艺进行，当然在另一些实施例中，例如使用N型离子，N型离子具有更高的电流，具体而言，例如可以使用As、P离子进行，这些离子注入的预设能量例如为1Kev-20Kev；及/或预设剂量为1e15cm-2-1e18cm-2；譬如，预设能量为1KeV、1.5Kev、5Kev、10KeV、12Kev；预设剂量为1e15cm-2、5e15cm-2、1e16cm-2、1e17cm-2、1e18cm-2。进行至少一次，例如一次低能量高剂量的离子注入，可以在形成目标导电结构14的过程中杂质因为离析(segregation)的作用累积在硅化物与硅的界面处从而降低肖特基接触电阻，提高半导体结构的性能。通过在衬底内形成连续的金属硅化物作为埋入式位线，降低半导体结构的电阻，提高半导体结构性能，该半导体结构可以运用在垂直型环绕式栅极晶体管(Vertical Gate All Around transistor，简称VGAA transistor)，从而有效缩减存储器的尺寸，提高存储器的集成度和性能。
作为示例，请参阅图5a-图8b，步骤S60中至少于第一沟槽内及第二沟槽内依次叠置第一介质层、导电层及第二介质层的步骤，包括：
步骤S61：形成第一介质材料层151，第一介质材料层151至少填充满各第一沟槽11及各第二沟槽13；
步骤S62：刻蚀第一介质材料层151，以于第一沟槽11内及第二沟槽13内形成第一介质层15；
步骤S63：形成第一导电材料层，第一导电材料层至少填充满各第一沟槽11及各第二沟槽13；
步骤S64：回刻第一导电材料层，以于第一沟槽11内及第二沟槽13内形成导电层16；
步骤S65：形成第二介质材料层，第二介质材料层至少填充满各第一沟槽11及各第二沟槽13；
作为示例，请继续参阅图5a-图8b，步骤S61-步骤S62中通过在第一沟槽11及第二沟槽13沉积形成第一介质材料层151，再采用湿法刻蚀工艺刻蚀第一介质材料层151，刻蚀深度不超过第二沟槽13的深度，以保证下方衬底10中的位线结构不被暴露，提高位线结构与字线结构之间的电气隔离间隙，通过湿法刻蚀工艺形成的第一介质层15表面均匀性好，保证了后续在其上沉积字线结构能够更加平整均匀，使半导体结构的电性能更好，第一介质材料层151包括但不仅限于氧化硅层(SiO2)、氮化硅层(Si3N4)、氧化铝(Al2O3)或氮氧化硅层(SiON)。在步骤S63-步骤S64中通过在第一沟槽11及第二沟槽13中的第一介质层15之上沉积填充满第一导电材料层(未图示)，再通过干法刻蚀工艺向下刻蚀一定深度，形成具有预设厚度的导电层16，在一些实施例中，导电层16可以为字线结构，导电层16为沿第一方向与第二方向交错而成的整体导体结构，通过立柱102进行限位，保证了字线结构的稳固性，干法刻蚀至少包括反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)或高浓度等离子体刻蚀(HDP)中的任意一种，在一些实施例中，导电层16的材料可以包括Co、Ni、Ti、W、Cu、Al等金属材料。在步骤S65中通过在第一沟槽11及第二沟槽13中的导电层16之上沉积填充满第二介质材料层(未图示)，再采用平坦化工艺或刻蚀工艺形成第二介质层17，使得所得结构的上表面齐平，剩余的初始衬底100构成衬底，通过第二介质层17与第一介质层15，将导电层16形成的字线结构夹在中间固定，一方面提高字线结构与位线结构及外界环境之间的绝缘，另一方面增强了字线结构的稳定性，使其不易破坏受损，为后续的测电性试验提供了有力的支撑，在一些实施例中，第二介质层17的材料与第一介质层15的材料相同，包括但不仅限于氧化硅层(SiO2)、氮化硅层(Si3N4)、氧化铝(Al2O3)或氮氧化硅层(SiON)。
作为示例，请继续参阅图2a-图8b，在本公开的一些实施例中，提供了一种半导体结构，包括衬底10，其包括沿第一方向例如oy方向由第一沟槽11间隔排布的多个立柱102，各立柱102沿第二方向例如ox方向的相对两侧形成有第二沟槽13，相邻第二沟槽13正下方的衬底10内形成有沿第二方向例如ox方向延伸的目标导电结构14，第一沟槽11内及第二沟槽13内依次叠置有第一介质层15、导电层16及第二介质层17；第一沟槽11的深度大于第二沟槽13的深度；其中，第一方向与第二方向相交。
于上述实施例的半导体结构中，通过设置导电层16以形成字线结构，使字线结构连成一个整体，并通过第一介质层15与导电区域的位线结构隔离，避免两者之间漏电，同时通过第二介质层17与第一介质层15的叠置覆盖将字线结构保护在中间位置，使字线结构更加稳固，不易受损，且在测电性时仅需要选取任意一个测量点就可以完成所有字线结构的测量任务，极大的方便了测量半导体结构的电性能。
作为示例，请继续参阅图2a-图8b，各第二沟槽13内的导电层16与各第一沟槽11内的导电层16电连接，通过交错布置的第一沟槽11与第二沟槽13定义出导电层16的位置，使生成的导电层16在第一沟槽11和第二沟槽13内的部分均交错连接，提高了字线结构的稳定性，且极大的方便了半导体结构的测电性试验。
作为示例，请继续参阅图2a-图8b，第二沟槽13内的第一介质层15的上表面，与第一沟槽11内的第一介质层15的上表面齐平，在第一沟槽11与第二沟槽13内的第一介质层15的上表面齐平，能够避免后续刻蚀所得字线结构尺寸差异较大，并避免形成字线结构过程中发生扭曲或断裂等情况，提高制成字线结构的强度与均一性。
作为示例，请继续参阅图2a-图8b，第二沟槽13内的导电层16的上表面，与第一沟槽11内的导电层16的上表面齐平，导电层16形成的字线结构上下表面均齐平，保证各处的厚度一致，能够最大程度提升字线结构的结构强度，防止字线结构因尺寸不均而发生扭曲、变形甚至断裂，也能保证字线结构的电性能的均一性，方便后续测电性试验。
作为示例，请继续参阅图2a-图8b，第二沟槽13内的第二介质层17的上表面，与第一沟槽11内的第二介质层17的上表面齐平，保持半导体结构上表面的齐平，能够提高立柱102的结构稳定性，防止立柱102扭曲变形，进而影响半导体结构内部的字线结构或位线结构的稳定性。
作为示例，请继续参阅图2a-图8b，第一沟槽11的底部低于任一导电区域的底部，使相邻的位线结构通过第一介质层15实现电气隔离，防止位线之间产生漏电流。
作为示例，导电区域的制备材料包括钛、砷、钴及镍中至少一种。
作为示例，请参阅图9，本公开在一些实施例中，提供了一种测试结构，包括前述任一项实施例中的半导体结构、第一焊盘1、第二焊盘2及/或第三焊盘3；其中，第一焊盘1与立柱102电连接；第二焊盘2与导电层16电连接；第三焊盘3与导电区域14电连接。
于上述实施例中的测试结构中，通过在立柱102做第一焊盘1以引出测电性的电压参考点，通过在导电层16做第二焊盘2以引出字线结构的测量点，通过在导电区域14做第三焊盘3以引出位线结构的测量点，通过上述第一焊盘1、第二焊盘2及第三焊盘3进行测电性试验，一方面保护了半导体结构的结构不受机械损害，另一方面保证了测量的稳定性和可重复性，使测量结果更精确。
作为示例，本公开在一些实施例中，提供了一种测试结构的制备方法，包括：
步骤S1：提供如前述任一项实施例的半导体结构；
步骤S2：形成第一焊盘1，第一焊盘1与立柱102电连接；
步骤S3：形成第二焊盘2及/或第三焊盘3，第二焊盘2与导电层16电连接，第三焊盘3与导电区域电连接。
作为示例，请继续参阅图9，测试结构的制备方法还包括：
采用聚焦离子束照射或湿法刻蚀工艺，使目标导体暴露；目标导体包括立柱102、导电层16及目标导电结构14中至少一种；
于暴露的目标导体上形成测量焊盘，测量焊盘包括第一焊盘1、第二焊盘2及/或第三焊盘3。
作为示例，请参阅图10a-图10b，在半导体结构的顶部，分别对准立柱102、导电层16及目标导电结构14选取三个测量点，采用聚焦离子束照射或湿法刻蚀工艺，往下刻蚀，直至分别暴露出字线结构、位线结构和去除了杂质的立柱，在其上分别生成与字线结构电连接的第二焊盘、与位线结构电连接的第三焊盘及与立柱电连接的第一焊盘，在测电性试验中，采用探针分别在上述三个焊盘之间施加测试信号，即可方便实现测量，一方面避免了对半导体结构内部的进一步破坏，另一方面还能保证测试过程的可重复性和测试结果的准确性。
作为示例，请参阅图11，本公开在一些实施例中，提供了一种测试方法，包括：
步骤S100：采用前述实施例中测试结构的制备方法制备测试结构；
步骤S200：经由第二焊盘、第一焊盘向测试结构施加第一激励电信号，并获取第一测试电信号，根据第一激励电信号及第一测试电信号获取第一沟槽及/或第二沟槽的电性参数；或
经由第三焊盘、第一焊盘向测试结构施加第二激励电信号，并获取第二测试电信号，根据第二激励电信号及第二测试电信号获取第一沟槽及/或第二沟槽的电性参数。
作为示例，通过在第二焊盘2与第一焊盘1之间施加第一激励电信号做为测试电压，获取对应的电流值，通过两者的比值即可计算得到位线结构至立柱之间的电阻值，同理，通过在第三焊盘3与第一焊盘之间施加第二激励电信号作为测试电压，获取对应的电流值，通过两者的比值即可计算得到字线结构至立柱之间的电阻值。
上述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (18)

1.一种半导体结构，其特征在于，包括：
衬底，其包括沿第一方向由第一沟槽间隔排布的多个立柱，各所述立柱沿第二方向的相对两侧形成有第二沟槽，相邻所述第二沟槽正下方的衬底内形成有沿所述第二方向延伸的目标导电结构，所述第一沟槽内及所述第二沟槽内依次叠置有第一介质层、导电层及第二介质层；所述第一沟槽的深度大于所述第二沟槽的深度；
其中，所述第一方向与所述第二方向相交。
2.根据权利要求1所述的半导体结构，其特征在于，各所述第二沟槽内的导电层与各所述第一沟槽内的导电层电连接。
3.根据权利要求2所述的半导体结构，其特征在于，所述第二沟槽内的导电层的上表面，与所述第一沟槽内的导电层的上表面齐平。
4.根据权利要求3所述的半导体结构，其特征在于，所述第二沟槽内的第一介质层的上表面，与所述第一沟槽内的第一介质层的上表面齐平。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二沟槽内的第二介质层的上表面，与所述第一沟槽内的第二介质层的上表面齐平。
6.根据权利要求1-4任一项所述的半导体结构，其特征在于，所述第一沟槽的底部低于任一所述导电区域的底部。
7.根据权利要求1-4任一项所述的半导体结构，其特征在于，所述导电区域的制备材料包括钛、砷、钴及镍中至少一种。
8.一种测试结构，其特征在于，包括权利要求1-7任一项所述的半导体结构、第一焊盘、第二焊盘及/或第三焊盘；
所述第一焊盘与所述立柱电连接；
所述第二焊盘与所述导电层电连接；
所述第三焊盘与所述导电区域电连接。
9.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，其包括沿第一方向由第一沟槽间隔排布的多个立柱，各所述立柱沿第二方向的相对两侧形成有第二沟槽，所述第一方向与所述第二方向相交；
于相邻所述第二沟槽正下方的衬底内形成沿所述第二方向延伸的目标导电结构；
至少于所述第一沟槽内及所述第二沟槽内依次形成叠置的第一介质层、导电层及第二介质层。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述提供衬底，其包括沿第一方向由第一沟槽间隔排布的多个立柱，各所述立柱沿第二方向的相对两侧形成有第二沟槽的步骤，包括：
提供初始衬底；
去除部分所述初始衬底，形成沿所述第二方向延伸且沿所述第一方向交替排布的所述第一沟槽与立墙。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述提供衬底，其包括沿第一方向由第一沟槽间隔排布的多个立柱，各所述立柱沿第二方向的相对两侧形成有第二沟槽的步骤，还包括：
形成第一保护材料层，所述第一保护材料层至少填充满各所述第一沟槽；
去除部分所述立墙及部分所述第一保护材料层，形成沿所述第二方向由所述第二沟槽间隔排布的多个立柱，各所述立柱的顶部覆盖的第一保护材料层构成顶部保护层，所述第一沟槽的深度大于所述第二沟槽的深度。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，于相邻所述第二沟槽正下方的衬底内形成沿所述第二方向延伸的目标导电结构的步骤，包括：
至少于各所述立柱的侧壁形成保护侧墙；
经由所述第二沟槽的底部向其下方的初始衬底内注入离子，并执行退火工艺，使得相邻所述第二沟槽正下方的初始衬底内形成的导电区域电连接，形成目标导电结构；所述第一沟槽的底部低于任一所述导电区域的底部。
13.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述提供衬底，其包括沿第一方向由第一沟槽间隔排布的多个立柱，各所述立柱沿第二方向的相对两侧形成有第二沟槽的步骤，还包括：
于所述第一沟槽内依次形成层叠的第一隔离层及第二导电层，所述第一隔离层具有预设厚度；
经由所述第二导电层向其邻接的立墙下方的衬底内注入离子，并执行退火工艺，使得所述立墙正下方的初始衬底内形成所述目标导电结构；
去除所述第一隔离层及所述第二导电层。
14.根据权利要求12或13所述的半导体结构的制备方法，其特征在于，至少于所述第一沟槽内及所述第二沟槽内依次叠置第一介质层、导电层及第二介质层的步骤，包括：
形成第一介质材料层，所述第一介质材料层至少填充满各所述第一沟槽及各所述第二沟槽；
刻蚀所述第一介质材料层，以于所述第一沟槽内及所述第二沟槽内形成所述第一介质层；
形成第一导电材料层，所述第一导电材料层至少填充满各所述第一沟槽及各所述第二沟槽；
回刻所述第一导电材料层，以于所述第一沟槽内及所述第二沟槽内形成所述导电层；
形成第二介质材料层，所述第二介质材料层至少填充满各所述第一沟槽及各所述第二沟槽；
采用平坦化工艺或刻蚀工艺形成所述第二介质层，使得所得结构的上表面齐平，剩余的初始衬底构成所述衬底。
15.根据权利要求9-13任一项所述的半导体结构的制备方法，其特征在于，形成所述导电区域的材料包括钛、砷、钴及镍中至少一种。
16.一种测试结构的制备方法，其特征在于，包括：
提供如权利要求1-7任一项所述的半导体结构；
形成第一焊盘，所述第一焊盘与所述立柱电连接；
形成第二焊盘及/或第三焊盘，所述第二焊盘与所述导电层电连接，所述第三焊盘与所述导电区域电连接。
17.根据权利要求16所述的测试结构的制备方法，其特征在于：
采用聚焦离子束照射或湿法刻蚀工艺，使目标导体暴露；所述目标导体包括所述立柱、所述导电层及所述目标导电结构中至少一种；
于暴露的所述目标导体上形成测量焊盘，所述测量焊盘包括第一焊盘、第二焊盘及/或第三焊盘。
18.一种测试方法，其特征在于，包括：
采用权利要求16或17所述的测试结构的制备方法制备测试结构；
经由所述第二焊盘、所述第一焊盘向所述测试结构施加第一激励电信号，并获取第一测试电信号，根据所述第一激励电信号及所述第一测试电信号获取所述第一沟槽及/或所述第二沟槽的电性参数；或
经由所述第三焊盘、所述第一焊盘向所述测试结构施加第二激励电信号，并获取第二测试电信号，根据所述第二激励电信号及所述第二测试电信号获取所述第一沟槽及/或所述第二沟槽的电性参数。
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