JP2022539284A - ３次元メモリデバイスを形成するための方法 - Google Patents

３次元メモリデバイスを形成するための方法 Download PDF

Info

Publication number
JP2022539284A
JP2022539284A JP2021561774A JP2021561774A JP2022539284A JP 2022539284 A JP2022539284 A JP 2022539284A JP 2021561774 A JP2021561774 A JP 2021561774A JP 2021561774 A JP2021561774 A JP 2021561774A JP 2022539284 A JP2022539284 A JP 2022539284A
Authority
JP
Japan
Prior art keywords
layer
contact
stack
type doped
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021561774A
Other languages
English (en)
Other versions
JP7273183B2 (ja
Inventor
クン・ジャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022539284A publication Critical patent/JP2022539284A/ja
Application granted granted Critical
Publication of JP7273183B2 publication Critical patent/JP7273183B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Abstract

３Ｄメモリデバイスの実施形態およびそれを形成するための方法が開示されている。一例では、３Ｄメモリデバイスを形成するための方法が開示されている。基板上に犠牲層が、犠牲層上にＮウェルを有するＰ型ドープ半導体層が、Ｐ型ドープ半導体層上に誘電体スタックが、引き続いて形成される。誘電体スタックおよびＰ型ドープ半導体層を垂直方向に貫通するチャネル構造が形成される。誘電体スタックは、メモリスタックで置き換えられ、それにより、チャネル構造は、メモリスタックおよびＰ型ドープ半導体層を垂直方向に貫通する。基板および犠牲層は除去されて、チャネル構造の端部を露出する。Ｐ型ドープ半導体層に当接するチャネル構造の一部が、半導体プラグで置き換えられる。

Description

本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルの特徴寸法が下限値に近づくにつれ、プレーナプロセスおよび製作技術は困難になり、コストが増大する。そのようなものとして、プレーナ型メモリセルのメモリ密度は上限値に近づいている。
３Ｄメモリアーキテクチャは、プレーナ型メモリセルのこの密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスの実施形態およびそれを形成するための方法が本明細書において開示される。
一例において、３Ｄメモリデバイスを形成するための方法が開示されている。基板上に犠牲層が、犠牲層上にＮウェルを有するＰ型ドープ半導体層が、Ｐ型ドープ半導体層上に誘電体スタックが、引き続いて形成される。誘電体スタックおよびＰ型ドープ半導体層を垂直方向に貫通するチャネル構造が形成される。誘電体スタックは、メモリスタックで置き換えられ、それにより、チャネル構造は、メモリスタックおよびＰ型ドープ半導体層を垂直方向に貫通する。基板および犠牲層は除去されて、チャネル構造の端部を露出する。Ｐ型ドープ半導体層に当接するチャネル構造の一部が、半導体プラグで置き換えられる。
別の例では、３Ｄメモリデバイスを形成するための方法が開示されている。ハンドル層、埋め込み酸化物層およびデバイス層を含むシリコンオンインシュレータ（ＳＯＩ）ウェハのデバイス層は、Ｐ型ドーパントをドープされる。ドープデバイス層の一部は、Ｎ型ドーパントをドープされて、ドープデバイス層内にＮウェルを形成する。誘電体スタックが、ＳＯＩウェハのドープデバイス層上に形成される。誘電体スタックおよびドープデバイス層を垂直方向に貫通するチャネル構造が形成される。誘電体スタックは、メモリスタックで置き換えられ、それにより、チャネル構造は、メモリスタックおよびドープデバイス層を垂直方向に貫通する。ハンドル層およびＳＯＩウェハの埋め込み酸化物層は除去され、チャネル構造の端部を露出する。ドープデバイス層に当接するチャネル構造の一部が、半導体プラグで置き換えられる。
さらに別の例では、３Ｄメモリデバイスを形成するための方法が開示されている。周辺回路が、第１の基板上に形成される。メモリスタックとＮウェルを有するＰ型ドープ半導体層とを垂直方向に貫通するチャネル構造が、第２の基板よりも上に形成される。第１の基板および第２の基板が向かい合わせに接合され、それによりメモリスタックは周辺回路より上にある。第２の基板は除去されて、チャネル構造の上側端部を露出する。Ｐ型ドープ半導体層に当接するチャネル構造の一部が、半導体プラグで置き換えられる。
本明細書に組み込まれ、本明細書の一部を成す、添付図面は、本開示の実施形態を例示し、説明と併せて、本開示の原理を説明し、当業者が本開示を作製し、使用することを可能にするのにさらに役立つ。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの断面を例示する側面図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスの断面を例示する側面図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための別の方法のフローチャートである。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための別の方法のフローチャートである。
本開示の実施形態は、添付図面を参照しつつ説明される。
特定の構成および配列が説明されているが、これは、例示目的のためだけに説明されていることは理解されるであろう。当業者であれば、本開示の精神および範囲から逸脱することなく、他の構成および配置が使用され得ることを認識するであろう。本開示が、様々な他の用途でも採用され得ることは、当業者には明らかであろう。
「一実施形態」、「実施形態」、「例示的な一実施形態」、「いくつかの実施形態」などの、明細書における参照は、説明されている実施形態が、特定の特徴、構造、または特性を備え得るが、すべての実施形態が、特定の特徴、構造、または特性を必ずしも含み得ないことを示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指さない。さらに、特定の特徴、構造、または特性が一実施形態に関連して説明されているときに、明示的に説明されようとされまいと他の実施形態に関連してそのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内にあるであろう。
一般に、用語は、少なくとも一部は文脈中での使い方から理解され得る。たとえば、少なくとも一部は文脈に応じて、本明細書において使用されているような「１つまたは（もしくは）複数」という言い回しは、単数形の意味で特徴、構造、もしくは特性を記述するために使用され得るか、または複数形の意味で特徴、構造、もしくは特性の組合せを記述するために使用され得る。同様に、ここでもまた、英文中の「ａ」、「ａｎ」、または「ｔｈｅ」などの冠詞は、少なくとも一部は文脈に応じて単数形の使用を伝えるか、または複数形の使用を伝えるものとして理解されてよい。それに加えて、「～に基づく」という言い回しは、排他的な一連の要素を伝えることを必ずしも意図されていないと理解できるが、代わりに、ここでもまた少なくとも一部は文脈に応じて、必ずしも明示的に記述されていない追加の要素の存在を許容し得る。
本開示における「上」、「より上」、および「真上」の意味は、「上」が何かの「上に直にある」ことを意味するだけでなく、間に中間特徴物もしくは層が入って何かの「上にある」という意味も含み、「より上」もしくは「真上」が何かの「よりの上」もしくは何かの「真上」を意味するだけなく、それが間に中間特徴物も層も入ることなく何かの「より上」もしくは何かの「真上」に（すなわち、何かの上に直に）あるという意味も含み得るような最も広い意味で解釈されるべきであることは直ちに理解されるべきである。
「下」、「より下」、「下側」、「上」、「上側」、および同様の語などの空間的相対語は、図に例示されているように、一方の要素または特徴と他方の要素または特徴との関係を記述する際に記述を容易にするために本明細書で使用され得る。空間的相対語は、図に示されている向きに加えて使用されている、または動作しているデバイスの異なる向きを包含することを意図されている。装置は、他の何らかの方法で配向され（９０度または他の向きに回転され）てよく、本明細書で使用される空間的相対的記述子も、同様に、しかるべく解釈されるものとしてよい。
本明細書で使用されているように、「基板」という語は、その後の材料層が加えられる材料を指す。基板それ自体にパターンを形成することができる。基板の上に加えられる材料は、パターン形成され得るか、またはパターンを形成せずそのままにすることができる。さらに、基板は、ケイ素、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、電気的に非導電材料から作ることができる。
本明細書で使用されているように、「層」という語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造全体にわたって延在し得るか、または下にあるもしくは上にある構造の広がりより小さい広がりを有し得る。さらに、層が、連続構造の厚さより小さい厚さを有する均質または不均質連続構造の一領域であってよい。たとえば、層が、連続構造の頂面と底面との間、または頂面および底面のところの水平面の対の間に配置されてもよい。層は、水平、垂直、および／またはテーパー付き表面に沿って延在し得る。基板は層であってよく、１つもしくは複数の層を中に含んでいてもよく、および／またはその上に、それより上に、および／またはそれより下に１つもしくは複数の層を有することができる。層は、複数の層を含むこともできる。たとえば、相互接続層は、１つまたは複数の導電体層およびコンタクト層（相互接続線、および／または垂直相互接続アクセス（ビア）コンタクトが形成される）と１つまたは複数の誘電体層とを含むことができる。
本明細書で使用されているように、「公称的／公称的に」という言い回しは、所望の値より上および／または所望の値より下の値の範囲とともに、製品またはプロセスの設計段階において設定される、コンポーネントまたはプロセス操作に対する特性またはパラメータの所望の値もしくはターゲット値を指す。値の範囲は、製造プロセスまたは製造公差のわずかな変動によるものとしてよい。本明細書において使用されているように、「約」という語は、主題の半導体デバイスに関連付けられている特定の技術ノードに基づき変化し得る所与の量の値を示す。特定の技術ノードに基づき、「約」という語は、たとえば、値の１０～３０％以内（たとえば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を示すことができる。
本明細書で使用されているように、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に関して垂直方向に延在するように横配向基板上にメモリセルトランジスタの垂直配向ストリング（本明細書ではＮＡＮＤメモリストリングなど「メモリストリング」と称される）を有する半導体デバイスを指す。本明細書で使用されているように、「垂直の／垂直に」という言い回しは、基板の外側表面に対して公称的に垂直であることを意味する。
３Ｄ ＮＡＮＤメモリデバイスなどのいくつかの３Ｄメモリデバイスでは、デバイスの前側から、アレイ共通ソース（ａｒｒａｙ ｃｏｍｍｏｎ ｓｏｕｒｃｅ）（ＡＣＳ）などのメモリアレイのソースに電気的に接続するためにスリット構造（たとえば、ゲート線スリット（ｇａｔｅ ｌｉｎｅ ｓｌｉｔ）（ＧＬＳ））が使用される。しかしながら、フロントサイドソースコンタクト（ｆｒｏｎｔ ｓｉｄｅ ｓｏｕｒｃｅ ｃｏｎｔａｃｔ）は、間にスペーサーが存在していても、ワードラインとソースコンタクトとの間にリーク電流および寄生容量の両方を導き入れることによって、３Ｄメモリデバイスの電気的性能に影響を及ぼし得る。スペーサーの形成は、製作プロセスを複雑にもする。電気的な性能に影響を及ぼすだけでなく、スリット構造は、通常、壁面形状のポリシリコンおよび／または肉上がりを含み、これは局部応力をもたらし、ウェハの曲がりまたは反りを引き起こし、それによって生産歩留まりを低下させ得る。
さらに、いくつかの３Ｄ ＮＡＮＤメモリデバイスでは、半導体プラグは、たとえば、チャネル構造のサイドウォールを囲むように選択的に成長され、これはサイドウォール選択エピタキシャル成長（ｓｉｄｅｗａｌｌ ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）（ＳＥＧ）と呼ばれる。チャネル構造の下側端部に形成される別のタイプの半導体プラグ、たとえばボトムＳＥＧと比較して、サイドウォールＳＥＧの形成は、チャネルホールの底面でのメモリ膜および半導体チャネルのエッチング（「ＳＯＮＯ」パンチ（“ＳＯＮＯ” ｐｕｎｃｈ）とも呼ばれる）を回避し、それによって、特に、マルチデッキアーキテクチャ（ｍｕｌｔｉ－ｄｅｃｋ ａｒｃｈｉｔｅｃｔｕｒｅ）で９６以上のレベルを有することなど、高度な技術により３Ｄ ＮＡＮＤメモリデバイスを製作する際に、プロセス窓を大きくする。サイドウォールＳＥＧは、通常、基板とスタック構造との間にある犠牲層をサイドウォールＳＥＧで置き換えることによって形成されるが、これは、スリット開口部を通しての複数の堆積およびエッチングプロセスを伴う。しかしながら、３Ｄ ＮＡＮＤメモリデバイスのレベルが増え続けると、スタック構造を貫通するスリット開口部のアスペクト比が大きくなるため、スリット開口部を通る堆積およびエッチングプロセスはより難しくなり、コストの増大および歩留まりの低下により、知られているアプローチを使用してサイドウォールＳＥＧを形成することには望ましくない。
本開示による様々な実施形態は、バックサイドソースコンタクト（ｂａｃｋｓｉｄｅ ｓｏｕｒｃｅ ｃｏｎｔａｃｔ）を有する３Ｄメモリデバイスを提供する。ソースコンタクトをフロントサイドからバックサイドに移動することによって、有効メモリセルアレイ面積が増大し、スペーサー形成プロセスがスキップできるので、メモリセル当たりのコストは引き下げられ得る。その上、デバイス性能は、ワードラインとソースコンタクト間のリーク電流および寄生容量を回避することによって、またフロントサイドスリット構造（ソースコンタクトとして）によって引き起こされる局部応力を低減することによって改善され得る。サイドウォールＳＥＧ（たとえば、半導体プラグ）は、基板のバックサイドから形成され、それにより、基板のフロントサイドのスタック構造を貫通する開口部を通して堆積またはエッチングプロセスを回避することができる。その結果、製作プロセスの複雑さおよびコストが低減され、製品歩留まりが高められ得る。また、サイドウォールＳＥＧの製作プロセスは、スタック構造を貫通する開口部のアスペクト比にもはや影響されない、すなわち、メモリスタックのレベルに制限されないので、３Ｄメモリデバイスのスケーラビリティも改善することができる。
いくつかの実施形態において、メモリスタックが形成される基板は、サイドウォールＳＥＧの形成に先立って、チャネル構造を露出させるためにバックサイドから除去される。したがって、基板の選択は、たとえば、コストを削減するためのダミーウェハ、または製作プロセスを簡素化するためのシリコンオンインシュレータ（ＳＯＩ）ウェハに拡大され得る。基板の除去で、バックサイド薄化プロセスを使用する知られている方法における厚み均一さ制御という困難な問題を回避することもできる。
たとえば、異なる消去動作メカニズムを有する、様々な３Ｄメモリデバイスアーキテクチャおよびその製作方法が、異なる要件および用途に対応できるように、本開示において開示されている。いくつかの実施形態において、サイドウォールＳＥＧは、３Ｄメモリデバイスによるゲート誘導ドレインリーク（ＧＩＤＬ）消去を可能にするためにＮ型ドープ半導体層の一部である。いくつかの実施形態において、サイドウォールＳＥＧは、３ＤメモリデバイスによるＰウェルバルク消去を可能にするために、Ｐ型ドープ半導体層の一部である。
図１は、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス１００の断面を例示する側面図である。いくつかの実施形態において、３Ｄメモリデバイス１００は、第１の半導体構造１０２と、第１の半導体構造１０２上に積層された第２の半導体構造１０４とを備えるボンデッドチップである。第１の半導体構造１０２および第２の半導体構造１０４は、いくつかの実施形態により、その間の接合界面１０６で連結される。図１に示されているように、第１の半導体構造１０２は、シリコン（たとえば、単結晶シリコン、ｃ－Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、ＳＯＩ、または任意の他の好適な材料を含むことができる、基板１０１を含み得る。
３Ｄメモリデバイス１００の第１の半導体構造１０２は、基板１０１上の周辺回路１０８を含むことができる。基板１０１を有する３Ｄメモリデバイス１００内のコンポーネントの空間的関係をさらに例示するために、ｘ軸およびｙ軸が図１に含まれていることに留意されたい。基板１０１は、ｘ方向で側方（すなわち、横方向）に延在する２つの外側面（たとえば、頂面および底面）を含む。本明細書で使用されるように、一方のコンポーネント（たとえば、層またはデバイス）が、半導体デバイス（たとえば、３Ｄメモリデバイス１００）の別のコンポーネント（たとえば、層またはデバイス）の「上」、「より上」、または「より下」にあるかどうかは、基板がｙ方向で半導体デバイスの最下平面に位置決めされているときにｙ方向（すなわち、垂直方向）で半導体デバイスの基板（たとえば、基板１０１）に関して決定される。空間的関係を記述するための同じ概念は、本開示全体にわたって適用される。
いくつかの実施形態において、周辺回路１０８は、３Ｄメモリデバイス１００を制御し、感知するように構成される。周辺回路１０８は、限定はしないがページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバ（たとえば、ワードラインドライバ）、チャージポンプ、電流または電圧リファレンス、または回路の任意の能動的または受動的コンポーネント（たとえば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）を含む、３Ｄメモリデバイス１００の動作を円滑にするために使用される任意の好適なデジタル、アナログ、および／または混合信号の制御および感知回路であり得る。周辺回路１０８は、基板１０１「上に」形成されたトランジスタを含むものとしてよく、トランジスタの全体または一部は、基板１０１内に（たとえば、基板１０１の頂面より下に）および／または基板１０１の直接上に形成される。分離領域（たとえば、浅いトレンチ分離（ＳＴＩ））およびドープ領域（たとえば、トランジスタのソース領域およびドレイン領域）も、基板１０１内に形成され得る。トランジスタは、いくつかの実施形態により、高度なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどの技術ノード）を使用し高速である。いくつかの実施形態において、周辺回路１０８は、プロセッサおよびプログラマブルロジックデバイス（ＰＬＤ）などのロジック回路、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）およびダイナミックＲＡＭ（ＤＲＡＭ）などのメモリ回路を含む、高度なロジックプロセスと互換性のある任意の他の回路をさらに含み得ることは理解される。
いくつかの実施形態において、３Ｄメモリデバイス１００の第１の半導体構造１０２は、電気信号を周辺回路１０８との間でやり取りするために、周辺回路１０８より上に相互接続層（図示せず）をさらに含む。相互接続層は、横方向相互接続線および垂直相互接続アクセス（ＶＩＡ）コンタクトを含む複数の相互接続（本明細書では「コンタクト」とも称される）を含むことができる。本明細書において使用されているように、「相互接続」という用語は、広い意味で、ミドルエンドオブライン（ＭＥＯＬ）相互接続およびバックエンドオブライン（ＢＥＯＬ）相互接続などの、任意の好適なタイプの相互接続を含むことができる。相互接続層は、相互接続線およびＶＩＡコンタクトが形成することができる１つまたは複数の層間絶縁膜（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」とも称される）をさらに含むことができる。すなわち、相互接続層は、複数のＩＬＤ層内の相互接続線およびＶＩＡコンタクトを含むことができる。相互接続層内の相互接続線およびＶＩＡコンタクトは、限定はしないがタングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のＩＬＤ層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（ｌｏｗ－ｋ）誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
図１に示されているように、３Ｄメモリデバイス１００の第１の半導体構造１０２は、接合界面１０６のところに、また相互接続層および周辺回路１０８より上に、接合層１１０をさらに備えることができる。接合層１１０は、複数の接合コンタクト１１１および接合コンタクト１１１を電気的に絶縁する誘電体を含むことができる。接合コンタクト１１１は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層１１０の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層１１０内の接合コンタクト１１１および周囲の誘電体は、ハイブリッド接合に使用され得る。
同様に、図１に示されているように、３Ｄメモリデバイス１００の第２の半導体構造１０４は、接合界面１０６のところに、また第１の半導体構造１０２の接合層１１０より上に、接合層１１２も含むこともできる。接合層１１２は、複数の接合コンタクト１１３および接合コンタクト１１３を電気的に絶縁する誘電体を含むことができる。接合コンタクト１１３は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層１１２の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層１１２内の接合コンタクト１１３および周囲の誘電体は、ハイブリッド接合に使用され得る。接合コンタクト１１３は、いくつかの実施形態により、接合界面１０６のところで接合コンタクト１１１と接触している。
以下で詳細に説明されているように、第２の半導体構造１０４は、接合界面１０６のところで向かい合わせに第１の半導体構造１０２の上で接合され得る。いくつかの実施形態において、接合界面１０６は、ハイブリッド接合（「金属／誘電体ハイブリッド接合」とも呼ばれる）の結果、接合層１１０と１１２との間に配設され、これは、直接接合技術（たとえば、ハンダまたは接着剤などの中間層を使用することなく表面と表面との間に接合を形成する）であり、金属金属間接合および誘電体誘電体間接合を同時に得ることができる。いくつかの実施形態において、接合界面１０６は、接合層１１２および１１０が接触して接合される場所である。実際には、接合界面１０６は、第１の半導体構造１０２の接合層１１０の頂面と、第２の半導体構造１０４の接合層１１２の底面とを含む特定の厚さを有する層であり得る。
いくつかの実施形態において、３Ｄメモリデバイス１００の第２の半導体構造１０４は、電気信号を転送するために、接合層１１２より上に相互接続層（図示せず）をさらに含む。相互接続層は、ＭＥＯＬ相互接続およびＢＥＯＬ相互接続などの、複数の相互接続を含むことができる。相互接続層は、相互接続線およびＶＩＡコンタクトが形成することができる１つまたは複数のＩＬＤ層をさらに含むことができる。相互接続層内の相互接続線およびＶＩＡコンタクトは、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のＩＬＤ層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
いくつかの実施形態において、３Ｄメモリデバイス１００は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスである。図１に示されているように、３Ｄメモリデバイス１００の第２の半導体構造１０４は、ＮＡＮＤメモリストリングのアレイとして機能するチャネル構造１２４のアレイを含むことができる。図１に示されているように、各チャネル構造１２４は、各々が導電体層１１６および誘電体層１１８を含む複数の対を垂直方向に貫通することができる。交互配置された導電体層１１６および誘電体層１１８は、メモリスタック１１４の一部である。メモリスタック１１４内の導電体層１１６および誘電体層１１８の対の数（たとえば、３２、６４、９６、１２８、１６０、１９２、２２４、２５６、またはそれ以上）は、３Ｄメモリデバイス１００内のメモリセルの数を決定する。いくつかの実施形態において、メモリスタック１１４は、互いの上に積み重ねられた複数のメモリデッキを含む、マルチデッキアーキテクチャ（図示せず）を有し得ることは理解される。各メモリデッキ内の導電体層１１６および誘電体層１１８の対の数は、同じであっても異なっていてもよい。
メモリスタック１１４は、交互配置された複数の導電体層１１６および誘電体層１１８を含むことができる。メモリスタック１１４内の導電体層１１６および誘電体層１１８は、垂直方向に交互になっていてもよい。言い換えると、メモリスタック１１４の頂部または底部にあるものを除き、各導電体層１１６は両側の２つの誘電体層１１８に隣接することができ、各誘電体層１１８は両側の２つの導電体層１１６に隣接することができる。導電体層１１６は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ドープシリコン、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。各導電体層１１６は、接着剤層およびゲート誘電体層によって囲まれているゲート電極（ゲート線）を含むことができる。導電体層１１６のゲート電極は、ワード線として横方向に延在し、メモリスタック１１４の１つまたは複数の階段構造で終わることができる。誘電体層１１８は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
図１に示されているように、３Ｄメモリデバイス１００の第２の半導体構造１０４は、メモリスタック１１４よりも上にＮ型ドープ半導体層１２０も含むことができる。Ｎ型ドープ半導体層１２０は、上で説明されている「サイドウォールＳＥＧ」の一例であり得る。Ｎ型ドープ半導体層１２０は、シリコンなどの、半導体材料を含むことができる。いくつかの実施形態において、Ｎ型ドープ半導体層１２０は、以下で詳細に説明されているように、堆積技術によって形成されるポリシリコンを含む。いくつかの実施形態において、Ｎ型ドープ半導体層１２０は、以下で詳細に説明されているように、ＳＯＩウェハのデバイス層などの、単結晶シリコンを含む。Ｎ型ドープ半導体層１２０は、リン（Ｐ）、ヒ素（Ａｒ）、またはアンチモン（Ｓｂ）などの任意の好適なＮ型ドーパントでドープされるものとしてよく、これは、自由電子をもたらす一因となっており、真性半導体の導電性を高める。たとえば、Ｎ型ドープ半導体層１２０は、Ｐ、Ａｒ、またはＳｂなどの、Ｎ型ドーパントをドープされたポリシリコン層であり得る。いくつかの実施形態において、Ｎ型ドープ半導体層１２０は、その界面のところでドーピング濃度が不均一である（たとえば、２つの副層の間の界面のところでドーピング濃度変化が急激である）複数のポリシリコン副層を有するのとは反対に、ドーピング濃度プロファイルが垂直方向で均一である単一のポリシリコン層である。Ｎ型ドープ半導体層１２０のＮ型ドーパントのドーピング濃度は、ドーピング濃度の変化によって２つまたはそれ以上の副層を区別することができる急激なドーピング濃度変化がない限り、依然として垂直方向に徐々に変化し得ることは理解される。
いくつかの実施形態において、各チャネル構造１２４は、半導体層（たとえば、半導体チャネル１２８として）および複合誘電体層（たとえば、メモリ膜１２６として）を満たされたチャネルホールを含む。いくつかの実施形態では、半導体チャネル１２８は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態において、メモリ膜１２６は、トンネル層、ストレージ層（「電荷トラップ層」とも呼ばれる）、およびブロッキング層を含む複合層である。チャネル構造１２４の残りの空間は、酸化ケイ素などの誘電体材料を含むキャッピング層、および／または空隙で部分的または完全に充填され得る。チャネル構造１２４は、円筒形状（たとえば、柱形状）を有することができる。メモリ膜１２６のキャッピング層、半導体チャネル１２８、トンネル層、ストレージ層、およびブロッキング層は、いくつかの実施形態により、中心から柱の外面に向かって、この順序で放射状に配置構成される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含むことができる。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはこれらの任意の組合せを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、ｈｉｇｈ－ｋ誘電体、またはこれらの任意の組合せを含むことができる。一例において、メモリ膜１２６は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。
いくつかの実施形態において、チャネル構造１２４は、チャネル構造１２４の底部（たとえば、下側端部）にチャネルプラグ１２９をさらに含む。本明細書において使用されているように、コンポーネント（たとえば、チャネル構造１２４）の「上側端部」は、基板１０１からｙ方向に遠い端部であり、コンポーネント（たとえば、チャネル構造１２４）の「下側端部」は、基板１０１が３Ｄメモリデバイス１００の最下平面内に位置決めされたときにｙ方向で基板１０１に近い端部である。チャネルプラグ１２９は、半導体材料（たとえば、ポリシリコン）を含むことができる。いくつかの実施形態において、チャネルプラグ１２９は、ＮＡＮＤメモリストリングのドレインとして機能する。
図１に示されているように、各チャネル構造１２４は、垂直方向にメモリスタック１１４の交互配置された導電体層１１６および誘電体層１１８を通ってＮ型ドープ半導体層１２０内に貫入することができる。各チャネル構造１２４の上側端部は、Ｎ型ドープ半導体層１２０の頂面と同一平面上にあるか、またはそれより下にあるものとしてよい。すなわち、チャネル構造１２４は、いくつかの実施形態により、Ｎ型ドープ半導体層１２０の頂面を超えて延在しない。いくつかの実施形態において、図１に示されているように、メモリ膜１２６の上側端部は、チャネル構造１２４の半導体チャネル１２８の上側端部よりも下にある。いくつかの実施形態において、メモリ膜１２６の上側端部は、Ｎ型ドープ半導体層１２０の頂面よりも下にあり、半導体チャネル１２８の上側端部は、Ｎ型ドープ半導体層１２０の頂面と同一平面上にあるか、またはそれより下にある。たとえば、図１に示されているように、メモリ膜１２６は、Ｎ型ドープ半導体層１２０の底面で終わり、半導体チャネル１２８は、Ｎ型ドープ半導体層１２０の底面よりも上に延在し、これによりＮ型ドープ半導体層１２０は、Ｎ型ドープ半導体層１２０内に貫入する半導体チャネル１２８の頂部１２７を取り囲み、接触し得る。いくつかの実施形態において、Ｎ型ドープ半導体層１２０内に貫入する半導体チャネル１２８の頂部１２７のドーピング濃度は、半導体チャネル１２８の残りの部分のドーピング濃度とは異なる。たとえば、半導体チャネル１２８は、周囲のＮ型ドープ半導体層１２０との電気的接続を形成する際の導電性を高めるためにドープポリシリコンを含み得る、頂部１２７を除く非ドープポリシリコンを含み得る。
いくつかの実施形態において、Ｎ型ドープ半導体層１２０は、Ｎ型ドープ半導体層１２０内に貫入するチャネル構造１２４のそれぞれの半導体チャネル１２８の頂部１２７を各々取り囲み、接触する半導体プラグ１２２を含む。半導体プラグ１２２は、いくつかの実施形態により、ドープポリシリコン、たとえば、Ｎ型ドープポリシリコンを含む。半導体プラグ１２２は、以下で詳細に説明されるように、Ｎ型ドープ半導体層１２０の残りの部分の形成後の後プロセスにおいて形成され得るので、半導体プラグ１２２のドーピング濃度は、Ｎ型ドープ半導体層１２０の残りの部分のドーピング濃度とは異なり得る。いくつかの実施形態において、半導体プラグ１２２はポリシリコン（たとえば、Ｎ型ドープポリシリコン）を含み、Ｎ型ドープ半導体層１２０の残りの部分は単結晶シリコン（たとえば、Ｎ型ドープ単結晶シリコン）を含む。いくつかの実施形態において、半導体プラグ１２２はポリシリコン（たとえば、Ｎ型ドープポリシリコン）を含み、Ｎ型ドープ半導体層１２０の残りの部分はポリシリコン（たとえば、Ｎ型ドープポリシリコン）を含むが、ただし半導体プラグ１２２のものとは異なるドーピング濃度を有する。
各半導体プラグ１２２は、それぞれの半導体チャネル１２８の頂部１２７の側壁を取り囲み、接触することができる。その結果、Ｎ型ドープ半導体層１２０の半導体プラグ１２２は、チャネル構造１２４の「サイドウォールＳＥＧ（たとえば、半導体プラグ）」として働き、「ボトムＳＥＧ（たとえば、半導体プラグ）」を置き換えることができる。さらに、以下で詳細に説明されているように、半導体プラグ１２２の形成は、メモリスタック１１４の反対側で行われ、これにより、メモリスタック１１４を貫通する開口部を通していかなる堆積またはエッチングプロセスも回避することができ、それによって、製作の複雑さおよびコストを低減し、歩留まりおよび垂直方向のスケーラビリティを向上させることができる。Ｎ型ドープ半導体層１２０の頂面に関する各チャネル構造１２４の半導体チャネル１２８の上側端部の相対的位置に応じて、半導体プラグ１２２は、たとえば、図１に示されているように、半導体チャネル１２８の上側端部がＮ型ドープ半導体層１２０の頂面よりも下にあるときに、同様に半導体チャネル１２８より上に、上端と接触して形成され得る。半導体チャネル１２８の上側端部がＮ型ドープ半導体層１２０の頂面と同一平面上にある他の例では、半導体プラグ１２２は、半導体チャネル１２８の頂部１２７の側壁のみを囲み、接触して形成され得ることは理解される。
それにもかかわらず、半導体プラグ１２２とともに（たとえば、サイドウォールＳＥＧとして）チャネル構造１２４の半導体チャネル１２８の頂部１２７を取り囲むＮ型ドープ半導体層１２０は、３Ｄメモリデバイス１００の消去動作のためのＧＩＤＬ支援ボディバイアシング（ＧＩＤＬ－ａｓｓｉｓｔｅｄ ｂｏｄｙ ｂｉａｓｉｎｇ）を使用可能にできる。ＮＡＮＤメモリストリングのソースセレクトゲートの周りのＧＩＤＬは、ＮＡＮＤメモリストリング内に正孔電流を発生し、消去動作のためのボディ電位を上昇させることができる。
図１に示されているように、３Ｄメモリデバイス１００の第２の半導体構造１０４は、各々メモリスタック１１４の交互配置された導電体層１１６および誘電体層１１８を垂直方向に貫通する絶縁構造１３０をさらに含むことができる。Ｎ型ドープ半導体層１２０内にさらに貫入するチャネル構造１２４とは異なり、絶縁構造１３０は、いくつかの実施形態により、Ｎ型ドープ半導体層１２０の底面で停止する、すなわち、Ｎ型ドープ半導体層１２０の中に垂直には延在しない。すなわち、絶縁構造１３０の頂面は、Ｎ型ドープ半導体層１２０の底面と同一平面上にあってよい。各絶縁構造１３０は、横方向に延在し、チャネル構造１２４を複数のブロックに分離することもできる。すなわち、メモリスタック１１４は、絶縁構造１３０によって複数のメモリブロックに分割され、それにより、チャネル構造１２４のアレイは、各メモリブロックに分離され得る。フロントサイドＡＣＳコンタクトを含む、上で説明されている既存の３Ｄ ＮＡＮＤメモリデバイスのスリット構造とは異なり、絶縁構造１３０は、中にコンタクトを含まず（すなわち、ソースコンタクトとして機能しておらず）、したがって、いくつかの実施形態により、導電体層１１６（ワード線を含む）による寄生容量およびリーク電流を導き入れることがない。いくつかの実施形態において、各絶縁構造１３０は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む、１つまたは複数の誘電体材料を充填された開口部（たとえば、スリット）を備える。一例において、各絶縁構造１３０は、酸化ケイ素を充填され得る。
さらに、以下で詳細に説明されているように、絶縁構造１３０を形成するための開口部は、その中にＮ型ドープ半導体層１２０および半導体プラグ１２２を形成するために（たとえば、サイドウォールＳＥＧとして）使用されないので、交互配置されている導電体層１１６および誘電体層１１８の数が増大するとともに開口部のアスペクト比が大きくなっても、その中のＮ型ドープ半導体層１２０および半導体プラグ１２２の形成には影響を及ぼさない。
フロントサイドソースコンタクトの代わりに、３Ｄメモリデバイス１００は、図１に示されているように、メモリスタック１１４より上にあってＮ型ドープ半導体層１２０と接触しているバックサイドソースコンタクト１３２を含むことができる。ソースコンタクト１３２およびメモリスタック１１４（およびそれを通る絶縁構造１３０）は、Ｎ型ドープ半導体層１２０の反対側に配設されてよく、したがって、「バックサイド」ソースコンタクトと見なされ得る。いくつかの実施形態において、ソースコンタクト１３２は、Ｎ型ドープ半導体層１２０の半導体プラグ１２２を通してチャネル構造１２４の半導体チャネル１２８に電気的に接続される。いくつかの実施形態において、ソースコンタクト１３２は、絶縁構造１３０と横方向に整列されないが、チャネル構造１２４に隣接し、その間の電気的接続の抵抗を減らす。たとえば、ソースコンタクト１３２は、絶縁構造１３０とチャネル構造１２４との間で横方向（たとえば、図１のｘ方向）であってよい。ソースコンタクト１３２は、任意の好適なタイプのコンタクトを含むことができる。いくつかの実施形態において、ソースコンタクト１３２は、ＶＩＡコンタクトを含む。いくつかの実施形態において、ソースコンタクト１３２は、横方向に延在する壁面形状コンタクトを含む。ソースコンタクト１３２は、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、窒化チタン（ＴｉＮ））によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図１に示されているように、３Ｄメモリデバイス１００は、パッドアウトのための、たとえば、３Ｄメモリデバイス１００と外部回路との間で電気信号を転送するための、ソースコンタクト１３２の上にあり、電気的に接続されているＢＥＯＬ相互接続層１３３をさらに含むことができる。いくつかの実施形態において、相互接続層１３３は、Ｎ型ドープ半導体層１２０上の１つまたは複数のＩＬＤ層１３４と、ＩＬＤ層１３４上の再配線層１３６とを含む。ソースコンタクト１３２の上側端部は、いくつかの実施形態により、ＩＬＤ層１３４の頂面、および再配線層１３６の底面と同一平面上にあり、ソースコンタクト１３２は垂直方向にＩＬＤ層１３４を通ってＮ型ドープ半導体層１２０内に貫入する。相互接続層１３３内のＩＬＤ層１３４は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。相互接続層１３３内の再配線層１３６は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。一例において、再配線層１３６はＡｌを含む。いくつかの実施形態において、相互接続層１３３は、３Ｄメモリデバイス１００のパッシベーションおよび保護のための最外層としてのパッシベーション層１３８をさらに含む。再配線層１３６の一部は、コンタクトパッド１４０としてパッシベーション層１３８から露出され得る。すなわち、３Ｄメモリデバイス１００の相互接続層１３３は、ワイヤ接合および／またはインターポーザーとの接合のためのコンタクトパッド１４０も含むことができる。
いくつかの実施形態において、３Ｄメモリデバイス１００の第２の半導体構造１０４は、Ｎ型ドープ半導体層１２０を通るコンタクト１４２および１４４をさらに含む。Ｎ型ドープ半導体層１２０は、薄化された基板、たとえば、ＳＯＩウェハのデバイス層であってよいので、いくつかの実施形態により、コンタクト１４２および１４４は、スルーシリコンコンタクト（ＴＳＣ）である。いくつかの実施形態において、コンタクト１４２は、Ｎ型ドープ半導体層１２０およびＩＬＤ層１３４を貫通して再配線層１３６と接触し、これにより、Ｎ型ドープ半導体層１２０は相互接続層１３３のソースコンタクト１３２および再配線層１３６を通してコンタクト１４２に電気的に接続される。いくつかの実施形態において、コンタクト１４４は、Ｎ型ドープ半導体層１２０およびＩＬＤ層１３４を貫通してコンタクトパッド１４０と接触する。コンタクト１４２および１４４は各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。いくつかの実施形態では、少なくともコンタクト１４４は、コンタクト１４４をＮ型ドープ半導体層１２０から電気的に分離するためのスペーサー（たとえば、誘電体層）をさらに含む。
いくつかの実施形態において、３Ｄメモリデバイス１００は、各々メモリスタック１１４の外側で垂直に延在する周辺コンタクト１４６および１４８をさらに備える。各周辺コンタクト１４６または１４８は、メモリスタック１１４の外側にある周辺領域内で接合層１１２からＮ型ドープ半導体層１２０まで垂直に延在するようにメモリスタック１１４の深さよりも大きい深さを有することができる。いくつかの実施形態において、周辺コンタクト１４６は、コンタクト１４２よりも下にあり、コンタクト１４２と接触し、それにより、Ｎ型ドープ半導体層１２０は、少なくともソースコンタクト１３２、相互接続層１３３、コンタクト１４２、および周辺コンタクト１４６を通して第１の半導体構造１０２内の周辺回路１０８に電気的に接続される。いくつかの実施形態において、周辺コンタクト１４８は、コンタクト１４４よりも下にあり、コンタクト１４４と接触し、それにより、第１の半導体構造１０２内の周辺回路１０８は、少なくともコンタクト１４４および周辺コンタクト１４８を通してパッドアウト用のコンタクトパッド１４０に電気的に接続される。周辺コンタクト１４６および１４８は各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図１に示されているように、３Ｄメモリデバイス１００は、相互接続構造の一部として、多様なローカルコンタクト（「Ｃ１」とも呼ばれる）も含み、メモリスタック１１４内の構造と直接的に接触している。いくつかの実施形態において、ローカルコンタクトは、各々それぞれのチャネル構造１２４の下側端部より下にあり、それと接触しているチャネルローカルコンタクト１５０を含む。各チャネルローカルコンタクト１５０は、ビット線ファンアウトのためにビット線コンタクト（図示せず）に電気的に接続され得る。いくつかの実施形態において、ローカルコンタクトは、各々ワード線ファンアウトのためにメモリスタック１１４の階段構造におけるそれぞれの導電体層１１６（ワード線を含む）よりも下にあり、それと接触しているワード線ローカルコンタクト１５２をさらに含む。チャネルローカルコンタクト１５０およびワード線ローカルコンタクト１５２などのローカルコンタクトは、少なくとも接合層１１２および１１０を通して第１の半導体構造１０２の周辺回路１０８に電気的に接続され得る。チャネルローカルコンタクト１５０およびワード線ローカルコンタクト１５２などのローカルコンタクトは、各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）に囲まれたシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図２は、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイス２００の断面を例示する側面図である。いくつかの実施形態において、３Ｄメモリデバイス２００は、第１の半導体構造２０２と、第１の半導体構造２０２上に積層された第２の半導体構造２０４とを備えるボンデッドチップである。第１の半導体構造２０２および第２の半導体構造２０４は、いくつかの実施形態により、その間の接合界面２０６で連結される。図２に示されているように、第１の半導体構造２０２は、シリコン（たとえば、単結晶シリコン、ｃ－Ｓｉ）、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、ＳＯＩ、または任意の他の好適な材料を含むことができる、基板２０１を含み得る。
３Ｄメモリデバイス２００の第１の半導体構造２０２は、基板２０１上の周辺回路２０８を含むことができる。いくつかの実施形態において、周辺回路２０８は、３Ｄメモリデバイス２００を制御し、感知するように構成される。周辺回路２０８は、限定はしないがページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバ（たとえば、ワードラインドライバ）、チャージポンプ、電流または電圧リファレンス、または回路の任意の能動的または受動的コンポーネント（たとえば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）を含む、３Ｄメモリデバイス２００の動作を円滑にするために使用される任意の好適なデジタル、アナログ、および／または混合信号の制御および感知回路であり得る。周辺回路２０８は、基板２０１「上に」形成されたトランジスタを含むものとしてよく、トランジスタの全体または一部は、基板２０１内に（たとえば、基板２０１の頂面より下に）および／または基板２０１の直接上に形成される。分離領域（たとえば、浅いトレンチ分離（ＳＴＩ））およびドープ領域（たとえば、トランジスタのソース領域およびドレイン領域）も、基板２０１内に形成され得る。トランジスタは、いくつかの実施形態により、高度なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどの技術ノード）を使用し高速である。いくつかの実施形態において、周辺回路２０８は、プロセッサおよびＰＬＤなどのロジック回路、またはＳＲＡＭおよびＤＲＡＭなどのメモリ回路を含む、高度なロジックプロセスと互換性のある任意の他の回路をさらに含み得ることは理解される。
いくつかの実施形態において、３Ｄメモリデバイス２００の第１の半導体構造２０２は、電気信号を周辺回路２０８との間でやり取りするために、周辺回路２０８より上に相互接続層（図示せず）をさらに含む。相互接続層は、横方向相互接続線およびＶＩＡコンタクトを含む複数の相互接続（本明細書では「コンタクト」とも称される）を含むことができる。本明細書において使用されているように、「相互接続」という用語は、広い意味で、ＭＥＯＬ相互接続およびＢＥＯＬ相互接続などの、任意の好適なタイプの相互接続を含むことができる。相互接続層は、相互接続線およびＶＩＡコンタクトが形成することができる１つまたは複数のＩＬＤ層（「ＩＭＤ層」とも呼ばれる）をさらに含むことができる。すなわち、相互接続層は、複数のＩＬＤ層内の相互接続線およびＶＩＡコンタクトを含むことができる。相互接続層内の相互接続線およびＶＩＡコンタクトは、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のＩＬＤ層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
図２に示されているように、３Ｄメモリデバイス２００の第１の半導体構造２０２は、接合界面２０６のところに、また相互接続層および周辺回路２０８より上に、接合層２１０をさらに備えることができる。接合層２１０は、複数の接合コンタクト２１１および接合コンタクト２１１を電気的に絶縁する誘電体を含むことができる。接合コンタクト２１１は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層２１０の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層２１０内の接合コンタクト２１１および周囲の誘電体は、ハイブリッド接合に使用され得る。
同様に、図２に示されているように、３Ｄメモリデバイス２００の第２の半導体構造２０４は、接合界面２０６のところに、また第１の半導体構造２０２の接合層２１０より上に、接合層２１２も含むこともできる。接合層２１２は、複数の接合コンタクト２１３および接合コンタクト２１３を電気的に絶縁する誘電体を含むことができる。接合コンタクト２１３は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層２１２の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層２１２内の接合コンタクト２１３および周囲の誘電体は、ハイブリッド接合に使用され得る。接合コンタクト２１３は、いくつかの実施形態により、接合界面２０６のところで接合コンタクト２１１と接触している。
以下で詳細に説明されているように、第２の半導体構造２０４は、接合界面２０６のところで向かい合わせに第１の半導体構造２０２の上で接合され得る。いくつかの実施形態において、接合界面２０６は、ハイブリッド接合（「金属／誘電体ハイブリッド接合」とも呼ばれる）の結果、接合層２１０と２１２との間に配設され、これは、直接接合技術（たとえば、ハンダまたは接着剤などの中間層を使用することなく表面と表面との間に接合を形成する）であり、金属金属間接合および誘電体誘電体間接合を同時に得ることができる。いくつかの実施形態において、接合界面２０６は、接合層２１２および２１０が接触して接合される場所である。実際には、接合界面２０６は、第１の半導体構造２０２の接合層２１０の頂面と、第２の半導体構造２０４の接合層２１２の底面とを含む特定の厚さを有する層であり得る。
いくつかの実施形態において、３Ｄメモリデバイス２００の第２の半導体構造２０４は、電気信号を転送するために、接合層２１２より上に相互接続層（図示せず）をさらに含む。相互接続層は、ＭＥＯＬ相互接続およびＢＥＯＬ相互接続などの、複数の相互接続を含むことができる。相互接続層は、相互接続線およびＶＩＡコンタクトが形成することができる１つまたは複数のＩＬＤ層をさらに含むことができる。相互接続層内の相互接続線およびＶＩＡコンタクトは、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のＩＬＤ層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
いくつかの実施形態において、３Ｄメモリデバイス２００は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスである。図２に示されているように、３Ｄメモリデバイス２００の第２の半導体構造２０４は、ＮＡＮＤメモリストリングのアレイとして機能するチャネル構造２２４のアレイを含むことができる。図２に示されているように、各チャネル構造２２４は、各々導電体層２１６および誘電体層２１８を含む複数の対を垂直方向に貫通することができる。交互配置された導電体層２１６および誘電体層２１８は、メモリスタック２１４の一部である。メモリスタック２１４内の導電体層２１６および誘電体層２１８の対の数（たとえば、３２、６４、９６、１２８、１６０、１９２、２２４、２５６、またはそれ以上）は、３Ｄメモリデバイス２００内のメモリセルの数を決定する。いくつかの実施形態において、メモリスタック２１４は、互いの上に積み重ねられた複数のメモリデッキを含む、マルチデッキアーキテクチャ（図示せず）を有し得ることは理解される。各メモリデッキ内の導電体層２１６および誘電体層２１８の対の数は、同じであっても異なっていてもよい。
メモリスタック２１４は、交互配置された複数の導電体層２１６および誘電体層２１８を含むことができる。メモリスタック２１４内の導電体層２１６および誘電体層２１８は、垂直方向に交互になっていてもよい。言い換えると、メモリスタック２１４の頂部または底部にあるものを除き、各導電体層２１６は両側の２つの誘電体層２１８に隣接することができ、各誘電体層２１８は両側の２つの導電体層２１６に隣接することができる。導電体層２１６は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ドープシリコン、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。各導電体層２１６は、接着剤層およびゲート誘電体層によって囲まれているゲート電極（ゲート線）を含むことができる。導電体層２１６のゲート電極は、ワード線として横方向に延在し、メモリスタック２１４の１つまたは複数の階段構造で終わることができる。誘電体層２１８は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
図２に示されているように、３Ｄメモリデバイス２００の第２の半導体構造２０４は、メモリスタック１１４よりも上にＰ型ドープ半導体層２２０も含むことができる。Ｐ型ドープ半導体層２２０は、上で説明されている「サイドウォールＳＥＧ」の一例であり得る。Ｐ型ドープ半導体層２２０は、シリコンなどの、半導体材料を含むことができる。いくつかの実施形態において、Ｐ型ドープ半導体層２２０は、以下で詳細に説明されているように、堆積技術によって形成されるポリシリコンを含む。いくつかの実施形態において、Ｐ型ドープ半導体層２２０は、以下で詳細に説明されているように、ＳＯＩウェハのデバイス層などの、単結晶シリコンを含む。Ｐ型ドープ半導体層２２０は、ホウ素（Ｂ）、ガリウム（Ｇａ）、またはアルミニウム（Ａｌ）などの、任意の好適なＰ型ドーパントをドープされ、真性半導体は、「正孔」と呼ばれる価電子の欠乏を作り出す。たとえば、Ｐ型ドープ半導体層２２０は、Ｐ、Ａｒ、またはＳｂなどの、Ｐ型ドーパントをドープされたポリシリコン層であり得る。いくつかの実施形態において、Ｐ型ドープ半導体層２２０は、その界面のところでドーピング濃度が不均一である（たとえば、２つの副層の間の界面のところでドーピング濃度変化が急激である）複数のポリシリコン副層を有するのとは反対に、ドーピング濃度プロファイルが垂直方向で均一である単一のポリシリコン層である。Ｐ型ドープ半導体層２２０のＰ型ドーパントのドーピング濃度は、ドーピング濃度の変化によって２つまたはそれ以上の副層を区別することができる急激なドーピング濃度変化がない限り、依然として垂直方向に徐々に変化し得ることは理解される。
いくつかの実施形態において、３Ｄメモリデバイス２００の第２の半導体構造２０４は、Ｐ型ドープ半導体層２２０内のＮウェル２２１をさらに含む。Ｎウェル２２１は、Ｐ、Ａｒ、またはＳｂなどの任意の好適なＮ型ドーパントでドープされるものとしてよく、これは、自由電子をもたらす一因となっており、真性半導体の導電性を高める。いくつかの実施形態において、Ｎウェル２２１は、Ｐ型ドープ半導体層２２０の底面からドープされる。Ｎウェル２２１は、Ｐ型ドープ半導体層２２０の全厚、すなわちＰ型ドープ半導体層２２０の頂面まで、またはＰ型ドープ半導体層２２０の全厚の一部において、垂直方向に延在し得ることは理解される。
いくつかの実施形態において、各チャネル構造２２４は、半導体層（たとえば、半導体チャネル２２８として）および複合誘電体層（たとえば、メモリ膜２２６として）を満たされたチャネルホールを含む。いくつかの実施形態では、半導体チャネル２２８は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態において、メモリ膜２２６は、トンネル層、ストレージ層（「電荷トラップ層」とも呼ばれる）、およびブロッキング層を含む複合層である。チャネル構造２２４の残りの空間は、酸化ケイ素などの誘電体材料を含むキャッピング層、および／または空隙で部分的または完全に充填され得る。チャネル構造２２４は、円筒形状（たとえば、柱形状）を有することができる。メモリ膜２２６のキャッピング層、半導体チャネル２２８、トンネル層、ストレージ層、およびブロッキング層は、いくつかの実施形態により、中心から柱の外面に向かって、この順序で放射状に配置構成される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含むことができる。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはこれらの任意の組合せを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、ｈｉｇｈ－ｋ誘電体、またはこれらの任意の組合せを含むことができる。一例において、メモリ膜２２６は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。
いくつかの実施形態において、チャネル構造２２４は、チャネル構造２２４の底部（たとえば、下側端部）にチャネルプラグ２２７をさらに含む。本明細書において使用されているように、コンポーネント（たとえば、チャネル構造２２４）の「上側端部」は、基板２０１からｙ方向に遠い端部であり、コンポーネント（たとえば、チャネル構造２２４）の「下側端部」は、基板２０１が３Ｄメモリデバイス２００の最下平面内に位置決めされたときにｙ方向で基板２０１に近い端部である。チャネルプラグ２２７は、半導体材料（たとえば、ポリシリコン）を含むことができる。いくつかの実施形態において、チャネルプラグ２２７は、ＮＡＮＤメモリストリングのドレインとして機能する。
図２に示されているように、各チャネル構造２２４は、メモリスタック２１４の交互配置された導電体層２１６および誘電体層２１８を通ってＰ型ドープ半導体層２２０に垂直方向に貫入することができる。各チャネル構造２２４の上側端部は、Ｐ型ドープ半導体層２２０の頂面と同一平面上にあるか、またはそれより下にあるものとしてよい。すなわち、チャネル構造２２４は、いくつかの実施形態により、Ｐ型ドープ半導体層２２０の頂面を超えて延在しない。いくつかの実施形態において、図２に示されているように、メモリ膜２２６の上側端部は、チャネル構造２２４の半導体チャネル２２８の上側端部よりも下にある。いくつかの実施形態において、メモリ膜２２６の上側端部は、Ｐ型ドープ半導体層２２０の頂面よりも下にあり、半導体チャネル２２８の上側端部は、Ｐ型ドープ半導体層２２０の頂面と同一平面上にあるか、またはそれより下にある。たとえば、図２に示されているように、メモリ膜２２６は、Ｐ型ドープ半導体層２２０の底面で終わり、半導体チャネル２２８は、Ｐ型ドープ半導体層２２０の底面よりも上に延在し、これによりＰ型ドープ半導体層２２０は、Ｐ型ドープ半導体層２２０内に貫入する半導体チャネル２２８の頂部２２９を取り囲み、接触し得る。いくつかの実施形態において、Ｐ型ドープ半導体層２２０内に貫入する半導体チャネル２２８の頂部２２９のドーピング濃度は、半導体チャネル２２８の残りの部分のドーピング濃度とは異なる。たとえば、半導体チャネル２２８は、周囲のＰ型ドープ半導体層２２０との電気的接続を形成する際の導電性を高めるためにドープポリシリコンを含み得る、頂部２２９を除く非ドープポリシリコンを含み得る。
いくつかの実施形態において、Ｐ型ドープ半導体層２２０は、Ｐ型ドープ半導体層２２０内に貫入するチャネル構造２２４のそれぞれの半導体チャネル２２８の頂部２２９を各々取り囲み、接触する半導体プラグ２２２を含む。半導体プラグ２２２は、いくつかの実施形態により、ドープポリシリコン、たとえば、Ｐ型ドープポリシリコンを含む。半導体プラグ２２２は、以下で詳細に説明されるように、Ｐ型ドープ半導体層２２０の残りの部分の形成後の後プロセスにおいて形成され得るので、半導体プラグ２２２のドーピング濃度は、Ｐ型ドープ半導体層２２０の残りの部分のドーピング濃度とは異なり得る。いくつかの実施形態において、半導体プラグ２２２はポリシリコン（たとえば、Ｐ型ドープポリシリコン）を含み、Ｐ型ドープ半導体層２２０の残りの部分は単結晶シリコン（たとえば、Ｐ型ドープ単結晶シリコン）を含む。いくつかの実施形態において、半導体プラグ２２２はポリシリコン（たとえば、Ｐ型ドープポリシリコン）を含み、Ｐ型ドープ半導体層２２０の残りの部分はポリシリコン（たとえば、Ｐ型ドープポリシリコン）を含むが、ただし半導体プラグ２２２のものとは異なるドーピング濃度を有する。
各半導体プラグ２２２は、それぞれの半導体チャネル２２８の頂部２２９の側壁を取り囲み、接触することができる。その結果、Ｐ型ドープ半導体層２２０の半導体プラグ２２２は、チャネル構造２２４の「サイドウォールＳＥＧ（たとえば、半導体プラグ）」として働き、「ボトムＳＥＧ（たとえば、半導体プラグ）」を置き換えることができる。さらに、以下で詳細に説明されているように、半導体プラグ２２２の形成は、メモリスタック２１４の反対側で行われ、これにより、メモリスタック２１４を貫通する開口部を通していかなる堆積またはエッチングプロセスも回避することができ、それによって、製作の複雑さおよびコストを低減し、歩留まりおよび垂直方向のスケーラビリティを向上させることができる。Ｐ型ドープ半導体層２２０の頂面に関する各チャネル構造２２４の半導体チャネル２２８の上側端部の相対的位置に応じて、半導体プラグ２２２は、たとえば、図２に示されているように、半導体チャネル２２８の上側端部がＰ型ドープ半導体層２２０の頂面よりも下にあるときに、同様に半導体チャネル２２８より上に、上端と接触して形成され得る。半導体チャネル２２８の上側端部がＰ型ドープ半導体層２２０の頂面と同一平面上にある他の例では、半導体プラグ２２２は、半導体チャネル２２８の頂部２２９の側壁のみを囲み、接触して形成され得ることは理解される。
それにもかかわらず、半導体プラグ２２２とともに（たとえば、サイドウォールＳＥＧとして）チャネル構造２２４の半導体チャネル２２８の頂部２２９を取り囲むＰ型ドープ半導体層２２０は、３Ｄメモリデバイス２００のためのＰウェルバルク消去動作を使用可能にできる。本明細書において開示されている３Ｄメモリデバイス２００の設計は、消去動作および読み出し動作を形成するための正孔電流経路および電子電流経路の分離をそれぞれ達成することができる。いくつかの実施形態において、３Ｄメモリデバイス２００は、いくつかの実施形態により、電子源（たとえば、Ｎウェル２２１）とチャネル構造２２４の半導体チャネル２２８との間に電子電流経路を形成して、読み出し動作を行う際にＮＡＮＤメモリストリングに電子を供給するように構成される。逆に、３Ｄメモリデバイス２００は、いくつかの実施形態により、正孔源（たとえば、Ｐ型ドープ半導体層２２０）とチャネル構造２２４の半導体チャネル２２８との間に正孔電流経路を形成して、Ｐウェルバルク消去動作を行う際にＮＡＮＤメモリストリングに正孔を供給するように構成される。
図２に示されているように、３Ｄメモリデバイス２００の第２の半導体構造２０４は、各々メモリスタック２１４の交互配置された導電体層２１６および誘電体層２１８を通って垂直方向に貫通する絶縁構造２３０をさらに含むことができる。Ｐ型ドープ半導体層２２０内にさらに貫入するチャネル構造２２４とは異なり、絶縁構造２３０は、いくつかの実施形態により、Ｐ型ドープ半導体層２２０の底面で停止する、すなわち、Ｐ型ドープ半導体層２２０の中に垂直には延在しない。すなわち、絶縁構造２３０の頂面は、Ｐ型ドープ半導体層２２０の底面と同一平面上にあってよい。各絶縁構造２３０は、横方向に延在し、チャネル構造２２４を複数のブロックに分離することもできる。すなわち、メモリスタック２１４は、絶縁構造２３０によって複数のメモリブロックに分割され、それにより、チャネル構造２２４のアレイは、各メモリブロックに分離され得る。フロントサイドＡＣＳコンタクトを含む、上で説明されている既存の３Ｄ ＮＡＮＤメモリデバイスのスリット構造とは異なり、絶縁構造２３０は、中にコンタクトを含まず（すなわち、ソースコンタクトとして機能しておらず）、したがって、いくつかの実施形態により、導電体層２１６（ワード線を含む）による寄生容量およびリーク電流を導き入れることがない。いくつかの実施形態において、各絶縁構造２３０は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む、１つまたは複数の誘電体材料を充填された開口部（たとえば、スリット）を備える。一例において、各絶縁構造２３０は、酸化ケイ素を充填され得る。
さらに、以下で詳細に説明されているように、絶縁構造２３０を形成するための開口部は、その中にＰ型ドープ半導体層２２０および半導体プラグ２２２を形成するために（たとえば、サイドウォールＳＥＧとして）使用されないので、交互配置されている導電体層２１６および誘電体層２１８の数が増大するとともに開口部のアスペクト比が大きくなっても、その中のＰ型ドープ半導体層２２０および半導体プラグ２２２の形成には影響を及ぼさない。
フロントサイドソースコンタクトの代わりに、３Ｄメモリデバイス１００は、図１に示されているように、メモリスタック２１４より上にあってＮウェル２２１およびＰ型ドープ半導体層２２０と接触しているバックサイドソースコンタクト２３１および２３２を含むことができる。ソースコンタクト２３１および２３２ならびにメモリスタック２１４（およびそれを通る絶縁構造２３０）は、Ｐ型ドープ半導体層２２０の反対側に配設されてよく、したがって、「バックサイド」ソースコンタクトと見なされ得る。いくつかの実施形態において、Ｐ型ドープ半導体層２２０と接触しているソースコンタクト２２０は、Ｐ型ドープ半導体層２２０の半導体プラグ２２２を通してチャネル構造２２４の半導体チャネル２２８に電気的に接続される。いくつかの実施形態において、Ｎウェル２２１と接触しているソースコンタクト２３１は、Ｐ型ドープ半導体層２２０の半導体プラグ２２２を通してチャネル構造２２４の半導体チャネル２２８に電気的に接続される。いくつかの実施形態において、ソースコンタクト２３２は、絶縁構造２３０と横方向に整列されず、チャネル構造２２４に隣接し、その間の電気的接続の抵抗を減らす。図２に示されているように、ソースコンタクト２３１は絶縁構造２３０と横方向に整列されているが、いくつかの例では、ソースコンタクト２３１は絶縁構造２３０に合わせて横方向に整列され得ないが、チャネル構造２２４に隣接し（たとえば、絶縁構造２３０とチャネル構造２２４との間で横方向に）、その間の電気的接続の抵抗も同様に低減することができることは理解される。上で説明されているように、ソースコンタクト２３１および２３２は、読み出し動作および消去動作の間に、電子電流および正孔電流をそれぞれ別々に制御するために使用され得る。ソースコンタクト２３１および２３２は、任意の好適なタイプのコンタクトを含むことができる。いくつかの実施形態において、ソースコンタクト２３１および２３２は、ＶＩＡコンタクトを含む。いくつかの実施形態において、ソースコンタクト２３１および２３２は、横方向に延在する壁面形状コンタクトを含む。ソースコンタクト２３１および２３２は、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、窒化チタン（ＴｉＮ））によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図２に示されているように、３Ｄメモリデバイス１００は、パッドアウトのための、たとえば、３Ｄメモリデバイス２００と外部回路との間で電気信号を転送するための、ソースコンタクト２３１および２３２の上にあり、電気的に接続されているＢＥＯＬ相互接続層２３３をさらに含むことができる。いくつかの実施形態において、相互接続層２３３は、Ｐ型ドープ半導体層２２０上の１つまたは複数のＩＬＤ層２３４と、ＩＬＤ層２３４上の再配線層２３６とを含む。ソースコンタクト２３１または２３２の上側端部は、ＩＬＤ層２３４の頂面および再配線層２３６の底面と同一平面上にある。ソースコンタクト２３１および２３２は、ＩＬＤ層２３４上で、電気的に分離され得る。いくつかの実施形態において、ソースコンタクト２３２は、垂直方向にＩＬＤ層２３４を通ってＰ型ドープ半導体層２２０内に貫入し、Ｐ型ドープ半導体層２２０との電気的接続を行う。いくつかの実施形態において、ソースコンタクト２３１は、垂直方向にＩＬＤ層２３４およびＰ型ドープ半導体層２２０を通ってＮウェル２２１内に貫入し、Ｎウェルとの電気的接続を行う。ソースコンタクト２３１は、Ｐ型ドープ半導体層２２０から電気的に分離されるようにその側壁を囲むスペーサー（たとえば、誘電体層）を含むことができる。再配線層２３６は、２つの電気的に分離された相互接続、すなわち、ソースコンタクト２３２と接触する第１の相互接続２３６－１と、ソースコンタクト２３１と接触する第２の相互接続２３６－２を含むことができる。
相互接続層２３３内のＩＬＤ層２３４は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。相互接続層２３３内の再配線層２３６は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。一例において、再配線層２３６はＡｌを含む。いくつかの実施形態において、相互接続層２３３は、３Ｄメモリデバイス２００のパッシベーションおよび保護のための最外層としてのパッシベーション層２３８をさらに含む。再配線層２３６の一部は、コンタクトパッド２４０としてパッシベーション層２３８から露出され得る。すなわち、３Ｄメモリデバイス２００の相互接続層２３３は、ワイヤ接合および／またはインターポーザーとの接合のためのコンタクトパッド２４０も含むことができる。
いくつかの実施形態において、３Ｄメモリデバイス２００の第２の半導体構造２０４は、Ｐ型ドープ半導体層２２０を通るコンタクト２４２、２４３、および２４４をさらに含む。Ｐ型ドープ半導体層２２０は、薄化された基板、たとえば、ＳＯＩウェハのデバイス層であってよいので、いくつかの実施形態により、コンタクト２４２、２４３、および２４４は、ＴＳＣである。いくつかの実施形態において、コンタクト２４２は、Ｐ型ドープ半導体層２２０およびＩＬＤ層２３４を貫通して再配線層２３６の第１の相互接続２３６－１と接触し、これにより、Ｐ型ドープ半導体層２２０は相互接続層２３３のソースコンタクト２３２および第１の相互接続２３６－１を通してコンタクト２４２に電気的に接続される。いくつかの実施形態において、コンタクト２４３は、Ｐ型ドープ半導体層２２０およびＩＬＤ層２３４を貫通して再配線層２３６の第２の相互接続２３６－２と接触し、これにより、Ｎウェル２２１は相互接続層２３３のソースコンタクト２３１および第２の相互接続２３６－２を通してコンタクト２４３に電気的に接続される。いくつかの実施形態において、コンタクト２４４は、Ｐ型ドープ半導体層２２０およびＩＬＤ層２３４を貫通してコンタクトパッド２４０と接触する。コンタクト２４２、２４３、および２４４は、各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。いくつかの実施形態では、少なくともコンタクト２４３および２４４は、各々、コンタクト２４３および２４４をＰ型ドープ半導体層２２０から電気的に分離するためのスペーサー（たとえば、誘電体層）をさらに含む。
いくつかの実施形態において、３Ｄメモリデバイス２００は、各々メモリスタック２１４の外側で垂直に延在する周辺コンタクト２４６、２４７、および２４８をさらに備える。各周辺コンタクト２４６、２４７、または２４８は、メモリスタック２１４の外側にある周辺領域内で接合層２１２からＰ型ドープ半導体層２２０まで垂直に延在するようにメモリスタック２１４の深さよりも大きい深さを有することができる。いくつかの実施形態において、周辺コンタクト２４６は、コンタクト２４２よりも下にあり、コンタクト２４２と接触し、それにより、Ｐ型ドープ半導体層２２０は、少なくともソースコンタクト２３２、相互接続層２３３の第１の相互接続２３６－１、コンタクト２４２、および周辺コンタクト２４６を通して第１の半導体構造２０２内の周辺回路２０８に電気的に接続される。いくつかの実施形態において、周辺コンタクト２４７は、コンタクト２４３よりも下にあり、コンタクト２４３と接触し、それにより、Ｎウェル２２１は、少なくともソースコンタクト２３１、相互接続層２３３の第２の相互接続２３６－２、コンタクト２４３、および周辺コンタクト２４７を通して第１の半導体構造２０２内の周辺回路２０８に電気的に接続される。すなわち、読み出し動作と消去動作のための電子電流および正孔電流は、異なる電気的接続を通じて周辺回路２０８によって別々に制御され得る。いくつかの実施形態において、周辺コンタクト２４８は、コンタクト２４４よりも下にあり、コンタクト２４４と接触し、それにより、第１の半導体構造２０２内の周辺回路２０８は、少なくともコンタクト２４４および周辺コンタクト２４８を通してパッドアウト用のコンタクトパッド２４０に電気的に接続される。周辺コンタクト２４６、２４７、および２４８は各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図２に示されているように、３Ｄメモリデバイス２００は、相互接続構造の一部として、多様なローカルコンタクト（「Ｃ１」とも呼ばれる）も含み、メモリスタック２１４内の構造と直接的に接触している。いくつかの実施形態において、ローカルコンタクトは、各々それぞれのチャネル構造２２４の下側端部より下にあり、それと接触しているチャネルローカルコンタクト２５０を含む。各チャネルローカルコンタクト２５０は、ビット線ファンアウトのためにビット線コンタクト（図示せず）に電気的に接続され得る。いくつかの実施形態において、ローカルコンタクトは、各々ワード線ファンアウトのためにメモリスタック２１４の階段構造におけるそれぞれの導電体層２１６（ワード線を含む）よりも下にあり、それと接触しているワード線ローカルコンタクト２５２をさらに含む。チャネルローカルコンタクト２５０およびワード線ローカルコンタクト２５２などのローカルコンタクトは、少なくとも接合層２１２および２１０を通して第１の半導体構造２０２の周辺回路２０８に電気的に接続され得る。チャネルローカルコンタクト２５０およびワード線ローカルコンタクト２５２などのローカルコンタクトは、各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）に囲まれたシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図３Ａ～図３Ｎは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示している。図５Ａは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための方法５００のフローチャートを例示している。図５Ｂは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための別の方法５０１のフローチャートを例示している。図３Ａ～図３Ｎ、図５Ａ、および図５Ｂに示されている３Ｄメモリデバイスの例は、図１に示されている３Ｄメモリデバイス１００を含む。図３Ａ～図３Ｎ、図５Ａ、および図５Ｂについては、まとめて説明することにする。方法５００および５０１に示されている動作は網羅されておらず、例示されている動作のいずれかの前、後、または間に他の動作も同様に実行され得ることは理解される。さらに、これらの動作のうちのいくつかは、同時に、または図５Ａおよび図５Ｂに示されているのと異なる順序で、実行されてよい。
図５Ａを参照すると、方法５００は、周辺回路が第１の基板上に形成される動作５０２から始まる。第１の基板は、シリコン基板であってよい。図３Ｇに例示されているように、複数のトランジスタが、限定はしないがフォトリソグラフィ、エッチング、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、および任意の他の好適なプロセスを含む複数のプロセスを使用してシリコン基板３５０上に形成される。いくつかの実施形態において、ドープ領域（図示せず）は、イオン注入および／または熱拡散によってシリコン基板３５０内に形成され、これらは、たとえば、トランジスタのソース領域および／またはドレイン領域として機能する。いくつかの実施形態において、分離領域（たとえば、ＳＴＩ）も、ウェットエッチングおよび／またはドライエッチングならびに薄膜堆積によってシリコン基板３５０内に形成される。トランジスタは、シリコン基板３５０上に周辺回路３５２を形成することができる。
図３Ｇに例示されているように、接合層３４８が周辺回路３５２よりも上に形成される。接合層３４８は、周辺回路３５２に電気的に接続されている接合コンタクトを含む。接合層３４８を形成するために、化学的気相成長（ＣＶＤ）、物理的気相成長（ＰＶＤ）、原子層成長（ＡＬＤ）、またはこれらの任意の組合せなどの１つもしくは複数の薄膜堆積プロセスを使用してＩＬＤ層が堆積され、ＩＬＤ層を通る接合コンタクトは、ウェットエッチングおよび／もしくはドライエッチング、たとえば反応性イオンエッチング（ＲＩＥ）を使用して形成され、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセスなどの１つもしくは複数の薄膜堆積プロセス、またはこれらの任意の組合せを使用して形成される。
メモリスタックおよびＮ型ドープ半導体層を垂直方向に貫通するチャネル構造は、第２の基板よりも上に形成され得る。方法５００は、図５Ａに例示されているように、動作５０４に進み、第２の基板上の犠牲層、犠牲層上のＮ型ドープ半導体層、およびＮ型ドープ半導体層上の誘電体スタックが続いて形成される。第２の基板は、シリコン基板であってよい。第２の基板は、最終製品から取り除かれるので、第２の基板のコストを削減するために、２、３例を挙げるとガラス、サファイア、プラスチック、シリコンなどの、任意の好適な材料から作られたダミーウェハ、たとえばキャリア基板の一部であってよいことは理解される。いくつかの実施形態において、基板はキャリア基板であり、犠牲層は誘電体材料を含み、Ｎ型ドープ半導体層はポリシリコンを含み、誘電体スタックは、交互配置されたスタック誘電体層およびスタック犠牲層を含む。いくつかの実施形態において、スタック誘電体層およびスタック犠牲層は、Ｎ型ドープ半導体層上に交互に堆積されて、誘電体スタックを形成する。
図３Ａに示されているように、犠牲層３０４はキャリア基板３０２上に形成され、Ｎ型ドープ半導体層３０６は犠牲層３０４上に形成される。Ｎ型ドープ半導体層３０６は、Ｐ、Ａｓ、またはＳｂなどのＮ型ドーパントをドープされたポリシリコンを含むことができる。犠牲層３０４は、後で選択的に除去され得る、またＮ型ドープ半導体層３０６の材料とは異なる、任意の好適な犠牲材料を含むことができる。いくつかの実施形態において、犠牲層３０４は、酸化ケイ素または窒化ケイ素などの誘電体材料を含む。犠牲層３０４を形成するために、酸化ケイ素または窒化ケイ素は、いくつかの実施形態により、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用してキャリア基板３０２上に堆積される。いくつかの実施形態において、Ｎ型ドープ半導体層３０６を形成するために、ポリシリコンは、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して犠牲層３０４上に堆積され、その後、イオン注入および／または熱拡散を使用して、堆積されたポリシリコンをＰ、Ａｓ、またはＳｂなどのＮ型ドーパントでドープする。いくつかの実施形態において、Ｎ型ドープ半導体層３０６を形成するために、犠牲層３０４上にポリシリコンを堆積するときに、Ｐ、Ａｓ、またはＳｂなどのＮ型ドーパントのｉｎ－ｓｉｔｕドーピングが実行される。
図３Ｂに例示されているように、第１の誘電体層（本明細書では「スタック犠牲層」３１２と称される）および第２の誘電体層（本明細書では「スタック誘電体層」３１０と称され、合わせて本明細書では「誘電体層対」と称される）の複数の対を含む誘電体スタック３０８は、Ｎ型ドープ半導体層３０６上に形成される。誘電体スタック３０８は、いくつかの実施形態により、交互配置されたスタック犠牲層３１２およびスタック誘電体層３１０を含む。スタック誘電体層３１０およびスタック犠牲層３１２は、キャリア基板３０２よりも上のＮ型ドープ半導体層３０６上に交互に堆積され、誘電体スタック３０８を形成することができる。いくつかの実施形態において、各スタック誘電体層３１０は、酸化ケイ素の層を含み、各スタック犠牲層３１２は、窒化ケイ素の層を含む。誘電体スタック３０８は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって形成され得る。図３Ｂに例示されるように、階段構造は、誘電体スタック３０８のエッジに形成することができる。階段構造は、キャリア基板３０２の方へ誘電体スタック３０８の誘電体層対に対して複数のいわゆる「トリムエッチ」サイクルを実行することによって形成され得る。繰り返しトリムエッチサイクルが誘電体スタック３０８の誘電体層対に適用されることで、誘電体スタック３０８は、図３Ｂに示されているように、１つまたは複数の傾いたエッジと、底部の誘電体層対よりも短い頂部の誘電体層対とを有することができる。
方法５００は、図５Ａに例示されているように、動作５０６に進み、誘電体スタックおよびＮ型ドープ半導体層を垂直方向に貫通するチャネル構造が形成される。いくつかの実施形態において、チャネル構造を形成するために、犠牲層で停止する、誘電体スタックおよびＮ型ドープ半導体層を垂直方向に貫通するチャネルホールがエッチングされ、その後、メモリ膜および半導体チャネルがチャネルホールの側壁に沿って堆積される。
図３Ｂに例示されているように、チャネルホールは、誘電体スタック３０８およびＮ型ドープ半導体層３０６を垂直方向に貫通する開口部である。いくつかの実施形態において、複数の開口部が形成され、各開口部は後のプロセスで個別のチャネル構造３１４を成長させるための場所となる。いくつかの実施形態において、チャネル構造３１４のチャネルホールを形成するための製作プロセスは、ウェットエッチング、および／または深掘りＲＩＥ（ＤＲＩＥ）などのドライエッチングを含む。犠牲層３０４は、異なるチャネルホール間の刳り貫きのバラツキを制御するために、エッチストップ層として機能することができる。たとえば、チャネルホールのエッチングは、キャリア基板３０２内にさらに貫入することなく犠牲層３０４によって停止され得る。すなわち、いくつかの実施形態により、各チャネルホール（および対応するチャネル構造３１４）の下側端部は、犠牲層３０４の頂面と底面の間にある。
図３Ｂに例示されているように、ブロッキング層３１７、ストレージ層３１６、およびトンネル層３１５を含むメモリ膜、ならびに半導体チャネル３１８は、その後、チャネルホールの側壁および底面に沿ってこの順序で形成される。いくつかの実施形態において、最初に、ブロッキング層３１７、ストレージ層３１６、およびトンネル層３１５は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用してチャネルホールの側壁および底面に沿ってこの順序で堆積され、メモリ膜を形成する。次いで、半導体チャネル３１８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してポリシリコン（たとえば、非ドープポリシリコン）などの半導体材料をトンネル層３１５の上に堆積することによって形成され得る。いくつかの実施形態において、第１の酸化ケイ素層、窒化ケイ素物層、第２の酸化ケイ素層、およびポリシリコン層（「ＳＯＮＯ」構造）がその後堆積され、メモリ膜および半導体チャネル３１８のブロッキング層３１７、ストレージ層３１６、およびトンネル層３１５を形成する。
図３Ｂに例示されているように、キャッピング層は、チャネルホール内および半導体チャネル３１８の上に形成され、チャネルホールを完全にまたは部分的に（たとえば、空隙なしで、または空隙ありで）充填する。キャッピング層は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素などの誘電体材料を堆積することによって形成され得る。次いで、チャネルプラグが、チャネルホールの頂部に形成され得る。いくつかの実施形態において、誘電体スタック３０８の頂面上にあるメモリ膜、半導体チャネル３１８、およびキャッピング層の一部は、ＣＭＰ、ウェットエッチング、および／またはドライエッチングによって除去され、平坦化される。次いで、陥凹部が、チャネルホールの頂部にある半導体チャネル３１８およびキャッピング層の一部をウェットエッチングおよび／またはドライエッチングすることによってチャネルホールの頂部に形成され得る。次いで、チャネルプラグが、ポリシリコンなどの半導体材料を、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスによって陥凹部内に堆積することによって形成され得る。それによって、チャネル構造３１４は、誘電体スタック３０８およびＮ型ドープ半導体層３０６を通して形成される。犠牲層３０４によって各チャネルホールのエッチングが停止する深さに応じて、チャネル構造３１４は、犠牲層３０４の中にさらに貫入するか、または犠牲層３０４とＮ型ドープ半導体層３０６との間の界面で停止し得る。それにもかかわらず、チャネル構造３１４は、キャリア基板３０２の中にさらに貫入し得ない。
方法５００は、図５Ａに例示されているように、動作５０８に進み、誘電体スタックは、たとえば、いわゆる「ゲート置換」プロセスを使用して、メモリスタックと置き換えられ、それにより、チャネル構造は、メモリスタックおよびＮ型ドープ半導体層を垂直方向に貫通する。いくつかの実施形態において、誘電体スタックをメモリスタックに置き換えるために、誘電体スタックを垂直方向に貫通し、Ｎ型ドープ半導体層で停止する、開口部がエッチングされ、スタック犠牲層は、開口部を通してスタック導電体層に置き換えられ、スタック誘電層とスタック導電層とを交互配置したものを含むメモリスタックを形成する。
図３Ｃに例示されているように、スリット３２０は、誘電体スタック３０８を垂直方向に貫通し、Ｎ型ドープ半導体層３０６で停止する開口部である。いくつかの実施形態において、スリット３２０を形成するための製作プロセスは、ＤＲＩＥなどの、ウェットエッチングおよび／またはドライエッチングを含む。次いで、ゲート交換がスリット３２０を通して実行され、誘電体スタック３０８をメモリスタック３３０と交換することができる（図３Ｅに示されている）。
図３Ｄに例示されているように、外側陥凹部３２２は、最初に、スリット３２０を通してスタック犠牲層３１２（図３Ｃに示されている）を除去することによって形成される。いくつかの実施形態において、スタック犠牲層３１２は、スリット３２０を通してエッチャントを施すことによって除去され、スタック誘電体層３１０の間に交互配置された外側陥凹部３２２を形成する。エッチャントは、スタック誘電体層３１０に対して選択的にスタック犠牲層３１２をエッチングする任意の好適なエッチャントを含むことができる。
図３Ｅに例示されているように、スタック導電層３２８（ゲート電極および接着剤層を含む）は、スリット３２０を通して外側陥凹部３２２（図３Ｄに示されている）に堆積される。いくつかの実施形態において、ゲート誘電体層３３２が、スタック導電体層３２８の前の外側陥凹部３２２に堆積され、スタック導電層３２８は、ゲート誘電体層３３２上に堆積される。金属層などの、スタック導電体層３２８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなど、１つまたは複数の薄膜堆積プロセスを使用して堆積され得る。いくつかの実施形態において、ｈｉｇｈ－ｋ誘電体層などのゲート誘電体層３３２は、側壁に沿って、またスリット３２０の底部にも形成される。交互配置されたスタック導電層３２８およびスタック誘電層３１０を含むメモリスタック３３０は、それによって、いくつかの実施形態により、誘電体スタック３０８（図３Ｄに示されている）を置き換えて形成される。
方法５００は、図５Ａに例示されているように、動作５１０に進み、メモリスタックを垂直方向に貫通する絶縁構造が形成される。いくつかの実施形態において、絶縁構造を形成するために、メモリスタックを形成した後に、１つまたは複数の誘電体材料が、開口部に堆積され、開口部を充填する。図３Ｅに例示されているように、メモリスタック３３０を垂直方向に貫通する絶縁構造３３６が形成され、Ｎ型ドープ半導体層３０６の頂面上に停止する。絶縁構造３３６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素などの、１つまたは複数の誘電体材料をスリット３２０内に堆積して、スリット３２０を完全にまたは部分的に充填する（空隙ありで、または空隙なしで）ことによって形成され得る。いくつかの実施形態において、絶縁構造３３６は、ゲート誘電体層３３２（たとえば、ｈｉｇｈ－ｋ誘電体を含む）および誘電体キャッピング層３３４（たとえば、酸化ケイ素を含む）を含む。
図３Ｆに例示されているように、絶縁構造３３６の形成後に、チャネルローカルコンタクト３４４およびワード線ローカルコンタクト３４２を含むローカルコンタクト、ならびに周辺コンタクト３３８および３４０が形成される。ローカル誘電層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素または窒化ケイ素などの、誘電体材料をメモリスタック３３０の上に堆積することによってメモリスタック３３０上に形成され得る。チャネルローカルコンタクト３４４、ワード線ローカルコンタクト３４２、ならびに周辺コンタクト３３８および３４０は、ウェットエッチングおよび／またはドライエッチング、たとえばＲＩＥを使用して、ローカル誘電体層（および任意の他のＩＬＤ層）を通してコンタクト開口部をエッチングし、その後、ＡＬＤ、ＣＶＤ、ＰＶＤなどの、１つまたは複数の薄膜堆積プロセス、任意の他の好適なプロセス、またはこれらの任意の組合せを使用して、コンタクト開口部に導電性材料を充填することによって形成され得る。
図３Ｆに例示されているように、接合層３４６が、チャネルローカルコンタクト３４４、ワード線ローカルコンタクト３４２、ならびに周辺コンタクト３３８および３４０よりも上に形成される。接合層３４６は、チャネルローカルコンタクト３４４、ワード線ローカルコンタクト３４２、ならびに周辺コンタクト３３８および３４０に電気的に接続されている接合コンタクトを含む。接合層３４６を形成するために、ＩＬＤ層が、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して堆積され、接合コンタクトは、ウェットエッチングおよび／またはドライエッチング、たとえばＲＩＥを使用し、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の好適なプロセスなどの、１つもしくは複数の薄膜堆積プロセス、またはそれらの任意の組合せを使用して、ＩＬＤ層を通して形成される。
方法５００は、図５Ａに例示されているように、動作５１２に進み、第１の基板および第２の基板は、向かい合わせに接合され、メモリスタックは周辺回路よりも上にある。接合は、ハイブリッド接合を含むことができる。図３Ｇに例示されているように、キャリア基板３０２およびその上に形成されたコンポーネント（たとえば、メモリスタック３３０およびそれを通って形成されたチャネル構造３１４）は、上下反転される。下向きの接合層３４６は、上向きの接合層３４８と接合され、すなわち、向かい合わせで接合され、それによって、いくつかの実施形態により、キャリア基板３０２とシリコン基板３５０との間に接合界面３５４を形成する。いくつかの実施形態において、処理プロセス、たとえば、プラズマ処理、湿式処理、および／または熱処理が、接合の前に接合面に施される。接合後、接合層３４６内の接合コンタクトおよび接合層３４８内の接合コンタクトは、互いに整列され、接触し、それにより、メモリスタック３３０およびそれを通って形成されたチャネル構造３１４が周辺回路３５２に電気的に接続されるものとしてよく、周辺回路３５２よりも上にある。
方法５００は、図５Ａに例示されているように、動作５１４に進み、第２の基板および犠牲層が除去されてチャネル構造の端部を露出させる。除去は、第２の基板のバックサイドから実行できる。図３Ｈに例示されているように、キャリア基板３０２および犠牲層３０４（図３Ｇに示されている）は、チャネル構造３１４の上側端部を露出させるようにバックサイドから除去される。キャリア基板３０２は、ＣＭＰ、研削、ドライエッチング、および／またはウェットエッチングを使用して完全に除去され得る。いくつかの実施形態において、キャリア基板３０２は剥がされる。キャリア基板３０２の除去は、厚さの均一性を確実にするために、その材料が異なることに起因して下にある犠牲層３０４によって停止され得る。キャリア基板３０２がシリコンを含み、犠牲層３０４が酸化ケイ素を含むいくつかの実施形態において、キャリア基板３０２はＣＭＰを用いて除去され、キャリア基板３０２と犠牲層３０４との間の界面で自動的に停止することができる。
次いで、犠牲層３０４は、下にあるＮ型ドープ半導体層３０６をエッチングすることなく、フッ化水素酸などの、好適なエッチャントとともにウェットエッチングを使用して同様に選択的に除去され得る。上で説明されているように、チャネル構造３１４は、犠牲層３０４を超えてキャリア基板３０２内に貫入することがないので、キャリア基板３０２の除去は、チャネル構造３１４に影響を及ぼさない。犠牲層３０４の除去で、チャネル構造３１４の上側端部を露出させることができる。チャネル構造３１４が犠牲層３０４内に貫入するいくつかの実施形態において、酸化ケイ素を含む犠牲層３０４の選択的エッチングは、Ｎ型ドープ半導体層３０６の頂面よりも上にある酸化ケイ素を含むブロッキング層３１７の一部も除去するが、窒化ケイ素を含むストレージ層３１６およびストレージ層３１６に囲まれている他の層（たとえば、トンネル層３１５）はそのまま残る。
方法５００は、図５Ａに例示されているように、動作５１６に進み、Ｎ型ドープ半導体層に当接しているチャネル構造の一部が、半導体プラグと置き換えられる。いくつかの実施形態において、Ｎ型ドープ半導体層に当接しているチャネル構造の一部を半導体プラグと置き換えるために、Ｎ型ドープ半導体層に当接しているメモリ膜の一部が除去され、これにより半導体チャネルの一部を取り囲む陥凹部を形成し、半導体チャネルの一部はドープされ、ポリシリコンは陥凹部内に堆積されて、ドープ半導体チャネルの一部を取り囲み、接触する半導体プラグを形成する。
図３Ｉに示されているように、Ｎ型ドープ半導体層３０６に当接しているストレージ層３１６（図３Ｈに示されている）の一部が除去される。いくつかの実施形態において、窒化ケイ素を含むストレージ層３１６は、ポリシリコンを含むＮ型ドープ半導体層３０６をエッチングすることなく、リン酸などの、好適なエッチャントとともにウェットエッチングを使用して選択的に除去される。ストレージ層３１６のエッチングは、エッチング時間および／またはエッチング速度を制御することによって制御され、それにより、エッチングがメモリスタック３３０によって取り囲まれているストレージ層３１６の残りの部分に影響を与え続けないようにできる。
図３Ｊに示されているように、Ｎ型ドープ半導体層３０６に当接しているブロッキング層３１７およびトンネル層３１５の一部が除去され、それによりＮ型ドープ半導体層３０６に当接している半導体チャネル３１８の頂部を取り囲む陥凹部３５７を形成する。いくつかの実施形態において、酸化ケイ素を含むブロッキング層３１７およびトンネル層３１５は、Ｎ型ドープ半導体層３０６とポリシリコンを含む半導体チャネル３１８とをエッチングすることなく、フッ化水素酸などの、好適なエッチャントとともにウェットエッチングを使用して選択的に除去される。ブロッキング層３１７およびトンネル層３１５のエッチングは、エッチング時間および／またはエッチング速度を制御することによって制御され、それにより、エッチングがメモリスタック３３０によって取り囲まれているブロッキング層３１７およびトンネル層３１５の残りの部分に影響を与え続けないようにできる。その結果、いくつかの実施形態によれば、Ｎ型ドープ半導体層３０６に当接するチャネル構造３１４のメモリ膜（ブロッキング層３１７、ストレージ層３１６、およびトンネル層３１５を含む）の頂部が除去され、それにより陥凹部３５７を形成し、半導体チャネル３１８の頂部を露出する。いくつかの実施形態において、陥凹部３５７によって露出される半導体チャネル３１８の頂部は、その導電性を高めるためにドープされる。たとえば、傾斜イオン注入プロセスが実行され、陥凹部３５７によって露出された半導体チャネル３１８の頂部（たとえば、ポリシリコンを含む）に任意の好適なドーパントを、所望のドーピング濃度までドープしてよい。
図３Ｋに例示されているように、半導体プラグ３５９は、陥凹部３５７（図３Ｊに示されている）内に形成され、半導体チャネル３１８のドープされた頂部を取り囲み、接触する。その結果、いくつかの実施形態により、Ｎ型ドープ半導体層３０６に当接しているチャネル構造３１４（図３Ｈに示されている）の頂部は、それによって半導体プラグ３５９に置き換えられる。いくつかの実施形態において、半導体プラグ３５９を形成するために、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してポリシリコンが陥凹部３５７内に堆積されて陥凹部３５７を充填し、続いて、ＣＭＰプロセスによりＮ型ドープ半導体層３０６の頂面よりも上にある任意の過剰なポリシリコンを除去する。いくつかの実施形態において、半導体プラグ３５９をドープするために、ポリシリコンを陥凹部３５７内に堆積するときに、Ｐ、Ａｓ、またはＳｂなどのＮ型ドーパントのｉｎ－ｓｉｔｕドーピングが実行される。半導体プラグ３５９およびＮ型ドープ半導体層３０６は、ポリシリコンなどの同じ材料を含み、（ＣＭＰプロセス後に）同じ厚さを有し得るので、半導体プラグ３５９は、Ｎ型ドープ半導体層３０６の一部と見なされてよい。それにもかかわらず、半導体プラグ３５９は、Ｎ型ドープ半導体層３０６の残りの部分の形成（たとえば、図３Ａに示される）の後のプロセスで形成されるので、半導体プラグ３５９がｉｎ－ｓｉｔｕでドープされるかどうかにかかわらず、いくつかの実施形態により、半導体プラグ３５９のドーピング濃度は、Ｎ型ドープ半導体層３０６の残りの部分のドーピング濃度とは異なる。
上で説明されているように、Ｎ型ドープ半導体層３０６内の半導体プラグ３５９は、チャネル構造３１４のサイドウォールＳＥＧとして機能することができる。高いアスペクト比で誘電体スタック３０８を端から端まで貫通するスリット３２０（たとえば、図３Ｄに示されている）を通るエッチングおよび堆積プロセスによってサイドウォールＳＥＧを形成する知られている方法とは異なり、半導体プラグ３５９は、キャリア基板３０２が除去された後、誘電体スタック３０８／メモリスタック３３０の反対側から形成されるものとしてよく、これは誘電体スタック３０８／メモリスタック３３０のレベルおよびスリット３２０のアスペクト比の影響を受けない。スリット３２０の高いアスペクト比によっても持ち込まれる問題を回避することによって、製作複雑度およびコストが低減され、歩留まりが高められ得る。さらに、垂直方向のスケーラビリティ（たとえば、誘電体スタック３０８／メモリスタック３３０の高くなるレベル）も同様に改善され得る。
方法５００は、図５Ａに例示されているように、動作５１８に進み、ソースコンタクトがメモリスタックよりも上に形成され、Ｎ型ドープ半導体層と接触する。図３Ｌに例示されているように、１つまたは複数のＩＬＤ層３５６がＮ型ドープ半導体層３０６上に形成される。ＩＬＤ層３５６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してＮ型ドープ半導体層３０６の頂面上に誘電体材料を堆積することによって形成され得る。ソースコンタクト開口部３５８は、ＩＬＤ層３５６を通してＮ型ドープ半導体層３０６内に形成され得る。いくつかの実施形態において、ソースコンタクト開口部３５８は、ＲＩＥなどの、ウェットエッチングおよび／またはドライエッチングを使用して形成される。いくつかの実施形態において、ソースコンタクト開口部３５８は、Ｎ型ドープ半導体層３０６の頂部内にさらに貫入する。ＩＬＤ層３５６を通したエッチングプロセスは、Ｎ型ドープ半導体層３０６の一部をエッチングし続け得る。いくつかの実施形態において、別個のエッチングプロセスが、ＩＬＤ層３５６を通してのエッチングの後にＮ型ドープ半導体層３０６の一部をエッチングするために使用される。
図３Ｍに例示されているように、ソースコンタクト３６４が、Ｎ型ドープ半導体層３０６のバックサイドのソースコンタクト開口部３５８（図３Ｌに示されている）内に形成される。ソースコンタクト３６４は、いくつかの実施形態により、メモリスタック３３０よりも上にあり、Ｎ型ドープ半導体層３０６と接触している。いくつかの実施形態において、１つまたは複数の導電性材料が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、ソースコンタクト開口部３５８内に堆積され、ソースコンタクト開口部３５８に接着剤層（たとえば、ＴｉＮ）および導電体層（たとえば、Ｗ）を充填する。次いで、ＣＭＰなどの、平坦化プロセスが実行され、それにより、過剰な導電性材料を除去し、ソースコンタクト３６４の頂面がＩＬＤ層３５６の頂面と同一平面になるようにできる。
方法５００は、図５Ａに例示されているように、動作５２０に進み、相互接続層がソースコンタクトよりも上に形成され、ソースコンタクトと接触する。いくつかの実施形態において、コンタクトは、Ｎ型ドープ半導体層を通して形成されて、相互接続層と接触し、それによりＮ型ドープ半導体層は、ソースコンタクトおよび相互接続層を通してコンタクトに電気的に接続される。
図３Ｎに例示されているように、再配線層３７０は、ソースコンタクト３６４よりも上に形成され、ソースコンタクト３６４と接触している。いくつかの実施形態において、再配線層３７０は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、ＩＬＤ層３５６およびソースコンタクト３６４の頂面に、Ａｌなどの導電性材料を堆積することによって形成される。パッシベーション層３７２は、再配線層３７０上に形成され得る。いくつかの実施形態において、パッシベーション層３７２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、窒化ケイ素などの誘電体材料を堆積することによって形成される。それによって、ＩＬＤ層３５６、再配線層３７０、およびパッシベーション層３７２を含む相互接続層３７６は、いくつかの実施形態により、形成される。
図３Ｌに例示されているように、各々ＩＬＤ層３５６およびＮ型ドープ半導体層３０６を貫通するコンタクト開口部３６０および３６１が形成される。いくつかの実施形態において、コンタクト開口部３６０および３６１は、ＩＬＤ層３５６およびＮ型ドープ半導体層３０６を通して、ＲＩＥなどのウェットエッチングおよび／またはドライエッチングを使用して形成される。いくつかの実施形態において、コンタクト開口部３６０および３６１は、周辺コンタクト３３８および３４０とそれぞれ整列されるようにリソグラフィを使用してパターン形成される。コンタクト開口部３６０および３６１のエッチングは、周辺コンタクト３３８および３４０の上側端部で停止し、周辺コンタクト３３８および３４０を露出させることができる。図３Ｌに例示されているように、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、Ｎ型ドープ半導体層３０６を電気的に分離するために、コンタクト開口部３６０および３６１の側壁に沿ってスペーサー３６２が形成される。いくつかの実施形態において、ソースコンタクト開口部３５８のエッチングは、スペーサー３６２の形成後に実行され、それにより、スペーサー３６２は、ソースコンタクト開口部３５８の側壁に沿って形成されず、ソースコンタクト３６４とＮ型ドープ半導体層３０６との間の接触面積を増やす。
図３Ｍに例示されているように、コンタクト３６６および３６８は、Ｎ型ドープ半導体層３０６のバックサイドのコンタクト開口部３６０および３６１（図３Ｌに示されている）にそれぞれ形成される。コンタクト３６６および３６８は、いくつかの実施形態により、ＩＬＤ層３５６およびＮ型ドープ半導体層３０６を垂直方向に貫通する。コンタクト３６６および３６８ならびにソースコンタクト３６４は、同じ堆積プロセスを使用して形成され、それにより堆積プロセスの数を減らすことができる。いくつかの実施形態において、１つまたは複数の導電性材料が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、コンタクト開口部３６０および３６１内に堆積され、コンタクト開口部３６０および３６１に接着剤層（たとえば、ＴｉＮ）および導電体層（たとえば、Ｗ）を充填する。次いで、ＣＭＰなどの、平坦化プロセスが実行され、それにより、過剰な導電性材料を除去し、コンタクト３６６および３６８の頂面（およびソースコンタクト３６４の頂面）がＩＬＤ層３５６の頂面と同一平面になるようにできる。いくつかの実施形態において、コンタクト開口部３６０および３６１は、それぞれ、周辺コンタクト３３８および３４０と整列されているので、コンタクト３６６および３６８は、同様に、それぞれ周辺コンタクト３３８および３４０よりも上にあり、それらに接触している。
図３Ｎに例示されているように、再配線層３７０も、コンタクト３６６よりも上に形成され、コンタクト３６６と接触している。その結果、Ｎ型ドープ半導体層３０６は、ソースコンタクト３６４、相互接続層３７６の再配線層３７０、およびコンタクト３６６を通して周辺コンタクト３３８に電気的に接続され得る。いくつかの実施形態において、Ｎ型ドープ半導体層３０６は、ソースコンタクト３６４、相互接続層３７６、コンタクト３６６、周辺コンタクト３３８、ならびに接合層３４６および３４８を通して周辺回路３５２に電気的に接続される。
図３Ｎに例示されているように、コンタクトパッド３７４は、コンタクト３６８よりも上に形成され、コンタクト３６８と接触している。いくつかの実施形態において、コンタクト３６８を覆うパッシベーション層３７２の一部は、ウェットエッチングおよび／またはドライエッチングによって除去され、それにより、下にある再配線層３７０の一部を露出させてコンタクトパッド３７４を形成する。その結果、パッドアウト用のコンタクトパッド３７４は、コンタクト３６８、周辺コンタクト３４０、ならびに接合層３４６および３４８を通して周辺回路３５２に電気的に接続され得る。
方法５００において上で説明されている第２の基板、犠牲層、およびＮ型ドープ半導体層は、方法５０１に関して以下で説明されているように、ハンドリング層、埋め込み酸化物層（「ＢＯＸ」層とも呼ばれる）、およびデバイス層を含むＳＯＩウェハで置き換えられ得ることは理解される。方法５００と５０１との間の類似の操作の詳細は、説明しやすくするために繰り返さないことがある。図５Ｂを参照すると、方法５０１は、周辺回路が第１の基板上に形成される動作５０２から始まる。第１の基板は、シリコン基板であってよい。
方法５０１は、図５Ｂに例示されているように、動作５０３に進み、ＳＯＩウェハのデバイス層はＮ型ドーパントでドープされる。ＳＯＩウェハは、ハンドリング層、埋め込み酸化物層、およびデバイス層を含むことができる。いくつかの実施形態において、埋め込み酸化物層は、酸化ケイ素を含み、デバイス層は、単結晶シリコンを含む。図３Ａに例示されているように、ＳＯＩウェハ３０１は、ハンドリング層３０２（方法５００を説明する際の上記のキャリア基板３０２に対応している）、埋め込み酸化物層３０４（犠牲層３０４に対応している）、およびデバイス層３０６（Ｎ型ドープ半導体層３０６に対応している）を含む。デバイス層３０６は、イオン注入および／または熱拡散を使用して、Ｐ、Ａｓ、またはＳｂなどの、Ｎ型ドーパントをドープされ、それによりＮ型ドープデバイス層３０６となり得る。キャリア基板３０２、犠牲層３０４、およびＮ型ドープ半導体層３０６に関係する上記の説明は、以下の方法５０１をよりよく理解できるように、それぞれＳＯＩウェハ３０１のハンドリング層３０２、埋め込み酸化物層３０４、およびドープデバイス層３０６に同様に当てはまり得ることは理解され、したがって、説明しやすくするために繰り返されない。
方法５０１は、図５Ｂに例示されているように、動作５０５に進み、誘電体スタックがＳＯＩウェハのドープデバイス層上に形成される。誘電体スタックは、交互配置されているスタック誘電体層およびスタック犠牲層を含むことができる。方法５０１は、図５Ｂに例示されているように、動作５０７に進み、誘電体スタックおよびドープデバイス層を垂直方向に貫通するチャネル構造が形成される。いくつかの実施形態において、チャネル構造を形成するために、埋め込み酸化物層で停止する、誘電体スタックおよびドープデバイス層を垂直方向に貫通するチャネルホールが形成され、その後、メモリ膜および半導体チャネルがチャネルホールの側壁に沿って堆積される。方法５０１は、図５Ｂに例示されているように、動作５０８に進み、誘電体スタックは、メモリスタックと置き換えられ、それにより、チャネル構造は、メモリスタックおよびドープデバイス層を垂直方向に貫通する。いくつかの実施形態において、誘電体スタックをメモリスタックに置き換えるために、ドープデバイス層で停止する、誘電体スタックを垂直方向に貫通する開口部がエッチングされ、スタック犠牲層は、開口部を通してスタック導電体層に置き換えられ、スタック誘電体層とスタック導電体層とを交互配置したものを含むメモリスタックを形成する。方法５０１は、図５Ｂに例示されているように、動作５１０に進み、メモリスタックを垂直方向に貫通する絶縁構造が形成される。いくつかの実施形態において、絶縁構造を形成するために、メモリスタックを形成した後に、１つまたは複数の誘電体材料が、開口部に堆積され、開口部を充填する。
方法５０１は、図５Ｂに例示されているように、動作５１３に進み、第１の基板およびＳＯＩウェハは、向かい合わせに接合され、メモリスタックは周辺回路よりも上にある。接合は、ハイブリッド接合を含むことができる。方法５０１は、図５Ｂに例示されているように、動作５１５に進み、ハンドル層およびＳＯＩウェハの埋め込み酸化物層が除去されてチャネル構造の端部を露出させる。方法５０１は、図５Ｂに例示されているように、動作５１７に進み、ドープデバイス層に当接しているチャネル構造の一部が、半導体プラグと置き換えられる。いくつかの実施形態において、ドープデバイス層に当接しているチャネル構造の一部を半導体プラグと置き換えるために、ドープデバイス層に当接しているメモリ膜の一部がエッチングされ、これにより半導体チャネルの一部を取り囲む陥凹部を形成し、半導体チャネルの一部はドープされ、ポリシリコンは陥凹部内に堆積されて、ドープ半導体チャネルの一部を取り囲み、接触する半導体プラグを形成する。
方法５０１は、図５Ｂに例示されているように、動作５１９に進み、メモリスタックよりも上にあり、ドープデバイス層と接触するソースコンタクトが形成される。方法５０１は、図５Ｂに例示されているように、動作５２０に進み、ソースコンタクトよりも上に形成され、ソースコンタクトと接触している相互接続層が形成される。いくつかの実施形態において、コンタクトは、ドープデバイス層を通して形成されて、相互接続層と接触し、それによりドープデバイス層は、ソースコンタクトおよび相互接続層を通してコンタクトに電気的に接続される。
図４Ａ～図４Ｏは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示している。図６Ａは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための方法６００のフローチャートを例示している。図６Ｂは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための別の方法６０１のフローチャートを例示している。図４Ａ～図４Ｏ、図６Ａ、および図６Ｂに示されている３Ｄメモリデバイスの例は、図２に示されている３Ｄメモリデバイス２００を含む。図４Ａ～図４Ｏ、図６Ａ、および図６Ｂについては、まとめて説明することにする。方法６００および６０１に示されている作は網羅されておらず、例示されている動作のいずれかの前、後、または間に他の動作も同様に実行され得ることは理解される。さらに、これらの動作のうちのいくつかは、同時に、または図６Ａおよび図６Ｂに示されているのと異なる順序で、実行されてよい。
図６Ａを参照すると、方法６００は、周辺回路が第１の基板上に形成される動作６０２から始まる。第１の基板は、シリコン基板であってよい。図４Ｇに例示されているように、複数のトランジスタが、限定はしないがフォトリソグラフィ、エッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の好適なプロセスを含む複数のプロセスを使用してシリコン基板４５０上に形成される。いくつかの実施形態において、ドープ領域（図示せず）は、イオン注入および／または熱拡散によってシリコン基板４５０内に形成され、これらは、たとえば、トランジスタのソース領域および／またはドレイン領域として機能する。いくつかの実施形態において、分離領域（たとえば、ＳＴＩ）も、ウェットエッチングおよび／またはドライエッチングならびに薄膜堆積によってシリコン基板４５０内に形成される。トランジスタは、シリコン基板４５０上に周辺回路４５２を形成することができる。
図４Ｇに例示されているように、接合層４４８が周辺回路４５２よりも上に形成される。接合層４４８は、周辺回路４５２に電気的に接続されている接合コンタクトを含む。接合層４４８を形成するために、ＩＬＤ層が、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して堆積され、接合コンタクトは、ウェットエッチングおよび／またはドライエッチング、たとえばＲＩＥを使用し、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の好適なプロセスなどの、１つもしくは複数の薄膜堆積プロセス、またはそれらの任意の組合せを使用して、ＩＬＤ層を通して形成される。
メモリスタックおよびＮウェルを有するＰ型ドープ半導体層を垂直方向に貫通するチャネル構造は、第２の基板よりも上に形成され得る。方法６００は、図６Ａに例示されているように、動作６０４に進み、第２の基板上の犠牲層、犠牲層上にＮウェルを有するＰ型ドープ半導体層、およびＰ型ドープ半導体層上の誘電体スタックが続いて形成される。第２の基板は、シリコン基板であってよい。第２の基板は、最終製品から取り除かれるので、第２の基板のコストを削減するために、２、３例を挙げるとガラス、サファイア、プラスチック、シリコンなどの、任意の好適な材料から作られたダミーウェハ、たとえばキャリア基板の一部であってよいことは理解される。いくつかの実施形態において、基板はキャリア基板であり、犠牲層は誘電体材料を含み、Ｐ型ドープ半導体層はポリシリコンを含み、誘電体スタックは、交互配置されたスタック誘電体層およびスタック犠牲層を含む。いくつかの実施形態において、スタック誘電体層およびスタック犠牲層は、Ｐ型ドープ半導体層上に交互に堆積されて、誘電体スタックを形成する。いくつかの実施形態において、誘電体スタックを形成する前に、Ｐ型ドープ半導体層の一部はＮ型ドーパントをドープされ、Ｎウェルを形成する。
図４Ａに例示されているように、犠牲層４０４はキャリア基板４０２上に形成され、Ｐ型ドープ半導体層４０６は犠牲層４０４上に形成される。Ｐ型ドープ半導体層４０６は、Ｂ、Ｇａ、またはＡｌなどのＰ型ドーパントをドープされたポリシリコンを含むことができる。犠牲層４０４は、後で選択的に除去され得る、またＰ型ドープ半導体層４０６の材料とは異なる、任意の好適な犠牲材料を含むことができる。いくつかの実施形態において、犠牲層４０４は、酸化ケイ素または窒化ケイ素などの誘電体材料を含む。犠牲層４０４を形成するために、酸化ケイ素または窒化ケイ素は、いくつかの実施形態により、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用してキャリア基板４０２上に堆積される。いくつかの実施形態において、Ｐ型ドープ半導体層４０６を形成するために、ポリシリコンは、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して犠牲層４０４上に堆積され、その後、イオン注入および／または熱拡散を使用して、堆積されたポリシリコンをＢ、Ｇａ、またはＡｌなどのＰ型ドーパントでドープする。いくつかの実施形態において、Ｐ型ドープ半導体層４０６を形成するために、犠牲層４０４上にポリシリコンを堆積するときに、Ｂ、Ｇａ、またはＡｌなどのＰ型ドーパントのｉｎ－ｓｉｔｕドーピングが実行される。
図４Ａに例示されているように、Ｐ型ドープ半導体層４０６の一部は、Ｐ、Ａｓ、またはＳｂなどのＮ型ドーパントをドープされ、Ｐ型ドープ半導体層４０６内にＮウェル４０７を形成する。いくつかの実施形態において、Ｎウェル４０７は、イオン注入および／または熱拡散を使用して形成される。イオン注入および／または熱拡散プロセスは、Ｐ型ドープ半導体層４０６の厚さ全体またはその一部のいずれかを通してＮウェル４０７の厚さを制御するように制御され得る。
図４Ｂに例示されているように、第１の誘電体層（本明細書では「スタック犠牲層」４１２と称される）および第２の誘電体層（本明細書では「スタック誘電体層」４１０と称され、合わせて本明細書では「誘電体層対」と称される）の複数の対を含む誘電体スタック４１０は、Ｐ型ドープ半導体層４０６上に形成される。誘電体スタック４０８は、いくつかの実施形態により、交互配置されたスタック犠牲層４１２およびスタック誘電体層４１０を含む。スタック誘電体層４１０およびスタック犠牲層４１２は、キャリア基板４０２よりも上のＰ型ドープ半導体層４０６上に交互に堆積され、誘電体スタック４０８を形成することができる。いくつかの実施形態において、各スタック誘電体層４１０は、酸化ケイ素の層を含み、各スタック犠牲層４１２は、窒化ケイ素の層を含む。誘電体スタック４０８は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって形成され得る。図４Ｂに例示されるように、階段構造は、誘電体スタック４０８のエッジに形成することができる。階段構造は、キャリア基板４０２の方へ誘電体スタック４０８の誘電体層対に対して複数のいわゆる「トリムエッチ」サイクルを実行することによって形成され得る。繰り返しトリムエッチサイクルが誘電体スタック４０８の誘電体層対に適用されることで、誘電体スタック４０８は、図４Ｂに示されているように、１つまたは複数の傾いたエッジと、底部の誘電体層対よりも短い頂部の誘電体層対とを有することができる。
方法６００は、図６Ａに例示されているように、動作６０６に進み、誘電体スタックおよびＰ型ドープ半導体層を垂直方向に貫通するチャネル構造が形成される。いくつかの実施形態において、チャネル構造を形成するために、犠牲層で停止する、誘電体スタックおよびＰ型ドープ半導体層を垂直方向に貫通するチャネルホールがエッチングされ、その後、メモリ膜および半導体チャネルがチャネルホールの側壁に沿って堆積される。
図４Ｂに例示されているように、チャネルホールは、誘電体スタック４０８およびＰ型ドープ半導体層４０６を垂直方向に貫通する開口部である。いくつかの実施形態において、複数の開口部が形成され、各開口部は後のプロセスで個別のチャネル構造４１４を成長させるための場所となる。いくつかの実施形態において、チャネル構造４１４のチャネルホールを形成するための製作プロセスは、ウェットエッチング、および／またはＤＲＩＥなどのドライエッチングを含む。犠牲層４０４は、異なるチャネルホール間の刳り貫きのバラツキを制御するために、エッチストップ層として機能することができる。たとえば、チャネルホールのエッチングは、キャリア基板４０２内にさらに貫入することなく犠牲層４０４によって停止され得る。すなわち、いくつかの実施形態により、各チャネルホール（および対応するチャネル構造４１４）の下側端部は、犠牲層４０４の頂面と底面の間にある。
図４Ｂに例示されているように、ブロッキング層４１７、ストレージ層４１６、およびトンネル層４１５を含むメモリ膜、ならびに半導体チャネル４１８は、その後、チャネルホールの側壁および底面に沿ってこの順序で形成される。いくつかの実施形態において、最初に、ブロッキング層４１７、ストレージ層４１６、およびトンネル層４１５は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用してチャネルホールの側壁および底面に沿ってこの順序で堆積され、メモリ膜を形成する。次いで、半導体チャネル４１８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してポリシリコン（たとえば、非ドープポリシリコン）などの半導体材料をトンネル層４１５の上に堆積することによって形成され得る。いくつかの実施形態において、第１の酸化ケイ素層、窒化ケイ素層、第２の酸化ケイ素層、およびポリシリコン層（「ＳＯＮＯ」構造）がその後堆積され、メモリ膜および半導体チャネル４１８のブロッキング層４１７、ストレージ層４１６、およびトンネル層４１５を形成する。
図４Ｂに例示されているように、キャッピング層は、チャネルホール内および半導体チャネル４１８の上に形成され、チャネルホールを完全にまたは部分的に（たとえば、空隙なしで、または空隙ありで）充填する。キャッピング層は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素などの誘電体材料を堆積することによって形成され得る。次いで、チャネルプラグが、チャネルホールの頂部に形成され得る。いくつかの実施形態において、誘電体スタック４０８の頂面上にあるメモリ膜、半導体チャネル４１８、およびキャッピング層の一部は、ＣＭＰ、ウェットエッチング、および／またはドライエッチングによって除去され、平坦化される。次いで、陥凹部が、チャネルホールの頂部にある半導体チャネル４１８およびキャッピング層の一部をウェットエッチングおよび／またはドライエッチングすることによってチャネルホールの頂部に形成され得る。次いで、チャネルプラグが、ポリシリコンなどの半導体材料を、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスによって陥凹部内に堆積することによって形成され得る。それによって、チャネル構造４１４は、誘電体スタック４０８およびＰ型ドープ半導体層４０６を通して形成される。犠牲層４０４によって各チャネルホールのエッチングが停止する深さに応じて、チャネル構造４１４は、犠牲層４０４の中にさらに貫入するか、または犠牲層４０４とＰ型ドープ半導体層４０６との間の界面で停止し得る。それにもかかわらず、チャネル構造４１４は、キャリア基板４０２の中にさらに貫入し得ない。
方法６００は、図６Ａに例示されているように、動作６０８に進み、誘電体スタックは、たとえば、いわゆる「ゲート置換」プロセスを使用して、メモリスタックと置き換えられ、それにより、チャネル構造は、メモリスタックおよびＰ型ドープ半導体層を垂直方向に貫通する。いくつかの実施形態において、誘電体スタックをメモリスタックに置き換えるために、誘電体スタックを垂直方向に貫通し、Ｐ型ドープ半導体層で停止する、開口部がエッチングされ、スタック犠牲層は、開口部を通してスタック導電体層に置き換えられ、スタック誘電体層とスタック導電体層とを交互配置したものを含むメモリスタックを形成する。
図４Ｃに例示されているように、スリット４２０は、誘電体スタック４０８を垂直方向に貫通し、Ｐ型ドープ半導体層４０６で停止する開口部である。いくつかの実施形態において、スリット４２０を形成するための製作プロセスは、ＤＲＩＥなどの、ウェットエッチングおよび／またはドライエッチングを含む。スリット４２０は、図４Ｃに示されているようにＮウェル４０７と横方向に整列されているが、他の例では、スリット４２０はＮウェル４０７と横方向に整列されていない場合のあることは理解される。次いで、ゲート交換がスリット４２０を通して実行され、誘電体スタック４０８をメモリスタック４３０と交換することができる（図４Ｅに示されている）。
図４Ｄに例示されているように、外側陥凹部４２２は、最初に、スリット４２０を通してスタック犠牲層４１２（図４Ｃに示されている）を除去することによって形成される。いくつかの実施形態において、スタック犠牲層４１２は、スリット４２０を通してエッチャントを施すことによって除去され、スタック誘電体層４１０の間に交互配置された外側陥凹部４２２を形成する。エッチャントは、スタック誘電体層４１０に対して選択的にスタック犠牲層４１２をエッチングする任意の好適なエッチャントを含むことができる。
図４Ｅに例示されているように、スタック導電体層４２８（ゲート電極および接着剤層を含む）は、スリット４２０を通して外側陥凹部４２２（図４Ｄに示されている）に堆積される。いくつかの実施形態において、ゲート誘電体層４３２が、スタック導電体層４２８の前の外側陥凹部４２２に堆積され、スタック導電体層４２８は、ゲート誘電体層４３２上に堆積される。金属層などの、スタック導電体層４２８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなど、１つまたは複数の薄膜堆積プロセスを使用して堆積され得る。いくつかの実施形態において、ｈｉｇｈ－ｋ誘電体層などのゲート誘電体層４３２は、側壁に沿って、またスリット４２０の底部にも形成される。交互配置されたスタック導電体層４２８およびスタック誘電体層４１０を含むメモリスタック４３０は、それによって、いくつかの実施形態により、誘電体スタック４０８（図４Ｄに示されている）を置き換えて形成される。
方法６００は、図６Ａに例示されているように、動作６１０に進み、メモリスタックを垂直方向に貫通する絶縁構造が形成される。いくつかの実施形態において、絶縁構造を形成するために、メモリスタックを形成した後に、１つまたは複数の誘電体材料が、開口部に堆積され、開口部を充填する。図４Ｅに例示されているように、メモリスタック４３０を垂直方向に貫通する絶縁構造４３６が形成され、Ｐ型ドープ半導体層４０６の頂面上に停止する。絶縁構造４３６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素などの、１つまたは複数の誘電体材料をスリット４２０内に堆積して、スリット４２０を完全にまたは部分的に充填する（空隙ありで、または空隙なしで）ことによって形成され得る。いくつかの実施形態において、絶縁構造４３６は、ゲート誘電体層４３２（たとえば、ｈｉｇｈ－ｋ誘電体を含む）および誘電体キャッピング層４３４（たとえば、酸化ケイ素を含む）を含む。
図４Ｆに例示されているように、絶縁構造４３６の形成後に、チャネルローカルコンタクト４４４およびワード線ローカルコンタクト４４２を含むローカルコンタクト、ならびに周辺コンタクト４３８、４３９、および４４０が形成される。ローカル誘電層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素または窒化ケイ素などの、誘電体材料をメモリスタック４３０の上に堆積することによってメモリスタック４３０上に形成され得る。チャネルローカルコンタクト４４４、ワード線ローカルコンタクト４４２、ならびに周辺コンタクト４３８、４３９、および４４０は、ウェットエッチングおよび／またはドライエッチング、たとえばＲＩＥを使用して、ローカル誘電体層（および任意の他のＩＬＤ層）を通してコンタクト開口部をエッチングし、その後、ＡＬＤ、ＣＶＤ、ＰＶＤなどの、１つまたは複数の薄膜堆積プロセス、任意の他の好適なプロセス、またはこれらの任意の組合せを使用して、コンタクト開口部に導電性材料を充填することによって形成され得る。
図４Ｆに例示されているように、接合層４４６が、チャネルローカルコンタクト４４４、ワード線ローカルコンタクト４４２、ならびに周辺コンタクト４３８、４３９、および４４０よりも上に形成される。接合層４４６は、チャネルローカルコンタクト４４４、ワード線ローカルコンタクト４４２、ならびに周辺コンタクト４３８、４３９、および４４０に電気的に接続されている接合コンタクトを含む。接合層４４６を形成するために、ＩＬＤ層が、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して堆積され、接合コンタクトは、ウェットエッチングおよび／またはドライエッチング、たとえばＲＩＥを使用し、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の好適なプロセスなどの、１つもしくは複数の薄膜堆積プロセス、またはそれらの任意の組合せを使用して、ＩＬＤ層を通して形成される。
方法６００は、図６Ａに例示されているように、動作６１２に進み、第１の基板および第２の基板は、向かい合わせに接合され、メモリスタックは周辺回路よりも上にある。接合は、ハイブリッド接合を含むことができる。図４Ｇに例示されているように、キャリア基板４０２およびその上に形成されたコンポーネント（たとえば、メモリスタック４３０およびその中に形成されたチャネル構造４１４）は、上下反転される。下向きの接合層４４６は、上向きの接合層４４８と接合され、すなわち、向かい合わせで接合され、それによって、いくつかの実施形態により、キャリア基板４０２とシリコン基板４５０との間に接合界面４５４を形成する。いくつかの実施形態において、処理プロセス、たとえば、プラズマ処理、湿式処理、および／または熱処理が、接合の前に接合面に施される。接合後、接合層４４６内の接合コンタクトおよび接合層４４８内の接合コンタクトは、互いに整列され、接触し、それにより、メモリスタック４３０および貫通して形成されたチャネル構造４１４が周辺回路４５２に電気的に接続されるものとしてよく、周辺回路４５２よりも上にある。
方法６００は、図６Ａに例示されているように、動作６１４に進み、第２の基板および犠牲層が除去されてチャネル構造の端部を露出させる。除去は、第２の基板のバックサイドから実行できる。図４Ｈに例示されているように、キャリア基板４０２および犠牲層４０４（図４Ｇに示されている）は、チャネル構造４１４の上側端部を露出させるようにバックサイドから除去される。キャリア基板４０２は、ＣＭＰ、研削、ドライエッチング、および／またはウェットエッチングを使用して完全に除去され得る。いくつかの実施形態において、キャリア基板４０２は剥がされる。キャリア基板４０２の除去は、厚さの均一性を確実にするために、その材料が異なることに起因して下にある犠牲層４０４によって停止され得る。キャリア基板４０２がシリコンを含み、犠牲層３０４が酸化ケイ素を含むいくつかの実施形態において、キャリア基板４０２はＣＭＰを用いて除去され、キャリア基板４０２と犠牲層４０４との間の界面で自動的に停止することができる。
次いで、犠牲層４０４は、下にあるＰ型ドープ半導体層４０６をエッチングすることなく、フッ化水素酸などの、好適なエッチャントとともにウェットエッチングを使用して同様に選択的に除去され得る。上で説明されているように、チャネル構造４１４は、犠牲層４０４を超えてキャリア基板４０２内に貫入することがないので、キャリア基板４０２の除去は、チャネル構造４１４に影響を及ぼさない。犠牲層４０４の除去で、チャネル構造４１４の上側端部を露出させることができる。チャネル構造４１４が犠牲層４０４内に貫入するいくつかの実施形態において、酸化ケイ素を含む犠牲層４０４の選択的エッチングは、Ｐ型ドープ半導体層４０６の頂面よりも上にある酸化ケイ素を含むブロッキング層４１７の一部も除去するが、窒化ケイ素を含むストレージ層４１６およびストレージ層４１６に囲まれている他の層（たとえば、トンネル層４１５）はそのまま残る。
方法６００は、図６Ａに例示されているように、動作６１６に進み、Ｐ型ドープ半導体層に当接しているチャネル構造の一部が、半導体プラグと置き換えられる。いくつかの実施形態において、Ｐ型ドープ半導体層に当接しているチャネル構造の一部を半導体プラグと置き換えるために、Ｐ型ドープ半導体層に当接しているメモリ膜の一部が除去され、これにより半導体チャネルの一部を取り囲む陥凹部を形成し、半導体チャネルの一部はドープされ、ポリシリコンは陥凹部内に堆積されて、ドープ半導体チャネルの一部を取り囲み、接触する半導体プラグを形成する。
図４Ｉに例示されているように、Ｐ型ドープ半導体層４０６に当接しているストレージ層４１６（図４Ｈに示されている）の一部が除去される。いくつかの実施形態において、窒化ケイ素を含むストレージ層４１６は、ポリシリコンを含むＰ型ドープ半導体層４０６をエッチングすることなく、リン酸などの、好適なエッチャントとともにウェットエッチングを使用して選択的に除去される。ストレージ層４１６のエッチングは、エッチング時間および／またはエッチング速度を制御することによって制御され、それにより、エッチングがメモリスタック４３０によって取り囲まれているストレージ層４１６の残りの部分に影響を与え続けないようにできる。
図４Ｊに示されているように、Ｐ型ドープ半導体層４０６に当接しているブロッキング層４１７およびトンネル層４１５の一部が除去され、それによりＰ型ドープ半導体層４０６に当接している半導体チャネル４１８の頂部を取り囲む陥凹部４５７を形成する。いくつかの実施形態において、酸化ケイ素を含むブロッキング層４１７およびトンネル層４１５は、Ｐ型ドープ半導体層４０６とポリシリコンを含む半導体チャネル４１８とをエッチングすることなく、フッ化水素酸などの、好適なエッチャントとともにウェットエッチングを使用して選択的に除去される。ブロッキング層４１７およびトンネル層４１５のエッチングは、エッチング時間および／またはエッチング速度を制御することによって制御され、それにより、エッチングがメモリスタック４３０によって取り囲まれているブロッキング層４１７およびトンネル層４１５の残りの部分に影響を与え続けないようにできる。その結果、いくつかの実施形態によれば、Ｐ型ドープ半導体層４０６に当接するチャネル構造４１４のメモリ膜（ブロッキング層４１７、ストレージ層４１６、およびトンネル層４１５を含む）の頂部が除去され、それにより陥凹部４５７を形成し、半導体チャネル４１８の頂部を露出する。いくつかの実施形態において、陥凹部４５７によって露出される半導体チャネル４１８の頂部は、その導電性を高めるためにドープされる。たとえば、傾斜イオン注入プロセスが実行され、陥凹部４５７によって露出された半導体チャネル４１８の頂部（たとえば、ポリシリコンを含む）に任意の好適なドーパントを、所望のドーピング濃度までドープしてよい。
図４Ｋに例示されているように、半導体プラグ４５９は、陥凹部４５７（図４Ｊに示されている）内に形成され、半導体チャネル４１８のドープされた頂部を取り囲み、接触する。その結果、いくつかの実施形態により、Ｐ型ドープ半導体層４０６に当接しているチャネル構造４１４（図４Ｈに示されている）の頂部は、それによって半導体プラグ４５９に置き換えられる。いくつかの実施形態において、半導体プラグ４５９を形成するために、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してポリシリコンが陥凹部４５７内に堆積されて陥凹部４５７を充填し、続いて、ＣＭＰプロセスによりＰ型ドープ半導体層４０６の頂面よりも上にある任意の過剰なポリシリコンを除去する。いくつかの実施形態において、半導体プラグ４５９をドープするために、ポリシリコンを陥凹部４５７内に堆積するときに、Ｂ、Ｇａ、またはＡｌなどのＰ型ドーパントのｉｎ－ｓｉｔｕドーピングが実行される。半導体プラグ４５９およびＰ型ドープ半導体層４０６は、ポリシリコンなどの同じ材料を含み、（ＣＭＰプロセス後に）同じ厚さを有し得るので、半導体プラグ４５９は、Ｐ型ドープ半導体層４０６の一部と見なされてよい。それにもかかわらず、半導体プラグ４５９は、Ｐ型ドープ半導体層４０６の残りの部分の形成（たとえば、図４Ａに示される）の後のプロセスで形成されるので、半導体プラグ４５９がｉｎ－ｓｉｔｕでドープされるかどうかにかかわらず、いくつかの実施形態により、半導体プラグ４５９のドーピング濃度は、Ｐ型ドープ半導体層４０６の残りの部分のドーピング濃度とは異なる。
上で説明されているように、Ｐ型ドープ半導体層４０６内の半導体プラグ４５９は、チャネル構造４１４のサイドウォールＳＥＧとして機能することができる。高いアスペクト比で誘電体スタック４０８を端から端まで貫通するスリット４２０（たとえば、図４Ｄに示されている）を通るエッチングおよび堆積プロセスによってサイドウォールＳＥＧを形成する知られている方法とは異なり、半導体プラグ４５９は、キャリア基板４０２が除去された後、誘電体スタック４０８／メモリスタック４３０の反対側から形成されるものとしてよく、これは誘電体スタック４０８／メモリスタック４３０のレベルおよびスリット４２０のアスペクト比の影響を受けない。スリット４２０の高いアスペクト比によっても持ち込まれる問題を回避することによって、製作複雑度およびコストが低減され、歩留まりが高められ得る。さらに、垂直方向のスケーラビリティ（たとえば、誘電体スタック４０８／メモリスタック４３０の高くなるレベル）も同様に改善され得る。
方法６００は、図６Ａに例示されているように、動作６１８に進み、第１のソースコンタクトがメモリスタックよりも上に形成され、Ｐ型ドープ半導体層と接触し、第２のソースコンタクトがメモリスタックよりも上に形成され、Ｎウェルと接触する。図４Ｌに例示されているように、１つまたは複数のＩＬＤ層４５６がＰ型ドープ半導体層４０６上に形成される。ＩＬＤ層４５６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してＰ型ドープ半導体層４０６の頂面上に誘電体材料を堆積することによって形成され得る。
図４Ｍに例示されているように、ソースコンタクト開口部４５８は、ＩＬＤ層４５６を通してＰ型ドープ半導体層４０６内に形成され得る。いくつかの実施形態において、ソースコンタクト開口部４５８は、ＲＩＥなどの、ウェットエッチングおよび／またはドライエッチングを使用して形成される。いくつかの実施形態において、ソースコンタクト開口部４５８は、Ｐ型ドープ半導体層４０６の頂部内にさらに貫入する。ＩＬＤ層４５６を通したエッチングプロセスは、Ｐ型ドープ半導体層４０６の一部をエッチングし続け得る。いくつかの実施形態において、別個のエッチングプロセスが、ＩＬＤ層４５６を通してのエッチングの後にＰ型ドープ半導体層４０６の一部をエッチングするために使用される。
図４Ｍに例示されているように、ソースコンタクト開口部４６５は、ＩＬＤ層４５６を通してＮウェル４０７内に形成され得る。いくつかの実施形態において、ソースコンタクト開口部４６５は、ＲＩＥなどの、ウェットエッチングおよび／またはドライエッチングを使用して形成される。いくつかの実施形態において、ソースコンタクト開口部４６５は、Ｎウェル４０７の頂部内にさらに貫入する。ＩＬＤ層４５６を通したエッチングプロセスは、Ｎウェル４０７の一部をエッチングし続け得る。いくつかの実施形態において、別個のエッチングプロセスが、ＩＬＤ層４５６を通してのエッチングの後にＮウェル４０７の一部をエッチングするために使用される。ソースコンタクト開口部４５８のエッチングは、ソースコンタクト開口部４６５のエッチングの後に、またはその逆に、実行され得る。いくつかの例において、ソースコンタクト開口部４５８および４６５は同じエッチングプロセスによってエッチングされ、これにより、エッチングプロセスの数を減らすことができる。
図４Ｎに例示されているように、ソースコンタクト４６４および４７８は、Ｐ型ドープ半導体層４０６のバックサイドのソースコンタクト開口部４５８および４６５（図４Ｍに示されている）にそれぞれ形成される。ソースコンタクト４６４は、いくつかの実施形態により、メモリスタック４３０よりも上にあり、Ｐ型ドープ半導体層４０６と接触している。ソースコンタクト４７８は、いくつかの実施形態により、メモリスタック４３０よりも上にあり、Ｎウェル４０７と接触している。いくつかの実施形態において、１つまたは複数の導電性材料が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、ソースコンタクト開口部４５８および４６５内に堆積され、ソースコンタクト開口部４５８および４６５に接着剤層（たとえば、ＴｉＮ）および導電体層（たとえば、Ｗ）を充填する。次いで、ＣＭＰなどの、平坦化プロセスが実行され、それにより、過剰な導電性材料を除去し、ソースコンタクト４６４および４７８の頂面が互いに同一平面上にあり、さらにはＩＬＤ層４５６の頂面と同一平面になるようにできる。いくつかの例において、ソースコンタクト４６４および４７８は同じ堆積およびＣＭＰプロセスによって形成され、これにより、製作プロセスの数を減らすことができる。
方法６００は、図６Ａに例示されているように、動作６２０に進み、相互接続層が第１および第２のソースコンタクトよりも上に形成され、接触する。いくつかの実施形態において、相互接続層は、第１および第２のソースコンタクトよりも上あり、それらに接触している第１の相互接続および第２の相互接続をそれぞれ含む。
図４Ｏに例示されているように、再配線層４７０は、ソースコンタクト４６４および４７８よりも上に形成され、ソースコンタクト４６４および４７８と接触している。いくつかの実施形態において、再配線層４７０は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、ＩＬＤ層４５６およびソースコンタクト３６４の頂面に、Ａｌなどの導電性材料を堆積することによって形成される。いくつかの実施形態では、再配線層４７０は、リソグラフィおよびエッチングプロセスによってパターン形成され、ソースコンタクト４６４よりも上にあり、ソースコンタクト４６４と接触する第１の相互接続４７０－１と、ソースコンタクト４７８よりも上にありソースコンタクト４７８と接触する第２の相互接続４７０－２とを形成する。第１および第２の相互接続４７０－１および４７０－２は、互いに電気的に分離され得る。パッシベーション層４７２は、再配線層４７０上に形成され得る。いくつかの実施形態において、パッシベーション層４７２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、窒化ケイ素などの誘電体材料を堆積することによって形成される。それによって、ＩＬＤ層４５６、再配線層４７０、およびパッシベーション層４７２を含む相互接続層４７６は、いくつかの実施形態により、形成される。
図４Ｌに例示されているように、各々ＩＬＤ層４５６およびＰ型ドープ半導体層４０６を貫通するコンタクト開口部４６０、４６１、および４６３が形成される。いくつかの実施形態において、コンタクト開口部４６０、４６１、および４６３は、ＩＬＤ層４５６およびＰ型ドープ半導体層４０６を通して、ＲＩＥなどのウェットエッチングおよび／またはドライエッチングを使用して形成される。いくつかの実施形態において、コンタクト開口部４６０、４６１、および４６３は、周辺コンタクト４３８、４４０、および４３９とそれぞれ整列されるようにリソグラフィを使用してパターン形成される。コンタクト開口部４６０、４６１、および４６３のエッチングは、周辺コンタクト４３８、４３９、および４４０の上側端部で停止し、周辺コンタクト４３８、４３９、および４４０を露出させることができる。コンタクト開口部４６０、４６１、および４６３のエッチングは、同じエッチングプロセスによって実行され、それによりエッチング工プロセスの数を減らすことができる。エッチング深さが異なるため、コンタクト開口部４６０、４６１、および４６３のエッチングは、ソースコンタクト開口部４６５のエッチングの前に実行されてよく、またはその逆に実行されてもよいが、同時には実行されないことは理解される。
図４Ｍに例示されているように、スペーサー４６２が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、Ｐ型ドープ半導体層４０６を電気的に分離するために、コンタクト開口部４６０、４６１、および４６３の側壁さらにはソースコンタクト開口部４６５に沿って形成される。いくつかの実施形態において、スペーサー４６２は、同じ堆積プロセスによって、コンタクト開口部４６０、４６１、および４６３さらにはソースコンタクト開口部４６５の側壁に沿って形成され、それにより製作プロセスの数を減らす。いくつかの実施形態において、ソースコンタクト開口部４５８のエッチングは、スペーサー３６２の形成後に実行され、それにより、スペーサー３６２は、ソースコンタクト開口部３５８の側壁に沿って形成されず、ソースコンタクト３６４とＮ型ドープ半導体層３０６との間の接触面積を増やす。
図４Ｎに例示されているように、コンタクト４６６、４６８、および４６９は、Ｐ型ドープ半導体層４０６のバックサイドのコンタクト開口部４６０、４６１、および４６３（図４Ｍに示されている）内にそれぞれ形成される。コンタクト４６６、４６８、および４６９は、いくつかの実施形態により、ＩＬＤ層４５６およびＰ型ドープ半導体層４０６を垂直方向に貫通する。コンタクト４６６、４６８、および４６９さらにはソースコンタクト４６４および４７８は、同じ堆積プロセスを使用して形成され、それにより堆積プロセスの数を減らすことができる。いくつかの実施形態において、１つまたは複数の導電性材料が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、コンタクト開口部４６０、４６１、および４６３内に堆積され、コンタクト開口部４６０、４６１、および４６３に接着剤層（たとえば、ＴｉＮ）および導電体層（たとえば、Ｗ）を充填する。次いで、ＣＭＰなどの、平坦化プロセスが実行され、それにより、過剰な導電性材料を除去し、コンタクト４６６、４６８、および４６９の頂面（およびソースコンタクト４６４および４７８の頂面）がＩＬＤ層４５６の頂面と同一平面になるようにできる。いくつかの実施形態において、コンタクト開口部４６０、４６１、および４６３は、それぞれ、周辺コンタクト４３８、４４０、および４３９と整列されているので、コンタクト４６６、４６８、および４６９は、同様に、それぞれ周辺コンタクト４３８、４４０、および４３９よりも上にあり、それらに接触している。
図４Ｏに例示されているように、再配線層４７０の第１の相互接続４７０－１は、コンタクト４６６よりも上に形成され、コンタクト４６６と接触している。その結果、Ｐ型ドープ半導体層４０６は、ソースコンタクト４６４、相互接続層４７６の第１の相互接続４７０－１、およびコンタクト４６６を通して周辺コンタクト４３８に電気的に接続され得る。いくつかの実施形態において、Ｐ型ドープ半導体層４０６は、ソースコンタクト４６４、相互接続層４７６の第１の相互接続４７０－１、コンタクト４６６、周辺コンタクト４３８、ならびに接合層４４６および４４８を通して周辺回路４５２に電気的に接続される。同様に、再配線層４７０の第２の相互接続４７０－２は、コンタクト４６９よりも上に形成され、コンタクト４６９と接触している。その結果、Ｎウェル４０７は、ソースコンタクト４７８、相互接続層４７６の第２の相互接続４７０－２、およびコンタクト４６９を通して周辺コンタクト４３８に電気的に接続され得る。いくつかの実施形態において、Ｎウェル４０７は、ソースコンタクト４７８、相互接続層４７６の第２の相互接続４７０－２、コンタクト４６９、周辺コンタクト４３９、ならびに接合層４４６および４４８を通して周辺回路４５２に電気的に接続される。
図４Ｏに例示されているように、コンタクトパッド４７４は、コンタクト４６８よりも上に形成され、コンタクト４６８と接触している。いくつかの実施形態において、コンタクト４６８を覆うパッシベーション層４７２の一部は、ウェットエッチングおよび／またはドライエッチングによって除去され、それにより、下にある再配線層４７０の一部を露出させてコンタクトパッド４７４を形成する。その結果、パッドアウト用のコンタクトパッド４７４は、コンタクト４６８、周辺コンタクト４４０、ならびに接合層４４６および４４８を通して周辺回路４５２に電気的に接続され得る。
方法６００において上で説明されている第２の基板、犠牲層、およびＰ型ドープ半導体層は、方法６０１に関して以下で説明されているように、ハンドリング層、埋め込み酸化物層（「ＢＯＸ」層とも呼ばれる）、およびデバイス層を含むＳＯＩウェハで置き換えられ得ることは理解される。方法６００と６０１との間の類似の操作の詳細は、説明しやすくするために繰り返さないことがある。図６Ｂを参照すると、方法６０１は、周辺回路が第１の基板上に形成される動作６０２から始まる。第１の基板は、シリコン基板であってよい。
方法６０１は、図６Ｂに例示されているように、動作６０３に進み、ＳＯＩウェハのデバイス層はＰ型ドーパントでドープされる。ＳＯＩウェハは、ハンドリング層、埋め込み酸化物層、およびデバイス層を含むことができる。いくつかの実施形態において、埋め込み酸化物層は、酸化ケイ素を含み、デバイス層は、単結晶シリコンを含む。方法６０１は、図６Ｂに例示されているように、動作６０５に進み、ドープデバイス層の一部はＮ型ドーパントをドープされ、ドープデバイス層内にＮウェルを形成する。
図４Ａに例示されているように、ＳＯＩウェハ４０１は、ハンドリング層４０２（方法６００を説明する際の上記のキャリア基板４０２に対応している）、埋め込み酸化物層４０４（犠牲層４０４に対応している）、およびデバイス層４０６（Ｐ型ドープ半導体層４０６に対応している）を含む。デバイス層４０６は、イオン注入および／または熱拡散を使用して、Ｐ、Ａｓ、またはＳｂなどの、Ｐ型ドーパントをドープされ、それによりＰ型ドープデバイス層４０６となり得る。ドープデバイス層４０６の一部は、イオン注入および／または熱拡散を使用して、Ｂ、Ｇａ、またはＡｌなどの、Ｎ型ドーパントをさらにドープされ、それによりＮウェル４０７を形成し得る。キャリア基板４０２、犠牲層４０４、およびＰ型ドープ半導体層４０６に関係する上記の説明は、以下の方法６０１をよりよく理解できるように、それぞれＳＯＩウェハ４０１のハンドリング層４０２、埋め込み酸化物層４０４、およびドープデバイス層４０６に同様に当てはまり得ることは理解され、したがって、説明しやすくするために繰り返されない。
方法６０１は、図６Ｂに例示されているように、動作６０７に進み、誘電体スタックがＳＯＩウェハのドープデバイス層上に形成される。誘電体スタックは、交互配置されているスタック誘電体層およびスタック犠牲層を含むことができる。方法６０１は、図６Ｂに例示されているように、動作６０９に進み、誘電体スタックおよびドープデバイス層を垂直方向に貫通するチャネル構造が形成される。いくつかの実施形態において、チャネル構造を形成するために、埋め込み酸化物層で停止する、誘電体スタックおよびドープデバイス層を垂直方向に貫通するチャネルホールが形成され、その後、メモリ膜および半導体チャネルがチャネルホールの側壁に沿って堆積される。方法６０１は、図６Ｂに例示されているように、動作６０８に進み、誘電体スタックは、メモリスタックと置き換えられ、それにより、チャネル構造は、メモリスタックおよびドープデバイス層を垂直方向に貫通する。いくつかの実施形態において、誘電体スタックをメモリスタックに置き換えるために、ドープデバイス層で停止する、誘電体スタックを垂直方向に貫通する開口部がエッチングされ、スタック犠牲層は、開口部を通してスタック導電体層に置き換えられ、スタック誘電体層とスタック導電体層とを交互配置したものを含むメモリスタックを形成する。方法６０１は、図６Ｂに例示されているように、動作６１０に進み、メモリスタックを垂直方向に貫通する絶縁構造方法が形成される。いくつかの実施形態において、絶縁構造を形成するために、メモリスタックを形成した後に、１つまたは複数の誘電体材料が、開口部に堆積され、開口部を充填する。
方法６０１は、図６Ｂに例示されているように、動作６１３に進み、第１の基板およびＳＯＩウェハは、向かい合わせに接合され、メモリスタックは周辺回路よりも上にある。接合は、ハイブリッド接合を含むことができる。方法６０１は、図６Ｂに例示されているように、動作６１５に進み、ハンドル層およびＳＯＩウェハの埋め込み酸化物層が除去されてチャネル構造の端部を露出させる。方法６０１は、図６Ｂに例示されているように、動作６１７に進み、ドープデバイス層に当接しているチャネル構造の一部が、半導体プラグと置き換えられる。いくつかの実施形態において、ドープデバイス層に当接しているチャネル構造の一部を半導体プラグと置き換えるために、ドープデバイス層に当接しているメモリ膜の一部がエッチングされ、これにより半導体チャネルの一部を取り囲む陥凹部を形成し、半導体チャネルの一部はドープされ、ポリシリコンは陥凹部内に堆積されて、ドープ半導体チャネルの一部を取り囲み、接触する半導体プラグを形成する。
方法６０１は、図６Ｂに例示されているように、動作６１９に進み、メモリスタックよりも上にありドープデバイス層と接触している第１のソースコンタクトが形成され、メモリスタックよりも上にあり、Ｎウェルと接触している第２のソースコンタクトが形成される。方法６０１は、図６Ｂに例示されているように、動作６２１に進み、第１および第２のソースコンタクトよりも上にありそれらに接触している相互接続層が形成される。いくつかの実施形態において、相互接続層は、第１のソースコンタクトよりも上あり、それに接触している第１の相互接続および第２のソースコンタクトよりも上にあり、それに接触している第２の相互接続を含む。いくつかの実施形態において、第１のコンタクトは、ドープデバイス層を通して形成されて、第１の相互接続層と接触し、それによりドープデバイス層は、第１のソースコンタクトおよび第１の相互接続層を通して第１のコンタクトに電気的に接続される。いくつかの実施形態において、第２のコンタクトは、ドープデバイス層を通して形成されて、第２の相互接続層と接触し、それによりドープデバイス層は、第２のソースコンタクトおよび第２の相互接続層を通して第２のコンタクトに電気的に接続される。
本開示の一態様により、３Ｄメモリデバイスを形成するための方法が開示されている。基板上に犠牲層が、犠牲層上にＮウェルを有するＰ型ドープ半導体層が、Ｐ型ドープ半導体層上に誘電体スタックが、引き続いて形成される。誘電体スタックおよびＰ型ドープ半導体層を垂直方向に貫通するチャネル構造が形成される。誘電体スタックは、メモリスタックで置き換えられ、それにより、チャネル構造は、メモリスタックおよびＰ型ドープ半導体層を垂直方向に貫通する。基板および犠牲層は除去されて、チャネル構造の端部を露出する。Ｐ型ドープ半導体層に当接するチャネル構造の一部が、半導体プラグで置き換えられる。
いくつかの実施形態において、基板はキャリア基板であり、犠牲層は誘電体材料を含み、Ｐ型ドープ半導体層はポリシリコンを含み、誘電体スタックは、交互配置されたスタック誘電体層およびスタック犠牲層を含む。
いくつかの実施形態において、誘電体スタックをメモリスタックに置き換えるために、誘電体スタックを垂直方向に貫通する開口部がエッチングされて、Ｐ型ドープ半導体層で停止し、スタック犠牲層は、開口部を通してスタック導電体層に置き換えられ、スタック誘電体層とスタック導電体層とを交互配置したものを含むメモリスタックを形成する。
いくつかの実施形態において、誘電体スタックをメモリスタックで置き換えた後に、１つまたは複数の誘電体材料が、開口部内に堆積され、メモリスタックを垂直方向に貫通する絶縁構造を形成する。
いくつかの実施形態において、チャネル構造を形成するために、誘電体スタックおよびＰ型ドープ半導体層を垂直方向に貫通するチャネルホールがエッチングされて、犠牲層で停止し、その後に、メモリ膜および半導体チャネルがチャネルホールの側壁に沿って堆積される。
いくつかの実施形態において、Ｐ型ドープ半導体層に当接しているチャネル構造の一部を半導体プラグと置き換えるために、Ｐ型ドープ半導体層に当接しているメモリ膜の一部がエッチングされ、これにより半導体チャネルの一部を取り囲む陥凹部を形成し、半導体チャネルの一部はドープされ、ポリシリコンは陥凹部内に堆積されて、ドープ半導体チャネルの一部を取り囲み、前記一部と接触する半導体プラグを形成する。
いくつかの実施形態において、Ｐ型ドープ半導体層に当接しているチャネル構造の一部を半導体プラグで置き換えた後に、Ｐ型ドープ半導体層と接触する第１のソースコンタクトが形成され、Ｎウェルと接触する第２のソースコンタクトが形成される。
いくつかの実施形態において、第１および第２のソースコンタクトと接触している第１の相互接続および第２の相互接続をそれぞれ含む相互接続層が形成される。
いくつかの実施形態において、第１のコンタクトは、Ｐ型ドープ半導体層を通して形成されて、第１の相互接続と接触し、それによりＰ型ドープ半導体層は、第１のソースコンタクトおよび第１の相互接続を通して第１のコンタクトに電気的に接続される。いくつかの実施形態において、第２のコンタクトは、Ｐ型ドープ半導体層を通して形成されて、第２の相互接続と接触し、それによりＮウェルは、第２のソースコンタクトおよび第２の相互接続を通して第２のコンタクトに電気的に接続される。
いくつかの実施形態において、誘電体スタックを形成する前に、Ｐ型ドープ半導体層の一部はＮ型ドーパントをドープされ、Ｎウェルを形成する。
本開示の別の態様により、３Ｄメモリデバイスを形成するための方法が開示されている。ハンドル層、埋め込み酸化物層、およびデバイス層を含むＳＯＩウェハのデバイス層は、Ｐ型ドーパントでドープされる。ドープデバイス層の一部は、Ｎ型ドーパントをドープされて、ドープデバイス層内にＮウェルを形成する。誘電体スタックが、ＳＯＩウェハのドープデバイス層上に形成される。誘電体スタックおよびドープデバイス層を垂直方向に貫通するチャネル構造が形成される。誘電体スタックは、メモリスタックで置き換えられ、それにより、チャネル構造は、メモリスタックおよびドープデバイス層を垂直方向に貫通する。ハンドル層およびＳＯＩウェハの埋め込み酸化物層は除去され、チャネル構造の端部を露出する。ドープデバイス層に当接するチャネル構造の一部が、半導体プラグで置き換えられる。
いくつかの実施形態において、誘電体スタックは、交互配置されたスタック誘電体層およびスタック犠牲層を含む。いくつかの実施形態において、誘電体スタックをメモリスタックに置き換えるために、誘電体スタックを垂直方向に貫通する開口部がエッチングされて、ドープデバイス層で停止し、スタック犠牲層は、開口部を通してスタック導電体層に置き換えられ、スタック誘電体層とスタック導電体層とを交互配置したものを含むメモリスタックを形成する。
いくつかの実施形態において、誘電体スタックをメモリスタックで置き換えた後に、１つまたは複数の誘電体材料が、開口部内に堆積され、メモリスタックを垂直方向に貫通する絶縁構造を形成する。
いくつかの実施形態において、チャネル構造を形成するために、誘電体スタックおよびドープデバイス層を垂直方向に貫通するチャネルホールがエッチングされて、埋め込み酸化物層で停止し、その後に、メモリ膜および半導体チャネルがチャネルホールの側壁に沿って堆積される。
いくつかの実施形態において、ドープデバイス層に当接しているチャネル構造の一部を半導体プラグと置き換えるために、ドープデバイス層に当接しているメモリ膜の一部がエッチングされ、これにより半導体チャネルの一部を取り囲む陥凹部を形成し、半導体チャネルの一部はドープされ、ポリシリコンは陥凹部内に堆積されて、ドープ半導体チャネルの一部を取り囲み、前記一部と接触する半導体プラグを形成する。
いくつかの実施形態において、ドープデバイス層に当接しているチャネル構造の一部を半導体プラグで置き換えた後に、ドープデバイス層と接触する第１のソースコンタクトが形成され、Ｎウェルと接触する第２のソースコンタクトが形成される。
いくつかの実施形態において、第１および第２のソースコンタクトと接触している第１の相互接続および第２の相互接続をそれぞれ含む相互接続層が形成される。
いくつかの実施形態において、第１のコンタクトは、ドープデバイス層を通して形成されて、第１の相互接続と接触し、それによりドープデバイス層は、第１のソースコンタクトおよび第１の相互接続を通して第１のコンタクトに電気的に接続される。いくつかの実施形態において、第２のコンタクトは、ドープデバイス層を通して形成されて、第２の相互接続と接触し、それによりＮウェルは、第２のソースコンタクトおよび第２の相互接続を通して第２のコンタクトに電気的に接続される。
本開示のさらに別の態様により、３Ｄメモリデバイスを形成するための方法が開示されている。周辺回路が、第１の基板上に形成される。メモリスタックとＮウェルを有するＰ型ドープ半導体層とを垂直方向に貫通するチャネル構造が、第２の基板よりも上に形成される。第１の基板および第２の基板が向かい合わせに接合され、それによりメモリスタックは周辺回路より上にある。第２の基板は除去されて、チャネル構造の上側端部を露出する。Ｐ型ドープ半導体層に当接するチャネル構造の一部が、半導体プラグで置き換えられる。
いくつかの実施形態において、チャネル構造を形成するために、誘電体スタックがＰ型ドープ半導体層上に形成され、誘電体スタックおよびＰ型ドープ半導体層を垂直方向に貫通するチャネル構造が形成され、誘電体スタックはメモリスタックで置き換えられる。
いくつかの実施形態において、チャネル構造を形成するために、誘電体スタックを垂直方向に貫通するチャネルホールがエッチングされ、その後に、メモリ膜および半導体チャネルがチャネルホールの側壁に沿って堆積される。
いくつかの実施形態において、Ｐ型ドープ半導体層に当接しているチャネル構造の一部を半導体プラグと置き換えるために、Ｐ型ドープ半導体層に当接しているメモリ膜の一部がエッチングされ、これにより半導体チャネルの一部を取り囲む陥凹部を形成し、半導体チャネルの一部はドープされ、ポリシリコンは陥凹部内に堆積されて、ドープ半導体チャネルの一部を取り囲み、前記一部と接触する半導体プラグを形成する。
いくつかの実施形態において、Ｐ型ドープ半導体層に当接しているチャネル構造の一部を半導体プラグで置き換えた後に、メモリスタックよりも上にあり、Ｐ型ドープ半導体層と接触する第１のソースコンタクトが形成され、メモリスタックよりも上にあり、Ｎウェルと接触する第２のソースコンタクトが形成される。
いくつかの実施形態において、第１および第２のソースコンタクトよりも上にあり、それらと接触している第１の相互接続および第２の相互接続をそれぞれ含む相互接続層が形成される。
いくつかの実施形態において、第１のコンタクトは、ドープデバイス層を通して形成されて、第１の相互接続と接触し、それによりドープデバイス層は、第１のソースコンタクトおよび第１の相互接続を通して第１のコンタクトに電気的に接続される。いくつかの実施形態において、第２のコンタクトは、ドープデバイス層を通して形成されて、第２の相互接続と接触し、それによりＮウェルは、第２のソースコンタクトおよび第２の相互接続を通して第２のコンタクトに電気的に接続される。
いくつかの実施形態において、誘電体スタックを形成する前に、Ｐ型ドープ半導体層の一部はＮ型ドーパントをドープされ、Ｎウェルを形成する。
いくつかの実施形態において、接合はハイブリッド接合を含む。
特定の実施形態の前述の説明は、当技術の範囲内の知識を応用することによって、本開示の一般的な概念から逸脱することなく、必要以上の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適応させることができるように、本開示の一般的性質を明らかにするであろう。したがって、そのような適応および修正は、本明細書に提示されている教示および指導に基づき、開示されている実施形態の等価物の意味および範囲内に収まることを意図されている。本明細書の言い回しまたは用語は説明を目的としたものであり、したがって本明細書の用語または言い回しは教示および指導に照らして当業者によって解釈されるべきであることは理解されるであろう。
本開示の実施形態は、指定された機能の実装形態およびその関係を例示する機能構成ブロックの助けを借りて上で説明された。これらの機能構成ブロックの境界は、説明の便宜のために本明細書において任意に定義されている。代替的境界は、指定された機能およびその関係が適切に実行される限り定義され得る。
発明の概要および要約書の項は、本発明者によって企図されるような本開示の１つまたは複数の、ただしすべてではない、例示的な実施形態を規定するものとしてよく、したがって、本開示および付属の請求項をいかなる形でも制限することを意図されていない。
本開示の程度および範囲は、上述の例示的な実施形態により制限されるのではなく、請求項およびその等価物によってのみ定義されるべきである。
１００ ３Ｄメモリデバイス
１０１ 基板
１０２ 第１の半導体構造
１０４ 第２の半導体構造
１０６ 接合界面
１０８ 周辺回路
１１０ 接合層
１１１ 接合コンタクト
１１２ 接合層
１１３ 接合コンタクト
１１４ メモリスタック
１１６ 導電体層
１１８ 誘電体層
１２０ Ｎ型ドープ半導体層
１２２ 半導体プラグ
１２４ チャネル構造
１２６ メモリ膜
１２７ 頂部
１２８ 半導体チャネル
１２９ チャネルプラグ
１３０ 絶縁構造
１３２ バックサイドソースコンタクト
１３３ ＢＥＯＬ相互接続層
１３４ ＩＬＤ層
１３６ 再配線層
１３８ パッシベーション層
１４０ コンタクトパッド
１４２、１４４ コンタクト
１４６、１４８ 周辺コンタクト
１５０ チャネルローカルコンタクト
１５２ ワード線ローカルコンタクト
２００ ３Ｄメモリデバイス
２０１ 基板
２０２ 第１の半導体構造
２０４ 第２の半導体構造
２０６ 接合界面
２０８ 周辺回路
２１０ 接合層
２１１ 接合コンタクト
２１２ 接合層
２１３ 接合コンタクト
２１６ 導電体層
２１８ 誘電体層
２２０ Ｐ型ドープ半導体層
２２１ Ｎウェル
２２２ 半導体プラグ
２２４ チャネル構造
２２６ メモリ膜
２２７ チャネルプラグ
２２８ 半導体チャネル
２２９ 頂部
２３０ 絶縁構造
２３１、２３２ バックサイドソースコンタクト
２３３ ＢＥＯＬ相互接続層
２３４ ＩＬＤ層
２３６ 再配線層
２３６－１ 第１の相互接続
２３６－２ 第２の相互接続
２３８ パッシベーション層
２４０ コンタクトパッド
２４２、２４３、２４４ コンタクト
２４６、２４７、２４８ 周辺コンタクト
２５０ チャネルローカルコンタクト
２５２ ワード線ローカルコンタクト
３０２ キャリア基板
３０４ 犠牲層
３０６ Ｎ型ドープ半導体層
３０８ 誘電体スタック
３１０ スタック誘電体層
３１２ スタック犠牲層
３１４ チャネル構造
３１５ トンネル層
３１６ ストレージ層
３１７ ブロッキング層
３１８ 半導体チャネル
３２０ スリット
３２２ 外側陥凹部
３２８ スタック導電体層
３３０ メモリスタック
３３２ ゲート誘電体層
３３４ 誘電体キャッピング層
３３６ 絶縁構造
３３８、３４０ 周辺コンタクト
３４２ ワード線ローカルコンタクト
３４４ チャネルローカルコンタクト
３４６ 接合層
３４８ 接合層
３５０ シリコン基板
３５２ 周辺回路
３５４ 接合界面
３５６ ＩＬＤ層
３５７ 陥凹部
３５８ ソースコンタクト開口部
３５９ 半導体プラグ
３６０、３６１ コンタクト開口部
３６２ スペーサー
３６４ ソースコンタクト
３６６、３６８ コンタクト
３７０ 再配線層
３７２ パッシベーション層
３７４ コンタクトバッド
３７６ 相互接続層
４０２ キャリア基板
４０４ 犠牲層
４０６ Ｐ型ドープ半導体層
４０７ Ｎウェル
４０８ 誘電体スタック
４１０ スタック誘電体層
４１２ スタック犠牲層
４１４ チャネル構造
４１５ トンネル層
４１６ ストレージ層
４１７ ブロッキング層
４１８ 半導体チャネル
４２０ スリット
４２２ 外側陥凹部
４２８ スタック導電体層
４３０ メモリスタック
４３２ ゲート誘電体層
４３４ 誘電体キャッピング層
４３６ 絶縁構造
４３８、４３９、４４０ 周辺コンタクト
４４２ ワード線ローカルコンタクト
４４４ チャネルローカルコンタクト
４４６ 接合層
４４８ 接合層
４５０ シリコン基板
４５２ 周辺回路
４５４ 接合界面
４５６ ＩＬＤ層
４５７ 陥凹部
４５８ ソースコンタクト開口部
４５９ 半導体プラグ
４６０、４６１、および４６３ コンタクト開口部
４６４および４７８ ソースコンタクト
４６５ ソースコンタクト開口部
４６６、４６８、および４６９ コンタクト
４７０ 再配線層
４７０－１ 第１の相互接続
４７０－２ 第２の相互接続
４７２ パッシベーション層
４７４ コンタクトパッド
４７６ 相互接続層

Claims (28)

  1. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    基板上に犠牲層を、前記犠牲層上にＮウェルを有するＰ型ドープ半導体層を、前記Ｐ型ドープ半導体層上に誘電体スタックを、引き続いて形成するステップと、
    前記誘電体スタックおよび前記Ｐ型ドープ半導体層を垂直方向に貫通するチャネル構造を形成するステップと、
    前記誘電体スタックをメモリスタックで置き換えるステップであって、それにより、前記チャネル構造は、前記メモリスタックおよび前記Ｐ型ドープ半導体層を垂直方向に貫通する、ステップと、
    前記基板および前記犠牲層を除去して、前記チャネル構造の端部を露出するステップと、
    前記Ｐ型ドープ半導体層に当接する前記チャネル構造の一部を半導体プラグで置き換えるステップとを含む、方法。
  2. 前記基板はキャリアウェハの一部であり、前記犠牲層は誘電体材料を含み、前記Ｐ型ドープ半導体層はポリシリコンを含み、前記誘電体スタックは、交互配置されたスタック誘電体層およびスタック犠牲層を含む、請求項１に記載の方法。
  3. 前記誘電体スタックを前記メモリスタックで置き換えるステップは、
    前記誘電体スタックを垂直方向に貫通する開口部をエッチングするステップであって、前記Ｐ型ドープ半導体層で停止する、ステップと、
    前記開口部を通して前記スタック犠牲層をスタック導電体層で置き換えて、交互配置された前記スタック誘電体層および前記スタック導電体層を含む前記メモリスタックを形成するステップとを含む、請求項１または２に記載の方法。
  4. 前記誘電体スタックを前記メモリスタックで置き換えた後に、１つまたは複数の誘電体材料を前記開口部内に堆積して、前記メモリスタックを垂直方向に貫通する絶縁構造を形成するステップをさらに含む、請求項３に記載の方法。
  5. 前記チャネル構造を形成するステップは、
    前記誘電体スタックおよび前記Ｐ型ドープ半導体層を垂直方向に貫通するチャネルホールをエッチングするステップであって、前記犠牲層で停止する、ステップと、
    引き続いて、前記チャネルホールの側壁に沿ってメモリ膜および半導体チャネルを堆積するステップとを含む、請求項１～４のいずれか一項に記載の方法。
  6. 前記Ｐ型ドープ半導体層に当接する前記チャネル構造の前記一部を前記半導体プラグで置き換えるステップは、
    前記Ｐ型ドープ半導体層に当接する前記メモリ膜の一部をエッチングして、前記半導体チャネルの一部を囲む陥凹部を形成するステップと、
    前記半導体チャネルの前記一部をドープするステップと、
    ポリシリコンを前記陥凹部内に堆積して、前記ドープ半導体チャネルの前記一部を囲み、それと接触する前記半導体プラグを形成するステップとを含む、請求項５に記載の方法。
  7. 前記Ｐ型ドープ半導体層に当接する前記チャネル構造の前記一部を前記半導体プラグで置き換えた後に、
    前記Ｐ型ドープ半導体層と接触する第１のソースコンタクトを形成するステップと、
    前記Ｎウェルと接触する第２のソースコンタクトを形成するステップとをさらに含む、請求項１～６のいずれか一項に記載の方法。
  8. それぞれ前記第１および第２のソースコンタクトと接触する第１の相互接続および第２の相互接続を含む相互接続層を形成するステップをさらに含む、請求項７に記載の方法。
  9. 前記Ｐ型ドープ半導体層を通り、前記第１の相互接続と接触する、第１のコンタクトを形成するステップであって、それにより前記Ｐ型ドープ半導体層は、前記第１のソースコンタクトおよび前記第１の相互接続を通して前記第１のコンタクトに電気的に接続される、ステップと、
    前記Ｐ型ドープ半導体層を通り、前記第２の相互接続と接触する、第２のコンタクトを形成するステップであって、それにより前記Ｎウェルは、前記第２のソースコンタクトおよび前記第２の相互接続を通して前記第２のコンタクトに電気的に接続される、ステップとをさらに含む、請求項８に記載の方法。
  10. 前記誘電体スタックを形成する前に、Ｎ型ドーパントを、前記Ｐ型ドープ半導体層の一部にドープして、前記Ｎウェルを形成するステップをさらに含む、請求項１～９のいずれか一項に記載の方法。
  11. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    ハンドル層、埋め込み酸化物層、およびデバイス層を含むシリコンオンインシュレータ（ＳＯＩ）ウェハの前記デバイス層に、Ｐ型ドーパントをドープするステップと、
    Ｎ型ドーパントを前記ドープデバイス層の一部にドープして、前記ドープデバイス層内にＮウェルを形成するステップと、
    誘電体スタックを前記ＳＯＩウェハの前記ドープデバイス層上に形成するステップと、
    前記誘電体スタックおよび前記ドープデバイス層を垂直方向に貫通するチャネル構造を形成するステップと、
    前記誘電体スタックをメモリスタックで置き換えるステップであって、それにより、前記チャネル構造は、前記メモリスタックおよび前記ドープデバイス層を垂直方向に貫通する、ステップと、
    前記ハンドル層および前記ＳＯＩウェハの前記埋め込み酸化物層を除去して前記チャネル構造の端部を露出するステップと、
    前記ドープデバイス層に当接する前記チャネル構造の一部を半導体プラグで置き換えるステップとを含む、方法。
  12. 前記誘電体スタックは、交互配置されたスタック誘電体層とスタック犠牲層とを含み、
    前記誘電体スタックを前記メモリスタックで置き換えるステップは、
    前記誘電体スタックを垂直方向に貫通する開口部をエッチングするステップであって、前記ドープデバイス層で停止する、ステップと、
    前記開口部を通して前記スタック犠牲層をスタック導電体層で置き換えて、交互配置された前記スタック誘電体層および前記スタック導電体層を含む前記メモリスタックを形成するステップとを含む、請求項１１に記載の方法。
  13. 前記誘電体スタックを前記メモリスタックで置き換えた後に、１つまたは複数の誘電体材料を前記開口部内に堆積して、前記メモリスタックを垂直方向に貫通する絶縁構造を形成するステップをさらに含む、請求項１２に記載の方法。
  14. 前記チャネル構造を形成するステップは、
    前記誘電体スタックおよび前記ドープデバイス層を垂直方向に貫通するチャネルホールをエッチングするステップであって、前記埋め込み酸化物層で停止する、ステップと、
    引き続いて、前記チャネルホールの側壁に沿ってメモリ膜および半導体チャネルを堆積するステップとを含む、請求項１１～１３のいずれか一項に記載の方法。
  15. 前記ドープデバイス層に当接する前記チャネル構造の前記一部を前記半導体プラグで置き換えるステップは、
    前記ドープデバイス層に当接する前記メモリ膜の一部をエッチングして、前記半導体チャネルの一部を囲む陥凹部を形成するステップと、
    前記半導体チャネルの前記一部をドープするステップと、
    ポリシリコンを前記陥凹部内に堆積して、前記ドープ半導体チャネルの前記一部を囲み、それと接触する前記半導体プラグを形成するステップとを含む、請求項１４に記載の方法。
  16. 前記ドープデバイス層に当接する前記チャネル構造の前記一部を前記半導体プラグで置き換えた後に、
    前記ドープデバイス層と接触する第１のソースコンタクトを形成するステップと、
    前記Ｎウェルと接触する第２のソースコンタクトを形成するステップとをさらに含む、請求項１１～１５のいずれか一項に記載の方法。
  17. それぞれ前記第１および第２のソースコンタクトと接触する第１の相互接続および第２の相互接続を含む相互接続層を形成するステップをさらに含む、請求項１６に記載の方法。
  18. 前記ドープデバイス層を通り、前記第１の相互接続と接触する、第１のコンタクトを形成するステップであって、それにより前記ドープデバイス層は、前記第１のソースコンタクトおよび前記第１の相互接続を通して前記第１のコンタクトに電気的に接続される、ステップと、
    前記ドープデバイス層を通り、前記第２の相互接続と接触する、第２のコンタクトを形成するステップであって、それにより前記Ｎウェルは、前記第２のソースコンタクトおよび前記第２の相互接続を通して前記第２のコンタクトに電気的に接続される、ステップとをさらに含む、請求項１７に記載の方法。
  19. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    第１の基板上に周辺回路を形成するステップと、
    メモリスタックとＮウェルを有するＰ型ドープ半導体層とを垂直方向に貫通するチャネル構造を、第２の基板よりも上に形成するステップと、
    前記第１の基板と前記第２の基板とを向かい合わせに接合し、それにより前記メモリスタックが前記周辺回路よりも上にあるようにする、ステップと、
    前記第２の基板を除去して前記チャネル構造の上側端部を露出するステップと、
    前記Ｐ型ドープ半導体層に当接する前記チャネル構造の一部を半導体プラグで置き換えるステップとを含む、方法。
  20. 前記チャネル構造を形成するステップは、
    誘電体スタックを前記Ｐ型ドープ半導体層上に形成するステップと、
    前記誘電体スタックおよび前記Ｐ型ドープ半導体層を垂直方向に貫通する前記チャネル構造を形成するステップと、
    前記誘電体スタックを前記メモリスタックで置き換えるステップとを含む、請求項１９に記載の方法。
  21. 前記チャネル構造を形成するステップは、
    前記誘電体スタックを垂直方向に貫通するチャネルホールをエッチングするステップと、
    引き続いて、前記チャネルホールの側壁に沿ってメモリ膜および半導体チャネルを堆積するステップとをさらに含む、請求項２０に記載の方法。
  22. 前記Ｐ型ドープ半導体層に当接する前記チャネル構造の前記一部を前記半導体プラグで置き換えるステップは、
    前記Ｐ型ドープ半導体層に当接する前記メモリ膜の一部をエッチングして、前記半導体チャネルの一部を囲む陥凹部を形成するステップと、
    前記半導体チャネルの前記一部をドープするステップと、
    ポリシリコンを前記陥凹部内に堆積して、前記ドープ半導体チャネルの前記一部を囲み、それと接触する前記半導体プラグを形成するステップとを含む、請求項２１に記載の方法。
  23. 前記第１の基板と前記第２の基板とを接合する前に、前記メモリスタックを垂直方向に貫通する絶縁構造を形成するステップをさらに含む、請求項１９～２２のいずれか一項に記載の方法。
  24. 前記Ｐ型ドープ半導体層に当接する前記チャネル構造の前記一部を前記半導体プラグで置き換えた後に、
    前記メモリスタックよりも上にあり、前記Ｐ型ドープ半導体層と接触している第１のソースコンタクトを形成するステップと、
    前記メモリスタックよりも上にあり、前記Ｎウェルと接触している第２のソースコンタクトを形成するステップとをさらに含む、請求項１９～２３のいずれか一項に記載の方法。
  25. それぞれ前記第１および第２のソースコンタクトよりも上にあり、それらと接触する、第１の相互接続および第２の相互接続を含む相互接続層を形成するステップをさらに含む、請求項２４に記載の方法。
  26. 前記ドープデバイス層を通り、前記第１の相互接続と接触する、第１のコンタクトを形成するステップであって、それにより前記ドープデバイス層は、前記第１のソースコンタクトおよび前記第１の相互接続を通して前記第１のコンタクトに電気的に接続される、ステップと、
    前記ドープデバイス層を通り、前記第２の相互接続と接触する、第２のコンタクトを形成するステップであって、それにより前記Ｎウェルは、前記第２のソースコンタクトおよび前記第２の相互接続を通して前記第２のコンタクトに電気的に接続される、ステップとをさらに含む、請求項２５に記載の方法。
  27. 前記誘電体スタックを形成する前に、Ｎ型ドーパントを、前記Ｐ型ドープ半導体層の一部にドープして、前記Ｎウェルを形成するステップをさらに含む、請求項１９～２６のいずれか一項に記載の方法。
  28. 接合する前記ステップは、ハイブリッド接合を含む、請求項１９～２７のいずれか一項に記載の方法。
JP2021561774A 2020-05-27 2020-05-27 ３次元メモリデバイスを形成するための方法 Active JP7273183B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/092506 WO2021237492A1 (en) 2020-05-27 2020-05-27 Methods for forming three-dimensional memory devices

Publications (2)

Publication Number Publication Date
JP2022539284A true JP2022539284A (ja) 2022-09-08
JP7273183B2 JP7273183B2 (ja) 2023-05-12

Family

ID=72834308

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021561774A Active JP7273183B2 (ja) 2020-05-27 2020-05-27 ３次元メモリデバイスを形成するための方法

Country Status (7)

Country Link
US (1) US11462560B2 (ja)
EP (1) EP3942612B1 (ja)
JP (1) JP7273183B2 (ja)
KR (1) KR20210149074A (ja)
CN (2) CN113410243B (ja)
TW (1) TWI756737B (ja)
WO (1) WO2021237492A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11963349B2 (en) * 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
JP2022041052A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体装置およびその製造方法
KR20230012639A (ko) * 2020-09-02 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 디바이스의 온칩 커패시터 구조
CN112331662B (zh) * 2020-11-11 2021-07-20 长江存储科技有限责任公司 三维存储器及其制备方法
WO2022099621A1 (en) * 2020-11-13 2022-05-19 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
EP4285413A1 (en) * 2021-03-22 2023-12-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN113345909B (zh) * 2021-05-31 2022-07-15 长江存储科技有限责任公司 三维存储器、三维存储器的制备方法及存储系统
CN113437075B (zh) * 2021-06-21 2022-07-29 长江存储科技有限责任公司 一种三维存储器及其制造方法
KR20230158725A (ko) * 2022-05-12 2023-11-21 삼성전자주식회사 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템
KR20230171802A (ko) * 2022-06-14 2023-12-21 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016062901A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
US20170338241A1 (en) * 2016-05-23 2017-11-23 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20180122904A1 (en) * 2016-11-03 2018-05-03 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
CN109037227A (zh) * 2018-09-21 2018-12-18 长江存储科技有限责任公司 3d存储器件及其制造方法
US20190081069A1 (en) * 2017-08-21 2019-03-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN109742081A (zh) * 2019-01-02 2019-05-10 长江存储科技有限责任公司 存储器及其形成方法
CN109786387A (zh) * 2019-01-09 2019-05-21 长江存储科技有限责任公司 存储器及其形成方法、存储器的存储单元的选择方法
CN109860197A (zh) * 2019-02-27 2019-06-07 长江存储科技有限责任公司 三维存储器及形成三维存储器的方法
CN110945657A (zh) * 2019-10-22 2020-03-31 长江存储科技有限责任公司 具有处于存储器串中的口袋结构的三维存储器件及其形成方法

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101113767B1 (ko) 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
US8908444B2 (en) 2012-08-13 2014-12-09 Sandisk Technologies Inc. Erase for 3D non-volatile memory with sequential selection of word lines
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9230980B2 (en) 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
TWI515876B (zh) 2013-10-24 2016-01-01 旺宏電子股份有限公司 接觸窗結構與形成方法
US9524977B2 (en) 2015-04-15 2016-12-20 Sandisk Technologies Llc Metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure
KR102415401B1 (ko) 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
US9425299B1 (en) 2015-06-08 2016-08-23 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
KR102461150B1 (ko) 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
US9601577B1 (en) 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9620512B1 (en) 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9917100B2 (en) * 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9812454B2 (en) 2016-02-08 2017-11-07 Kilopass Technology, Inc. Methods and systems for reducing electrical disturb effects between thyristor memory cells using buried metal cathode lines
US10636806B2 (en) 2016-05-23 2020-04-28 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US9917093B2 (en) * 2016-06-28 2018-03-13 Sandisk Technologies Llc Inter-plane offset in backside contact via structures for a three-dimensional memory device
US9824966B1 (en) * 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
KR102609348B1 (ko) 2016-10-26 2023-12-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9875929B1 (en) 2017-01-23 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and discrete charge storage elements and method of making thereof
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
US10256245B2 (en) * 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
US20180331118A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multi-layer barrier for cmos under array type memory device and method of making thereof
US10199359B1 (en) * 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
CN107658315B (zh) 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
US10199326B1 (en) 2017-10-05 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device with driver circuitry on the backside of a substrate and method of making thereof
US10283513B1 (en) * 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
WO2019099103A1 (en) * 2017-11-15 2019-05-23 Sandisk Technologies Llc Three-dimensional memory device with thickened word lines in terrace region and method of making thereof
CN107887395B (zh) 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
US10256252B1 (en) 2017-12-13 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
KR102614849B1 (ko) * 2018-05-21 2023-12-18 삼성전자주식회사 지지대를 갖는 3d 반도체 소자 및 그 형성 방법
US20190043868A1 (en) 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
US10651153B2 (en) 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
KR102309462B1 (ko) 2018-06-28 2021-10-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 차폐층을 가진 3차원 메모리 장치 및 3차원 메모리 장치를 형성하기 위한 방법
KR102651818B1 (ko) 2018-07-20 2024-03-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3 차원 메모리 장치
CN109314116B (zh) * 2018-07-20 2019-10-01 长江存储科技有限责任公司 用于形成三维存储器件的方法
KR102616051B1 (ko) 2018-08-10 2023-12-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN109148461B (zh) 2018-08-17 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2020043273A (ja) 2018-09-13 2020-03-19 キオクシア株式会社 半導体記憶装置
CN111354732B (zh) 2018-09-14 2021-04-27 长江存储科技有限责任公司 三维存储器件以及用于形成三维存储器件的方法
CN111415941B (zh) 2018-09-20 2021-07-30 长江存储科技有限责任公司 多堆叠层三维存储器件
CN109346473B (zh) 2018-09-21 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
US10553599B1 (en) * 2018-09-26 2020-02-04 Sandisk Technologies Llc Three-dimensional memory device containing drain select isolation structures and on-pitch channels and methods of making the same without an etch stop layer
BR112020025889A2 (pt) * 2018-09-27 2021-04-06 Yangtze Memory Technologies Co., Ltd. Dispositivo de memória tridimensional e método para formar um dispositivo de memória tridimensional
KR102541001B1 (ko) * 2018-09-28 2023-06-07 삼성전자주식회사 수직형 메모리 장치
CN109192734B (zh) 2018-09-28 2020-10-16 长江存储科技有限责任公司 3d存储器件
WO2020073184A1 (en) * 2018-10-09 2020-04-16 Yangtze Memory Technologies Co., Ltd. Inter-deck plug in three-dimensional memory device and method for forming same
CN109192735B (zh) 2018-10-15 2021-02-05 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109742080B (zh) * 2018-12-03 2021-02-26 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN111276486B (zh) 2018-12-07 2021-03-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
CN110896668B (zh) * 2018-12-18 2021-07-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
CN110914991B (zh) * 2018-12-18 2021-04-27 长江存储科技有限责任公司 具有转移的互连层的三维存储器件以及其形成方法
CN109712988A (zh) * 2018-12-27 2019-05-03 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109686739A (zh) 2018-12-27 2019-04-26 长江存储科技有限责任公司 3d存储器件及其制造方法
US10665580B1 (en) 2019-01-08 2020-05-26 Sandisk Technologies Llc Bonded structure including a performance-optimized support chip and a stress-optimized three-dimensional memory chip and method for making the same
CN111968991A (zh) 2019-01-18 2020-11-20 长江存储科技有限责任公司 三维存储器件的源极接触结构及该存储器件的制造方法
US10727215B1 (en) 2019-01-30 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device with logic signal routing through a memory die and methods of making the same
US11201107B2 (en) 2019-02-13 2021-12-14 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
CN109904170B (zh) * 2019-02-14 2020-11-17 长江存储科技有限责任公司 存储器件及其制造方法
US10790300B2 (en) 2019-03-01 2020-09-29 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
CN110062958B (zh) * 2019-03-04 2020-05-26 长江存储科技有限责任公司 用于形成三维存储器件的方法
KR20210137533A (ko) * 2019-04-12 2021-11-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 증착된 반도체 플러그들을 갖는 3차원 메모리 디바이스 및 이를 형성하기 위한 방법들
KR102601225B1 (ko) 2019-04-15 2023-11-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 복수의 기능 칩이 있는 3차원 nand 메모리 디바이스의 집적화
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
CN110246846A (zh) * 2019-06-18 2019-09-17 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN110349966B (zh) 2019-06-27 2020-05-26 长江存储科技有限责任公司 3d存储器件的制造方法及3d存储器件
CN110364536B (zh) 2019-07-23 2020-06-26 长江存储科技有限责任公司 三维存储器的制造方法以及三维存储器
CN110914987B (zh) 2019-10-17 2021-11-09 长江存储科技有限责任公司 具有背面隔离结构的三维存储器件
US11101288B2 (en) 2019-12-11 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same
KR20210137123A (ko) 2020-04-14 2021-11-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 소스 콘택트를 가지는 3차원 메모리 디바이스

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016062901A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
US20170338241A1 (en) * 2016-05-23 2017-11-23 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20180122904A1 (en) * 2016-11-03 2018-05-03 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US20190081069A1 (en) * 2017-08-21 2019-03-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN109037227A (zh) * 2018-09-21 2018-12-18 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109742081A (zh) * 2019-01-02 2019-05-10 长江存储科技有限责任公司 存储器及其形成方法
CN109786387A (zh) * 2019-01-09 2019-05-21 长江存储科技有限责任公司 存储器及其形成方法、存储器的存储单元的选择方法
CN109860197A (zh) * 2019-02-27 2019-06-07 长江存储科技有限责任公司 三维存储器及形成三维存储器的方法
CN110945657A (zh) * 2019-10-22 2020-03-31 长江存储科技有限责任公司 具有处于存储器串中的口袋结构的三维存储器件及其形成方法

Also Published As

Publication number Publication date
CN111801797B (zh) 2021-05-25
WO2021237492A1 (en) 2021-12-02
CN113410243A (zh) 2021-09-17
TWI756737B (zh) 2022-03-01
TW202145519A (zh) 2021-12-01
EP3942612B1 (en) 2024-01-03
CN111801797A (zh) 2020-10-20
JP7273183B2 (ja) 2023-05-12
US11462560B2 (en) 2022-10-04
KR20210149074A (ko) 2021-12-08
US20210375914A1 (en) 2021-12-02
EP3942612A1 (en) 2022-01-26
CN113410243B (zh) 2023-04-25
EP3942612A4 (en) 2022-07-20

Similar Documents

Publication Publication Date Title
JP7297923B2 (ja) ３次元メモリデバイス及び方法
JP7273183B2 (ja) ３次元メモリデバイスを形成するための方法
JP7305774B2 (ja) ３次元メモリデバイス
US11901313B2 (en) Methods for forming three-dimensional memory devices with supporting structure for staircase region
KR20220129607A (ko) 후면 소스 콘택을 갖는 3차원 메모리 디바이스를 형성하기 위한 방법
US11557570B2 (en) Methods for forming three-dimensional memory devices
US11557601B2 (en) Three-dimensional memory devices
US11158622B1 (en) Three-dimensional memory devices
US11647632B2 (en) Three-dimensional memory devices with supporting structure for staircase region
US20210375915A1 (en) Three-dimensional memory devices
WO2021237883A1 (en) Three-dimensional memory devices
US20210375916A1 (en) Methods for forming three-dimensional memory devices

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211015

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230322

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230403

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230427

R150 Certificate of patent or registration of utility model

Ref document number: 7273183

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150