CN110364536B - 三维存储器的制造方法以及三维存储器 - Google Patents
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Abstract
本发明提供一种三维存储器的制造方法，该制造方法包括：提供半导体结构，所述半导体结构具有衬底、位于所述衬底中的经掺杂的阱区、位于所述阱区上的停止层以及所述停止层上的牺牲层、位于所述牺牲层上的堆叠层以及垂直穿过所述堆叠层的沟道结构，其中所述阱区与所述衬底接触，所述沟道结构到达所述阱区且具有沟道层；形成垂直穿过所述堆叠层而到达所述牺牲层的栅线隙；去除所述牺牲层，露出所述沟道结构在所述牺牲层的部分的侧壁；去除所述沟道结构在所述牺牲层的部分侧壁厚度，露出所述沟道层的一部分，并形成穿过所述停止层到达所述阱区的连接槽；以及在所述连接槽中形成连接层，所述连接层将所述沟道层与所述阱区电性连接。
Description
技术领域
本发明主要涉及半导体制造方法，尤其涉及一种三维存储器的制造方法以及三维存储器。
背景技术
为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心(core)区。沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中，沟道结构通常具有SONO(硅-氧化物-氮化物-氧化物)结构。沟道孔底部设置硅外延层以便连接沟道层和衬底。然而常规的工艺中，对SONO结构进行刻蚀会对底部的硅材料造成损伤，从而影响了在底部生长的硅外延层的品质。并且，随着3D NAND技术的发展，堆叠层数越来越高，尤其是对于具有多层堆栈的存储器来说，由于不同堆栈的连接处没有对齐导致的拐角，对SONO结构的刻蚀带来更多的困难。
发明内容
本发明要解决的技术问题是提供一种无需沟道孔刻蚀的三维存储器的制造方法及三维存储器。
为解决上述技术问题，本发明提供了一种三维存储器的制造方法，该制造方法包括：提供半导体结构，所述半导体结构具有衬底、位于所述衬底中的经掺杂的阱区、位于所述阱区上的停止层以及所述停止层上的牺牲层、位于所述牺牲层上的堆叠层以及垂直穿过所述堆叠层的沟道结构，其中所述阱区与所述衬底接触，所述沟道结构到达所述阱区且具有沟道层；形成垂直穿过所述堆叠层而到达所述牺牲层的栅线隙；去除所述牺牲层，露出所述沟道结构在所述牺牲层的部分的侧壁；去除所述沟道结构在所述牺牲层的部分侧壁厚度，露出所述沟道层的一部分，并形成穿过所述停止层到达所述阱区的连接槽；以及在所述连接槽中形成连接层，所述连接层将所述沟道层与所述阱区电性连接。
在本发明的一实施例中，在所述连接槽中形成连接层的步骤包括：在所述连接槽中选择性外延生长单晶硅形成连接层。
在本发明的一实施例中，在所述连接槽中形成连接层的步骤包括：在所述连接槽中沉积多晶硅形成连接层。
在本发明的一实施例中，去除所述沟道结构在所述牺牲层的部分侧壁厚度至所述沟道结构的底面。
在本发明的一实施例中，在所述连接槽中形成连接层至所述连接层的顶面与所述停止层的顶面齐平。
在本发明的一实施例中，所述沟道层露出的部分为圆柱面。
在本发明的一实施例中，还包括：在所述停止层上形成底部选择栅，并在所述阱区上形成接触区；以及在所述栅线隙中形成阵列共源极，所述阵列共源极穿过所述底部选择栅接触所述接触区。
在本发明的一实施例中，所述堆叠层包括一个堆栈或多个堆叠的堆栈。
在本发明的一实施例中，所述阱区为P型掺杂。
本发明还提供了一种三维存储器，该三维存储器包括：衬底；经掺杂的阱区，位于所述衬底中，所述阱区与所述衬底接触；位于所述阱区上的堆叠层，所述堆叠层包括间隔的栅极层；垂直穿过所述堆叠层且到达所述阱区的沟道结构，所述沟道结构包括沟道层，其中所述沟道层位于所述阱区的部分从所述沟道结构的侧面露出；连接层，电性连接所述侧面露出的沟道层与所述阱区。
在本发明的一实施例中，所述连接层为选择性外延生长单晶硅。
在本发明的一实施例中，所述连接层为多晶硅。
在本发明的一实施例中，所述连接层的底面与所述沟道结构的底面齐平。
在本发明的一实施例中，还包括位于阱区上的停止层，所述连接层的顶面与所述停止层的顶面齐平。
在本发明的一实施例中，所述沟道层露出的部分为圆柱面。
在本发明的一实施例中，还包括位于所述停止层上的底部选择栅，垂直穿过所述底部选择栅与所述阱区电性连接的阵列共源极，其中所述阵列共源极与所述阱区之间设有接触区。
在本发明的一实施例中，所述堆叠层包括一个堆栈或多个堆叠的堆栈。
在本发明的一实施例中，所述阱区为P型掺杂。
在本发明的三维存储器及其制造方法中，通过在阱区的上方设置牺牲层，并通过栅线隙和该牺牲层，使沟道结构在牺牲层的部分沟道层暴露出来，并形成包围该部分沟道层的连接层，使沟道层与阱区通过该连接层电性连接，无需使用SONO刻蚀，从而避免了由于SONO刻蚀带来的问题。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是一种三维存储器的沟道结构的剖面示意图；
图2是本发明一实施例的三维存储器的制造方法的示例性流程图；
图3-9E是本发明一实施例的三维存储器的制造方法的过程示意图；
图10是本发明一实施例的三维存储器的结构示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
本发明的实施例描述形成三维存储器的方法以及三维存储器，可以不必对沟道孔的SONO结构进行刻蚀。
图1是一种三维存储器的沟道结构的剖面示意图。参考图1所示，该三维存储器包括衬底110和形成于其上堆叠结构120。该堆叠结构120可以是有第一材料层和第二材料层交替堆叠而成。该第一材料层可以是栅极层或伪栅极层，第二材料层可以是介质层。
在该三维存储器中形成有贯穿堆叠结构120的沟道孔130。在沟道孔130的底部可以采用选择性外延生长(SEG,Selective Epitaxial Growth)的方法形成硅外延层140。在该硅外延层140的上方，从沟道孔130的侧壁向中心依次沉积有阻挡层、电荷捕获层、隧穿层和沟道层，构成垂直的沟道结构150。
在通常的工艺中，对该SONO结构进行刻蚀，使沟道孔130的底部开孔，再次填充沟道层，以使沟道孔130和硅外延层140电性连接。进一步地，以介电隔离材料填充沟道孔核心部分，沟道孔核心部分也可以留作气隙(Air gap)。
然而，对于层数较多的三维存储器，以及具有多层堆栈的存储器来说，进行SONO刻蚀的难度较大。
图2是本发明一实施例的三维存储器的制造方法的示例性流程图。图3-9E是本发明一实施例的三维存储器的制造方法的过程示意图。下面结合图2和图3-9E描述本实施例的三维存储器的制造方法。
在步骤210，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stairstep,SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。
图3是本发明一实施例的三维存储器的制造方法中提供半导体结构的过程示意图。参考图3所示，半导体结构300可以包括衬底301、位于衬底301中的经掺杂的阱区302、位于阱区302上的停止层303以及位于停止层303上的牺牲层304、位于牺牲层304上的堆叠层310以及垂直穿过堆叠层310的沟道结构。其中，阱区302与衬底301接触，沟道结构到达阱区302且具有沟道层321。可以理解，此处的堆叠层可以包括单个或者多个堆栈。
参考图3所示，该半导体结构300的阵列区中包括核心区和阶梯区。在核心区和阶梯区中都具有垂直穿过堆叠层310的沟道结构。本实施例的制造方法对沟道结构所处的位置不做限制，对核心区和阶梯区中的沟道结构都可以使用本实施例中所描述的方法。
堆叠层310可为第一材料层311和第二材料层312交替层叠的叠层。
第一材料层和第二材料层可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层和第二材料层具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层和第二材料层的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。在本发明的实施例中，第一材料层311可为栅极层或伪栅极层，第二材料层312为介质层。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨，钴，镍等。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。
沟道结构位于贯穿堆叠层310的沟道孔320中，该沟道结构包括沟道层321和导电部322，二者相互电连接。在此实施例中，导电部322可为位于沟道孔320内的多晶硅插塞(poly plug)。在此步骤中，沟道结构的底部处于阱区302中，但是并未通过硅外延层与阱区302电性连接。
沟道结构还可包括存储器层323，该存储器层323可以包括沿沟道孔320的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。
对于浮栅型存储器来说，存储器层323可以不是设置在沟道孔320内的介质层，而是设置在第一材料层311中靠近沟道孔的横向沟槽内的浮栅结构。
牺牲层304可用于在后面的步骤中形成三维存储器的底部选择栅(BSG，BottomSelective Gate)。如图3所示，沟道层321可向下延伸到牺牲层304的位置，充当底部选择栅的沟道。
在本发明的实施例中，衬底301的材料例如是硅。阱区302的材料例如是硅。衬底301和阱区302都可经过掺杂，例如P型掺杂。停止层303的材料例如是氧化硅。牺牲层304可选择与第一材料层311和第二材料层312有刻蚀选择性的材料。例如牺牲层304可为多晶硅或非晶硅。第一材料层311和第二材料层312例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底301上交替沉积氮化硅和氧化硅，形成堆叠层310。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底301中可根据需要形成各种阱区；沟道层321内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。此外，所举例的各层的材料仅仅是示例性的，例如衬底301还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤220，形成垂直穿过堆叠层而到达牺牲层的栅线隙。
在此步骤中，可以在半导体结构中，形成在垂直于衬底的方向上贯穿堆叠层的各种栅线隙(Gate Line Slit，GLS)，从而将核心区划分为多个块存储区和/或指存储区。
图4是本发明一实施例的三维存储器的制造方法中形成栅线隙的过程示意图。参考图4所示，在半导体结构400上形成了垂直于衬底301的贯穿堆叠层310的栅线隙330。该栅线隙330在垂直方向上到达牺牲层304。
在一些实施例中，如图4所示，该栅线隙330还可以穿过牺牲层304、停止层303并到达阱区302。
可以通过对堆叠层310进行刻蚀来形成该栅线隙330。在刻蚀之前，可先对堆叠层310顶部的第二材料层312加厚以保护沟道结构。
当堆叠层310中的第一材料层311是伪栅极层时，例如氮化硅，在本发明实施例的三维存储器的制造方法还可以包括去除伪栅极层形成栅极层的步骤。
图5A-5B是本发明一实施例的三维存储器的制造方法中形成栅极层的过程示意图。在图5A所示的半导体结构500a中，可以通过刻蚀法去除堆叠层310中作为伪栅极层的第一材料层311，以及去除牺牲层304。
在图5B所示的半导体结构500b中，在栅线隙330、第一材料层311和牺牲层304中沉积栅极材料。沉积栅极材料的方法可以是依次沉积高K(介电系数)氧化层、氮化钛(TiN)和钨(W)。
经过图5A和5B所示的过程，在原第一材料层311的部位形成了三维存储器的栅极层510。
在步骤230，去除牺牲层，露出沟道结构在牺牲层的部分的侧壁。
在此步骤中，去除牺牲层304，在堆叠层310与停止层303之间形成间隙。此时沟道结构在牺牲层的部分的侧壁露出在间隙中。
图6是本发明一实施例的三维存储器的制造方法中去除牺牲层的过程示意图。在图6所示的过程中，可以通过对栅线隙330和牺牲层304中的栅极材料进行退火处理，去掉在图5A和5B所示的过程中沉积在栅线隙330和牺牲层304中的栅极材料，同时保留栅极层510。在图6所示的半导体结构600中，去除牺牲层304而形成了间隙604。去除牺牲层304的方法也可以例如是湿法刻蚀。在此，堆叠层310最底层的第二材料层312、停止层303以及沟道结构在牺牲层304的部分的外侧壁的阻挡层可以作为湿法刻蚀的停止层。
在步骤240，去除沟道结构在牺牲层的部分侧壁厚度，露出沟道层的一部分，并形成穿过停止层到达阱区的连接槽。
在此步骤中，通过间隙去除沟道结构的部分侧壁厚度，包括阻挡层、电荷捕获层和隧穿层，从而露出沟道层的一部分。在这一步骤中，可通过多次湿法刻蚀来依次去除阻挡层、电荷捕获层和隧穿层。也可以采用气体辅助的干法刻蚀方法。在进行刻蚀时，可以选择较高的ONO刻蚀比，以便于形成连接槽。
图7是本发明一实施例的三维存储器的制造方法中去除沟道结构在牺牲层的部分侧壁厚度的过程示意图。在图7所示的半导体结构700中，沟道结构在牺牲层的部分侧壁厚度被去除，露出了沟道结构中的沟道层321的一部分沟道层321a。并且，形成了穿过停止层303到达阱区302的连接槽710。
在一些实施例中，参考图7所示，由于沟道孔320通常为圆柱状，该部分暴露出来的沟道层321a为圆柱面。
参考图7所示，在该实施例中，连接槽710的高度大于牺牲层304所形成的间隙604的厚度。连接槽710在沟道孔320的高度方向一部分向上进入堆叠层310底层的第二材料层312中，一部分向下穿过停止层303到达阱区302，但是并未到达沟道结构的底面。
在一些实施例中，在本步骤中，去除沟道结构在牺牲层的部分侧壁厚度直至沟道结构的底面。
在步骤250，在连接槽中形成连接层，连接层将沟道层与阱区电性连接。
图8是本发明一实施例的三维存储器的制造方法中形成连接层的过程示意图。在图8所示的半导体结构800中，在连接槽710中形成了连接层810。该连接层810包围在一部分的沟道层321a的外面，并同时与沟道层321a和阱区302相接触，使沟道层321和阱区302电性连接。
在一些实施例中，可以在连接槽710中通过选择性外延生长单晶硅或锗形成连接层810。
在另一些实施例中，可以在连接槽710中通过沉积多晶硅形成连接层810。
在一些实施例，连接层810可以充满连接槽710，即连接层810完全包围部分沟道层321a的外表面。
在一些实施例中，参考图8所示，在连接槽710中形成连接层810直到该连接层810的顶面与停止层303的顶面齐平。在这些实施例中，由于去除牺牲层304之后所形成的间隙604将停止层303的顶面暴露出来，因此，停止层303的顶面具有平整的顶面。
在一些实施例中，本发明实施例的三维存储器的制造方法除了包括上述步骤之外，还包括形成底部选择栅的步骤。
图9A-9E是本发明一实施例的三维存储器的制造方法中形成底部选择栅的过程示意图。在图9A所示的半导体结构900a中，先在栅线隙330和间隙604中沉积一层氧化物。如图9A所示，该层氧化物均匀填充在栅线隙330中，但是并未完全填满该栅线隙330，而是使栅线隙330中仍然具有一定的间隙。该层氧化物使栅线隙330与堆叠层310中的叠层结构隔离开。该层氧化物均匀沉积在停止层303上，从而使间隙604的厚度变小。该层氧化物还覆盖在连接层810上，并且填充在连接槽710中，将沟道结构中暴露出来的沟道层321a包围起来，使沟道层321a不再暴露。
在图9B所示的半导体结构900b中，在栅线隙330和间隙604中沉积用于形成底部选择栅910的栅极材料。该栅极材料可以是多晶硅或钨。如图9B所示，该栅极材料将间隙604填满。该栅极材料填充在栅线隙330中，但是并未完全填满该栅线隙330。
在图9C所示的半导体结构900c中，对栅极材料进行退火处理。经过退火处理之后，去除了栅线隙330中的栅极材料，保留大部分的底部选择栅910。去除了位于栅线隙330的底部与停止层303之间的一部分栅极材料，从而形成了间隙920。该间隙920的宽度大于栅线隙330中间空隙的宽度。
在图9D所示的半导体结构900d中，在栅线隙330中进行氧化物沉积，使间隙920被氧化物填满。
在一些实施例中，本发明的三维存储器的制造方法中还包括在阱区302上形成接触区930。该接触区930可以通过对栅线隙330进行进一步的刻蚀，使栅线隙330的底部接触到阱区302来形成。参考图9E所示，接触区930位于栅线隙330的最底部，并进入到阱区302中。
在图9E所示的半导体结构900e中，在栅线隙330中形成阵列共源极(ACS，ArrayCommon Source)，该阵列共源极穿过底部选择栅910接触到接触区930。
至此，三维存储器中关于连接层结构的工艺基本完成。在这些工艺完成后，再加上常规的工艺，即可得到本发明实施例的三维存储器。举例来说，当三维存储器为浮栅型存储器时，堆叠层310为栅极堆栈，堆叠层中的第一材料层311为栅极层，则不需要经过图5A-5B所示的过程。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
本发明的该实施例提供了一种三维存储器的制造方法，通过在阱区的上方设置牺牲层，并通过栅线隙和该牺牲层，使沟道结构在牺牲层的部分沟道层暴露出来，并形成包围该部分沟道层的连接层，使沟道层与阱区通过该连接层电性连接，无需使用SONO刻蚀，从而避免了由于SONO刻蚀带来的问题。
图10是本发明一实施例的三维存储器的结构示意图。参考图10所示，该三维存储器包括衬底1001、经掺杂的阱区1002、位于阱区1002上的堆叠层1010、垂直穿过堆叠层1010且到达阱区1002的沟道结构和连接层1040。
其中，阱区1002位于衬底1001中，并且该阱区1002与衬底1001接触。在一些实施例中，阱区1002为P型掺杂。
堆叠层1010包括间隔分布的栅极层1011。多个栅极层1011中相邻的栅极层之间例如可以由绝缘层1012隔开。栅极层1011的层数与三维存储器1000的层数有关。作为栅极层1011的材料可以是导电材料例如金属钨，钴，镍等。作为绝缘层1012的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。
参考图10所示，本发明实施例的三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stair step,SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。
参考图10所示，贯穿堆叠层1010的沟道结构可以位于核心区和阶梯区。堆叠层1010中具有多个沟道孔1020。每个沟道孔1020内有沟道层1021。对于电荷捕获型闪存(CTF)来说，每个沟道孔1020内还有存储器层1023。存储器层1023可包括沿沟道孔1020的径向从外向内设置的阻挡层、电荷捕获层和隧穿层。每个沟道孔1020内还可有填充层，位于沟道层1021内。然而可以理解，填充层可以省略。例如沟道层1021可以在沟道孔1020的径向扩展到填满目前填充层所占据的空间。在每个沟道孔1020顶部还具有导电部1022。此导电部1022位于沟道层1021之上，且与沟道层1021接触。在本发明的实施例中，沟道孔1020可为圆柱形孔，尽管并非作为限定。
沟道孔1020中所形成的结构在此称为沟道结构。整个沟道结构垂直穿过堆叠层1010且到达阱区1002。沟道层1021位于阱区1002的部分沟道层1021a从沟道结构的侧面露出。
连接层1040位于沟道层1021a与阱区1002之间，使沟道结构侧面露出部分的沟道层1021a与阱区1002通过该连接层1040电性连接。参考图10所示，连接层1040包围在一部分的沟道层1021a的外面，并且同时与该部分沟道层1021a和阱区1002接触。
连接层1040在沟道结构的垂直方向上具有一定的高度，在图10所示的实施例中，连接层1040的底面高于沟道结构的底面。在另一些实施例中，连接层1040的底面可以和沟道结构的底面平齐。
在本实施例中，沟道层1021从沟道结构侧面露出的部分沟道层1021a为圆柱面，这样可以起到较好的接触效果。但是可以理解，部分沟道层1021a也可以为其他轮廓。
在一些实施例中，连接层1040可以是选择性外延生长单晶硅，形成硅外延层。
在一些实施例中，连接层1040可以采用选择性外延生长形成锗外延层。
在一些实施例中，连接层1040可以是多晶硅。
在一些实施例中，本发明实施例的三维存储器1000在阱区1002上方还包括有停止层1003，连接层1040的顶面与停止层1003的顶面齐平。
在一些实施例中，本发明实施例的三维存储器1000还包括位于停止层1003上的底部选择栅1050。在本实施例中，各沟道孔1020中对应底部选择栅1050的位置的结构是沟道层1021。也就是说，沟道层1021向下延伸到底部选择栅1050的位置。
在一些实施例中，本发明的三维存储器1000还包括垂直穿过底部选择栅1050的阵列共源极1030。该阵列共源极1030与阱区1002之间设有接触区1005。这样，当所在栅极导通时，形成沟道层1021、阱区1002、接触区1002到阵列共源极1030的电流路径。在此，接触区1002是位于阱区1002与阵列共源极1030之间设有N掺杂接触区。可以理解，阵列共源极220可通过绝缘层1031与堆叠层1010的侧壁隔绝。
在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷捕获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层1021示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K(介电常数)氧化层；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。
图10所示为具有单个堆栈的三维存储器。在其他的实施例中，本发明也可为包括多个堆栈的三维存储器。在这些实施例中，三维存储器的堆叠层1010可以包括多个堆叠的堆栈。
三维存储器件的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
本发明的该实施例提供了一种三维存储器，通过在阱区的上方设置牺牲层，并通过栅线隙和该牺牲层，使沟道结构在牺牲层的部分沟道层暴露出来，并形成包围该部分沟道层的连接层，使沟道层与阱区通过该连接层电性连接，无需使用SONO刻蚀，从而避免了由于SONO刻蚀带来的问题。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (18)
1.一种三维存储器的制造方法，该制造方法包括：
提供半导体结构，所述半导体结构具有衬底、位于所述衬底中的经掺杂的阱区、位于所述阱区上的停止层以及所述停止层上的牺牲层、位于所述牺牲层上的堆叠层以及垂直穿过所述堆叠层的沟道结构，其中所述阱区与所述衬底接触，所述沟道结构到达所述阱区且具有沟道层；
形成垂直穿过所述堆叠层而到达所述牺牲层的栅线隙；
去除所述牺牲层，露出所述沟道结构在所述牺牲层的部分的侧壁；
去除所述沟道结构在所述牺牲层的部分侧壁厚度，露出所述沟道层的一部分，并形成穿过所述停止层到达所述阱区的连接槽；以及
在所述连接槽中形成连接层，所述连接层包围在一部分所述露出的沟道层的外面，所述连接层将所述沟道层与所述阱区电性连接。
2.如权利要求1所述的制造方法，其特征在于，在所述连接槽中形成连接层的步骤包括：在所述连接槽中选择性外延生长单晶硅形成连接层。
3.如权利要求1所述的制造方法，其特征在于，在所述连接槽中形成连接层的步骤包括：在所述连接槽中沉积多晶硅形成连接层。
4.如权利要求1所述的制造方法，其特征在于，去除所述沟道结构在所述牺牲层的部分侧壁厚度至所述沟道结构的底面。
5.如权利要求1或4所述的制造方法，其特征在于，在所述连接槽中形成连接层至所述连接层的顶面与所述停止层的顶面齐平。
6.如权利要求1所述的制造方法，其特征在于，所述沟道层露出的部分为圆柱面。
7.如权利要求1所述的制造方法，其特征在于，还包括：
在所述停止层上形成底部选择栅，并在所述阱区上形成接触区；以及
在所述栅线隙中形成阵列共源极，所述阵列共源极穿过所述底部选择栅接触所述接触区。
8.如权利要求1所述的制造方法，其特征在于，所述堆叠层包括一个堆栈或多个堆叠的堆栈。
9.如权利要求1所述的制造方法，其特征在于，所述阱区为P型掺杂。
10.一种三维存储器，该三维存储器包括：
衬底；
经掺杂的阱区，位于所述衬底中，所述阱区与所述衬底接触；
位于所述阱区上的堆叠层，所述堆叠层包括间隔的栅极层；
垂直穿过所述堆叠层且到达所述阱区的沟道结构，所述沟道结构包括沟道层，其中所述沟道层位于所述阱区的部分从所述沟道结构的侧面露出；
连接层，所述连接层包围在一部分所述露出的沟道层的外面，并电性连接所述侧面露出的沟道层与所述阱区。
11.如权利要求10所述的三维存储器，其特征在于，所述连接层为选择性外延生长单晶硅。
12.如权利要求10所述的三维存储器，其特征在于，所述连接层为多晶硅。
13.如权利要求10所述的三维存储器，其特征在于，所述连接层的底面与所述沟道结构的底面齐平。
14.如权利要求10或13所述的三维存储器，其特征在于，还包括位于阱区上的停止层，所述连接层的顶面与所述停止层的顶面齐平。
15.如权利要求10所述的三维存储器，其特征在于，所述沟道层露出的部分为圆柱面。
16.如权利要求14所述的三维存储器，其特征在于，还包括位于所述停止层上的底部选择栅，垂直穿过所述底部选择栅与所述阱区电性连接的阵列共源极，其中所述阵列共源极与所述阱区之间设有接触区。
17.如权利要求10所述的三维存储器，其特征在于，所述堆叠层包括一个堆栈或多个堆叠的堆栈。
18.如权利要求10所述的三维存储器，其特征在于，所述阱区为P型掺杂。
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