KR102675751B1 - 3 차원 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

3 차원(3D) 메모리 장치 및 그 제조 방법이 제공된다. 이 방법에는 다음 단계가 포함된다. 교번 유전체 스택이 기판 상에 형성된다. 수직 방향으로 교번 유전체 스택을 관통하는 수직 구조물이 형성된다. 교번 유전체 스택의 하부 유전체 층이 제거된다. 에피택셜 층은 하부 유전체 층을 제거한 후 기판과 교번 유전체 스택 사이에 형성된다. 절연 층은 에피택셜 층 상에 형성된다. 절연 층은 에피택셜 층과 교번 유전체 스택 사이에 위치한다. 에피택셜 층에 대한 수직 구조물을 형성하는 단계의 영향을 회피할 수 있고, 이에 따라 에피택셜 층과 하부 유전체 층 사이의 계면에서의 결함이 방지될 수 있다.

Description

3 차원 메모리 장치 및 이의 제조 방법
본 발명은 메모리 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로는 3 차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
평면 메모리 셀(Planar memory cell)은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선하여 더 작은 크기로 조정된다. 그러나 메모리 셀의 피처 크기(feature size)가 하한에 가까워짐에 따라, 평면화 공정 및 제조 기술이 어려워지고 비용이 많이 든다. 결과적으로, 평면 메모리 셀의 메모리 밀도는 상한에 가까워 진다.
3 차원(3D) 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처에는 메모리 어레이 및 메모리 어레이와의 신호를 제어하기 위한 주변 장치가 포함된다. 기존의 3D 메모리 아키텍처에서, 메모리 스트링은 반도체 기판의 다층 스택 구조를 관통하는 채널 홀에 형성된다. 에피택셜 구조가 메모리 스트링의 채널 층과 반도체 기판을 전기적으로 연결하기 위해 각 채널 홀의 바닥에 형성된다. 그러나, 채널 홀을 형성하기 위한 식각 공정은 반도체 기판에 손상을 줄 수 있고 채널 홀의 바닥에 형성된 에피택셜 구조의 품질에 영향을 미칠 수 있다. 특히 채널 홀의 밀도가 증가하는 경우 에피택셜 구조의 품질을 제어하기가 어렵다. 또한, 에피택셜 구조를 노출시키기 위한 식각 공정을 통해 에피택셜 구조 상에 형성된 ONO 구조의 일부를 제거해야 하며, 식각 공정은 메모리 스트링의 ONO 구조 및/또는 채널 층에 손상을 줄 수 있다. 따라서, 3D 메모리 장치의 전기적 성능 및/또는 제조 수율을 개선하기 위해 3D 메모리 장치의 구조 및/또는 제조 공정이 수정되어야 한다.
본 개시에는 3 차원(3D) 메모리 장치 및 그 제조 방법이 제공된다. 기판 상에 형성된 교번 유전체 스택(alternating dielectric stack)의 하부 유전체 층은, 교번 유전체 스택을 관통하는 수직 구조물을 형성한 후 및 기판과 교번 유전체 스택 사이에 에피택셜 층을 형성하기 전에 제거된다. 에피택셜 층에 대한 수직 구조물을 형성하는 단계의 영향을 피할 수 있다. 교번 유전체 스택의 하부 유전체 층이 에피택셜 층 상에 형성된 절연층으로 대체되기 때문에, 교번 유전체 스택의 하부 유전체 층과 에피택셜 층 사이의 계면에서의 결함이 감소될 수 있다. 그에 따라 3D 메모리 장치의 제조 수율 및 전기적 성능이 향상될 수 있다.
본 개시의 일 실시예에 따르면, 3D 메모리 장치의 제조 방법이 제공된다. 제조 방법은 다음 단계를 포함한다. 교번 유전체 스택이 기판 상에 형성된다. 수직 구조물은 기판 표면에 직각인 수직 방향으로 교번 유전체 스택을 관통하여 형성된다. 교번 유전체 스택의 하부 유전체 층이 제거된다. 에피택셜 층은 하부 유전체 층이 제거된 후, 기판과 교번 유전체 스택 사이에 형성된다. 절연 층은 에피택셜 층 상에 형성된다. 절연 층은 교번 유전체 스택의 에피택셜 층과 유전체 층 사이에 위치한다.
일부 실시예에서, 에피택셜 층은 절연 층을 형성하기 전에 갭(gap)에 의해 교번 유전체 스택으로부터 분리된다.
일부 실시예에서, 절연 층은 에피택셜 층에 산화 공정을 수행함으로써 형성된다.
일부 실시예에서, 에피택셜 층은 수직 방향에 직교하는 수평 방향으로 절연 층과 수직 구조물 사이에 위치하는 돌출부를 포함한다.
일부 실시예에서, 에피택셜 층의 상부 표면은 수직 방향으로 절연 층의 하부 표면보다 높다.
일부 실시예에서, 제조 방법은 교번 유전체 스택을 형성하기 전에 기판에 도핑 영역을 형성하는 단계를 더 포함하고, 에피택셜 층이 선택적 에피택셜 성장(SEG) 공정에 의해 도핑 영역 상에 형성된다.
일부 실시예에서, 수직 구조물의 일부가 교번 유전체 스택 아래에 위치하며, 수직 구조물은 반도체 층 및 반도체 층을 둘러싸는 저장 층을 포함한다. 제조 방법은 에피택셜 층을 형성하기 전에 교번 유전체 스택 아래에 반도체 층의 일부를 노출시키기 위해 저장 층의 일부를 제거하는 단계를 더 포함하고, 에피택셜 층이 반도체 층의 노출 부분과 연결된다.
일부 실시예에서, 제조 방법은 교번 유전체 스택을 형성하기 전에 기판 상에 더미 층을 형성하는 단계 - 더미 층은 수직 방향으로 기판과 교번 유전체 스택 사이에 위치함 - 와, 에피택셜 층을 형성하기 전에 더미 층을 제거하는 단계를 더 포함한다.
일부 실시예에서, 교번 유전체 스택은 복수의 유전체 층 및 수직 방향으로 교대로 적층된 복수의 희생 층을 포함한다.
일부 실시예에서, 제조 방법은 교번 유전체 스택을 관통하는 슬릿을 형성하는 단계와, 더미 층을 제거하기 전에 수직 구조물을 형성한 후에 더미 층의 일부를 노출시키는 단계를 더 포함한다.
일부 실시예에서, 제조 방법은 교번하는 전도성/유전체 스택을 형성하기 위해 희생 층을 전도성 층으로 교체하는 단계를 더 포함한다.
일부 실시예에서, 희생 층은 절연 층을 형성하기 전에 제거되고, 전도성 층은 절연 층을 형성한 후에 형성된다.
일부 실시예에서, 하부 유전체 층의 두께는 교번 유전체 스택 내의 다른 유전체 층 각각의 두께보다 작다.
본 개시의 일 실시예에 따르면, 3D 메모리 장치가 제공된다. 3D 메모리 장치는 기판, 교번하는 전도성/유전체 스택, 에피택셜 층 및 수직 구조물을 포함한다. 교번하는 전도성/유전체 스택이 기판 상에 배치된다. 교번하는 전도성/유전체 스택은 복수의 유전체 층 및 기판의 표면에 직각인 수직 방향으로 교대로 적층된 복수의 전도성 층을 포함한다. 에피택셜 층은 수직 방향으로 기판과 교번하는 전도성/유전체 스택 사이에 배치된다. 수직 구조물은 에피택셜 층에 부분적으로 배치되도록, 수직 방향으로 교번하는 전도성/유전체 스택을 관통한다. 에피택셜 층은 수직 방향에 직교하는 수평 방향으로, 교번하는 전도성/유전체 스택의 하부 유전체 층과 수직 구조물 사이에 배치된 돌출부를 포함한다.
일부 실시예에서, 교번하는 전도성/유전체 스택의 하부 유전체 층은 수평 방향으로 에피택셜 층의 돌출부를 둘러싼다.
일부 실시예에서, 에피택셜 층의 상부 표면은 수직 방향으로 하부 유전체 층의 하부 표면보다 높다.
일부 실시예에서, 수직 구조물은 반도체 층 및 반도체 층을 둘러싸는 저장 층을 포함한다.
일부 실시예에서, 에피택셜 층은 수직 구조물의 반도체 층과 접촉한다.
일부 실시예에서, 에피택셜 층의 돌출부는 수직 구조물의 반도체 층을 둘러싸고 접촉한다.
일부 실시예에서, 에피택셜 층은 기판상에 도핑된 웰 영역을 포함한다.
본 개시의 다른 측면은 본 개시의 설명, 청구 범위 및 도면에 비추어 당업자에 의해 이해될 수 있다.
본 발명의 이러한 목적 및 다른 목적은, 다양한 도면 및 도면에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후에는 당업자에게 의심할 여지 없이 이해될 것이다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부된 도면은 본 개시의 실시예를 예시하고, 나아가 설명과 함께, 본 개시의 원리를 설명하며 당업자가 본 개시를 제조하고 사용할 수 있게 하는 역할을 한다.
도 1은 본 개시의 제 1 실시예에 따른 3D 메모리 장치의 제조 방법의 흐름도이다.
도 2 내지 도 8은 본 개시의 제 1 실시예에 따른 3D 메모리 장치의 제조 방법을 설명하는 개략도이고, 도 3은 도 2에 후속하는 단계의 개략도이며, 도 4는 도 3에 후속하는 단계의 개략도이고, 도 5는 도 4에 후속하는 단계의 개략도이며, 도 6은 도 5에 후속하는 단계의 개략도이고, 도 7은 도 6에 후속하는 단계의 개략도이며, 도 8은 도 7에 후속하는 단계의 개략도이다.
도 9는 본 발명의 제 2 실시예에 따른 3D 메모리 장치를 나타내는 개략도이다.
도 10은 본 발명의 제 2 실시예에 따른 3D 메모리 장치의 제조 방법의 흐름도이다.
특정 구성 및 배열이 논의되었지만, 이는 예시 목적만을 위한 것임을 이해해야 한다. 당업자는 본 개시의 사상 및 범주를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 또한 본 개시가 다양한 다른 응용예에서 사용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "하나의 실시예", "일 실시예", "일부 실시예" 등의 언급은 설명 된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있다는 것을 나타내지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함하는 것은 아니다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 기술될 때, 명시적으로 기술되었는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 가져오는 것은 당업자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 적어도 부분적으로 문맥 상 사용에서 이해될 수 있을 것이다. 예를 들어, 본 명세서에서 사용되는 "하나 이상(one or more)"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 피처, 구조, 또는 특징을 단수형의 의미로 설명하기 위해 사용될 수도 있고, 피처들, 구조들 또는 특징들의 조합을 복수형의 의미로 설명하기 위해 사용될 수도 있다. 유사하게, 단수형 용어도, 적어도 부분적으로 문맥에 따라, 단수형의 용법을 전달하거나 복수형의 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초하여(based on)"와 같은 용어는 반드시 배타적인 요인들을 전달하려는 것이 아니라고 이해될 수 있으며, 대신, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명된 것은 아닌 추가적인 요인들의 존재도 허용될 수 있다.
본 개시물의 "상", 및 "위"의 의미는, "상"이 무엇인가의 "바로 위"를 위미할 뿐만 아니라 중간 피처 또는 층을 사이에 둔 무엇인가의 "상"의 의미도 포함하도록, 또한, "위"가 무엇인가의 "위"의 의미를 나타낼 뿐만 아니라 중간 피처 또는 층을 사이에 두지 않은 무엇인가의 "위"의 의미(즉, 무엇인가의 바로 위)를 또한 포함할 수 있도록 가장 넓게 해석되어야 한다는 점을 충분히 이해해야 한다.
또한, "아래", "하", "하측", "위", "상부" 등과 같이 공간적으로 상대적인 용어들은 본 명세서에서 도면들에 예시된 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 쉽게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 사용되는 장치의 여러 방향들 또는 도면에 도시된 방향에 더하여 동작을 포함하기 위한 것이다. 장치는 달리 배향(90 도 또는 다른 방위들로 회전)될 수도 있으며 본 명세서에서 사용되는 공간적으로 상대적인 설명어들은 그에 따라 마찬가지로 해석될 수 있다.
도 1 내지 8을 참조한다. 도 1은 본 발명의 제 1 실시예에 따른 3D 메모리 장치의 제조 방법의 흐름도이다. 도 2 내지 8은 본 실시예의 3D 메모리 장치의 제조 방법을 도시하는 개략도이다. 3D 메모리 장치의 제조 방법이 제공되며, 제조 방법은 다음 단계를 포함한다. 도 1에 및 도 2에 도시된 바와 같이, 단계 S11에서, 기판(10)이 제공되고, 교번 유전체 스택(20)이 기판(10) 상에 형성된다. 일부 실시예에서, 교번 유전체 스택(20)은 기판(10)의 표면에 직각인 수직 방향(D1)으로 교대로 적층된 복수의 유전체 층(22) 및 복수의 희생 층(24)을 포함할 수 있으나, 이에 한정되지 않는다. 교번 유전체 스택(20)의 유전체 층(22) 및 희생 층(24)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 유전체 층(22)의 재료 조성은 교번 유전체 스택(20)의 적어도 하나의 측면에 계단 구조물(도시되지 않음)을 형성하는 단계에서 필요한 에칭 선택성을 제공하기 위해 희생 층(24)의 재료 조성과 상이할 수 있다. 예를 들어, 각각의 유전층(22)은 실리콘 산화물 층일 수 있고, 각각의 희생 층(24)은 실리콘 질화물 층일 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 유전체 스택의 유전체 층(22) 및 희생 층(24)의 총 개수는 32 또는 64일 수 있으나, 이에 제한되지 않는다.
일부 실시예에서, 수직 방향(D1)은 또한 기판(10)의 두께 방향으로 간주될 수 있으며, 기판(10)은 실리콘(예, 단결정 실리콘, 다결정 실리콘), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 질화 갈륨(GaN), 인화 인듐(InP), 비화 갈륨(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(SOI), 게르마늄 온 인슐레이터(GOI) 또는 이들의 적절한 조합을 포함할 수 있다. 추가적으로, 일부 실시예에서, 제 1 도핑 영역(12) 및 보호 층(14)은 교번 유전체 스택(20)을 형성하는 단계 전에 형성될 수 있지만, 이에 제한되지는 않는다. 일부 실시예에서, 제 1 도핑 영역(12)은 주입 공정에 의해 기판(10)에 형성된 도핑 웰일 수 있고, 보호 층(14)은 주입 공정 전에 기판(10) 상에 형성될 수 있다. 예를 들어, 기판(10)이 P 형 반도체 기판인 경우, 제 1 도핑 영역(12)은 기판(10)에 형성된 P 형 도핑 웰일 수 있으나 이에 한정되지 않는다. 일부 실시예에서, 보호 층(14)은 제 1 도핑 영역(12)을 형성하기 전에 기판(10)에 산화 처리를 수행함으로써 형성된 산화물 층을 포함할 수 있다. 일부 실시예에서, 교번 유전체 스택(20)을 형성하기 전에 더미 층(16)이 기판(10) 상에 형성될 수 있고, 더미 층(16)은 수직 방향(D1)으로 기판(10)과 교번 유전체 스택(20) 사이에 위치할 수 있다. 구체적으로, 더미 층(16)은 수직 방향(D1)으로 보호 층(14)과 교번 유전체 스택(20) 사이에 위치할 수 있다. 더미 층(16)은 폴리 실리콘, 비정질 실리콘, 또는 유전층(22)의 재료 및 희생 층(24)의 재료와 상이한 적절한 희생 층 재료를 포함할 수 있다.
도 1 내지 도 3에 도시된 바와 같이, 단계 S12에서, 하나 이상의 수직 구조물(30)이 수직 방향(D1)으로 교번 유전체 스택(20)을 관통하여 형성될 수 있다. 일부 실시예에서, 수직 구조물(30)이 제 1 도핑 영역(12)에 부분적으로 배치되도록, 수직 방향(D1)으로 교번 유전체 스택(20), 더미 층(16) 및 보호 층(14)을 관통할 수 있고, 수직 구조물(30)은 제 1 도핑 영역(12)을 관통하지 않는 것이 바람직하지만 이에 제한되지 않는다. 따라서, 수직 구조물(30)의 하부(lower portion)는 수직 방향(D1)으로 교번 유전체 스택(20) 아래에 위치될 수 있고, 수직 방향(D1)에 직교하는 수평 방향(D2)으로 더미 층(16)에 의해 둘러싸일 수 있다. 일부 실시예에서, 수직 구조물(30)을 형성하는 단계 이전에 교번 유전체 스택(20) 상에 제 1 캡 층(26)이 형성될 수 있고, 각각의 수직 구조물(30)은 수직 방향(D1)으로 제 1 캡 층(26)을 더 관통할 수 있다. 제 1 캡 층(26)은 실리콘 산화물 층과 같은 산화물 층, 또는 다른 적절한 절연 재료를 포함할 수 있다.
수직 구조물(30)은 NAND 스트링 또는 다른 적절한 수직 메모리 구조물과 같은 수직 메모리 구조물을 포함할 수 있다. 예를 들어, 수직 구조물(30)은 장벽 층(31), 저장 층(32), 터널링 층(33), 반도체 층(34), 충전 구조물(35) 및 전도성 구조물(36)을 포함할 수 있다. 수직 구조물(30)은, 제 1 캡 층(26), 교번 유전체 스택(20), 더미 층(16) 및 보호 층(14)을 수직으로 관통하고 부분적으로 제 1 도핑 영역(12)에 위치하는 채널 홀을 형성하는 것; 채널 홀의 표면에 컨포멀하게 장벽 층(31)을 형성하는 것; 장벽 층(31) 상에 컨포멀하게 저장 층(32)을 형성하는 것; 저장 층(32) 상에 컨포멀하게 터널링 층(33)을 형성하는 것; 터널링 층(33) 상에 컨포멀하게 반도체 층(34)을 형성하는 것; 반도체 층(34) 상에 충전 구조물(35)을 형성하는 것; 및 충전 구조물(35) 상에 전도성 구조물(36)을 형성하는 것에 의해 형성될 수 있다. 따라서, 반도체 층(34)은 수평 방향(D2)으로 충전 구조물(35)을 둘러쌀 수 있고, 터널링 층(33), 저장 층(32) 및 장벽 층(31)이 수평 방향(D2)으로 반도체 층(34)을 둘러쌀 수 있다. 장벽 층(31), 저장 층(32), 터널링 층(33), 반도체 층(34), 충전 구조물(35) 및 전도성 구조물(36)은 각각 ALD, CVD, PVD와 같은 하나 이상의 박막 증착 공정, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있고, 하나 이상의 평탄화 공정 및/또는 에칭 백 공정이 수직 구조물(30)을 형성하기 위해 수행될 수 있지만, 이에 제한되지는 않는다.
일부 실시예에서, 장벽 층(31)이 전자 전하의 유출을 차단하기 위해 사용될 수 있고, 장벽 층(31)은 실리콘 산화물 층 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO) 층들의 조합을 포함할 수 있다. 일부 실시예에서, 장벽 층(31)은 고유전율(high-k) 유전체(예를 들어, 알루미늄 산화물)를 포함할 수 있으나, 이에 제한되지 않는다. 반도체 층(34)으로부터의 전자 또는 홀은 터널링 층(33)을 통해 저장 층(32)으로 터널링될 수 있다. 저장 층(32)은 메모리 동작을 위한 전자 전하(전자 또는 홀)를 저장하는 데 사용될 수 있다. 일부 실시예에서, 저장 층(32)에서의 전하의 저장 또는 제거는 반도체 채널의 온/오프 상태 및/또는 컨덕턴스에 영향을 미칠 수 있고, 저장 층(32)은 실리콘 질화물, 실리콘 산 질화물, 실리콘 산화물 및 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 재료 필름을 포함할 수 있다. 일부 실시예에서, 터널링 층(33)은 전자 전하(전자 또는 홀)를 터널링하는 데 사용될 수 있고, 터널링 층(33)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 반도체 층(34)은 비정질 실리콘, 폴리 실리콘, 또는 다른 적절한 반도체 재료를 포함할 수 있다. 일부 실시예에서, 충전 구조물(35)은 산화물 또는 다른 적절한 절연 재료를 포함할 수 있고, 충전 구조물(35)은 하나 이상의 기공(V)을 포함할 수 있지만 이에 제한되지 않는다. 일부 실시예에서, 전도성 구조물(36)이 충전 구조물(35) 위의 리세스 상에 형성될 수 있고, 전도성 구조물(36)은 폴리 실리콘 또는 다른 적절한 전도성 재료를 포함할 수 있다. 본 개시의 수직 구조물(30)이 위에서 설명된 구성 요소 및 제조 접근법에 제한되지 않는다는 점에 주목할 필요가 있다. 일부 실시예에서, 수직 구조물(30)은 다른 구성 요소를 포함할 수 있고/있거나 다른 제조 접근법에 의해 형성될 수 있다.
도 1, 4 및 5에 도시된 바와 같이, 단계 S13에서, 교번 유전체 스택(20)의 하부 유전체 층(22A)이 제거된다. 하부 유전체 층(22A)은 교번 유전체 스택(20)에서 최하부 유전체 층(22)이고, 하부 유전체 층(22A)은 일부 실시예에서 더미 층(16)과 직접 접촉할 수 있지만 이에 제한되지 않는다. 일부 실시예에서, 하나 이상의 슬릿(44)이 수직 구조물(30)을 형성하는 단계 이후 및 하부 유전체 층(22A)을 제거하는 단계 전에, 더미 층(16)의 일부를 노출시키기 위해 제 1 캡 층(26) 및 교번 유전체 스택(20)을 수직으로 관통하여 형성될 수 있다. 또한, 일부 실시예에서, 슬릿(44)을 형성하는 단계 전에 제 1 캡층(26) 및 수직 구조물(30) 상에 제 2 캡층(42)이 형성될 수 있고, 슬릿(44)은 수직 방향(D1)으로 제 2 캡층(42)을 더 관통할 수 있다. 제 2 캡 층(42)은 실리콘 산화물 층과 같은 산화물 층, 또는 다른 적절한 절연 재료를 포함할 수 있다. 하부 유전체 층(22A)은 슬릿(44)을 통해 하나 이상의 에칭 공정에 의해 제거될 수 있다. 특히, 일부 실시예에서, 더미 층(16)은 하부 유전체 층(22A)을 제거하는 단계 전에 수직 구조물(30)을 형성하는 단계 후에 에칭 공정(예를 들어, 적절한 습식 에칭 공정)에 의해 제거될 수 있다. 더미 층(16)을 제거한 후, 수직 구조물(30)의 일부가 노출될 수 있으며, 수직 구조물(30)의 반도체 층(34)의 일부를 노출시키기 위해 하나 이상의 에칭 공정을 수행하여 장벽 층(31)의 일부, 저장 층(32)의 일부 및 터널링 층(33)의 일부를 제거할 수 있다. 일부 실시예에서, 개구부(46)는 교번 유전체 스택(20) 아래에 반도체 층(34)의 일부를 노출시키기 위해 장벽 층(31), 저장 층(32) 및 터널링 층(33)을 측면으로 (예를 들어 수평 방향(D2)으로) 관통하여 형성될 수 있고, 개구부(46)는 교번 유전체 스택(20) 및 제 1 도핑 영역(12) 사이에 수직 방향(D1)으로 위치할 수 있다.
또한, 더미 층(16)을 제거하는 단계 이후에 보호 층(14) 및 하부 유전체 층(22A)의 하부 표면이 노출될 수도 있다. 일부 실시예에서, 특히 보호 층(14), 장벽 층(31) 및 하부 유전체 층(22A)의 재료가 서로 유사한 경우, 보호 층(14), 장벽 층(31)의 일부 및 하부 유전체 층(22A)의 일부가 습식 에칭 공정과 같은 에칭 공정에 의해 제거될 수 있다. 일부 실시예에서, 나머지 하부 유전체 층(22A)은 터널링 층(33)을 제거하기 위한 에칭 공정에 의해 후속적으로 제거될 수 있다. 하부 유전체 층(22A)을 완전히 제거하고 교번 유전체 스택(20)의 다른 유전체 층(22)에 대한 에칭 손상을 감소시키기 위해, 하부 유전체 층(22A)의 두께는 바람직하게는 교번 유전체 스택(20) 내의 다른 유전체 층(22) 각각의 두께보다 작을 수 있지만, 이에 제한되지는 않는다. 또한, 후속적으로 하부 유전층(22A)의 대체물을 형성하기 위한 공간을 제공하기 위해 하부 희생 층(24A)의 두께가 바람직하게는 교번 유전체 스택(20) 내의 다른 희생 층(24) 각각의 두께보다 클 수 있지만, 이에 제한되지는 않는다. 더미 층(16), 보호 층(14) 및 하부 유전체 층(22A)을 제거한 후, 에어 갭과 같은 갭(48)이 제 1 도핑 영역(12) 및 교번 유전체 스택(20) 사이에 수직 방향(D1)으로 형성될 수 있다.
도 1 및 도 4-6에 도시된 바와 같이, 단계 S14에서, 에피택셜 층(50)은 하부 유전체 층(22A)을 제거한 후에 기판(10)과 교번 유전체 스택(20) 사이에 형성된다. 일부 실시예에서, 에피택셜 층(50)은 선택적 에피택셜 성장(SEG) 공정에 의해 제 1 도핑 영역(12) 상에 형성된 폴리 실리콘 층일 수 있고, 에피택셜 층(50)은 제 1 도핑 영역(12) 및/또는 개구부(46)에 의해 노출된 반도체 층(34)의 표면에서 성장할 수 있으나 이에 한정되지 않는다. 에피택셜 층(50)은 다른 적절한 에피택셜 재료를 포함할 수 있고/있거나 일부 실시예에서 다른 적절한 공정에 의해 형성될 수 있다. 에피택셜 층(50)은 개구부(46)에 의해 노출된 반도체 층(34)의 일부와 같은 수직 구조물(30)의 반도체 층(34)과 직접 접촉하여 전기적으로 연결될 수 있으나 이에 한정되지 않는다. 일부 실시예에서, 에피택셜 층(50)은 제 1 도핑 영역(12) 내의 도펀트(가령, 보론)가 에피택셜 층(50)으로 확산될 수 있기 때문에 제 1 도핑 영역(12)의 일부가 될 수 있다.
도 1, 6 및 7에 도시된 바와 같이, 단계 S15에서, 절연 층(52)이 에피택셜 층(50) 상에 형성된다. 절연 층(52)은 수직 방향(D1)으로 교번 유전체 스택(20)의 유전체 층(22)과 에피택셜 층(50) 사이에 위치할 수 있다. 절연 층(52)은 교번 유전체 스택(20) 내의 하부 유전체 층의 대체물로 간주될 수 있다. 일부 실시예에서, 절연 층(52)은 실리콘 산화물 층과 같은 산화물 층 또는 다른 적절한 절연 재료를 포함할 수 있다. 일부 실시예에서, 절연 층(52)은 에피택셜 층(50)에 대해 산화 공정을 수행함으로써 형성될 수 있고, 산화 공정은 화학적 산화 처리, 열 산화 처리, 또는 다른 적절한 산화 접근법을 포함할 수 있다. 일부 실시예에서, 에피택셜 층(50)은 절연 층(52)을 형성하기 전에 갭(48)에 의해 교번 유전체 스택(20)으로부터 분리될 수 있다. 일부 실시예에서, 에피택셜 층(50)의 적어도 일부는 교번 유전체 스택(20)의 하부 희생 층(24A)과 연결될 수 있다. 일부 실시예에서, 에피택셜 층(50)은 수평 방향(D2)으로 절연 층(52)과 수직 구조물(30) 사이에 위치한 돌출부(50P)를 포함할 수 있고, 에피택셜 층(50)의 상부 표면(예를 들어, 돌출부(50P)의 최상부 표면)은 수직 방향(D1)으로 절연 층(52)의 하부 표면보다 높을 수 있으나 이에 제한되지 않는다. 또한, 교번 유전체 스택(20)의 희생 층(24)이 제거될 수 있다. 일부 실시예에서, 에피택셜 층(50)에 수행되는 산화 공정에 영향을 주지 않기 위해 절연 층(52)을 형성하는 단계 전에 교번 유전체 스택(20)의 희생 층(24)이 제거될 수 있다. 일부 실시예에서, 절연 층(52)의 두께를 제어하기 위해 절연 층(52)을 형성하는 단계 후에 희생 층(24)이 제거될 수 있다. 일부 실시예에서, 절연 층(52)의 일부 및 에피택셜 층(50)의 일부를 제거하여 슬릿(44)의 바닥에 리세스(54)를 형성할 수 있지만, 이에 제한되는 것은 아니다.
도 1 및 도 6 내지 8에 도시된 바와 같이, 단계 S16에서, 교번 유전체 스택(20)의 희생 층(24)은, 수직 방향(D1)으로 교대로 적층된 유전체 층(22) 및 전도성 층(62)을 포함하는 교번하는 전도성/유전체 스택(60)을 형성하기 위해 전도성 층(62)으로 대체될 수 있다. 전도성 층(62)은 절연 층(52)을 형성하는 단계 이후에 형성될 수 있으며, 절연 층(52)은 교번하는 전도성/유전체 스택(60)의 하부 유전층으로 간주될 수 있으나 이에 제한되지 않는다. 일부 실시예에서, 고유전율(high-k) 유전체 층 및 장벽 층(미도시)이 수직 구조물(30)과 각각의 전도성 층(62) 사이에 형성될 수 있다. 전도성 층(62)은 W, Co, Cu, Al, 도핑된 실리콘, 폴리 실리콘, 실리사이드 또는 이들의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 전도성 층(62)은 CVD, ALD, 임의의 다른 적절한 공정과 같은 박막 증착 공정에 의해 형성될 수 있다. 슬릿(44)에 대응하는 전도성 층(62)의 일부가 제거되고, 리세스(54) 아래의 에피택셜 층(50)에 제 2 도핑 영역(56)이 형성될 수 있으나 이에 한정되지 않는다. 일부 실시예에서, 소스 구조물(미도시)이 슬릿(44)에 형성되고 제 2 도핑 영역(56)과 연결될 수 있다.
본 발명의 제조 방법에서, 수직 구조물(30)은 에피택셜 층(50)을 형성하는 단계 이전에 형성되며, 이에 따라 수직 구조물(30)을 형성하는 단계 및/또는 수직 구조물(30)이 에피택셜 층(50)에 미치는 영향이 회피될 수 있다. 수직 구조물(30)을 형성하는 공정 윈도우(process window)가 개선될 수 있는데, 이는 에피택셜 층(50)의 에피택셜 성장 조건에 대한 수직 구조물(30)의 영향을 고려할 필요가 없기 때문이다. 교번 유전체 스택의 하부 유전체 층은, 교번 유전체 스택의 에피택셜 층과 하부 유전체 층 사이의 계면에서의 결함을 감소시키기 위해 에피택셜 층(50) 상에 형성된 절연 층(52)으로 대체될 수 있다. 그에 따라 3D 메모리 장치의 제조 수율 및 전기적 성능이 향상될 수 있다.
도 8에 도시된 바와 같이, 전술한 제조 방법에 의해 3 차원 메모리 장치(101)가 형성될 수 있다. 3D 메모리 장치(101)는 기판(10), 교번하는 전도성/유전체 스택(60), 에피택셜 층(50) 및 수직 구조물(30)을 포함할 수 있다. 교번하는 전도성/유전체 스택(60)은 기판(10) 상에 배치될 수 있다. 교번하는 전도성/유전체 스택(60)은 수직 방향(D1)으로 교대로 적층된 복수의 유전체 층(22) 및 복수의 전도성 층(62)을 포함할 수 있고, 절연 층(52)은 교번하는 전도성/유전체 스택(60)의 하부 유전체 층으로 간주될 수 있다. 에피택셜 층(50)은 수직 방향(D1)으로 기판(10)과 교번하는 전도성/유전체 스택(60) 사이에 배치될 수 있다. 수직 구조물(30)은 에피택셜 층(50)에 부분적으로 배치되도록 수직 방향(D1)으로 교번하는 전도성/유전체 스택(60)을 관통할 수 있다. 에피택셜 층(50)은 수평 방향(D2)으로 교번하는 전도성/유전체 스택(60)의 하부 유전체 층(즉, 절연 층(52))과 수직 구조물(30) 사이에 배치된 돌출부(50P)를 포함할 수 있다.
일부 실시예에서, 교번하는 전도성/유전체 스택(60)의 하부 유전체 층(즉, 절연 층(52))은 수평 방향(D1)으로 에피택셜 층(50)의 돌출부(50P)을 둘러쌀 수 있다. 일부 실시예에서, 에피택셜 층(50)의 상부 표면(예를 들어, 돌출부(50P)의 최상부 표면)은 수직 방향(D1)에서 하부 유전체 층(즉, 절연 층(52))의 하부 표면보다 높을 수 있다. 일부 실시예에서, 수직 구조물(30)이 장벽 층(31), 저장 층(32), 터널링 층(33), 반도체 층(34), 충전 구조물(35) 및 전도성 구조물(36)을 포함하는 NAND 스트링과 같은 수직 메모리 구조물을 포함할 수 있으나, 이에 제한되지 않는다. 반도체 층(34)은 수평 방향(D2)으로 충전 구조물(35)을 둘러싸고, 터널링 층(33), 저장 층(32) 및 장벽 층(31)은 수평 방향(D2)으로 반도체 층(34)을 둘러쌀 수 있다. 일부 실시예에서, 에피택셜 층(50)은, 수직 구조물(30)의 반도체 층(34)과 전기적으로 연결되도록 교번하는 전도성/유전체 스택(60) 아래에 배치된 반도체 층(34)의 일부와 접촉할 수 있다. 일부 실시예에서, 에피택셜 층(50)의 돌출부(50P)가 수직 구조물(30)의 반도체 층(34)의 일부를 둘러싸고 접촉할 수 있다. 일부 실시예에서, 에피택셜 층(50)은 기판(10) 상의 도핑된 웰 영역을 포함할 수 있다. 일부 실시예에서, 에피택셜 층(50)은 NAND 메모리 구조물에서 BSG(bottom select gate) 트랜지스터의 측면 확장 채널 구조로 간주될 수 있으며, 수직 구조물(30)의 반도체 층(34)은, 게이트 유도 드레인 누설(GIDL)에 의해 유도되는 홀 소거 동작과 같은 3D 메모리 디바이스(101)의 일부 동작 문제를 회피하기 위해 에피택셜 층(50)을 통해 도핑된 웰(예, 제 1 도핑 영역(12))에 전기적으로 연결될 수 있다. 그에 따라, 3D 메모리 장치(101)의 전기적 성능이 향상될 수 있다.
다음의 설명에는 본 개시의 상이한 실시예들이 상세히 기술할 것이다. 설명을 단순화하기 위해, 이하의 각 실시예에서 동일한 구성 요소가 동일한 기호로 표시된다. 실시예 간의 차이점을 보다 쉽게 이해하기 위해, 다음 설명은 상이한 실시예 간의 차이점을 상세히 기술하고 동일한 특징은 중복하여 설명하지 않을 것이다.
도 9 및 도 10를 참조한다. 도 9는 본 개시의 제 2 실시예에 따른 3D 메모리 장치(102)를 예시하는 개략도이고, 도 10은 본 실시예의 3D 메모리 장치(102)의 제조 방법의 흐름도이다. 도 9에 도시된 바와 같이, 전술한 제 1 실시예에서 3D 메모리 장치와 3D 메모리 장치(102)의 차이점은 3D 메모리 장치(102)가 교번하는 전도성/유전체 스택(60) 상에 배치된 다른 교번하는 전도성/유전체 스택(70)을 더 포함할 수 있다는 것이다. 예를 들어, 교번하는 전도성/유전체 스택(60)은 제 1 교번하는 전도성/유전체 스택으로 간주될 수 있고, 교번하는 전도성/유전체 스택(70)은 제 2 교번하는 전도성/유전체 스택으로 간주될 수 있으며, 3D 메모리 장치(102)는 이중 데크 3D 메모리 구조물로 간주될 수 있다. 교번하는 전도성/유전체 스택(70)은 수직 방향(D1)으로 교대로 적층된 복수의 전도성 층(72) 및 복수의 유전체 층(72)을 포함할 수 있다. 전도성 층(72)의 재료는 전도성 층(62)의 재료와 유사할 수 있고, 유전체 층(74)의 재료는 유전체 층(22)의 재료와 유사할 수 있으나, 이에 제한되지 않는다. 또한, 3D 메모리 장치(102)의 수직 구조물(30)은 교번하는 전도성/유전체 스택(70) 및 교번하는 전도성/유전체 스택(60)을 수직으로 관통할 수 있다. 일부 실시예에서, 수직 구조물(30)의 하부는 교번하는 전도성/유전체 스택(60)을 관통하는 제 1 채널 홀(H1)에 배치될 수 있고, 수직 구조물(30)의 상부는 교번하는 전도성/유전체 스택(70)을 관통하는 제 2 채널 홀(H2)에 배치될 수 있다. 제 1 채널 홀(H1) 및 제 2 채널 홀(H2)이 별도로 형성될 수 있으며, 제 2 채널 홀(H2)의 형상 및/또는 크기는 제 1 채널 홀(H1)의 것과 다를 수 있으나, 이에 한정되지 않는다. 일부 실시예에서, 제 2 채널 홀(H2)이 교번하는 전도성/유전체 스택(70) 상에 배치된 제 3 캡 층(76)을 더 관통할 수 있고, 제 4 캡 층(78)이 제 3 캡 층(76) 및 수직 구조물(30) 상에 배치될 수 있다.
도 9 및 도 10에 도시된 바와 같이, 3D 메모리 장치(102)의 제조 방법은 다음 단계를 포함할 수 있으나 이에 제한되지 않는다. 단계 S21에서, 제 1 교번 유전체 스택이 기판(10) 상에 형성될 수 있고, 제 2 교번 유전체 스택이 제 1 교번 유전체 스택 상에 형성될 수 있다. 제 1 교번 유전체 스택 및 제 2 교번 유전체 스택의 구조 및 재료 조성은 전술한 제 1 실시예 중 도 2에 도시된 교번 유전체 스택과 유사할 수 있다. 단계 S22에서, 수직 구조물(30)은 제 1 교번 유전체 스택 및 제 2 교번 유전체 스택을 관통하여 형성될 수 있다. 일부 실시예에서, 제 1 교번 유전체 스택을 관통하는 제 1 채널 홀(H1)은 제 2 교번 유전체 스택을 형성하는 단계 이전에 형성될 수 있지만, 이에 제한되지 않는다. 이어서, 단계 S23 내지 S25가 수행된다. 제 1 교번 유전체 스택의 하부 유전체 층이 제거되고, 에피택셜 층(50)이 기판(10)과 제 1 교번 유전체 스택 사이에 형성되며, 절연 층(52)이 에피택셜 층(50) 상에 형성된다. 단계 S23 내지 S25의 세부 사항은 전술한 제 1 실시예의 도 1 및 도 4 내지 7의 단계 S13 내지 S15의 세부 사항과 유사할 수 있어, 중복하여 설명하지 않는다. 후속하여, 단계 S26에서, 제 1 교번 유전체 스택 및 제 2 교번 유전체 스택의 희생 층은, 교번하는 전도성/유전체 스택(60) 및 교번하는 전도성/유전체 스택(70) 각각을 형성하기 위한 전도성 층(예를 들어, 전도성 층(62) 및 전도성 층(72)))으로 대체될 수 있다. 수직 구조물(30)이 에피택셜 층(50)을 형성하는 단계 전에 형성될 수 있으며, 이에 따라 수직 구조물(30) 및/또는 수직 구조물(30)을 형성하는 단계의 에피택셜 층(50)에 대한 영향을 회피할 수 있다는 점에 주목할 필요가 있다. 제 1 채널 홀(H1)과 제 2 채널 홀(H2) 사이의 오버레이 조건의 창(window)과 같은 수직 구조물(30)을 형성하는 공정 윈도우가 개선될 수 있는데, 이는 수직 구조물(30) 및/또는 수직 구조물(30)을 형성하는 단계의 에피택셜 층(50)의 에피택셜 성장 조건에 대한 영향을 고려할 필요가 없기 때문이다. 이에 따라 3D 메모리 장치의 제조 수율이 향상될 수 있다.
위의 설명을 요약하면, 본 개시의 3 차원 메모리 장치 및 그 제조 방법에서, 에피택셜 층에 대한 수직 구조물 및/또는 수직 구조물 형성 공정의 영향을 회피하기 위해, 에피택셜 층의 형성 공정 이전에 수직 구조물이 형성될 수 있다. 수직 구조물을 형성하는 공정 윈도우는, 에피택셜 층의 에피택셜 성장 조건에 대한 수직 구조물 및/또는 수직 구조물 형성 공정의 영향을 고려할 필요가 없기 때문에 개선될 수 있다. 교번 유전체 스택의 하부 유전체 층은, 교번 유전체 스택의 에피택셜 층과 하부 유전체 층 사이의 계면에서의 결함을 감소시키기 위해 에피택셜 층 상에 형성된 절연 층으로 대체될 수 있다. 3D 메모리 장치의 제조 수율과 전기적 성능이 그에 따라 향상될 수 있다. 또한, 이중 데크 또는 다른 다중 데크 3D 메모리 구조물의 경우, 본 개시의 제조 방법에 의해 채널 홀 사이의 오버레이 창이 확대될 수 있으므로 제조 수율이 더욱 향상될 수 있다.
당업자는 본 발명의 사상을 유지하면서 장치 및 방법의 다양한 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 전술한 개시 내용은 첨부된 청구항의 범위에 의해서만 제되는 것으로 해석되어야 한다.

Claims (20)

  1. 3 차원(3D) 메모리 장치의 제조 방법으로서,
    기판 상에 교번 유전체 스택(alternating dielectric stack)을 형성하는 단계와,
    상기 기판의 표면에 직각인 수직 방향으로 상기 교번 유전체 스택을 관통하는 수직 구조물을 형성하는 단계와,
    상기 교번 유전체 스택의 하부 유전체 층(bottom dielectric layer)을 제거하는 단계와,
    상기 하부 유전체 층을 제거한 후에 상기 기판과 상기 교번 유전체 스택 사이에 에피택셜 층(epitaxial layer)을 형성하는 단계와,
    상기 에피택셜 층 상에 절연 층을 형성하는 단계 - 상기 절연 층은 상기 에피택셜 층과 상기 교번 유전체 스택 사이에 위치함 - 를 포함하며,
    상기 에피택셜 층은 상기 절연 층을 형성하기 전에 갭(gap)에 의해 상기 교번 유전체 스택으로부터 분리되는
    3 차원 메모리 장치의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 절연 층은 상기 에피택셜 층에 산화 공정을 수행하여 형성되는
    3 차원 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 에피택셜 층은 상기 수직 방향과 직교하는 수평 방향으로 상기 절연 층과 상기 수직 구조물 사이에 위치하는 돌출부를 포함하는
    3 차원 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 에피택셜 층의 상부 표면이 수직 방향으로 상기 절연 층의 하부 표면보다 높은
    3 차원 메모리 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 교번 유전체 스택을 형성하기 전에 상기 기판에 도핑 영역을 형성하는 단계 - 상기 에피택셜 층은 선택적 에피택셜 성장(SEG) 공정에 의해 상기 도핑 영역 상에 형성됨 - 를 더 포함하는
    3 차원 메모리 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 수직 구조물의 일부는 상기 교번 유전체 스택 아래에 위치하고,
    상기 수직 구조물은 반도체 층 및 상기 반도체 층을 둘러싸는 저장 층을 포함하며, 상기 3 차원 메모리 장치의 제조 방법은,
    상기 에피택셜 층을 형성하기 전에 상기 교번 유전체 스택 아래의 상기 반도체 층의 일부를 노출시키기 위해 상기 저장 층의 일부를 제거하는 단계 - 상기 에피택셜 층은 상기 반도체 층의 노출된 부분과 연결됨 - 를 더 포함하는
    3 차원 메모리 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 교번 유전체 스택을 형성하기 전에 상기 기판 상에 더미 층을 형성하는 단계 - 상기 더미 층은 상기 수직 방향으로 상기 기판과 상기 교번 유전체 스택 사이에 위치함 - 와,
    상기 에피택셜 층을 형성하기 전에 상기 더미 층을 제거하는 단계를 더 포함하는
    3 차원 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 수직 구조물을 형성한 후 상기 더미 층을 제거하기 전에, 상기 교번 유전체 스택을 관통하는 슬릿을 형성하고 상기 더미 층의 일부를 노출시키는 단계를 더 포함하는
    3 차원 메모리 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 교번 유전체 스택은, 복수의 유전체 층과 상기 수직 방향으로 교대로 적층된 복수의 희생 층을 포함하는
    3 차원 메모리 장치의 제조 방법.
  11. 제 10 항에 있어서,
    교번하는 전도성/유전체 스택을 형성하기 위해 상기 희생 층을 전도성 층으로 대체하는 단계를 더 포함하는
    3 차원 메모리 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 희생 층은 상기 절연 층을 형성하기 전에 제거되고, 상기 전도성 층은 상기 절연 층을 형성한 후에 형성되는
    3 차원 메모리 장치의 제조 방법.
  13. 제 1 항에 있어서,
    상기 하부 유전체 층의 두께는 상기 교번 유전체 스택 내의 다른 유전체 층각각의 두께보다 작은
    3D 메모리 장치의 제조 방법.
  14. 3 차원(3D) 메모리 장치로서,
    기판과,
    상기 기판 상에 배치된 교번하는 전도성/유전체 스택 - 상기 교번하는 전도성/유전체 스택은 상기 기판의 표면에 직각인 수직 방향으로 교대로 적층된 복수의 유전체 층 및 복수의 전도성 층을 포함함 - 과,
    상기 수직 방향으로 상기 기판과 상기 교번하는 전도성/유전체 스택 사이에 배치되고, 상기 수직 방향으로 상기 기판과 상기 교번하는 전도성/유전체 스택 사이의 갭을 완전히 채우는, 에피택셜 층과,
    상기 에피택셜 층 상의 절연 층 - 상기 절연 층은 상기 에피택셜 층과 상기 교번하는 전도성/유전체 스택 사이에 위치함 - 과,
    상기 에피택셜 층에 부분적으로 배치되도록, 상기 수직 방향으로 상기 교번하는 전도성/유전체 스택을 관통하는 수직 구조물 - 상기 에피택셜 층은 상기 수직 방향에 직교하는 수평 방향으로 상기 교번하는 전도성/유전체 스택의 하부 유전체 층과 상기 수직 구조물 사이에 배치된 돌출부를 포함함 - 을 포함하며.
    상기 에피택셜 층은 상기 절연 층을 형성하기 전에 갭에 의해 상기 교번하는 전도성/유전체 스택으로부터 분리되는
    3 차원 메모리 장치.
  15. 제 14 항에 있어서,
    상기 교번하는 전도성/유전체 스택의 상기 하부 유전체 층은 상기 수평 방향으로 상기 에피택셜 층의 돌출부를 둘러싸는
    3 차원 메모리 장치.
  16. 제 14 항에 있어서,
    상기 에피택셜 층의 상부 표면은 상기 수직 방향으로 상기 하부 유전체 층의 하부 표면보다 높은
    3 차원 메모리 장치.
  17. 제 14 항에 있어서,
    상기 수직 구조물은 반도체 층 및 상기 반도체 층을 둘러싸는 저장 층을 포함하는
    3 차원 메모리 장치.
  18. 제 17 항에 있어서,
    상기 에피택셜 층은 상기 수직 구조물의 상기 반도체 층과 접촉하는
    3 차원 메모리 장치.
  19. 제 17 항에 있어서,
    상기 에피택셜 층의 상기 돌출부는 상기 수직 구조물의 상기 반도체 층을 둘러싸고 접촉하는
    3 차원 메모리 장치.
  20. 제 14 항에 있어서,
    상기 에피택셜 층은 상기 기판 상의 도핑된 웰 영역(well region)을 포함하는
    3 차원 메모리 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110364536B (zh) * 2019-07-23 2020-06-26 长江存储科技有限责任公司 三维存储器的制造方法以及三维存储器
CN111223872B (zh) * 2020-01-17 2023-04-07 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
KR20210105741A (ko) * 2020-02-19 2021-08-27 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN111492482B (zh) 2020-03-17 2021-06-08 长江存储科技有限责任公司 三维存储器件及其制作方法
KR102647874B1 (ko) * 2020-03-20 2024-03-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법
CN111492481B (zh) * 2020-03-20 2021-06-22 长江存储科技有限责任公司 三维存储器件和制作方法
CN111788687B (zh) 2020-04-14 2021-09-14 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2021208195A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN111430364B (zh) * 2020-04-22 2023-08-08 长江存储科技有限责任公司 半导体器件结构及其制备方法
CN111540749B (zh) * 2020-04-23 2021-04-13 长江存储科技有限责任公司 三维存储器及其形成方法
CN111415942B (zh) * 2020-05-14 2023-06-09 长江存储科技有限责任公司 三维存储器的形成方法
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112018121B (zh) * 2020-09-01 2023-10-24 长江存储科技有限责任公司 半导体器件及其制作方法
CN112786606B (zh) * 2021-01-14 2023-04-28 长江存储科技有限责任公司 一种三维存储器件及其制造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
FR2955203B1 (fr) * 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
TWI442551B (zh) * 2010-03-04 2014-06-21 Macronix Int Co Ltd 記憶體元件及其製造方法
US9275909B2 (en) 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
US10141322B2 (en) * 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods
KR20160020210A (ko) * 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
KR20170014036A (ko) * 2015-07-28 2017-02-08 삼성전자주식회사 반도체 장치
US9401371B1 (en) * 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
US9911748B2 (en) * 2015-09-28 2018-03-06 Sandisk Technologies Llc Epitaxial source region for uniform threshold voltage of vertical transistors in 3D memory devices
KR102485088B1 (ko) * 2015-11-10 2023-01-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9917100B2 (en) * 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9831266B2 (en) * 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
CN105470260B (zh) * 2015-12-03 2018-09-18 中国科学院微电子研究所 三维半导体器件及其制造方法
US9659956B1 (en) * 2016-01-06 2017-05-23 Sandisk Technologies Llc Three-dimensional memory device containing source select gate electrodes with enhanced electrical isolation
US9704872B1 (en) * 2016-01-07 2017-07-11 Micron Technology, Inc. Memory device and fabricating method thereof
KR102549452B1 (ko) * 2016-03-31 2023-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9853049B2 (en) * 2016-04-21 2017-12-26 Samsung Electronics Co., Ltd. Memory devices having common source lines including layers of different materials
US9824966B1 (en) * 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
CN107768381B (zh) * 2016-08-17 2021-11-09 上海新昇半导体科技有限公司 一种纳米管存储器结构及其制备方法
US10332900B2 (en) * 2017-02-27 2019-06-25 Samsung Electronics Co., Ltd. Vertical memory devices
US10361218B2 (en) * 2017-02-28 2019-07-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2018142654A (ja) 2017-02-28 2018-09-13 東芝メモリ株式会社 半導体装置及びその製造方法
TWI632645B (zh) 2017-03-09 2018-08-11 旺宏電子股份有限公司 立體記憶體元件及其製作方法
KR20180137264A (ko) * 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10438964B2 (en) * 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
CN107731671B (zh) * 2017-08-24 2019-11-12 长江存储科技有限责任公司 改善硅外延生长中离子注入硼元素扩散的工艺
US10797067B2 (en) 2017-08-31 2020-10-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabricating method thereof
CN107564915B (zh) * 2017-08-31 2018-11-16 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN208208759U (zh) * 2018-06-04 2018-12-07 长江存储科技有限责任公司 三维存储器
CN113345910B (zh) * 2018-08-14 2024-02-27 长江存储科技有限责任公司 3d存储器中的堆叠连接件及其制造方法

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