KR102485088B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

수직형 메모리 장치는 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 기판 상면으로부터 상기 제1 방향으로 연장되며 상기 채널보다 큰 폭을 갖는 더미(dummy) 채널, 상기 기판 상에 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성되어 상기 채널 및 상기 더미 채널의 외측벽들을 둘러싸는 복수 개의 게이트 전극들, 및 상기 복수 개의 게이트 전극들 중에서 최하층에 형성된 제1 게이트 전극과 상기 기판 상면 사이에 형성된 지지 패턴을 포함할 수 있으며, 상기 채널 및 상기 더미 채널은 상기 제1 게이트 전극과 상기 기판 사이에서 서로 접촉하여 연결될 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 수직 채널을 포함하는 수직형 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
VNAND 플래시 메모리 장치 제조 시, 기판 상에 절연막 및 희생막을 교대로 반복적으로 적층하고, 이들을 관통하여 상기 기판의 상면을 각각 노출시키는 채널 홀들을 형성한 후, 상기 각 채널 홀들 내에 채널을 형성하며, 이들 채널들은 상기 기판에 접촉하여 전기적으로 연결된다. 하지만, 상기 기판 상에 적층되는 절연막 및 희생막의 개수가 많아지고 또한 상기 채널 홀들의 크기가 작아짐에 따라서, 상기 채널 홀들이 상기 기판 상면을 노출시키지 못하는 경우가 발생하며, 이에 따라 상기 채널 홀들에 형성되는 채널들이 상기 기판에 접촉하지 못하여 전기적 불량이 발생할 수 있다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 기판 상면으로부터 상기 제1 방향으로 연장되는 더미(dummy) 채널, 상기 기판 상에 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성되어 상기 채널 및 상기 더미 채널의 외측벽들을 둘러싸는 복수 개의 게이트 전극들, 및 상기 복수 개의 게이트 전극들 중에서 최하층에 형성된 제1 게이트 전극과 상기 기판 상면 사이에 형성된 지지 패턴을 포함할 수 있으며, 상기 채널 및 상기 더미 채널은 상기 제1 게이트 전극과 상기 기판 사이에서 서로 접촉하여 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 채널의 폭은 상기 채널의 폭보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 지지 패턴은 실리콘-게르마늄 혹은 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 패턴은 상기 제1 게이트 전극의 일부에 수직적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 지지 패턴은 상기 제1 게이트 전극 하부에 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 복수 개의 지지 패턴들은 상기 제1 게이트 전극 하부에서 일정한 패턴으로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 채널은, 상기 제1 방향으로 연장된 제1 연장부, 및 상기 제1 연장부 하부에서 상기 기판 상면에 평행한 방향으로 확장되어 상기 제1 연장부보다 큰 폭을 갖는 제1 확장부를 포함할 수 있고, 상기 더미 채널은, 상기 제1 방향으로 연장된 제2 연장부, 및 상기 제2 연장부 하부에서 상기 기판 상면에 평행한 방향으로 확장되어 상기 제2 연장부보다 큰 폭을 갖는 제2 확장부를 포함할 수 있으며, 상기 제1 및 제2 확장부들은 상기 제1 게이트 전극과 상기 기판 상면 사이에서 서로 접촉하여 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 지지 패턴은 상기 채널의 제1 확장부 및 상기 더미 채널의 제2 확장부에 수평적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제1 게이트 전극과 상기 기판 상면 사이에 형성된 에피택시얼(epitaxial) 층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 채널과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 에피택시얼 층과 상기 제1 게이트 전극 사이에 형성되어 실리콘 산화물을 포함하는 게이트 절연막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들은 상기 기판 상면에 평행한 제2 방향을 따라 연장될 수 있으며, 상기 에피택시얼 층은, 상기 기판 상면에 평행하며 상기 제2 방향에 실질적으로 수직한 제3 방향으로의 상기 제1 게이트 전극의 각 양 가장자리 부분들 하부에서 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 상기 제3 방향으로의 양 가장자리 부분들의 두께가 나머지 부분의 두께보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 상기 제3 방향으로의 양 가장자리 부분들의 두께가 나머지 부분의 두께보다 두꺼울 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 제1 게이트 전극에 수직적으로 오버랩되지 않는 부분을 포함할 수 있으며, 상기 수직형 메모리 장치는 상기 에피택시얼 층 부분에 접촉하며 상기 제2 방향으로 연장되는 공통소스 라인(CSL)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 채널의 저면은 상기 채널의 저면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 더미 채널은 상기 기판 상면에 형성된 리세스를 채울 수 있다.
예시적인 실시예들에 있어서, 상기 더미 채널은 상기 채널과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는, 상기 채널의 외측벽을 감싸는 제1 전하 저장막 패턴 구조물, 및 상기 더미 채널의 외측벽을 감싸는 제2 전하 저장막 패턴 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전하 저장막 패턴 구조물은 상기 채널의 외측벽 상에 순차적으로 적층된 제1 터널 절연 패턴, 제1 전하 저장 패턴 및 제1 블로킹 패턴을 포함할 수 있으며, 상기 제2 전하 저장막 패턴 구조물은 상기 더미 채널의 외측벽 상에 순차적으로 적층된 제2 터널 절연 패턴, 제2 전하 저장 패턴 및 제2 블로킹 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 각 제1 및 제2 블로킹 패턴들과 상기 각 게이트 전극들 사이에 형성되며 또한 상기 각 게이트 전극들을 적어도 부분적으로 감싸는 제3 블로킹 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 터널 절연 패턴들, 상기 제1 및 제2 전하 저장 패턴들, 및 상기 제1 및 제2 블로킹 패턴들은 각각 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물을 포함할 수 있고, 상기 제3 블로킹 패턴은 금속 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널 상에 형성된 콘택 플러그, 및 상기 콘택 플러그와 접촉하는 비트 라인을 더 포함할 수 있으며, 상기 채널은 상기 콘택 플러그를 통해 상기 비트 라인에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 채널 상에는 상기 콘택 플러그가 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인은 상기 기판 상면에 평행한 제3 방향으로 연장될 수 있으며, 상기 더미 채널은 상기 기판 상면에 평행하고 상기 제3 방향에 실질적으로 수직한 제2 방향으로 연장되는 배선에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제1 게이트 전극과 상기 지지 패턴 사이에 형성된 식각 저지 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지 패턴은 폴리실리콘 혹은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 서로 이격되는 복수 개의 채널들을 포함하며, 상기 더미 채널은 서로 이격되는 복수 개의 더미 채널들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널들 중에서 상기 기판 상면에 평행한 제2 방향으로 배치된 채널들은 하나의 채널 열을 형성할 수 있고, 상기 기판 상면에 평행하고 상기 제2 방향에 실질적으로 수직한 제3 방향으로 따라 형성된 복수 개의 채널 열들을 포함할 수 있으며, 상기 채널 열들 중에서 상기 제3 방향으로 서로 이웃하는 채널 열들에 포함된 상기 채널들은 상기 제2 방향에 대해 서로 예각을 이루도록 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 채널들은 상기 채널 열들 사이에서 상기 제2 방향으로 배치될 수 있으며, 상기 더미 채널들과 이에 상기 제3 방향으로 이웃하는 채널 열에 포함된 상기 채널들은 상기 제2 방향에 대해 서로 예각을 이루도록 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 지지 패턴은 상기 채널들 사이 혹은 상기 채널들과 이에 이웃하는 상기 더미 채널들 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들은 상기 제1 방향을 따라 순차적으로 적층된 그라운드 선택 라인(GSL), 워드 라인, 및 스트링 선택 라인(SSL)을 포함할 수 있으며, 상기 제1 게이트 전극은 상기 그라운드 선택 라인(GSL)일 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되도록 배치된 복수 개의 게이트 전극들, 상기 기판 상에 상기 제1 방향으로 연장되어 상기 게이트 전극들을 관통하는 채널, 상기 복수 개의 게이트 전극들 중에서 최하층에 형성된 제1 게이트 전극과 상기 기판 상면 사이에 형성되며 상기 채널에 수직적으로 오버랩되지 않는 지지 패턴, 및 상기 제1 게이트 전극과 상기 기판 상면 사이에 형성되어 상기 채널과 접촉하는 에피택시얼 층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 지지 패턴과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 패턴의 상면은 상기 에피택시얼 층의 최상면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 에피택시얼 층 상에 형성되어 실리콘 산화물을 포함하는 게이트 절연막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층 상에 형성된 상기 제1 게이트 전극 부분은 상기 지지 패턴 상에 형성된 상기 제1 게이트 전극 부분보다 얇은 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 지지 패턴 및 상기 에피택시얼 층은 각각 상기 기판 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들은 상기 기판 상면에 평행한 제2 방향으로 연장될 수 있으며, 상기 지지 패턴은 상기 제1 게이트 전극 하부에서 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은, 상기 기판 상면에 평행하며 상기 제2 방향에 실질적으로 수직한 제3 방향으로의 상기 제1 게이트 전극의 각 양 가장자리 부분들 하부에서 상기 제2 방향으로 연장될 수 있고, 상기 지지 패턴은 상기 제3 방향으로의 상기 제1 게이트 전극의 중앙부 하부에서 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 지지 패턴은 상기 제1 게이트 전극의 중앙부 하부에서 상기 제2 방향을 따라 지그재그 형상으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 채널은, 상기 제1 방향으로 연장된 연장부, 및 상기 연장부 하부에서 상기 기판 상면에 평행한 방향으로 확장되어 상기 연장부보다 큰 폭을 갖는 확장부를 포함할 수 있고, 상기 확장부는 상기 제1 게이트 전극과 상기 기판 상면 사이에서 상기 지지 패턴 및 상기 에피택시얼 층과 각각 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 컵 형상을 가질 수 있으며, 상기 제1 방향을 따라 일정한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는, 상기 제3 방향으로 서로 이웃하는 상기 제1 게이트 전극들 사이에 형성되어 상기 제2 방향으로 연장되는 공통 소스 라인(CSL)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 공통 소스 라인(CSL)은 상기 에피택시얼 층을 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 상기 제2 방향으로 복수 개로 형성되어 채널 열을 형성할 수 있고, 또한 상기 채널 열은 상기 제3 방향으로 따라 복수 개로 형성되어 채널 어레이를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 제3 방향으로의 상기 제1 게이트 전극의 양 가장자리 부분들 하부에서 각각 상기 제2 방향으로 연장될 수 있고, 상기 각 채널들은 상기 에피택시얼 층들 중에서 적어도 하나와 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널의 외측벽을 감싸며 상기 게이트 전극들을 관통하는 전하 저장막 패턴 구조물을 더 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되도록 배치된 복수 개의 게이트 전극들, 상기 기판 상에 상기 제1 방향으로 연장되어 상기 게이트 전극들을 관통하는 채널, 상기 기판 상면으로부터 상기 제1 방향으로 연장되어 상기 게이트 전극들을 관통하며, 하부가 상기 채널의 하부와 접촉하여 연결되는 더미 채널, 상기 채널 상부에 형성된 제1 콘택 플러그를 통해 이와 전기적으로 연결되는 제1 배선, 및 상기 더미 채널 상부에 형성된 제2 콘택 플러그를 통해 이와 전기적으로 연결되는 제2 배선을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 더미 채널과 상기 제2 콘택 플러그 사이에 형성되어 p형 불순물이 도핑된 제2 캐핑 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널과 상기 제1 콘택 플러그 사이에 형성되어 n형 불순물이 도핑된 제1 캐핑 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 채널은 상기 채널보다 큰 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 채널과 상기 더미 채널은 각각 상기 게이트 전극들 중에서 최하층에 형성된 제1 게이트 전극과 상기 기판 상면 사이에서 다른 부분에 비해 큰 폭을 갖는 확장부를 포함할 수 있으며, 상기 채널 및 더미 채널의 확장부들이 서로 접촉하여 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 배선은 상기 기판 상면에 평행한 제3 방향으로 연장될 수 있으며, 상기 제2 배선은 상기 기판 상면에 평행하고 상기 제3 방향에 실질적으로 수직한 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 게이트 전극들 중에서 최하층에 형성된 제1 게이트 전극과 상기 기판 상면 사이에 형성된 지지 패턴 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들은 상기 제2 방향으로 연장될 수 있고, 상기 지지 패턴 구조물은, 상기 제1 게이트 전극의 중앙부 하부에서 복수 개로 형성된 제1 지지 패턴들, 및 상기 제3 방향으로의 상기 제1 게이트 전극 양 가장자리들 하부에서 각각 상기 제2 방향으로 연장되는 제2 지지 패턴들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 상기 제2 및 제3 방향들을 따라 복수 개로 형성될 수 있고, 상기 더미 채널은 상기 채널들 사이에서 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 상기 제1 지지 패턴들은 상기 채널들 사이 혹은 상기 채널과 상기 더미 채널 사이에 형성될 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치 제조 방법에서, 기판 상에 지지막을 형성할 수 있다. 상기 지지막 상에 상기 기판 상면에 수직한 제1 방향을 따라 희생막 및 절연막을 교대로 반복적으로 형성할 수 있다. 상기 지지막, 상기 희생막들 및 상기 절연막들을 관통하면서, 제1 폭을 갖는 채널 홀 및 상기 제1 폭보다 큰 제2 폭을 갖는 더미 채널 홀을 형성하되, 적어도 상기 더미 채널 홀은 상기 기판 상면을 노출시킬 수 있다. 상기 채널 홀 및 상기 더미 채널 홀에 의해 노출된 상기 지지막을 부분적으로 제거하여 상기 채널 홀 및 상기 더미 채널 홀의 하부가 확장되어 이들이 서로 연통되며, 잔류하는 상기 지지막 부분은 지지 패턴을 형성할 수 있다. 상기 채널 홀 및 상기 더미 채널 홀을 각각 채우는 채널 및 더미 채널을 형성할 수 있다. 상기 지지 패턴, 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 개구를 형성하며, 이에 따라 상기 절연막들 및 상기 희생막들은 각각 절연 패턴들 및 희생 패턴들로 변환될 수 있다. 상기 희생 패턴들을 제거하여 복수 개의 제1 갭들(gaps)을 형성할 수 있다. 상기 제1 갭들을 각각 채우는 게이트 전극들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 희생 패턴들을 제거하여 상기 복수 개의 제1 갭들을 형성하기 이전에, 상기 개구에 의해 노출된 상기 지지 패턴을 부분적으로 제거하여 상기 기판 상면 및 상기 채널의 외측벽을 노출시키는 제2 갭을 형성하고, 선택적 에피택시얼 성장(SEG) 공정을 수행하여 상기 개구 및 상기 제2 갭에 의해 노출된 상기 기판 상면에 상기 채널 외측벽에 접촉하는 에피택시얼 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 개구에 의해 노출된 상기 지지 패턴을 부분적으로 제거할 때, 습식 식각 공정이 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 채널 홀은 상기 기판 상면에 평행하고 서로 실질적으로 수직한 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있고, 상기 더미 채널 홀은 상기 채널 홀들 사이에서 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 상기 제2 갭을 형성한 이후에, 상기 지지 패턴은 상기 채널 홀들 사이, 혹은 상기 채널 홀들과 상기 더미 채널 홀들 사이에 잔류할 수 있다.
예시적인 실시예들에 있어서, 상기 개구는 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 개구에 의해 노출된 상기 지지 패턴을 부분적으로 제거할 때, 상기 개구에 인접하며 상기 제2 방향으로 연장된 상기 지지 패턴 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 제2 갭을 채우도록 형성되어 그 상면이 상기 희생막들 중에서 최하층에 형성된 희생막의 저면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 제2 갭을 부분적으로 채우도록 형성되어 그 상면이 상기 희생막들 중에서 최하층에 형성된 희생막의 저면에 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층을 형성한 이후에, 상기 에피택시얼 층 상부를 산화시켜 산화막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 지지막 상에 상기 희생막 및 상기 절연막을 교대로 반복적으로 형성하기 이전에, 상기 지지막 상에 식각 저지막을 형성할 수 있으며, 상기 제1 개구에 의해 노출된 상기 지지 패턴을 부분적으로 제거하여 상기 기판 상면 및 상기 채널의 외측벽을 노출시키는 상기 제2 갭을 형성할 때, 상기 식각 저지막에 의해 상기 희생막들 중 최하층에 형성된 희생막이 식각되는 것이 방지될 수 있다.
예시적인 실시예들에 있어서, 상기 지지막은 상기 희생막 및 상기 절연막에 대해 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 지지막, 상기 절연막, 및 상기 희생막은 각각 실리콘-게르마늄, 산화물, 및 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널 홀 및 상기 더미 채널 홀의 측벽들 상에 제1 및 제2 전하 저장막 구조물들을 각각 형성할 수 있으며, 상기 채널 및 상기 더미 채널의 외측벽은 상기 제1 및 제2 전하 저장막 구조물들에 의해 각각 감싸질 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치 제조 방법에서, 기판 상에 지지막을 형성할 수 있다. 상기 지지막 상에 상기 기판 상면에 수직한 제1 방향을 따라 희생막 및 절연막을 교대로 반복적으로 형성할 수 있다. 상기 지지막, 상기 희생막들 및 상기 절연막들을 관통하는 채널 홀을 형성할 수 있다. 상기 채널 홀을 채우는 채널을 형성할 수 있다. 상기 지지막, 상기 희생막들 및 상기 절연막들을 관통하여 상기 기판 상면을 노출시키는 개구를 형성하며, 이에 따라 상기 절연막들 및 상기 희생막들은 각각 절연 패턴들 및 희생 패턴들로 변환될 수 있다. 상기 개구에 의해 노출된 상기 지지막을 부분적으로 제거하여 상기 기판 상면 및 상기 채널의 외측벽을 노출시키는 제1 갭을 형성할 수 있다. 선택적 에피택시얼 성장(SEG) 공정을 수행하여 상기 개구 및 상기 제1 갭에 의해 노출된 상기 기판 상면에 상기 채널 외측벽에 접촉하는 에피택시얼 층을 형성할 수 있다. 상기 희생 패턴들을 제거하여 복수 개의 제2 갭들을 형성할 수 있다. 상기 제2 갭들을 채우는 각각 게이트 전극들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 홀은 상기 기판 상면에 평행한 제2 방향으로 복수 개로 형성되어 채널 홀 열을 형성할 수 있고, 또한 상기 채널 홀 열은 상기 기판 상면에 평행하고 상기 제2 방향과 실질적으로 수직한 제3 방향으로 따라 복수 개로 형성되어 채널 홀 어레이를 형성할 수 있으며, 상기 채널은 상기 각 채널 홀들을 채우도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 채널 홀들을 채우는 상기 각 채널들을 형성하기 이전에, 상기 각 채널 홀들에 의해 노출된 상기 지지막을 부분적으로 제거하여 상기 각 채널 홀들의 하부를 확장할 수 있다.
예시적인 실시예들에 있어서, 상기 각 채널 홀들의 하부를 확장하더라도 이들이 서로 연통하지는 않을 수 있다.
예시적인 실시예들에 있어서, 상기 개구는 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 개구에 의해 노출된 상기 지지막을 부분적으로 제거함에 따라 상기 제2 방향으로 연장되는 지지 패턴이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 개구는 상기 제2 방향으로 연장되도록 형성될 수 있고, 상기 에피택시얼 층은 상기 제3 방향으로의 상기 각 게이트 전극들의 양 가장자리 부분들에 각각 오버랩되도록 상기 제2 방향으로 연장될 수 있으며, 상기 각 채널들은 상기 에피택시얼 층들 중에서 적어도 하나와 접촉할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치 제조 방법에서, 기판 상에 지지막을 형성할 수 있다. 상기 지지막 상에 상기 기판 상면에 수직한 제1 방향을 따라 희생막 및 절연막을 교대로 반복적으로 형성할 수 있다. 상기 지지막, 상기 희생막들 및 상기 절연막들을 관통하는 채널 홀 및 더미 채널 홀을 형성할 수 있다. 상기 채널 홀 및 상기 더미 채널 홀에 의해 노출된 상기 지지막을 부분적으로 제거하여 상기 채널 홀 및 상기 더미 채널 홀의 하부가 확장되어 이들이 서로 연통되며, 잔류하는 상기 지지막은 지지 패턴을 형성할 수 있다. 상기 채널 홀 및 상기 더미 채널 홀을 각각 채우는 채널 및 더미 채널을 형성하며, 이에 따라 상기 채널 및 상기 더미 채널이 서로 접촉하여 연결될 수 있다. 상기 지지 패턴, 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 개구를 형성하며, 이에 따라 상기 절연막들 및 상기 희생막들은 각각 절연 패턴들 및 희생 패턴들로 변환될 수 있다. 상기 희생 패턴들을 각각 게이트 전극들로 치환할 수 있다. 상기 더미 채널 상에 이에 전기적으로 연결되는 제2 배선을 형성할 수 있다. 상기 채널 상에 이에 전기적으로 연결되는 제1 배선을 형성할 수 있다.
전술한 바와 같이 예시적인 실시예들에 따른 수직형 메모리 장치는, 각 채널들이 좁은 폭을 갖도록 형성되어 일부가 기판에 전기적으로 연결되지 못하더라도, 큰 폭을 갖도록 형성되어 상기 기판에 전기적으로 연결되는 더미 채널을 통해서, 채널들 역시 상기 기판에 용이하게 전기적으로 연결될 수 있다. 또한, 각 채널들에 접촉하여 연결되는 에피택시얼 층을 기판 상면에 형성함으로써, 상기 에피택시얼 층을 통해 상기 채널들이 기판에 용이하게 전기적으로 연결될 수도 있다.
도 1 내지 도 28은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 29 내지 도 32는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 33 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 37 내지 도 54는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 55 내지 도 60은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 61 내지 도 65는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 28은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 2, 5, 10, 13, 16, 19, 및 26은 평면도들이고, 도 1, 3-4, 6-9, 11-12, 14-15, 17-18, 20-25 및 27-28은 단면도들이다.
이때, 도 1, 3-4, 6, 8, 11, 14-15, 17-18, 20-25 및 27은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 7, 9, 12 및 28은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다. 한편, 도 8b, 11b 및 27b는 각각 도 8a, 11a 및 27a의 X 영역 및 Z 영역의 확대 단면도들이고, 도 9b, 12b 및 28b는 각각 도 9a, 12a 및 28a의 Y 영역의 확대 단면도들이다.
도 1을 참조하면, 기판(100) 상에 지지막(105)을 형성한 후, 지지막(105) 상에 희생막(120) 및 절연막(110)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 희생막들(120) 및 복수의 절연막들(110)이 기판(100) 상면에 수직한 제1 방향을 따라 지지막(105) 상에 교대로 적층될 수 있다. 도 1에는 예시적으로, 7개 층의 희생막들(120) 및 8개 층의 절연막들(110)이 지지막(105) 상에 교대로 형성된 것이 도시되어 있으나, 희생막(120) 및 절연막(110)의 개수는 이에 한정되지 않으며, 각각 더 많거나 혹은 더 적은 개수로 형성될 수도 있다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 지지막(105)을 형성하기 이전에, 기판(100)에 예를 들어, p형 불순물을 주입하여 p형 웰(도시되지 않음)을 형성할 수 있다.
지지막(105), 절연막(110) 및 희생막(120)은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라스마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다.
절연막(110)은 예를 들어, 피이-테오스(PE-TEOS), 고밀도 플라스마(HDP) 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 포함하도록 형성될 수 있으며, 희생막(120)은 절연막(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 지지막(105)은 기판(100), 절연막(110) 및 희생막(120)에 대해 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다. 예를 들어, 지지막(105)은 실리콘-게르마늄 혹은 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
도 2 및 도 3을 참조하면, 최상층 절연막(110) 상에 제1 층간 절연막(130)을 형성한 후, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 수행함으로써, 제1 층간 절연막(130), 절연막들(110), 희생막들(120) 및 지지막(105)을 관통하여 기판(100) 상면을 각각 노출시키는 채널 홀(channel hole)(142) 및 더미 채널 홀(dummy channel hole)(144)을 형성할 수 있다.
채널 홀(142) 및 더미 채널 홀(144)은 각각 제1 및 제2 폭들을 갖도록 형성될 수 있으며, 이때 상기 제2 폭은 상기 제1 폭보다 클 수 있다. 예시적인 실시예들에 있어서, 채널 홀(142) 및 더미 채널 홀(144)은 예를 들어, 각각 제1 및 제2 직경들(D1, D2)을 갖는 원기둥 형상으로 형성될 수 있으며, 이때 제2 직경(D2)은 제1 직경(D1)보다 클 수 있다.
다만, 식각 공정의 특성 상, 각 채널 홀(142) 및 더미 채널 홀(144)은 깊이가 깊어짐에 따라 그 반경이 점차 작아질 수도 있다. 이에 따라, 도 4를 참조하면, 상대적으로 작은 폭은 갖도록 형성되는 채널 홀(142)의 경우, 기판(100) 상면을 노출시키지 못할 수도 있다. 하지만 예시적인 실시예들에 있어서, 적어도 상대적으로 큰 폭을 갖도록 형성되는 더미 채널 홀(144)은 기판(100) 상면을 노출시킬 수 있으며, 나아가 더미 채널 홀(144)에 의해 노출되는 기판(100) 상면 부분도 함께 식각되어 리세스가 형성될 수도 있다.
예시적인 실시예들에 있어서, 채널 홀(142)은 기판(100) 상면에 평행하고 서로 실질적으로 수직한 제2 및 제3 방향들을 따라 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이(array)가 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 채널 홀 어레이는 상기 제2 방향을 따라 복수 개로 형성된 채널 홀들(142)을 포함하는 제1 채널 홀 열(column)(142a)과, 상기 제2 방향을 따라 복수 개로 형성된 채널 홀들(142)을 포함하면서 상기 제3 방향으로 제1 채널 홀 열(142a)과 일정한 간격으로 이격된 제2 채널 홀 열(142b)을 포함할 수 있다.
이때, 제1 채널 홀 열(142a)에 포함된 채널 홀들(142)은 제2 채널 홀 열(142b)에 포함된 채널 홀들(142)로부터 상기 제2 방향 혹은 상기 제3 방향과 예각을 이루는 방향, 예를 들어 제4 방향에 각각 위치할 수 있다. 이에 따라, 제1 및 제2 채널 홀 열들(142a, 142b)에 포함된 채널 홀들(142)은 전체적으로 상기 제2 방향을 기준으로 지그재그(zigzag) 형상으로 배열될 수 있다. 이와 같이 채널 홀들(142)이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널 홀들(142)이 배열될 수 있다.
한편, 제1 및 제2 채널 홀 열들(142a, 142b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 제1 및 제2 채널 홀 열들(142a, 142b)이 교대로 4번씩 배열되어 총 8개의 제1 및 제2 채널 홀 열들(142a, 142b)을 포함하는 하나의 채널 홀 블록(channel hole block)을 형성할 수 있으며, 상기 채널 홀 블록은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 더미 채널 홀(144)은 상기 제2 방향을 따라 복수 개로 형성되어 더미 채널 홀 열을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 더미 채널 홀 열은 상기 하나의 채널 홀 블록 내에서 상기 제3 방향으로의 가운데 부분에 형성될 수 있으며, 이를 기준으로 채널 홀 열들이 상기 제3 방향을 따라 양쪽으로 4개씩 분리되어 배치될 수 있다. 이하에서는 상기 채널 홀 블록 내에서 상기 더미 채널 홀 열로부터 먼 순서대로 제1, 제2, 제3 및 제4 채널 홀 열들(142a, 142b, 142c, 142d)로 지칭하기로 한다.
즉, 도 2에는 하나의 채널 홀 블록이 도시되어 있으며, 상기 채널 홀 블록은 상기 제3 방향을 따라 순차적으로 배열된 제1, 제2, 제3 및 제4 채널 홀 열들(142a, 142b, 142c, 142d), 상기 더미 채널 홀 열, 및 제4, 제3, 제2 및 제1 채널 홀 열들(142d, 142c, 142b, 142a)을 포함하고 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 채널 홀 블록은 상기 더미 채널 홀 열 양쪽으로 4개씩이 아닌 다른 복수 개의 채널 홀 열들을 포함할 수도 있다.
예시적인 실시예들에 있어서, 상기 더미 채널 홀 열 양쪽으로 각각 배치된 제1, 제2, 제3 및 제4 채널 홀 열들(142a, 142b, 142c, 142d)은 상기 제3 방향을 따라 서로 일정한 간격으로 형성될 수 있으며, 각 채널 홀 열들(142a, 142b, 142c, 142d) 내에서 채널 홀들(142)은 상기 제2 방향을 따라 서로 일정한 간격으로 형성될 수 있다. 또한, 상기 더미 채널 홀 열은 상기 제3 방향을 따라 양쪽에 형성된 제3 채널 홀 열들(142c)로부터 동일한 간격으로 배치될 수 있으며, 또한 상기 더미 채널 홀 열 내의 제2 더미 채널 홀들(144)은 상기 제2 방향을 따라 서로 일정한 간격으로 형성될 수 있다. 이에 따라, 상기 하나의 채널 홀 블록 내에 형성된 채널 홀들(142) 및 더미 채널 홀들(144)은 전체적으로 일정한 패턴, 예를 들어 격자 모양의 꼭지점에 배치될 수 있다. 다만, 상기 하나의 채널 홀 블록 내에서 채널 홀들(142) 및 더미 채널 홀들(144)이 배치되는 형상은 이에 한정되지 않으며, 다양한 패턴으로 배치될 수 있다.
한편, 제1 층간 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 최상층 절연막(110)에 병합될 수도 있다.
도 5 내지 도 7을 참조하면, 채널 홀들(142) 및 더미 채널 홀들(144)에 의해 노출된 지지막(105)을 부분적으로 제거하여, 이들의 하부를 기판(100) 상면에 평행한 방향으로, 즉 수평적으로 확장할 수 있다.
예시적인 실시예들에 있어서, 지지막(105)은 습식 식각 공정을 수행함으로써 부분적으로 제거될 수 있다. 지지막(105)은 기판(100), 절연막(110) 및 희생막(120)과 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함하므로, 이들에 큰 영향을 주지 않고 잘 제거될 수 있다.
상기 식각 공정에 의해 기판(100) 상면 및 최하층 희생막(120) 사이에서 채널 홀들(142) 및 더미 채널 홀들(144)의 각 하부가 확장됨에 따라서, 이들은 서로 연통될 수 있다. 즉, 제1 내지 제4 채널 홀 열들(142a, 142b, 142c, 142d) 중에서 상기 제3 방향으로 서로 이웃하는 채널 홀 열들에 포함되어 상기 제4 방향으로 서로 이웃하는 채널 홀들(142)이 서로 연통될 수 있으며, 또한 더미 채널들(144)은 상기 제3 방향으로 이와 이웃하는 채널 홀 열들, 즉 제4 채널 홀 열들(142d)에 포함되어 상기 제4 방향으로 서로 이웃하는 채널 홀들(142)과 연통할 수 있다. 이에 따라, 하나의 채널 홀 블록 내에 포함된 모든 채널 홀들(142) 및 더미 채널 홀들(144)은 서로 연통될 수 있다.
한편, 상기 식각 공정에 의해 지지막(105)이 부분적으로 제거됨에 따라서, 채널 홀들(142) 사이, 혹은 채널 홀들(142)과 더미 채널 홀들(144) 사이에는 제1 지지 패턴(105a)이 형성될 수 있으며, 더미 채널 홀들(144)로부터 먼 채널 홀 열들, 예를 들어, 제1 및 제2 채널 홀 열들(142a, 142b)의 상기 제3 방향으로의 외곽에는 제2 지지 패턴(105b)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 지지 패턴(105a)은 각 제2 내지 제4 채널 홀 열들(142b, 142c, 142d) 내에서 상기 제2 방향으로 서로 이격된 채널 홀들(142) 사이에 형성될 수 있다. 또한, 제1 지지 패턴(105a)은 제1 및 제3 채널 홀 열들(142a, 142c)에 포함된 채널 홀들(142) 사이, 제3 채널 홀 열(142c)에 포함된 채널 홀들(142)과 더미 채널 홀들(144) 사이, 제2 및 제4 채널 홀 열들(142b, 142d)에 포함된 채널 홀들(142) 사이, 및 상기 더미 채널 홀 열 양쪽에 각각 배치된 제4 채널 홀 열들(142d)에 포함된 채널 홀들(142) 사이에 형성될 수 있다. 이에 따라, 제1 지지 패턴(105a)은 상기 제2 및 제3 방향들을 따라 복수 개로 형성될 수 있으며, 일정한 패턴으로 배열될 수 있다.
한편, 제2 지지 패턴(105b)은 상기 제2 방향으로 연장될 수 있다.
도 8 및 도 9를 참조하면, 채널 홀들(142) 및 더미 채널 홀들(144)의 내측벽, 노출된 기판(100) 상면, 및 제1 층간 절연막(130)의 상면에 제1 블로킹막(160), 전하 저장막(170), 터널 절연막(180) 및 제1 채널막(200)을 순차적으로 형성할 수 있다.
제1 블로킹막(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 전하 저장막(170)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있으며, 터널 절연막(180)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 제1 채널막(200)은 예를 들어, 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성할 수 있다.
순차적으로 적층된 제1 블로킹막(160), 전하 저장막(170) 및 터널 절연막(180)은 전하 저장막 구조물(190)을 정의할 수 있으며, 도면의 복잡성을 피하기 위하여 이후 도면들에서는 전하 저장막 구조물(190)만 도시하기로 한다.
도 10 내지 도 12를 참조하면, 제1 채널막(200) 상에 제1 스페이서 막(도시되지 않음)을 형성하고 이를 이방성 식각하여 채널 홀들(142) 및 더미 채널 홀들(144)의 내측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 하부의 제1 채널막(200) 및 전하 저장막 구조물(190)을 순차적으로 식각함으로써, 각 채널 홀들(142)의 내측벽 및 노출된 기판(100) 상면에 저면 중앙부가 뚫린 컵 형상을 갖는 제1 채널 패턴(202) 및 제1 전하 저장막 패턴 구조물(192)을 형성할 수 있으며, 각 더미 채널 홀들(144)의 내측벽 및 노출된 기판(100) 상면에 저면 중앙부가 뚫린 컵 형상을 갖는 제1 더미 채널 패턴(204) 및 제2 전하 저장막 패턴 구조물(194)을 형성할 수 있다. 상기 식각 공정에서 상기 제1 스페이서는 제거될 수 있다.
이후, 제1 채널 패턴(202), 제1 더미 채널 패턴(204), 노출된 기판(100) 상면 및 제1 층간 절연막(130) 상에 제2 채널막을 형성하고, 상기 제2 채널막 상에 채널 홀들(142) 및 더미 채널 홀들(144)을 채우는 충전막을 형성한 후, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 충전막 및 상기 제2 채널막을 평탄화한다. 이에 따라, 각 채널 홀들(142) 내에는 제1 채널 패턴(202) 및 노출된 기판(100) 상면 상에 제2 채널 패턴(203)이 형성되고, 제2 채널 패턴(203) 상에는 각 채널 홀들(142)의 나머지 부분을 채우는 제1 충전 패턴(222)이 형성될 수 있다. 또한, 각 더미 채널 홀들(144) 내에는 제1 더미 채널 패턴(204) 및 노출된 기판(100) 상면 상에 제2 더미 채널 패턴(205)이 형성되고, 제2 더미 채널 패턴(205) 상에는 각 더미 채널 홀들(144)의 나머지 부분을 채우는 제2 충전 패턴(224)이 형성될 수 있다.
상기 제2 채널막은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성할 수 있으며, 상기 충전막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 채널막은 제1 채널막(200)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라 제2 채널 패턴(203) 및 제2 더미 채널 패턴(205)은 각각 제1 채널 패턴(202) 및 제1 더미 채널 패턴(204)에 병합될 수 있다. 이하에서는, 서로 병합된 제1 및 제2 채널 패턴들(202, 203)을 채널(212)로 지칭하고, 서로 병합된 제1 및 제2 더미 채널 패턴들(204, 205)을 더미 채널(214)로 지칭하며, 도면의 복잡성을 피하기 위하여 채널(212) 및 더미 채널(214)만을 도시하기로 한다.
예시적인 실시예들에 있어서, 채널(212)은 전체적으로 컵 형상을 가질 수 있으며, 다만 기판(100) 상면과 최하층 희생막(120) 사이 부분은 다른 부분에 비해 큰 폭을 가질 수 있다. 이에 따라, 채널(212)은 상기 제1 방향으로 연장되는 제1 연장부, 및 상기 제1 연장부로부터 기판(100) 상면에 평행한 방향으로 확장되어 상기 제1 연장부보다 큰 폭을 갖는 제1 확장부를 포함할 수 있다.
마찬가지로, 더미 채널(214)은 전체적으로 컵 형상을 가질 수 있으며, 기판(100) 상면과 최하층 희생막(120) 사이 부분은 다른 부분에 비해 큰 폭을 가질 수 있다. 이에 따라, 더미 채널(214)은 상기 제1 방향으로 연장되는 제2 연장부, 및 상기 제2 연장부로부터 기판(100) 상면에 평행한 방향으로 확장되어 상기 제2 연장부보다 큰 폭을 갖는 제2 확장부를 포함할 수 있다. 한편, 더미 채널(214)은 기판(100) 상에 형성된 상기 리세스를 채울 수 있다.
채널(212) 및 더미 채널(214)이 비정질 실리콘을 포함하도록 형성되는 경우, 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다.
한편, 제1 전하 저장막 패턴 구조물(192)은 순차적으로 적층된 제1 블로킹 패턴(162), 제1 전하 저장 패턴(172) 및 제1 터널 절연 패턴(182)을 포함할 수 있으며, 제2 전하 저장막 패턴 구조물(194)은 순차적으로 적층된 제2 블로킹 패턴(164), 제2 전하 저장 패턴(174) 및 제2 터널 절연 패턴(184)을 포함할 수 있다.
도 2 내지 도 4를 참조로 설명한 바와 같이, 채널 홀들(142)이 제1 내지 제4 채널 홀 열들(142a, 142b, 142c, 142d)을 포함하는 채널 홀 블록, 및 복수 개의 상기 채널 홀 블록들을 포함하는 채널 홀 어레이를 정의하고, 더미 채널 홀들(144)이 더미 채널 홀 열을 정의함에 따라, 이에 대응하여 채널들(212)은 채널 열, 채널 블록 및 채널 어레이를 정의할 수 있고, 더미 채널들(214)은 더미 채널 열을 정의할 수 다. 즉, 상기 채널 어레이는 상기 제3 방향으로 서로 이격된 복수 개의 상기 채널 블록들을 포함할 수 있으며, 상기 각 채널 블록들은 가운데 형성된 상기 더미 채널 열을 중심으로 상기 제3 방향을 따라 양쪽에 각각 배치된 제1 내지 제4 채널 열들(212a, 212b, 212c, 212d)을 포함할 수 있다.
한편, 기판(100) 상면에 형성된 채널(212), 채널(212)의 외측벽을 감싸는 제1 전하 저장막 패턴 구조물(192), 및 채널(212)에 의해 형성되는 내부 공간을 채우는 제1 충전 패턴(222)은 전체적으로 필라(pillar) 형상, 예를 들어 원기둥 형상의 제1 구조물을 형성할 수 있으며, 기판(100) 상면에 형성된 더미 채널(214), 더미 채널(214)의 외측벽을 감싸는 제2 전하 저장막 패턴 구조물(194), 및 더미 채널(214)에 의해 형성되는 내부 공간을 채우는 제2 충전 패턴(224) 역시 전체적으로 필라 형상, 예를 들어 원기둥 형상의 제2 구조물을 형성할 수 있다.
도 13 및 도 14를 참조하면, 상기 각 제1 및 제2 구조물들의 상부를 제거하여 트렌치들(도시되지 않음)을 형성하고, 상기 각 트렌치들을 채우는 캐핑막 패턴(230)을 형성한다.
구체적으로, 상기 각 제1 및 제2 구조물들의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치들을 형성한 후, 상기 트렌치들을 채우는 캐핑막을 상기 제1 및 제2 구조물들 및 제1 층간 절연막(130) 상에 형성하고, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 캐핑막의 상부를 평탄화함으로써 캐핑 패턴(230)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 캐핑막은 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성될 수 있으며, 상기 캐핑막이 비정질 실리콘을 포함하도록 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
일 실시예에 있어서, 상기 캐핑막은, 예를 들어, 인, 비소 등과 같은 n형 불순물이 도핑된 폴리실리콘을 포함하도록 형성할 수 있다.
각 채널 홀들(142) 내부에 순차적으로 적층된 상기 제1 구조물 및 캐핑 패턴(230)은 필라 형상, 예를 들어 원기둥 형상의 제3 구조물을 정의할 수 있으며, 각 더미 채널 홀들(144) 내부에 순차적으로 적층된 상기 제2 구조물 및 캐핑 패턴(230)은 필라 형상, 예를 들어 원기둥 형상의 제4 구조물을 정의할 수 있다.
한편, 채널 홀 열, 채널 홀 블록, 및 채널 홀 어레이에 대응하여, 제3 구조물 열, 제3 구조물 블록, 및 제3 구조물 어레이가 정의될 수 있으며, 더미 채널 홀 열에 대응하여, 제4 구조물 열이 정의될 수 있다.
이와는 달리, 도 15를 참조하면, 상기 제2 구조물 상에는 캐핑 패턴(230)이형성되지 않을 수도 있다. 캐핑 패턴(230)은 각 채널들(212)과 이후 형성되는 비트 라인(370, 도 26 내지 도 28 참조)과의 전기적 연결을 위한 것이며, 더미 채널(214)은 비트 라인(370)에 전기적으로 연결될 필요가 없으므로, 형성되지 않고 생략될 수 있다.
도 16 및 도 17을 참조하면, 제1 층간 절연막(130) 및 캐핑 패턴(230) 상에 제2 층간 절연막(240)을 형성한 후, 제1 및 제2 층간 절연막들(130, 240), 절연막들(110), 희생막들(120) 및 제2 지지 패턴(105b)을 관통하는 개구(250)를 형성하여 기판(100) 상면을 노출시킨다. 이때, 기판(100) 상부도 부분적으로 제거될 수 있다.
제2 층간 절연막(240)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제1 층간 절연막(130)과 병합될 수도 있다.
예시적인 실시예들에 따르면, 개구(250)는 상기 제3 방향을 따라 배치된 상기 제3 구조물 블록들 사이, 즉 서로 인접하는 채널 블록들에 각각 포함된 제1 채널 열들(212a) 사이에서 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 이에 따라 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
개구(250)가 상기 제2 방향으로 연장되도록 형성됨에 따라, 각 절연막들(110)은 상기 제3 방향으로 서로 이격된 복수 개의 절연 패턴들(115)로 변환될 수 있으며, 이때 각 절연 패턴들(115)은 상기 제2 방향으로 연장될 수 있다. 또한, 각 희생막들(120) 역시 상기 제3 방향으로 서로 이격된 복수 개의 희생 패턴들(125)로 변환될 수 있으며, 각 희생 패턴들(125)은 상기 제2 방향으로 연장될 수 있다.
도 18을 참조하면, 개구(250)에 의해 노출된 제2 지지 패턴(105b)을 제거하여 제1 갭(255)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 지지 패턴(105b)을 제거한 후, 이와 접촉하는 제1 전하 저장막 패턴 구조물(192) 부분도 함께 제거할 수 있다. 구체적으로, 개구(250)에 인접하는 각 제1 및 제2 채널 열들(212a, 212b)에 포함된 채널(212)의 제1 확장부에 접촉하는 제1 전하 저장막 패턴 구조물(192) 부분이 제거될 수 있다.
이에 따라, 제1 갭(255)은 기판(100) 상면 및 최하층 희생 패턴(125) 사이에 형성될 수 있으며, 각 제1 및 제2 채널 열들(212a, 212b)에 포함된 채널(212)의 상기 제1 확장부를 노출시킬 수 있다.
예시적인 실시예들에 있어서, 제1 갭(255)은 습식 식각 공정에 의해 형성될 수 있다.
도 19 및 도 20을 참조하면, 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여, 개구(250) 및 제1 갭(255)에 의해 노출된 기판(100) 상면에 에피택시얼 층(150)을 형성할 수 있다.
기판(100)은 실리콘 혹은 게르마늄을 포함할 수 있으므로, 에피택시얼 층(150)은 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 층(150)은 제1 갭(255)을 완전히 채우도록 형성될 수 있으며, 이에 따라 채널(212)의 하부, 구체적으로 각 제1 및 제2 채널 열들(212a, 212b)에 포함된 채널(212)의 제1 확장부에 접촉할 수 있다.
전술한 바와 같이, 제1 내지 제4 채널 열들(212a, 212b, 212c, 212d)에 포함된 채널들(212) 및 더미 채널들(214)은 상기 제1 및 제2 확장부들을 통해 서로 접촉하여 연결되고, 에피택시얼 층(150)은 제1 및 제2 채널 열들(212a, 212b)에 포함된 채널(212)의 제1 확장부에 접촉하여 연결되므로, 모든 채널들(212) 및 더미 채널들(214)은 에피택시얼 층(150)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 층(150)은 상기 제2 방향으로 연장될 수 있으며, 개구(250) 하부를 채우는 부분은 절연 패턴들(115) 및 희생 패턴들(125)에 수직적으로 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 층(150)은 제1 지지 패턴(105a)과 동일하게 기판(100) 상면과 최하층 희생 패턴(125) 사이에 형성되므로, 에피택시얼 층(150)의 최상면은 제1 지지 패턴(105a)의 상면과 실질적으로 동일한 높이를 가질 수 있다.
도 21을 참조하면, 개구(250)에 의해 노출된 희생 패턴들(125)을 제거하여, 각 층의 절연 패턴들(115) 사이에 제2 갭(260)을 형성할 수 있으며, 제2 갭(260)에 의해 각 제1 및 제2 전하 저장막 패턴 구조물들(192, 194)의 외측벽 일부 및 에피택시얼 층(150)의 상면 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 개구(250)에 의해 노출된 희생 패턴들(125)을 제거할 수 있다.
이후, 에피택시얼 층(150) 상부에 산화 공정을 수행하여 게이트 절연막(270)을 형성할 수 있다.
에피택시얼 층(150)은 예를 들어 실리콘 혹은 게르마늄을 포함할 수 있으므로, 게이트 절연막(270)은 예를 들어 실리콘 산화물 혹은 게르마늄 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(270)은 기판(100) 상에 수증기를 공급하여 습식 산화 공정을 수행함으로써, 반도체 물질을 포함하며 개구(250) 및 제2 갭(260)에 의해 노출된 에피택시얼 층(150)의 상면이 산화되어 형성될 수 있다. 이와는 달리, 게이트 절연막(270)은 기판(100) 상에 산소 가스를 공급하여 건식 산화 공정을 수행함으로써 형성될 수도 있다.
도 22를 참조하면, 노출된 제1 및 제2 전하 저장막 패턴 구조물(192, 194)의 외측벽, 게이트 절연막(270)의 상면, 제2 갭(260)의 내벽, 절연 패턴들(115)의 표면, 및 제2 층간 절연막(240)의 상면에 제2 블로킹막(280)을 형성하고, 제2 블로킹막(280) 상에 게이트 배리어막(290)을 형성한 후, 제2 갭(260)의 나머지 부분을 충분히 채우는 게이트 도전막(300)을 게이트 배리어막(290) 상에 형성한다.
제2 블로킹막(280)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함하도록 형성할 수 있다. 게이트 도전막(300)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함하도록 형성될 수 있다. 게이트 배리어막(290)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 게이트 배리어막(290)은 금속을 포함하는 제1 층 및 금속 질화물을 포함하는 제2 층으로 구성될 수도 있다.
도 23을 참조하면, 게이트 도전막(300) 및 게이트 배리어막(290)을 부분적으로 제거함으로써, 제2 갭(260) 내부에 각각 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 도전막(300) 및 게이트 배리어막(290)은 습식 식각 공정을 통해 부분적으로 제거될 수 있으며, 이에 따라 형성되는 상기 게이트 전극은 각 제2 갭들(260)의 일부만을 채우도록 형성될 수 있다. 즉, 상기 게이트 전극은 각 제2 갭들(260)의 입구 부분을 제외한 나머지 부분을 채우도록 형성될 수 있다.
상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 복수 개의 상기 게이트 전극들은 개구(250)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성될 수 있으며, 상기 복수 개의 층들에 형성된 상기 게이트 전극들은 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극(313), 적어도 하나의 제2 게이트 전극(315), 및 적어도 하나의 제3 게이트 전극(317)을 포함할 수 있다.
이때, 제1 게이트 전극(313)은 상기 제2 방향으로 연장되는 제1 게이트 도전 패턴(303), 및 이의 상면 및 저면과, 제1 및 제2 전하 저장막 패턴 구조물들(192, 194)의 외측벽에 대향하는 측벽 부분을 커버하는 제1 게이트 배리어 패턴(293)을 포함할 수 있고, 제2 게이트 전극(315)은 상기 제2 방향으로 연장되는 제2 게이트 도전 패턴(305), 및 이의 상면 및 저면과, 제1 및 제2 전하 저장막 패턴 구조물들(192, 194)의 측벽에 대향하는 측벽 부분을 커버하는 제2 게이트 배리어 패턴(295)을 포함할 수 있으며, 제3 게이트 전극(317)은 상기 제2 방향으로 연장되는 제3 게이트 도전 패턴(307), 및 이의 상면 및 저면과, 제1 및 제2 전하 저장막 패턴 구조물들(192, 194)의 측벽에 대향하는 측벽 부분을 커버하는 제3 게이트 배리어 패턴(297)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(313)은 그라운드 선택 라인(Ground Selection Line: GSL) 기능을 수행할 수 있고, 제2 게이트 전극(315)은 워드 라인(word line) 기능을 수행할 수 있으며, 제3 게이트 전극(317)은 스트링 선택 라인(String Selection Line: SSL) 기능을 수행할 수 있다. 일 실시예에 있어서, 제1 게이트 전극(313)은 1개의 층에 형성될 수 있고, 제2 게이트 전극(315)은 복수 개, 예를 들어 짝수 개의 층들에 형성될 수 있으며, 제3 게이트 전극(317)은 2개의 층에 형성될 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
한편, 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL) 기능을 각각 수행하는 제1, 제2 및 제3 게이트 전극들(313, 315, 317)은 채널(212)의 외측벽에 형성된 제1 전하 저장막 패턴 구조물(192)의 측벽에 수평적으로 대향할 수 있으며, 특히 그라운드 선택 라인(GSL) 기능을 수행하는 제1 게이트 전극(313)은 에피택시얼 층(150)의 상면에 형성된 게이트 절연막(270)에 수직적으로도 대향할 수 있다.
이때, 최하층에 형성된 제1 게이트 전극(313)의 일부는 에피택시얼 층(150)과의 사이에 게이트 절연막(270)이 형성되므로, 제2 및 제3 게이트 전극들(315, 317)의 상기 제1 방향으로의 두께보다 작은 두께를 가질 수 있다. 즉, 에피택시얼 층(150)이 형성되는 제1 게이트 전극(313)의 상기 제3 방향으로의 양단 부분에서는 제1 게이트 전극(313)의 다른 부분 혹은 제2 및 제3 게이트 전극들(315, 317)보다 작은 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 그라운드 선택 라인(GSL) 기능을 수행하는 최하층 제1 게이트 전극(313)과 에피택시얼 층(150) 사이에 게이트 절연막(270)이 형성됨으로써, 에피택시얼 층(150)은 제1 게이트 전극(313)을 포함하는 그라운드 선택 트랜지스터(Ground Selection Transistor: GST)의 채널 역할을 수행할 수 있다.
한편, 채널(212)의 외측벽으로부터 수평 방향으로는 제1 터널 절연 패턴(182), 제1 전하 저장 패턴(172), 제1 블로킹 패턴(162), 제2 블로킹막(280), 및 제1 내지 제3 게이트 전극들(313, 315, 317) 중의 하나가 순차적으로 적층될 수 있다.
도 24를 참조하면, 게이트 도전막(300) 및 게이트 배리어막(290)이 부분적으로 제거됨에 따라 노출되는 제2 블로킹막(280), 및 그 하부의 게이트 절연막(270) 부분 및 에피택시얼 층(150) 부분을 통해 기판(100) 상부에 불순물을 주입함으로써 불순물 영역(도시되지 않음)을 형성할 수 있다.
이후, 제2 블로킹막(280) 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 개구(250)의 측벽 상에 제2 스페이서(320)를 형성할 수 있으며, 이에 따라 불순물 영역(105) 상부의 제2 블로킹막(280) 부분이 노출될 수 있다. 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이와는 달리, 제2 스페이서(320)를 형성하기 이전에 개구(250)에 오버랩되는 기판(100) 상부에 약한 농도의 불순물을 도핑하여 제1 불순물 영역(도시되지 않음)을 형성하고, 제2 스페이서(320)를 형성한 후 이를 이온 주입 마스크로 사용하여 기판(100) 상부에 강한 농도의 불순물을 도핑하여 제2 불순물 영역(도시되지 않음)을 형성할 수도 있다.
이후, 제2 스페이서(320)를 식각 마스크로 사용하여 이에 의해 커버되지 않는 제2 블로킹막(280) 부분, 및 그 하부의 게이트 절연막(270) 부분 및 에피택시얼 층(150) 부분을 식각함으로써, 상기 불순물 영역이 형성된 기판(100) 상면을 노출시킬 수 있으며, 이때 제2 층간 절연막(240) 상면의 제2 블로킹막(280) 부분도 함께 제거될 수 있다.
도 25를 참조하면, 상기 노출된 기판(100) 상면, 제2 스페이서(320) 및 제2 층간 절연막(240) 상에 개구(250)의 나머지 부분을 충분히 채우는 도전막을 형성한 후, 제2 층간 절연막(240)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 공통 소스 라인(CSL)(330)을 형성할 수 있다. 상기 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 공통 소스 라인(CSL)(330)은 상기 제1 방향으로 연장될 수 있으며, 또한 상기 제2 방향으로도 연장될 수 있다. 한편, 공통 소스 라인(330)의 저면은 상기 불순물 영역에 의해 감싸질 수 있다.
도 26 내지 도 28을 참조하면, 제2 층간 절연막(240), 공통 소스 라인(CSL)(330), 제2 스페이서(320), 및 제2 블로킹막(280) 상에 제3 층간 절연막(340)을 형성한 후, 제2 및 제3 층간 절연막들(240, 340)을 관통하여 캐핑 패턴(230)의 상면에 접촉하는 제1 콘택 플러그(350)를 형성할 수 있다. 다만, 각 더미 채널들(214)이 형성된 상기 제2 구조물 상에 형성된 캐핑 패턴(230) 상에는 제1 콘택 플러그(350)가 형성되지 않을 수 있다.
이후, 제3 층간 절연막(340) 및 제1 콘택 플러그(350) 상에 제4 층간 절연막(360)을 형성한 후, 제4 층간 절연막(360)을 관통하여 제1 콘택 플러그(350) 상면에 접촉하는 비트 라인(370)을 형성할 수 있다.
제3 및 제4 층간 절연막들(340, 360)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 제1 콘택 플러그(350) 및 비트 라인(370)은 각각 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속이나, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인(370)은 상기 제3 방향을 따라 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치가 완성될 수 있다.
전술한 바와 같이, 상기 수직형 메모리 장치 제조 방법에서, 기판(100) 상면에 지지막(105)을 형성하고, 지지막(105) 상에 희생막(120) 및 절연막(110)을 교대로 반복적으로 적층한 후, 이들을 관통하는 채널 홀들(142)을 형성한다. 이때, 채널 홀들(142)보다 큰 폭을 갖는 더미 채널 홀들(144)을 함께 형성함으로써, 작은 폭으로 형성됨에 따라 채널 홀들(142)이 기판(100) 상면을 노출시키지 못하더라도, 적어도 더미 채널 홀들(144)은 기판(100) 상면을 노출시킬 수 있다. 이에 따라, 더미 채널 홀들(144)을 채우도록 형성되는 더미 채널들(214)은 적어도 기판(100) 상면에 접촉할 수 있으며, 기판(100) 상부에 형성된 불순물 영역, 예를 들어 p형 불순물 영역에 전기적으로 연결될 수 있다.
이후, 채널 홀들(142) 및 더미 채널 홀들(144)에 의해 노출된 지지막(105)을 부분적으로 제거하여 제1 및 제2 지지 패턴들(105a, 105b)을 형성하며, 채널 홀들(142) 및 더미 채널 홀들(144)을 서로 연통시킨다. 이에 따라, 채널 홀들(142) 및 더미 채널 홀들(144)을 각각 채우도록 형성되는 채널들(212) 및 더미 채널들(214)은 적어도 기판(100) 상면 및 최하층 희생막(120) 사이에서 서로 접촉하여 연결될 수 있다.
이에 따라, 채널들(212)은 적어도 더미 채널들(214)을 통해서 기판(100) 상부에 형성된 상기 불순물 영역에 전기적으로 연결될 수 있으며, 상기 불순물 영역을 통해 외부 배선과 전기적으로 연결될 수 있다.
나아가, 희생막(120)을 제거하여 게이트 전극들(313, 315, 317)을 형성하기 위한 개구(250)에 의해 노출된 제2 지지 패턴(105b)을 제거하여 기판(100) 상면을 노출시킨 후, 상기 노출된 기판(100) 상면에 선택적 에피택시얼 성장(SEG) 공정을 수행하여 에피택시얼 층(150)을 형성한다. 에피택시얼 층(150)은 채널들(212) 중 일부, 예를 들어 제1 및 제2 채널 열들(212a, 212b)에 포함된 채널들(212)에 접촉하여 연결될 수 있으며, 채널들(212)은 전술한 바와 같이 더미 채널들(214)을 통해 서로 연결될 수 있으므로, 결국 모든 채널들(212) 및 더미 채널들(214)은 에피택시얼 층(150)을 통해서도 서로 전기적으로 연결될 수 있다.
도 29 내지 도 32는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 29 내지 도 32는 대응하는 평면도들, 예를 들어 도 19, 26 등의 A-A'선을 따라 절단한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 28을 참조로 설명한 수직형 메모리 장치의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 1 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
도 29를 참조하면, 도 19 및 도 20을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 개구(250) 및 제1 갭(255)에 의해 노출된 기판(100) 상면에 에피택시얼 층(150)을 형성할 수 있다.
다만, 도 19 및 도 20을 참조로 설명한 것과는 달리, 에피택시얼 층(150)은 제1 갭(255)을 완전히 채우지는 않으며 부분적으로만 채울 수 있다. 이에 따라, 에피택시얼 층(150)의 최상면은 제1 지지 패턴(105a)의 상면보다 낮게 형성될 수 있다.
도 30을 참조하면, 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 개구(250)에 의해 노출된 희생 패턴들(125)을 제거하여, 각 층의 절연 패턴들(115) 사이에 제2 갭(260)을 형성할 수 있으며, 제2 갭(260)에 의해 각 제1 및 제2 전하 저장막 패턴 구조물들(192, 194)의 외측벽 일부 및 에피택시얼 층(150)의 상면 일부가 노출될 수 있다. 이때, 제2 갭들(260) 중에서 기판(100) 상면과 최하층 절연막(100) 사이에 형성된 제2 갭(260)의 경우, 개구(250)에 인접한 부분 즉, 에피택시얼 층(150)이 형성된 부분의 상기 제1 방향으로의 폭은 다른 부분의 폭보다 클 수 있다.
이후, 에피택시얼 층(150) 상부에 산화 공정을 수행하여 게이트 절연막(270)을 형성할 수 있다.
도 31을 참조하면, 도 22를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 노출된 제1 및 제2 전하 저장막 패턴 구조물(192, 194)의 외측벽, 게이트 절연막(270)의 상면, 제2 갭(260)의 내벽, 절연 패턴들(115)의 표면, 및 제2 층간 절연막(240)의 상면에 제2 블로킹막(280)을 형성하고, 제2 블로킹막(280) 상에 게이트 배리어막(290)을 형성한 후, 제2 갭(260)의 나머지 부분을 충분히 채우는 게이트 도전막(300)을 게이트 배리어막(290) 상에 형성한다.
도 32를 참조하면, 도 23 내지 도 28을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
상기 수직형 메모리 장치에서 에피택시얼 층(150)은 그 최상면이 제1 지지 패턴(105a)의 상면보다 낮게 형성될 수 있으며, 이에 따라 최하층 제1 게이트 전극(313)은 에피택시얼 층(150) 상부에서 다른 부분들에 비해 더 큰 두께를 가질 수 있다.
도 33 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 33 내지 도 36은 대응하는 평면도들, 예를 들어 도 16, 19, 26 등의 A-A'선을 따라 절단한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 28을 참조로 설명한 수직형 메모리 장치의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 33을 참조하면, 도 1을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
다만, 기판(100) 상에 지지막(105)을 형성한 이후, 지지막(105) 상에 식각 저지막(400)을 더 형성하며, 식각 저지막(400) 상에 희생막들(120) 및 절연막들(110)을 교대로 순차적으로 적층한다.
식각 저지막(400)은 지지막(105)에 대해 식각 선택비를 갖는 물질, 예를 들어 폴리실리콘 혹은 산화물을 포함하도록 형성될 수 있다.
이후 도 34를 참조하면, 도 2 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 개구(250)에 의해 제2 지지 패턴(105b)이 노출될 수 있다.
도 35를 참조하면, 도 18을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 개구(250)에 의해 노출된 제2 지지 패턴(105b)이 제거될 수 있다. 예시적인 실시예들에 있어서, 제2 지지 패턴(105b)은 습식 식각 공정에 의해 제거될 수 있다. 이때, 비록 제2 지지 패턴(105b)이 기판(100), 희생막들(120) 및 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함하더라도, 상기 습식 식각 공정에서 제거되는 제2 지지 패턴(105b)에 인접하는 최하층 희생막(120)도 부분적으로 제거될 수도 있다. 하지만 예시적인 실시예들에 있어서, 제2 지지 패턴(105b)과 식각 선택비를 갖는 식각 저지막(400)이 제2 지지 패턴(105b)과 최하층 희생막(120) 사이에 형성되어 있으므로, 상기 식각 공정에서 최하층 희생막(120)은 거의 식각되지 않을 수 있다.
도 36을 참조하면, 도 19 내지 도 28을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
이때, 상기 수직형 메모리 장치는, 기판(100) 상면에 형성된 에피택시얼 층(150)과 최하층 제1 게이트 전극(313) 사이에 형성된 식각 저지 패턴(405)을 더 포함할 수 있으며, 이에 따라, 최하층 제1 게이트 전극(313)은 일정한 두께를 가질 수 있다.
도 37 내지 도 54는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 37, 40, 43, 46, 49 및 52는 평면도들이고, 도 38-39, 41-42, 44-45, 47-48, 50-51 및 53-54는 단면도들이다.
이때, 도 38, 41, 44, 47, 50 및 53은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 39, 42, 45, 48, 51 및 54는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다. 한편, 도 46a, 47a, 48a, 49a, 50a, 51a, 52a, 53a 및 54a는 선형으로 연장되는 제1 지지 패턴을 포함하는 단면도들이고, 도 46b, 47b, 48b, 49b, 50b, 51b, 52b, 53b 및 54b는 지그재그 형상으로 연장되는 제1 지지 패턴을 포함하는 단면도들이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 28을 참조로 설명한 수직형 메모리 장치의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저, 도 1을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이후 도 37 내지 도 39를 참조하면, 도 2 내지 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
하지만, 도 2 내지 도 4를 참조로 설명한 공정과는 달리, 더미 채널 홀들(144)이 형성되지 않을 수 있다. 그리하여, 각 채널 홀 블록들은 상기 제3 방향을 따라 배치된 제1 내지 제4 채널 홀 열들(142a, 142b, 142c, 142d)을 포함할 수 있으며, 상기 채널 홀 블록들은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 도 37 내지 도 39에서는 각각이 4개의 채널 홀 열들을 포함하며 상기 제3 방향을 따라 배치된 2개의 채널 홀 블록들이 도시되고 있다.
도 40 내지 도 42를 참조하면, 도 5 내지 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 채널 홀들(142)에 의해 노출된 지지막(105)을 부분적으로 제거하여, 이들의 하부를 기판(100) 상면에 평행한 방향으로, 즉 수평적으로 확장할 수 있다.
다만, 채널 홀들(142)을 수평적으로 확장하더라도, 이들은 서로 연통하지 않을 수 있다. 즉, 서로 인접하는 채널 홀 열들(142a, 142b, 142c, 142d) 내에 포함된 채널 홀들(142)이 서로 연통되지 않을 정도로 각 채널 홀들(142)의 하부를 확장할 수 있다.
도 43 내지 도 45를 참조하면, 도 8 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 채널 홀들(142)을 채우는 채널들(212)이 형성될 수 있으며, 채널들(212)은 채널 열, 채널 블록 및 채널 어레이를 정의할 수 있다. 이때, 상기 채널 어레이는 상기 제3 방향으로 서로 이격된 복수 개의 상기 채널 블록들을 포함할 수 있으며, 상기 각 채널 블록들은 상기 제3 방향을 따라 배치된 제1 내지 제4 채널 열들(212a, 212b, 212c, 212d)을 포함할 수 있다.
한편, 개구(250)가 형성되어 기판(100) 상면을 노출시킬 수 있다. 개구(250)가 상기 제2 방향으로 연장되도록 형성됨에 따라, 각 절연막들(110)은 상기 제3 방향으로 서로 이격된 복수 개의 절연 패턴들(115)로 변환될 수 있으며, 이때 각 절연 패턴들(115)은 상기 제2 방향으로 연장될 수 있다. 또한, 각 희생막들(120) 역시 상기 제3 방향으로 서로 이격된 복수 개의 희생 패턴들(125)로 변환될 수 있으며, 각 희생 패턴들(125)은 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 각 채널들(212)은 기판(100) 상면과 최하층 희생 패턴(125) 사이에서 확장된 폭을 갖는 제1 확장부를 포함할 수 있다.
도 46a, 47a 및 48a를 참조하면, 도 18을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 개구(250)에 의해 노출된 지지막(105)을 부분적으로 제거하여 제1 갭(255)을 형성할 수 있다. 또한, 지지막(105)을 부분적으로 제거한 후, 이와 접촉하는 제1 전하 저장막 패턴 구조물(192) 부분도 함께 제거할 수 있다.
예시적인 실시예들에 있어서, 제1 갭(255)은 습식 식각 공정을 통해 형성될 수 있다. 즉, 개구(250)를 통해 식각액이 유입되어 개구(250)에 근접한 지지막(105) 부분부터 식각될 수 있으며, 이에 따라 상기 제2 방향으로 연장되는 개구(250)의 각 부분으로부터 실질적으로 동일한 거리에 있는 지지막(105) 부분까지 제거될 수 있다.
예시적인 실시예들에 있어서, 제1 갭(255)에 의해서, 개구(250)에 인접하는 각 제1 및 제4 채널 열들(212a, 212d)에 포함된 채널(212)의 제1 확장부의 전체 측면이 노출될 수 있으며, 각 제2 및 제3 채널 열들(212b, 212c)에 포함된 채널(212)의 제1 확장부의 경우에는 개구(250)를 향한 측면만이 노출될 수 있다. 이에 따라, 지지막(105)이 부분적으로 제거되어 잔류하는 제1 지지 패턴(105a)은 전체적으로 상기 제2 방향을 따라 선형으로 연장될 수 있다.
한편, 도 46b, 47b 및 48b를 참조하면, 지지막(105)이 제거되어 잔류하는 제1 지지 패턴(105a)은 상기 제2 방향을 따라 지그재그(zigzag) 형상으로 연장되도록 형성될 수도 있다.
즉, 상기 습식 식각 공정 시, 식각액에 의해 개구(250)로부터 근접한 지지막(105) 부분부터 상기 제3 방향을 따라 식각되되, 상기 식각액이 채널들(212)을 만나는 경우 상대적으로 식각 공정이 지연될 수 있으며, 이에 따라 채널들(212)이 형성되지 않은 영역에서 지지막(105)이 상대적으로 많이 식각될 수 있다. 결국, 제1 지지 패턴(105a)은 채널들(212) 사이에서 상기 제2 방향을 따라 지그재그 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상대적으로 개구(250)에 인접하는 각 제1 및 제4 채널 열들(212a, 212d)에 포함된 채널(212)의 제1 확장부의 측면은, 상대적으로 개구(250)로부터 먼 각 제2 및 제3 채널 열들(212b, 212c)에 포함된 채널(212)의 제1 확장부의 측면보다 제1 갭(255)에 의해서 많이 노출될 수 있다.
도 49a, 50a 및 51a을 참조하면, 도 19 및 도 20을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 개구(250) 및 제1 갭(255)에 의해 노출된 기판(100) 상면에 에피택시얼 층(150)을 형성할 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 층(150)은 제1 갭(255)을 완전히 채우도록 형성될 수 있으며, 이에 따라 채널(212)의 하부, 구체적으로 각 제1 및 제4 채널 열들(212a, 212d)에 포함된 채널(212)의 제1 확장부의 전체 측면, 및 각 제2 및 제3 채널 열들(212b, 212c)에 포함된 채널(212)의 제1 확장부의 일부 측면과 접촉할 수 있다.
이와는 달리, 도 29 내지 도 32를 참조로 설명한 것과 유사하게, 에피택시얼 층(150)은 제1 갭(255)을 부분적으로만 채우도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 에피택시얼 층(150)은 각 절연 패턴들(115) 및희생 패턴들(125)의 상기 제3 방향으로의 각 양 가장자리들에 수직적으로 오버랩되도록 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향으로의 폭이 상기 제2 방향을 따라 일정할 수 있다.
한편, 도 49b, 50b 및 51b를 참조하면, 선택적 에피택시얼 성장(SEG) 공정을 수행하여 개구(250) 및 제1 갭(255)에 의해 노출된 기판(100) 상면에 형성되는 에피택시얼 층(150)은 상기 제2 방향을 따라 지그재그 형상을 가질 수 있다. 이에 따라, 에피택시얼 층(150)은 개구(250)로부터 상기 제3 방향으로의 폭이 상기 제2 방향을 따라 변동될 수 있다.
도 52a, 53a 및 54a를 참조하면, 도 21 내지 도 28을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
상기 수직형 메모리 장치는 도 1 내지 도 28을 참조로 설명한 것과는 달리, 더미 채널들(214)이 별도로 형성되지 않으며, 다만 하나의 채널 블록에 포함되는 채널 열의 개수가 보다 적을 수 있다. 이에 따라, 개구(250) 및 제1 갭(255)에 의해 노출되는 기판(100) 상면에 형성되는 에피택시얼 층(150)이 상기 하나의 채널 블록에 포함되는 채널들(212)을 서로 전기적으로 연결시킬 수 있다.
구체적으로, 제1 및 제2 채널 열들(212a, 212b)에 포함되는 채널들(212)은 각 게이트 전극들(313, 315, 317)의 상기 제3 방향으로의 일단에 수직적으로 오버랩되는 에피택시얼 층(150)과 접촉함으로써 이에 전기적으로 연결될 수 있으며, 제3 및 제4 채널 열들(212c, 212d)에 포함되는 채널들(212)은 각 게이트 전극들(313, 315, 317)의 상기 제3 방향으로의 타단에 수직적으로 오버랩되는 에피택시얼 층(150)과 접촉함으로써 이에 전기적으로 연결될 수 있다. 이에 따라, 전체적으로 각 채널들(212)은 기판(100) 상면으로부터 성장하여 형성된 적어도 하나의 에피택시얼 층(150)과 접촉함으로써, 상기 기판(100) 상면에 형성된 불순물 영역(도시되지 않음)에 전기적으로 연결될 수 있으며, 이에 따라 상기 불순물 영역과 전기적으로 연결되는 외부 배선과도 전기적으로 연결될 수 있다.
한편 상기 수직형 메모리 장치에서, 제1 지지 패턴(105a)은 각 제1 내지 제3 게이트 전극들(313, 315, 317)의 상기 제3 방향으로의 가운데 부분에 수직적으로 오버랩되도록 상기 제2 방향을 따라 전체적으로 선형으로 연장되도록 형성될 수 있으며, 에피택시얼 층(150)은 각 제1 내지 제3 게이트 전극들(313, 315, 317)의 상기 제3 방향으로의 각 양 가장자리 부분들에 수직적으로 오버랩되도록 상기 제2 방향으로 연장되도록 형성될 수 있다. 또한, 상기 제3 방향을 따라 서로 이격된 채널 블록들 사이에 형성되어 상기 제2 방향으로 연장되는 공통 소스 라인(CSL)(330)은 에피택시얼 층(150)을 관통하여 이를 상기 제3 방향을 따라 2개로 분리할 수 있다. 예시적인 실시예들에 있어서, 에피택시얼 층(150)은 상기 제3 방향으로의 폭이 상기 제2 방향을 따라 일정할 수 있다.
한편, 도 52b, 53b 및 54b를 참조하면, 제1 지지 패턴(105a)이 각 제1 내지 제3 게이트 전극들(313, 315, 317)의 상기 제3 방향으로의 가운데 부분에 수직적으로 오버랩되도록 상기 제2 방향을 따라 전체적으로 지그재그 형상으로 연장될 수 있으며, 에피택시얼 층(150)은 공통 소스 라인(CSL)(330)으로부터 상기 제3 방향으로의 폭이 상기 제2 방향을 따라 변동될 수 있다.
도 55 내지 도 60은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 55 및 58은 평면도들이고, 도 56-57 및 59-60은 단면도들이다.
이때, 도 56 및 59는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 57 및 60은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다. 한편, 도 55a, 56a, 57a, 58a, 59a 및 60a는 선형으로 연장되는 제1 지지 패턴을 포함하는 단면도들이고, 도 55b, 56b, 57b, 58b, 59b 및 60b는 지그재그 형상으로 연장되는 제1 지지 패턴을 포함하는 단면도들이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 28 혹은 도 37 내지 도 54를 참조로 설명한 수직형 메모리 장치의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저, 도 37 내지 도 39를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 40 내지 도 42를 참조로 설명한 공정, 즉 채널 홀의 확장 공정을 수행하지 않고, 도 43 내지 도 45를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 각 채널들(212)은 하부에 제1 확장부를 포함하지 않으며, 상기 제1 방향을 따라 일정한 폭을 가질 수 있다.
도 55a, 56a 및 57a를 참조하면, 도 46a, 47a 및 48a를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 개구(250)에 의해 노출된 지지막(105)을 부분적으로 제거하여 제1 갭(255)을 형성할 수 있으며, 지지막(105)을 부분적으로 제거한 후, 이와 접촉하는 제1 전하 저장막 패턴 구조물(192) 부분도 함께 제거할 수 있다.
예시적인 실시예들에 있어서, 제1 갭(255)에 의해서, 개구(250)에 인접하는 각 제1 및 제4 채널 열들(212a, 212d)에 포함된 채널(212)의 제1 확장부의 전체 측면이 노출될 수 있으며, 각 제2 및 제3 채널 열들(212b, 212c)에 포함된 채널(212)의 제1 확장부의 경우에는 개구(250)를 향한 측면만이 노출될 수 있다. 이에 따라, 지지막(105)이 부분적으로 제거되어 잔류하는 제1 지지 패턴(105a)은 각 제2 및 제3 채널 열들(212b, 212c)에 포함된 채널(212)의 하부에 접촉하면서, 전체적으로 상기 제2 방향을 따라 선형으로 연장될 수 있다.
한편, 도 55b, 56b 및 57b를 참조하면, 지지막(105)이 제거되어 잔류하는 제1 지지 패턴(105a)은 상기 제2 방향을 따라 지그재그(zigzag) 형상으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상대적으로 개구(250)에 인접하는 각 제1 및 제4 채널 열들(212a, 212d)에 포함된 채널(212)의 하부 측면은, 상대적으로 개구(250)로부터 먼 각 제2 및 제3 채널 열들(212b, 212c)에 포함된 채널(212)의 하부 측면보다 제1 갭(255)에 의해서 많이 노출될 수 있다.
도 58a, 59a 및 60a을 참조하면, 도 49a, 50a, 51a, 52a, 53a 및 54a를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
상기 수직형 메모리 장치 제조 방법에서, 각 채널 홀들(142)의 하부를 확장하기 위해서 지지막(105)을 부분적으로 제거하는 공정을 수행하지 않으며, 다만 개구(250)에 의해 노출되는 지지막(105)을 부분적으로 제거하여 제1 갭(255)을 형성할 때, 각 채널들(212)의 하부가 제1 갭(255)에 의해서 적어도 부분적으로 노출되도록 한다. 이에 따라, 각 채널들(212)은 제1 갭(255)을 채우도록 형성되는 에피택시얼 층(150)에 접촉할 수 있으며, 이를 통해 서로 전기적으로 연결될 수 있다.
한편, 상기 수직형 메모리 장치에 포함된 각 채널들(212)은 상기 제1 방향으로 일정한 폭을 갖는 컵 형상을 가질 수 있다.
도 61 내지 도 65는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 61-62 및 64-65는 단면도들이고, 도 63은 평면도이다.
이때, 도 61 및 62는 대응하는 각 평면도들, 예를 들어 도 16 및 19의 A-A'선을 따라 절단한 단면도들이고, 도 64는 도 63의 A-A'선을 따라 절단한 단면도이며, 도 65는 도 63의 B-B'선을 따라 절단한 단면도들이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 28을 참조로 설명한 수직형 메모리 장치의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 61을 참조하면, 도 1 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만 도 13 내지 도 14를 참조로 설명한 공정을 수행할 때, 캐핑막을 평탄화하여 형성되는 캐핑 패턴(230)은 제1 및 제2 캐핑 패턴들(232, 234)을 포함하도록 형성될 수 있다. 즉, 제1 및 제2 캐핑 패턴들(232, 234)은 각각 채널(212) 및 더미 채널(214) 상에 각각 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 캐핑 패턴(232)은 예를 들어, 인, 비소 등과 같은 n형 불순물을 포함하도록 형성될 수 있으며, 제2 캐핑 패턴(234)은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 포함하도록 형성될 수 있다.
도 62를 참조하면, 도 18 내지 도 21을 참조로 설명한 공정들을 수행하지 않고, 도 22 내지 도 25를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 개구(250) 형성 후, 이에 의해 노출된 제2 지지 패턴(105b)을 제거하여 제1 갭(255)을 형성하지 않으며, 이에 따라 제1 갭(255)을 채우는 에피택시얼 층(150) 및 게이트 절연막(270)도 형성되지 않을 수 있다.
도 63 내지 도 65를 참조하면, 도 22 내지 도 25를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
이후, 제2 층간 절연막(240)을 관통하여 더미 채널(214) 상에 형성된 캐핑 패턴(230) 상면에 접촉하는 제2 콘택 플러그(420)를 형성할 수 있다. 이와는 달리, 제2 콘택 플러그(420)는, 제2 층간 절연막(240) 상에 추가적인 층간 절연막(도시되지 않음)을 더 형성하고, 상기 추가 층간 절연막 및 제2 층간 절연막(240)을 관통하도록 형성될 수도 있다.
제2 층간 절연막(240), 제2 콘택 플러그(420), 공통 소스 라인(CSL)(330), 제2 스페이서(320), 및 제2 블로킹막(280) 상에 제3 층간 절연막(340)을 형성한 후, 제3 층간 절연막(340)을 관통하여 제2 콘택 플러그(420) 상면에 접촉하는 배선(430)을 형성할 수 있다.
예시적인 실시예들에 있어서, 배선(430)은 상기 제2 방향으로 연장되어 제2방향으로 배치된 더미 채널들(214) 상의 캐핑 패턴들(230)에 접촉하도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
제3 층간 절연막(340) 및 배선(430) 상에 제4 층간 절연막(360)을 형성하고, 제2 내지 제4 층간 절연막들(240, 340, 360)을 관통하여 채널(212) 상부에 형성된 캐핑 패턴(230)의 상면에 접촉하는 제1 콘택 플러그(350)를 형성할 수 있다.
이후, 제4 층간 절연막(360) 및 제1 콘택 플러그(350) 상에 제5 층간 절연막(440)을 형성한 후, 제5 층간 절연막(440)을 관통하여 제1 콘택 플러그(350) 상면에 접촉하는 비트 라인(370)을 형성할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(370)은 상기 제3 방향을 따라 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
제2 내지 제5 층간 절연막들(240, 340, 360, 440)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 제1 및 제2 콘택 플러그들(350, 420), 비트 라인(370) 및 배선(430)은 각각 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속이나, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치가 완성될 수 있다.
상기 수직형 메모리 장치는, 도 1 내지 도 28을 참조로 설명한 것과는 달리, 각 채널들(212)에 접촉하여 연결되는 에피택시얼 층을 형성하지 않을 수 있다. 하지만, 각 채널들(212)에 전기적으로 연결되는 더미 채널(214) 상부에, 예를 들어 p형 불순물을 포함함으로써 도전성을 갖는 제2 캐핑 패턴(234)이 형성될 수 있으며, 이에 따라 각 채널들(212)은 더미 채널(214), 제2 캐핑 패턴(234), 및 제2 콘택 플러그(420)을 통해서 배선(430)에 전기적으로 연결될 수 있으며, 이를 통해 외부 배선과도 전기적으로 연결될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 지지막
105a, 105b: 제1, 제2 지지 패턴
110: 절연막 115: 절연 패턴
120: 희생막 125: 희생 패턴
130, 240, 340, 360, 440: 제1 내지 제5 층간 절연막
142: 채널 홀
142a, 142b, 142c, 142d: 제1 내지 제4 채널 홀 열
144: 더미 채널 홀 150: 에피택시얼 층
160, 280: 제1, 제2 블로킹막
162, 164: 제1, 제2 블로킹 패턴
170: 전하 저장막 172, 174: 제1, 제2 전하 저장 패턴
180: 터널 절연막 182, 184: 제1, 제2 터널 절연 패턴
190: 전하 저장막 구조물 192, 194: 제1, 제2 전하 저장막 패턴 구조물
200: 제1 채널막 202, 203: 제1, 제2 채널 패턴
204, 205: 제1, 제2 더미 채널 패턴
212: 채널
212a, 212b, 212c, 212d: 제1 내지 제4 채널 열
214: 더미 채널
214a, 214b, 214c, 214d: 제1 내지 제4 더미 채널 열
222, 224: 제1, 제2 충전 패턴
230: 캐핑 패턴
232, 234: 제1, 제2 캐핑 패턴
250: 개구
255, 260: 제1, 제2 갭 270: 게이트 절연막
275: 제2 절연막 290: 게이트 배리어막
293, 295, 297: 제1 내지 제3 게이트 배리어막 패턴
300: 게이트 도전막
303, 305, 307: 제1 내지 제3 게이트 도전 패턴
320: 제2 스페이서 330: 공통 소스 라인(CSL)
350, 420: 제1, 제2 콘택 플러그
370: 비트 라인 430: 배선

Claims (20)

  1. 기판 상면에 수직한 제1 방향으로 연장된 채널;
    상기 기판 상면으로부터 상기 제1 방향으로 연장되며, 상기 채널보다 큰 폭을 갖는 더미(dummy) 채널;
    상기 기판 상에 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성되어 상기 채널 및 상기 더미 채널의 외측벽들을 둘러싸는 복수 개의 게이트 전극들; 및
    상기 복수 개의 게이트 전극들 중에서 최하층에 형성된 제1 게이트 전극과 상기 기판 상면 사이에 형성된 지지 패턴을 포함하며,
    상기 채널 및 상기 더미 채널은 상기 제1 게이트 전극과 상기 기판 사이에서 서로 접촉하여 연결되는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 더미 채널의 폭은 상기 채널의 폭보다 큰 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 지지 패턴은 실리콘-게르마늄 혹은 도핑된 폴리실리콘을 포함하는 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 지지 패턴은 상기 제1 게이트 전극의 일부에 수직적으로 오버랩되는 수직형 메모리 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 채널은,
    상기 제1 방향으로 연장된 제1 연장부; 및
    상기 제1 연장부 하부에서 상기 기판 상면에 평행한 방향으로 확장되어 상기 제1 연장부보다 큰 폭을 갖는 제1 확장부를 포함하고,
    상기 더미 채널은,
    상기 제1 방향으로 연장된 제2 연장부; 및
    상기 제2 연장부 하부에서 상기 기판 상면에 평행한 방향으로 확장되어 상기 제2 연장부보다 큰 폭을 갖는 제2 확장부를 포함하며,
    상기 제1 및 제2 확장부들은 상기 제1 게이트 전극과 상기 기판 상면 사이에서 서로 접촉하여 연결되는 수직형 메모리 장치.
  8. 삭제
  9. 제1항에 있어서, 상기 제1 게이트 전극과 상기 기판 상면 사이에 형성된 에피택시얼(epitaxial) 층을 더 포함하는 수직형 메모리 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되도록 배치된 복수 개의 게이트 전극들;
    상기 기판 상에 상기 제1 방향으로 연장되어 상기 게이트 전극들을 관통하는 채널;
    상기 기판 상면으로부터 상기 제1 방향으로 연장되어 상기 게이트 전극들을 관통하며, 하부가 상기 채널의 하부와 접촉하여 연결되는 더미 채널;
    상기 채널 상부에 형성된 제1 콘택 플러그를 통해 이와 전기적으로 연결되는 제1 배선; 및
    상기 더미 채널 상부에 형성된 제2 콘택 플러그를 통해 이와 전기적으로 연결되며, 상기 제1 배선과는 다른 제2 배선을 포함하는 수직형 메모리 장치.
  18. 기판 상에 지지막을 형성하고;
    상기 지지막 상에 상기 기판 상면에 수직한 제1 방향을 따라 희생막 및 절연막을 교대로 반복적으로 형성하고;
    상기 지지막, 상기 희생막들 및 상기 절연막들을 관통하면서, 제1 폭을 갖는 채널 홀 및 상기 제1 폭보다 큰 제2 폭을 갖는 더미 채널 홀을 형성하되, 적어도 상기 더미 채널 홀은 상기 기판 상면을 노출시키고;
    상기 채널 홀 및 상기 더미 채널 홀에 의해 노출된 상기 지지막을 부분적으로 제거하여 상기 채널 홀 및 상기 더미 채널 홀의 하부가 확장되어 이들이 서로 연통되며, 잔류하는 상기 지지막 부분은 지지 패턴을 형성하고;
    상기 채널 홀 및 상기 더미 채널 홀을 각각 채우는 채널 및 더미 채널을 형성하고;
    상기 지지 패턴, 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 개구를 형성하며, 이에 따라 상기 절연막들 및 상기 희생막들은 각각 절연 패턴들 및 희생 패턴들로 변환되고;
    상기 희생 패턴들을 제거하여 복수 개의 제1 갭들(gaps)을 형성하고; 그리고
    상기 제1 갭들을 각각 채우는 게이트 전극들을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  19. 기판 상에 지지막을 형성하고;
    상기 지지막 상에 상기 기판 상면에 수직한 제1 방향을 따라 희생막 및 절연막을 교대로 반복적으로 형성하고;
    상기 지지막, 상기 희생막들 및 상기 절연막들을 관통하는 채널 홀을 형성하고;
    상기 채널 홀을 채우는 채널을 형성하고;
    상기 지지막, 상기 희생막들 및 상기 절연막들을 관통하여 상기 기판 상면을 노출시키는 개구를 형성하며, 이에 따라 상기 절연막들 및 상기 희생막들은 각각 절연 패턴들 및 희생 패턴들로 변환되고;
    상기 개구에 의해 노출된 상기 지지막을 부분적으로 제거하여 상기 기판 상면 및 상기 채널의 외측벽을 노출시키는 제1 갭을 형성하고;
    선택적 에피택시얼 성장(SEG) 공정을 수행하여 상기 개구 및 상기 제1 갭에 의해 노출된 상기 기판 상면에 상기 채널 외측벽에 접촉하는 에피택시얼 층을 형성하고;
    상기 희생 패턴들을 제거하여 복수 개의 제2 갭들을 형성하고; 그리고
    상기 제2 갭들을 채우는 각각 게이트 전극들을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  20. 기판 상에 지지막을 형성하고;
    상기 지지막 상에 상기 기판 상면에 수직한 제1 방향을 따라 희생막 및 절연막을 교대로 반복적으로 형성하고;
    상기 지지막, 상기 희생막들 및 상기 절연막들을 관통하는 채널 홀 및 더미 채널 홀을 형성하고;
    상기 채널 홀 및 상기 더미 채널 홀에 의해 노출된 상기 지지막을 부분적으로 제거하여 상기 채널 홀 및 상기 더미 채널 홀의 하부가 확장되어 이들이 서로 연통되며, 잔류하는 상기 지지막은 지지 패턴을 형성하고;
    상기 채널 홀 및 상기 더미 채널 홀을 각각 채우는 채널 및 더미 채널을 형성하며, 이에 따라 상기 채널 및 상기 더미 채널이 서로 접촉하여 연결되고;
    상기 지지 패턴, 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 개구를 형성하며, 이에 따라 상기 절연막들 및 상기 희생막들은 각각 절연 패턴들 및 희생 패턴들로 변환되고;
    상기 희생 패턴들을 각각 게이트 전극들로 치환하고;
    상기 더미 채널 상에 이에 전기적으로 연결되는 제2 배선을 형성하고; 그리고
    상기 채널 상에 이에 전기적으로 연결되는 제1 배선을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
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