KR102424990B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 영역 및 제2 영역을 포함하는 하부 절연막; 상기 하부 절연막 상에 배치된 게이트 적층체; 상기 하부 절연막의 상기 제1 영역으로부터 상기 게이트 적층체를 향하여 연장된 지지체들; 상기 하부 절연막과 상기 게이트 적층체 사이에 배치되고, 상기 지지체들에 의해 관통되는 소스막; 및 상기 소스막과 상기 게이트 적층체 사이에 배치되고 상기 지지체들을 감싸는 연결부와, 상기 연결부로부터 상기 게이트 적층체를 관통하도록 연장된 기둥부들을 갖는 채널패턴을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀 트랜지스터들을 포함한다. 메모리 셀 트랜지스터들은 셀렉트 트랜지스터들 사이에 직렬로 연결되어 메모리 스트링을 구성할 수 있다. 3차원 반도체 장치는 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들의 게이트들을 기판 상에 적층하여 구현될 수 있다.
본 발명의 실시 예는 3차원 반도체 장치의 구조적 안정성을 높일 수 있고, 제조 공정을 단순화할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 영역 및 제2 영역을 포함하는 하부 절연막; 상기 하부 절연막 상에 배치된 게이트 적층체; 상기 하부 절연막의 상기 제1 영역으로부터 상기 게이트 적층체를 향하여 연장된 지지체들; 상기 하부 절연막과 상기 게이트 적층체 사이에 배치되고, 상기 지지체들에 의해 관통되는 소스막; 및 상기 소스막과 상기 게이트 적층체 사이에 배치되고 상기 지지체들을 감싸는 연결부와, 상기 연결부로부터 상기 게이트 적층체를 관통하도록 연장된 기둥부들을 갖는 채널패턴을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 영역 및 제2 영역을 포함하는 하부 절연막 상에 소스막 및 희생막을 형성하는 단계; 상기 소스막 및 상기 희생막을 식각하여 상기 하부 절연막의 상기 제1 영역을 노출하는 제1개구부들과, 상기 하부 절연막의 상기 제2 영역을 노출하는 제2 개구부를 형성하는 단계; 상기 제1 개구부들 및 상기 제2 개구부를 절연물로 채우는 단계; 상기 희생막 상에 홀들을 포함하는 적층체를 형성하는 단계; 상기 홀들을 통해 상기 희생막을 제거하여 상기 소스막과 상기 적층체 사이의 수평 공간을 개구하는 단계; 및 상기 홀들 및 상기 수평 공간 내부에 채널막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는 지지체들을 통해 반도체 장치의 구조적 안정성을 높일 수 있다. 본 발명의 실시 예는 지지체들과 소스 분리 절연막을 하나의 마스크 공정을 이용하여 형성함으로써 반도체 장치의 제조공정을 단순화할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 도 3a, 도 3b 또는 도 4에 도시된 C영역을 확대한 확대도이다.
도 6 내지 도 11e는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다.
도 12는 소스 분리 절연막의 변형 예를 설명하기 위한 사시도이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 메모리 셀 어레이(10) 및 주변 회로(40)를 포함할 수 있다.
메모리 셀 어레이(10)는 메모리 블록들(BLK0 내지 BLKn)을 포함할 수 있다. 메모리 블록들(BLK0 내지 BLKn) 각각은 메모리 스트링을 포함할 수 있다. 메모리 스트링은 소스막과 비트 라인 사이에 연결된 채널패턴의 기둥부와, 채널패턴의 기둥부를 따라 적층된 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 셀 트랜지스터들 각각은 하나 또는 그 이상의 비트를 저장할 수 있다.
주변 회로(40)는 로우 디코더(20) 및 페이지 버퍼(30)를 포함할 수 있다.
로우 디코더(20)는 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들의 게이트들로부터 연장된 워드 라인들 및 셀렉트 라인들을 통해 메모리 셀 어레이(10)에 전기적으로 연결될 수 있다. 로우 디코더(20)는 어드레스 정보에 따라 메모리 블록을 선택하도록 구성될 수 있다.
페이지 버퍼(30)는 비트 라인들을 통해 메모리 셀 어레이(10)에 전기적으로 연결될 수 있다. 페이지 버퍼(30)는 비트 라인들을 선택적으로 프리차지하거나, 비트 라인들의 전위를 이용하여 메모리 셀들의 문턱 전압을 센싱하도록 구성될 수 있다.
로우 디코더(20) 및 페이지 버퍼(30)를 포함하는 주변 회로(40)는 다양한 레이아웃으로 배치될 수 있다. 예를 들어, 주변 회로(40)는 메모리 셀 어레이(10)에 중첩되지 않은 기판의 일 영역 상에 배치될 수 있다. 또는 주변 회로(40)는 메모리 셀 어레이(10)에 중첩되도록 메모리 셀 어레이(10) 하부에 배치될 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 평면도이다. 특히, 도 2는 메모리 블록의 일측 단부를 나타낸 평면도이다. 도 2는 게이트 적층체(GST) 아래에 배치되는 지지체들(IP)의 레이아웃을 점선으로 나타낸다.
도 2를 참조하면, 반도체 장치는, 게이트 적층체들(GST), 게이트 적층체들(GST) 각각을 관통하는 채널패턴(CH), 채널패턴(CH)의 외벽을 감싸는 다층 메모리막(ML), 및 게이트 적층체들(GST) 사이에 배치된 소스 컨택 라인(SCL)을 포함할 수 있다. 도 2에 도시되진 않았으나, 하부 절연막 및 소스막이 게이트 적층체들(GST) 아래에 배치되고, 소스 컨택 라인(SCL)은 소스막에 접촉될 수 있다. 소스막과 하부 절연막 각각에 대한 구조는 도 3a, 도 3b 또는 도 4에서 나타난다.
후술하겠으나, 하부 절연막은 제1 영역(R1) 및 제2 영역(R2)을 포함하고, 소스막은 제1 영역(R1) 상으로 확장된다. 소스막은 제2 영역(R2) 상으로 확장되지 않는다. 제1 영역(R1)은 소스막 중첩영역으로 정의되고, 제2 영역(R2)은 소스막의 비중첩영역으로 정의될 수 있다.
게이트 적층체들(GST)은 메모리 블록들을 구성할 수 있다. 게이트 적층체들(GST)은 서로 교차하는 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 확장될 수 있다. 제2 방향(Ⅱ)으로 서로 이웃한 게이트 적층체들(GST) 사이에 소스 컨택 라인(SCL)이 배치될 수 있다. 게이트 적층체들(GST)의 측벽들을 따라 형성된 절연 스페이서(IS)는 소스 컨택 라인(SCL)과 게이트 적층체들(GST)을 서로 절연시킬 수 있다. 소스 컨택 라인(SCL)은 소스막에 연결된다. 소스막과 소스 컨택 라인(SCL)의 연결 구조는 도 3a, 도 3b 또는 도 4에서 나타난다.
게이트 적층체(GST)는 게이트 전극들(SSL, WL1, DSL1, DSL2)을 포함할 수 있다. 게이트 전극들(SSL, WL1, DSL1, DSL2)은 제1 영역(R1) 상에 서로 이격되어 적층된다. 게이트 전극들은 소스 셀렉트 라인(SSL), 워드 라인(WL1), 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2)을 포함할 수 있다. 도 2는 도식의 편의를 위해 한 층의 워드 라인(WL1)을 나타내고 있으나, 소스 셀렉트 라인(SSL) 상에는 다수의 워드 라인들이 적층된다. 소스 셀렉트 라인(SSL)은 워드 라인(WL1) 아래에 1층 또는 2층 이상 배치될 수 있다. 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)은 동일 평면상에 배치되고, 제1 방향(I)을 따라 연장된 드레인 분리 절연막(DS)에 의해 제2 방향(Ⅱ)으로 분리된다. 드레인 분리 절연막(DS)은 워드 라인(WL1) 및 소스 셀렉트 라인(SSL)을 관통하지 않도록 형성될 수 있다. 제1 드레인 셀렉트 라인(DSL1)은 워드 라인(WL1) 상에 1층 또는 2층 이상 배치될 수 있다. 제2 드레인 셀렉트 라인(DSL2)은 워드 라인(WL1) 상에 1층 또는 2층 이상 배치될 수 있다.
게이트 전극들(SSL, WL1, DSL1, DSL2) 각각은 셀 어레이 영역(CAR) 및 컨택 영역(CTR)을 포함할 수 있다. 게이트 전극들(SSL, WL1, DSL1, DSL2)은 셀 어레이 영역(CAR)으로부터 컨택 영역(CTR)을 향하여 연장될 수 있다. 셀 어레이 영역(CAR) 및 컨택 영역(CTR)은 제1 영역(R1)에 중첩될 수 있다. 컨택 영역(CTR)은 제1 영역(R1)과 제2 영역(R2) 간 경계까지 연장되거나, 제1 영역(R1)에 인접한 제2 영역(R2)의 단부 상으로 연장될 수 있다.
게이트 전극들(SSL, WL1, DSL1, DSL2)은 컨택 영역(CTR)에서 계단 구조를 형성하도록 패터닝될 수 있다. 이로써, 게이트 전극들(SSL, WL1, DSL1, DSL2) 각각의 단부가 컨택 영역(CTR)에서 계단 구조를 통해 노출될 수 있다.
채널패턴(CH)은 셀 어레이 영역(CAR)에서 게이트 적층체(GST)를 관통하는 기둥부들(PP)을 포함할 수 있다. 기둥부들(PP) 각각은 제1 그룹(GR1)과 제2 그룹(GR2)으로 구분될 수 있다. 메모리 스트링들의 배치밀도 향상을 위해, 기둥부들(PP)은 지그재그로 배치될 수 있다. 제1 그룹(GR1)과 제2 그룹(GR2)은 소스 셀렉트 라인(SSL) 및 워드 라인(WL1) 각각에 의해 공통으로 제어될 수 있다. 제1 그룹(GR1)과 제2 그룹(GR2)은 서로 다른 드레인 셀렉트 라인에 의해 제어될 수 있다. 예를 들어, 제1 그룹(GR1)은 제1 드레인 셀렉트 라인(DSL1)에 의해 제어되고, 제2 그룹(GR2)은 제2 드레인 셀렉트 라인(DSL2)에 의해 제어될 수 있다. 도 2에 도시하진 않았으나, 채널패턴(CH)은 연결부를 포함할 수 있다. 연결부는 기둥부들(PP)에 연결되어 게이트 적층체(GST)와 소스막 사이로 연장된다. 채널패턴(CH)의 연결부 구조는 도 3a, 도 3b 또는 도 4에서 나타난다.
기둥부(PP)에 의해 정의되는 채널패턴(CH)의 중심 영역 일부는 캡핑패턴(CAP)으로 채워질 수 있다. 기둥부(PP)는 지지체들(IP)에 중첩되지 않도록 배치되거나, 기둥부(PP)의 일부만이 지지체들(IP)에 중첩되도록 배치될 수 있다. 지지체들(IP) 각각은 소스막을 관통하여 하부 절연막에 연결되는 패턴이며, 절연물로 형성된다. 지지체들(IP)은 도면에 도시된 바와 같이 지그재그로 배열된 홀들 내부에 배치될 수 있다. 도면에 도시하진 않았으나, 지지체들(IP) 각각은 일방향을 따라 연장된 트렌치들 내부에 배치된 라인타입으로 형성될 수 있다. 지지체들(IP) 각각의 형태 및 지지체들(IP)의 레이아웃은 채널패턴(CH) 내에서 최단 전류경로가 확보될 수 있도록 다양하게 변경될 수 있다.
이하, 단면도들을 참조하여, 채널패턴(CH)의 연결부, 소스막, 하부 절연막, 지지체(IP)등의 구조에 대해 보다 구체적으로 설명한다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 도 4는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 3a는 도 2에 도시된 선 A-A'를 따라 절취한 단면도이고, 도 3b 및 도 4는 도 2에 도시된 선 B-B'를 따라 절취한 단면도이다. 도 3a 내지 도 4는 비트 라인들(BL)과 채널패턴(CH)의 기둥부들(PP) 사이의 개략적인 연결관계만을 나타내고 있다. 도 3a 내지 도 4에 도시된 비트 라인들(BL)은 예시된 연결관계를 구현할 수 있도록 다양한 구조로 형성될 수 있다.
도 3a 내지 도 4를 참조하면, 하부 절연막(LIL)은 제1 영역(R1) 및 제2 영역(R2)으로 구분될 수 있다. 소스막(SL)은 하부 절연막(LIL)의 제1 영역(R1) 상에 배치되고, 제2 영역(R2) 상에서 컷팅된다. 즉, 소스막(SL)은 제2 영역(R2)에 중첩되지 않으며, 소스막(SL)의 가장자리(EG1)는 제1 영역(R1) 및 제2 영역(R2)의 경계에 배치될 수 있다. 소스막(SL)은 소스 영역으로 이용되는 실리콘막일 수 있다. 소스막(SL)은 도프트 실리콘막을 포함할 수 있다. 소스막(SL)은 언도프트 실리콘막 및 도프트 실리콘막의 적층구조로 형성될 수 있다. 소스막(SL)은 제1 도전형의 도펀트를 포함할 수 있다. 제1 도전형의 도펀트는 n형 도펀트일 수 있다.
소스막(SL)과 하부 절연막(LIL) 사이에 금속막(MT)이 더 형성될 수 있다. 금속막(MT)은 소스막(SL)의 저항을 낮추기 위해 저저항 금속으로 형성될 수 있다. 예를 들어, 금속막(MT)은 텅스텐을 포함할 수 있다. 도면에 도시되진 않았으나, 소스막(SL)과 금속막(MT) 사이에 웰 구조를 형성하는 도프트 반도체막이 더 배치될 수 있다. 웰 구조를 형성하는 도프트 반도체막은 제1 도전형과 다른 제2 도전형의 도펀트를 포함할 수 있다. 제2 도전형의 도펀트는 p형일 수 있다.
게이트 적층체(GST)는 하부 절연막(LIL) 상에 배치된다. 게이트 적층체(GST)는 도 2에서 상술하였듯 셀 어레이 영역(CAR) 및 컨택 영역(CTR)을 포함할 수 있다. 소스막(SL)은 게이트 적층체(GST)와 하부 절연막(LIL) 사이에 배치된다. 소스막(SL)은 하부 절연막(LIL)에 접촉되고, 게이트 적층체(GST)로부터 이격되어 배치된다.
게이트 적층체(GST)는 제3 방향(Ⅲ)을 따라 교대로 적층된 게이트 전극들(SSL, WL1 내지 WLn, DSL1, DSL2) 및 층간 절연막들(ILD)을 포함할 수 있다. 제3 방향(Ⅲ)은 제1 및 제2 방향(I 및 Ⅱ)을 따라 연장된 평면에 직교하는 방향일 수 있다.
층간 절연막들(ILD)은 산화막 등의 절연물로 형성될 수 있다. 층간 절연막들(ILD)은 제3 방향(Ⅲ)으로 서로 이웃한 게이트 전극들(SSL, WL1 내지 WLn, DSL1, DSL2) 사이에 각각 배치될 수 있다.
게이트 전극들(SSL, WL1 내지 WLn, DSL1, DSL2)은 소스 셀렉트 트랜지스터의 게이트 전극으로 이용되는 소스 셀렉트 라인(SSL), 메모리 셀 트랜지스터들의 게이트 전극들로 이용되는 워드 라인들(WL1 내지 WLn) 및 드레인 셀렉트 트랜지스터들의 게이트 전극들로 이용되는 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다.
게이트 전극들(SSL, WL1 내지 WLn, DSL1, DSL2) 중 소스막(SL)에 인접한 최하층의 소스 셀렉트 라인(SSL)은 제1 도전막(CP1) 및 제2 도전막(CP2)의 적층구조로 형성될 수 있다. 제1 도전막(CP1) 및 제2 도전막(CP2)은 다양한 도전물 중 선택될 수 있다. 예를 들어, 제1 도전막(CP1) 및 제2 도전막(CP2)은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어 메탈막 중 적어도 어느 하나를 포함할 수 있다.
상기에서, 제1 도전막(CP1)은 식각 정지막 역할을 할 수 있는 도전물로 형성되고, 제2 도전막(CP2)은 저저항 배선을 위한 도전물로 형성될 수 있다. 이 경우, 제1 도전막(CP1) 및 제2 도전막(CP2)은 서로 상이한 도전물로 형성될 수 있다. 보다 구체적으로, 제1 도전막(CP1)은 반도체 장치의 제조 공정을 진행하는 동안 식각 정지막 역할을 할 수 있도록 식각 선택비를 고려하여 선택될 수 있다. 예를 들어, 제1 도전막(CP1)은 도프트 실리콘막으로 형성될 수 있다. 제1 도전막(CP1)은 n형 도펀트를 포함할 수 있다. 제1 도전막(CP1)은 식각 정지막 역할을 할 수 있도록 제조 과정에서 두껍게 형성될 수 있다. 그 결과, 제1 도전막(CP1)은 워드 라인들(WL1 내지 WLn) 각각보다 제3 방향(Ⅲ)으로 두껍게 형성될 수 있다. 제2 도전막(CP2)은 제1 도전막(CP1)에 비해 저항이 낮은 도전물로 형성될 수 있다. 예를 들어, 제2 도전막(CP2)은 텅스텐막으로 형성될 수 있다. 도면에 도시되진 않았으나, 소스 셀렉트 라인(SSL)은 제2 도전막(CP2)과 층간 절연막(ILD) 사이와 제2 도전막(CP2)과 채널패턴(CH) 사이를 따라 연장된 베리어 메탈막을 더 포함할 수 있다. 층간 절연막(ILD) 및 제2 도전막(CP2)을 포함하는 소스 셀렉트 그룹은 워드 라인들(WL1 내지 WLn) 하부에 1세트 또는 2세트 이상 배치될 수 있다.
워드 라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL) 상에 서로 이격되어 적층된다. 워드 라인들(WL1 내지 WLn) 각각은 제2 도전막(CP2)과 동일한 도전물로 형성될 수 있다. 워드 라인들(WL1 내지 WLn) 각각은 베리어 메탈막을 더 포함할 수 있다.
제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)은 워드 라인들(WL1 내지 WLn) 상에 배치된다. 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)은 동일 평면상에 배치된다. 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2) 각각은 제1 방향(I)을 따라 연장된다. 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)은 제2 방향(Ⅱ)으로 서로 이격되어 배치된다. 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)은 제1 방향(I)을 따라 연장된 드레인 분리 절연막(DS)에 의해 서로 분리된다. 드레인 분리 절연막(DS)은 소스 셀렉트 라인(SSL)과 워드 라인들(WL1 내지 WLn)을 관통하지 않도록, 그 깊이가 제어될 수 있다.
제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2) 각각은 제2 도전막(CP2)과 동일한 도전물로 형성될 수 있다. 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2) 각각은 베리어 메탈막을 더 포함할 수 있다. 층간 절연막(ILD) 및 그 상부의 동일 평면상에 배치된 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함하는 드레인 셀렉트 그룹은 워드 라인들(WL1 내지 WLn) 상부에 1세트 또는 2세트 이상 배치될 수 있다.
게이트 전극들(SSL, WL1 내지 WLn, DSL1, DSL2)은 셀 어레이 영역(CAR)으로부터 컨택 영역(CTR)으로 연장된다. 게이트 전극들(SSL, WL1 내지 WLn, DSL1, DSL2)은 컨택 영역(CTR)에서 계단 구조(SWS)를 이루도록 패터닝될 수 있다. 계단 구조(SWS)는 게이트 전극들(SSL, WL1 내지 WLn, DSL1, DSL2) 각 층을 노출시킬 수 있다. 계단 구조(SWS)를 통해 노출된 게이트 전극들(SSL, WL1 내지 WLn, DSL1, DSL2) 각 층은 게이트 컨택 플러그(GCT)에 연결되어 주변회로로부터 신호를 전달받는다. 계단 구조(SWS)의 최하층에 배치된 소스 셀렉트 라인(SSL)의 측벽은 소스막(SL)의 가장자리(EG1)와 동일 선상에 배치되거나, 소스막(SL)의 가장자리(EG1)와 어긋나게 정렬될 수 있다.
게이트 적층체(GST)와 소스막(SL) 사이의 공간을 지지하는 지지체들(IP)은 공정의 단순화를 위해, 소스막(SL) 및 금속막(MT)을 컷팅하는 소스 분리 절연막(SIL)과 동일한 마스크 공정에 의해 형성될 수 있다. 소스 분리 절연막(SIL)은 하부 절연막(LIL)의 제2 영역(R2)에 직접 연결된다. 공정의 특성 상, 소스 분리 절연막(SIL)과 지지체들(IP)은 동일한 물질로 형성된다.
소스 분리 절연막(SIL)과 동일한 마스크 공정을 통해 형성된 지지체들(IP)은 하부 절연막(LIL)의 제1 영역(R1)에 점착되고, 게이트 적층체(GST)를 향하여 연장될 수 있다. 즉, 지지체들(IP)은 게이트 적층체(GST)와 하부 절연막(LIL) 사이의 소스막(SL) 및 금속막(MT)을 관통하여 하부 절연막(LIL)에 직접 연결될 수 있다. 지지체들(IP)은 절연물로 형성된다. 예를 들어, 지지체들(IP)은 알루미늄 산화막, 실리콘 산화막 등 다양한 산화막으로 형성될 수 있다. 지지체들(IP)은 하부 절연막(LIL)과 동일한 계열의 절연물로 형성되므로 하부 절연막(LIL)과 지지체들(IP) 사이의 점착력(adhesion)은 이종의 물질막들간 점착력보다 높다. 따라서, 하부 절연막(LIL)에 접촉된 지지체들(IP)은 게이트 적층체(GST)와 소스막(SL) 사이의 공간을 안정적으로 지지할 수 있다.
소스 분리 절연막(SIL)은 소스막(SL)의 가장자리(EG1) 및 금속막(MT)의 가장자리(EG2)와 공면을 이루는 측벽을 포함한다. 지지체들(IP)과 동일한 마스크 공정을 통해 형성된 소스 분리 절연막(SIL)은 게이트 적층체(GST) 하부에 배치된 채널패턴(CH)의 연결부(LP) 측벽을 따라 연장될 수 있다.
채널패턴(CH)은 소스막(SL)과 게이트 적층체(GST) 사이의 공간을 따라 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장되고, 게이트 적층체(GST)를 관통하도록 제3 방향(Ⅲ)을 향해 돌출된다. 보다 구체적으로, 채널패턴(CH)은 연결부(LP) 및 기둥부들(PP)로 구분될 수 있다. 연결부(LP) 및 기둥부들(PP)은 경계면없이 일체화된 채널패턴(CH)을 형성한다.
기둥부들(PP)은 연결부(LP)로부터 게이트 적층체(GST)를 관통하도록 연장된다. 기둥부들(PP)은 게이트 적층체(GST)에 의해 둘러싸이는 부분으로서, 게이트 적층체(GST)를 관통하는 홀들의 내벽을 따라 연장된다. 기둥부들(PP)은 셀 어레이 영역(CAR)에 배치된다.
연결부(LP)는 소스막(SL)과 게이트 적층체(GST) 사이의 공간에 배치되고, 지지체들(IP) 각각을 감싼다. 연결부(LP)는 기둥부들(PP)을 서로 연결한다. 연결부(LP)는 게이트 적층체(GST)의 바닥면, 소스 분리 절연막(SIL)의 측벽, 지지체들(IP)의 측벽들, 및 소스막(SL)의 상면을 따라 연장된다. 연결부(LP)는 셀 어레이 영역(CAR)으로부터 소스 분리 절연막(SIL)을 향해 연장된다. 연결부(LP)는 소스 분리 절연막(SIL)에 마주하는 측벽(SW)을 가질 수 있다.
채널패턴(CH)은 다층 메모리막(ML)으로 둘러싸일 수 있다. 다층 메모리막(ML)은 채널패턴(CH)의 외면을 따라 연장된다. 즉, 다층 메모리막(ML)은 기둥부들(PP) 및 연결부(LP)의 표면들을 따라 연장된다. 채널패턴(CH)은 갭필 절연패턴(FI)을 감싸도록 형성될 수 있다.
갭필 절연패턴(FI)은 기둥부들(PP)로 둘러싸이고, 소스막(SL)과 게이트 적층체(GST) 사이의 공간으로 연장되어 연결부(LP)로 둘러싸인다. 갭필 절연패턴(FI)은 기둥부들(PP)보다 낮은 높이로 형성될 수 있다. 이 경우, 갭필 절연패턴(FI) 상부에 캡핑패턴들(CAP)이 배치될 수 있다. 캡핑패턴들(CAP)은 기둥부들(PP)의 상단에 의해 둘러싸일 수 있다. 캡핑패턴(CAP)은 제1 도전형의 도펀트을 포함하는 반도체막으로 형성될 수 있다. 예를 들어, 캡핑패턴(CAP)은 n형 도펀트가 도핑된 도프트 실리콘막으로 형성될 수 있다. 캡핑패턴(CAP)은 드레인 정션으로 이용될 수 있다.
캡핑패턴(CAP)은 게이트 적층체(GST)보다 돌출될 수 있다. 캡핑패턴(CAP)은 상부 절연막(UIL)으로 덮일 수 있다. 상부 절연막(UIL)은 계단구조(SWS)를 덮도록 게이트 적층체(GST) 상부에 배치되고, 소스 분리 절연막(SIL)을 덮도록 연장될 수 있다. 상부 절연막(UIL)은 게이트 컨택 플러그(GCT)에 의해 관통된다. 게이트 컨택 플러그(GCT)는 층간 절연막(ILD)을 더 관통하여 그에 대응하는 게이트 전극에 접촉될 수 있다.
지지체(IP)는 연결부(LP)로 둘러싸인 측벽을 가진다. 다층 메모리막(ML)은 연결부(LP)와 지지체(IP) 사이로 연장된다.
채널패턴(CH)의 기둥부들(PP) 각각은 비트라인들(BL) 중 그에 대응되는 하나의 비트 라인에 연결될 수 있다. 비트 라인들(BL)은 상부 절연막(UIL)을 관통하는 비트 컨택 플러그들(BCT)을 경유하여 채널패턴(CH)의 기둥부들(PP)에 연결될 수 있다. 비트 컨택 플러그(BCT)는 캡핑패턴(CAP)에 연결될 수 있다. 비트 라인들(BL) 각각은 제1 드레인 셀렉트 라인(DSL1)을 관통하는 기둥부들(PP) 중 하나와, 제2 드레인 셀렉트 라인(DSL2)을 관통하는 기둥부들(PP) 중 하나에 공통으로 연결될 수 있다. 도 3a 내지 도 4는 도식의 편의를 위해, 비트 라인들(BL)과 비트 컨택 플러그들(BCT)의 대응 관계만을 예시하고 있다. 비트 라인들(BL)과 비트 컨택 플러그들(BCT) 사이에는 이들을 연결하기 위한 패드패턴들 및 컨택 구조들이 더 배치될 수 있고, 비트 라인들(BL), 패드패턴들 및 컨택 구조들의 레이아웃은 다양하게 설계될 수 있다.
소스 컨택라인(SCL)은 채널패턴(CH) 및 소스막(SL)에 접촉된다. 소스 컨택라인(SCL)은 게이트 적층체(GST)의 측벽에 마주하도록 소스막(SL)으로부터 제3 방향(Ⅲ)으로 연장된다. 소스 컨택라인(SCL)과 게이트 적층체(GST) 사이에 배치된 절연 스페이서(IS)에 의해, 소스 컨택라인(SCL)은 게이트 적층체(GST)의 게이트 전극들(SSL, WL1 내지 WLn, DSL1, DSL2)로부터 절연된다.
소스 컨택라인(SCL)은 채널패턴(CH)의 연결부(LP)에 접촉된다. 채널패턴(CH)의 연결부(LP)는 절연 스페이서(IS)의 아래에 중첩되도록 연장될 수 있다. 다시 말해, 연결부(LP)는 절연 스페이서(IS) 아래에 중첩되도록 게이트 적층체들(GST)의 측벽보다 측부로 더 돌출된다. 소스 컨택라인(SCL)은 연결부(LP)를 관통하여 연결부(LP)에 접촉될 수 있다.
소스 컨택라인(SCL)은 채널패턴(CH)보다 소스막(SL)을 향하여 더 돌출될 수 있다. 소스 컨택라인(SCL)은 도프트 반도체막(SE), 및 도프트 반도체막(SE) 상에 형성된 금속막(ME)을 포함할 수 있다.
도프트 반도체막(SE)은 소스막(SL) 및 채널패턴(CH)의 연결부(LP)에 접촉되는 패턴으로서, 게이트 적층체(GST)보다 낮은 높이로 형성될 수 있다. 도프트 반도체막(SE)은 소스막(SL) 및 채널패턴(CH)에 제1 도전형의 도펀트를 공급할 수 있도록 제1 도전형의 도펀트를 포함할 수 있다. 제1 도전형의 도펀트는 n형 도펀트일 수 있다. 보다 구체적으로, 도프트 반도체막(SE)은 n형 도프트 실리콘막으로 형성될 수 있다.
금속막(ME)은 소스 컨택 라인(SCL)의 저항을 낮출 수 있도록 저저항 금속으로 형성될 수 있다. 도면에 도시되진 않았으나, 금속막(ME)과 소스 컨택 라인(SCL) 사이에 금속 실리사이드막이 더 배치될 수 있다. 금속막(ME)은 텅스텐 등을 포함할 수 있다. 소스 컨택라인(SCL)은 금속막(ME)과 절연 스페이서(IS) 사이와 도프트 반도체막(SE)과 금속막(ME) 사이의 계면을 따라 연장된 베리어 메탈막(BM)을 더 포함할 수 있다. 베리어 메탈막(BM)은 금속의 확산을 방지할 수 있으며, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
소스 컨택 라인(SCL)에 인접한 채널패턴(CH)의 연결부(LP) 일부 내부에 제1 도전형의 도펀트가 분포될 수 있다. 제1 도전형의 도펀트를 포함하는 채널패턴(CH)의 연결부(LP) 일부는 소스 정션으로 이용될 수 있다.
도 4에 도시된 바와 같이, 하부 절연막(LIL)은 주변회로(PERI)를 구성하는 구동 트랜지스터들(PTR)을 덮도록 기판(SUB) 상에 배치될 수 있다. 구동 트랜지스터들(PTR)은 하부 절연막(LIL)의 제1 영역(R1) 및 제2 영역(R2) 중 적어도 어느 하나에 중첩되도록 하부 절연막(LIL) 아래에 배치될 수 있다.
도 5는 도 3a, 도 3b 또는 도 4에 도시된 C영역을 확대한 확대도이다.
도 5를 참조하면, 채널패턴(CH)은 캡핑패턴(CAP) 및 갭필 절연패턴(FI)을 향하는 내벽 및 다층 메모리막(ML)으로 둘러싸인 외벽을 포함할 수 있다.
다층 메모리막(ML)은 채널패턴(CH)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 채널패턴(CH)과 도 2 내지 도 4에 도시된 워드 라인들(WL1 내지 WLn) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 실리콘 산화막으로 형성될 수 있다.
채널패턴(CH)은 반도체막으로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다. 이하, 도 6 내지 도 11e를 참조하여, 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명한다.
도 6은 지지체들(IP) 및 소스 분리 절연막(SIL)을 형성하는 단계의 공정 결과물을 나타낸 평면도이다.
도 6을 참조하면, 지지체들(IP)과 소스 분리 절연막(SIL)은 제1 적층체(STA1)를 패터닝하기 위한 마스크 공정을 이용하여 형성될 수 있다. 소스 분리 절연막(SIL)은 제1 적층체(STA1)의 가장자리를 정의하는 제1 개구부(121T) 내부에 배치될 수 있다. 지지체들(IP)은 제1 적층체(STA1)를 관통하는 제1 개구부들(121H) 내부에 배치될 수 있다. 지지체들(IP) 또는 제1 개구부들(121H)은 지그재그로 배치될 수 있다.
제1 적층체(STA1), 지지체들(IP) 및 소스 분리 절연막(SIL)은 하부 절연막 상에 형성되고, 하부 절연막은 도 4에 도시된 주변회로(PERI)를 구성하는 구동 트랜지스터들(PTR)을 기판(SUB) 상에 제공한 후, 주변회로(PERI)를 덮도록 형성될 수 있다. 이하, 도 7a 내지 도 7c를 참조하여, 하부 절연막 상에 배치되는 제1 적층체(STA1), 지지체들(IP) 및 소스 분리 절연막(SIL)의 형성 공정에 대해 보다 구체적으로 설명한다.
도 7a 내지 도 7c는 도 6에 도시된 지지체들(IP) 및 소스 분리 절연막(SIL)의 형성 공정을 설명하기 위한 단면도들이다. 도 7a 내지 도 7c는 도 6에 도시된 선 D-D'를 따라 절취한 공정 단계별 단면도들이다.
도 7a를 참조하면, 제1 영역(R1) 및 제1 영역(R1)으로부터 연장된 제2 영역(R2)을 포함하는 하부 절연막(101) 상에 금속막(111), 소스막(113) 및 희생막(115)을 순차로 적층한다. 금속막(111)은 저저항 배선을 위해, 텅스텐 등의 저저항 금속으로 형성될 수 있다. 소스막(113)은 n형 도프트 실리콘막으로 형성될 수 있다. 희생막(115)은 소스막(113)과 다른 식각률을 갖는 물질막으로 형성될 수 있다. 보다 구체적으로 희생막(115)은 소스막(113)의 손실을 최소화하고 선택적으로 식각이 가능한 물질막으로 형성될 수 있다. 예를 들어, 희생막(115)은 티타늄 질화막(TiN)으로 형성될 수 있다.
이어서, 희생막(115) 상에 마스크 패턴(117)을 형성한다. 마스크 패턴(117)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴일 수 있다. 마스크 패턴(117)은 제2 개구부(121T)가 형성될 영역 및 제1 개구부들(121H)이 형성될 영역을 정의하는 개구부들을 포함할 수 있다.
상술한 마스크 패턴(117)을 식각 베리어로 이용한 식각 공정으로 희생막(115), 소스막(113) 및 금속막(111)을 식각하여 제1 적층체(STA1)를 형성한다. 제1 적층체(STA1)는 하부 절연막(101)의 제1 영역(R1)에 중첩되도록 연장된다. 제1 적층체(STA1)는 하부 절연막(101)의 제2 영역(R2) 상에서 희생막(115), 소스막(113) 및 금속막(111)을 제거하여 정의된 제2 개구부(121T)에 의해 컷팅된다.
제2 개구부(121T)는 하부 절연막(101)의 제1 영역(R1) 및 제2 영역(R2) 사이의 경계로부터 하부 절연막(101)의 제2 영역(R2) 전체를 노출하도록 연장되는 트렌치 타입으로 형성될 수 있다. 즉, 하부 절연막(101)의 제2 영역(R2)은 제1 적층체(STA1)로 덮이지 않고 노출된다.
제1 적층체(STA1)는 제1 개구부들(121H)에 의해 관통되고, 제1 개구부들(121H)은 하부 절연막(101)의 제1 영역(R1)을 노출한다. 제1 개구부들(121H)은 도면에 도시된 바와 같이 홀 타입으로 형성될 수 있다. 도면에 도시되진 않았으나, 제1 개구부들(121H) 각각을 일 방향을 따라 연장된 라인 타입으로 형성될 수 있다.
도 7b를 참조하면, 도 7a에서 상술한 마스크 패턴(117)을 제거한 후, 제1 개구부(121H) 및 제2 개구부(121T)가 완전히 채워지도록, 절연막(125)을 형성한다. 절연막(125)은 점착력 증대를 위해 하부 절연막(101)과 동일 계열의 물질로 형성될 수 있다. 예를 들어, 절연막(125)은 산화막 일 수 있다.
도 7c를 참조하면, 도 7b에 도시된 절연막(125)의 표면을 평탄화하여 희생막(115)을 노출시킨다. 이로써, 절연막(125)은 제1 개구부들(121H) 내부에서 지지체들(IP)로서 잔류되고, 제2 개구부(121T) 내부에서 소스 분리 절연막(SIL)으로서 잔류된다.
도 7a 내지 도 7c에서 상술한 바와 같이 소스 분리 절연막(SIL)을 형성하기 위한 마스크 공정을 이용하여 지지체들(IP)을 형성하므로 본 발명의 실시 예는 반도체 장치를 제조하기 위한 마스크 공정을 증가시키지 않고, 지지체들(IP)을 형성할 수 있다. 또한, 지지체들(IP)은 하부 절연막(101)에 접촉되므로 도전물들 또는 반도체물에 접촉되는 경우보다 하부 절연막(101)에 안정적으로 점착될 수 있다.
도 8은 계단구조(SWS) 및 채널막(153)을 형성하는 단계들을 통해 제공된 공정 결과물의 평면도이다.
도 8을 참조하면, 계단구조(SWS)는 다수의 막들을 포함하는 제2 적층체(STA2)를 패터닝하여 형성될 수 있다. 계단구조(SWS)는 제2 적층체(STA2)의 단부에 정의될 수 있고, 제1 영역(R1) 및 제2 영역(R2)의 경계부에 배치되거나, 제1 영역(R1) 및 제2 영역(R2)의 경계부에 인접하여 배치될 수 있다.
제2 적층체(STA2)를 구성하는 다수의 막들 중 일부는 드레인 분리 절연막(DS)에 의해 관통될 수 있다. 제2 적층체(STA2)는 다층 메모리막(151)으로 에워싸인 채널막(153)에 의해 관통된다. 도 8은 채널막(153)의 기둥부들(PP)을 도시하고 있다. 기둥부들(PP) 각각은 캡핑패턴(157)을 에워싸도록 형성될 수 있다. 기둥부들(PP)은 반도체 장치의 집적도를 향상시키기 위해 지그재그로 배열될 수 있다. 기둥부들(PP)은 드레인 분리 절연막(DS) 양측으로 다수열로 배치될 수 있다.
도 9a 내지 도 9c 및 도 10은 도 8에 도시된 계단구조(SWS) 및 채널막(153)의 형성공정을 설명하기 위한 단면도들이다. 도 9a 내지 도 9c는 도 8에 도시된 선 B-B'를 따라 절취한 공정 단계별 단면도들이다. 도 10은 도 8에 도시된 선 A-A'를 따라 절취한 단면도이다.
도 9a를 참조하면, 희생막(115) 상에 제2 적층체(STA2)를 형성한다. 제2 적층체(STA2)는 희생막(115) 상에 적층된 제1 도전막(127), 제1 도전막(127) 상에 한층씩 교대로 적층된 제1 물질막들(131) 및 제2 물질막들(133)을 포함할 수 있다. 제1 물질막들(131)은 게이트 전극들이 배치되는 영역을 정의하고, 제2 물질막들(133)은 층간 절연막들이 배치되는 영역을 정의한다.
제1 도전막(127)은 제1 물질막들(131) 및 제2 물질막들(133)과 다른 물질로 형성된다. 보다 구체적으로, 제1 도전막(127)은 게이트 전극으로 이용가능하되, 후속의 슬릿 형성 공정 동안 식각 정지막 역할을 할 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 도전막(127)은 도프트 실리콘막으로 형성될 수 있다. 보다 구체적으로, 제1 도전막(127)은 n형 도펀트를 포함하는 도프트 실리콘막으로 형성될 수 있다.
제2 물질막들(133)은 제1 물질막들(131)과 다른 물질로 형성된다. 제1 물질막들(131)은 희생용 절연물로 형성되고, 제2 물질막들(133)은 층간 절연막을 위한 절연물로 형성될 수 있다. 보다 구체적으로, 제1 물질막들(131)은 실리콘 질화막으로 형성되고, 제2 물질막들(133)은 실리콘 산화막으로 형성될 수 있다.
도면에 도시하진 않았으나, 제1 물질막들(131)은 도 2 내지 도 4에 도시된 게이트 전극들(SSL, WL1 내지 WLn, DSL1, DSL2)을 위한 제2 도전막들로 형성되고, 제2 물질막들(133)은 층간 절연막을 위한 절연물로 형성될 수 있다.
제2 적층체(STA2) 형성 후, 제1 물질막들(131) 및 제2 물질막들(133) 중 일부는 드레인 분리 절연막(DS)에 의해 관통될 수 있다. 드레인 분리 절연막(DS)은 제1 및 제2 드레인 셀렉트 라인들을 분리하기 위해 형성되는 것으로, 그 형성 깊이는 설계에 따라 다양하게 변경될 수 있다. 드레인 분리 절연막(DS)은 경우에 따라 생략될 수 있다.
이어서, 제2 적층체(STA2) 상에 마스크 패턴(141)을 형성한다. 마스크 패턴(141)은 포토리소그래피 공정을 통해 패터닝될 수 있다. 마스크 패턴(141)은 홀들(145)이 정의될 영역을 개구하는 개구부들을 포함할 수 있다. 이 후, 마스크 패턴(141)을 식각 베리어로 이용한 식각 공정으로 제2 적층체(STA2)를 식각하여 희생막(115)을 노출하는 홀들(145)을 형성할 수 있다. 희생막(115)이 TiN과 같은 메탈을 포함하는 물질로 형성된 경우, 제2 적층체(STA2)와 희생막(115) 사이의 큰 식각률 차이를 이용하여 홀들(145) 각각의 바닥면 폭을 넓게 확보할 수 있다.
홀들(145)의 중심축은 지지체들(IP)의 중심축과 어긋나게 배치될 수 있다. 예를 들어, 홀들(145)은 지지체들(IP)과 중첩되지 않도록 배치될 수 있다.
도 9b를 참조하면, 홀들(145)을 통해 도 9a에 도시된 희생막(115)을 제거한다. 이로써, 희생막(115)이 제거된 영역에 수평 공간(147)이 개구된다. 수평 공간(147)은 홀들(145)에 연결되고, 소스막(113)과 제2 적층체(STA2) 사이에 정의된다.
지지체들(IP)의 상단은 수평 공간(147)에 의해 노출될 수 있다. 지지체들(IP)은 수평 공간(147)의 갭이 유지될 수 있도록 지지할 수 있다. 지지체들(IP)은 하부 절연막(101)에 높은 점착력으로 점착되어 있으므로, 수평 공간(147)을 안정적으로 지지할 수 있다.
도 9c 및 도 10을 참조하면, 홀들(145)의 표면들 및 수평 공간(147)의 표면 및 지지체들(IP)의 측벽들을 따라 연장된 다층 메모리막(151)을 형성한다. 다층 메모리막(151)을 형성하는 단계는 블로킹 절연막을 형성하는 단계, 블로킹 절연막 상에 데이터 저장막을 형성하는 단계, 및 데이터 저장막 상에 터널 절연막을 형성하는 단계를 포함할 수 있다. 블로킹 절연막, 데이터 저장막, 및 터널 절연막 각각의 구조 및 물질은 도 5에서 상술한 바와 동일하다.
이 후, 다층 메모리막(151)의 표면 상에 채널막(153)을 형성한다. 채널막(153)은 홀들(145)의 표면들 및 수평 공간(147)의 표면 및 지지체들(IP)의 측벽들을 따라 연장되고, 다층 메모리막(151)으로 둘러싸일 수 있다.
채널막(153)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(153)은 실리콘막을 증착하여 형성될 수 있다. 채널막(153)은 경계면없이 일체화된 막으로 형성될 수 있다.
채널막(153)에 의해 개구된 홀들(145) 각각의 중심 영역 및 수평 공간(147)의 중심 영역은 갭필 절연막(155)으로 채운다. 갭필 절연막(155)은 채널막(153)으로 둘러싸인다. 갭필 절연막(155)을 형성하는 단계는 유동성을 갖는 물질막으로 홀들(145) 및 수평공간(147)을 채우는 단계 및 유동성을 갖는 물질막을 경화시키는 단계를 포함할 수 있다. 유동성을 갖는 물질막으로서, PSZ(polysilazane)가 이용될 수 있다.
갭필 절연막(155)의 높이가 채널막(153)보다 낮아지도록 갭필 절연막(155)의 일부를 리세스하는 단계를 더 실시할 수 있다. 이로써, 갭필 절연막(155)은 채널막(153)으로 둘러싸이며, 채널막(153)보다 낮은 높이를 갖는다. 갭필 절연막(155) 상에서 노출된 채널막(153)의 중심 영역은 캡핑패턴(157)으로 채울 수 있다. 캡핑패턴(157)은 제1 도전형의 도펀트을 포함하는 도프트 실리콘막으로 형성될 수 있다.
이어서, 제2 적층체(STA2)를 패터닝하여 계단 구조(SWS)를 형성할 수 있다. 이 후, 마스크 패턴을 제거한다. 계단 구조(SWS)에 의해 소스 분리 절연막(SIL)이 노출될 수 있다.
이 후, 캡핑패턴(157) 및 계단 구조(SWS)를 덮도록 제2 적층체(STA2) 상에 상부 절연막(161)을 형성한다. 상부 절연막(161)의 표면은 평탄화될 수 있으며, 상부 절연막(161)은 소스 분리 절연막(SIL) 상부를 덮도록 연장될 수 있다.
도 11a 내지 도 11e는 소스 컨택라인 형성 공정을 설명하기 위한 공정 단계별 단면도들이다.
도 11a를 참조하면, 제1 도전막(127) 노출시 정지되는 식각 공정으로 상부 절연막(161)과, 도 8, 도 9c 및 도 10에서 상술한 제2 적층체(STA2)를 식각하여 제1 관통부(165)를 형성한다. 제1 도전막(127)은 제2 적층체(STA2)의 제1 물질막들(131) 및 제2 물질막들(133)과 다른 식각률를 갖는 물질로 형성된 상태이다. 이에 따라, 제1 관통부(165)의 깊이는 제1 물질막들(131) 및 제2 물질막들(133)을 관통하되, 제1 도전막(127)을 관통하지 않도록 제어하기가 용이하다. 제1 관통부(165)를 형성하기 위해, 제1 관통부(165)가 형성될 영역을 개구하는 마스크 패턴(미도시)을 상부 절연막(161) 상에 형성할 수 있으며, 제1 관통부(165) 형성 후, 마스크 패턴은 제거될 수 있다.
제1 물질막들(131)이 희생용 절연물로 형성된 경우, 제1 관통부(165)를 통해 제1 물질막들(131)을 제거할 수 있다. 이로서, 제2 물질막들(133) 사이와, 제1 도전막(127) 및 이에 인접한 제2 물질막(133) 사이에 게이트 영역들(167)이 개구될 수 있다.
도 11b를 참조하면, 게이트 영역들(167) 내부에 제2 도전막들(171)을 형성하는 단계를 더 포함할 수 있다. 제2 도전막들(171)을 형성하는 단계는 제1 관통부(165)를 통해 게이트 영역들(167)이 채워지도록 제3 물질막을 형성하는 단계 및, 제3 물질막이 다수의 제2 도전막들(171)로 분리되도록 제1 관통부(165) 내부의 제3 물질막을 제거하는 단계를 포함할 수 있다. 제3 물질막은 제2 도전막들(171)을 구성하는 도전물로서 제1 도전막(127)보다 저항이 낮은 금속막일 수 있다. 제3 물질막을 형성하기 전, 게이트 영역들(167)의 표면을 따라 알루미늄 산화막(미도시)을 더 형성할 수 있다. 알루미늄 산화막은 블로킹 절연막 역할을 할 수 있다.
도 11a 및 도 11b에서 상술한 공정에 따르면, 제1 물질막들이 제1 관통부(165)를 통해 제2 도전막들(171)로 대체될 수 있다. 이와는 다르게, 제1 물질막들이 도전물로 형성된 경우, 제1 물질막들이 제2 도전막들(171)로 대체되지 않고 제1 관통부(165)에 의해 다수의 게이트 전극들로 분리된 상태로 잔류될 수 있다.
도 11c를 참조하면, 제1 관통부(165)를 제1 도전막(127)을 관통하는 깊이로 연장하기 위해, 제1 도전막(127)을 에치-백 공정으로 식각할 수 있다. 이로써, 도 2 내지 도 4에서 상술한 게이트 적층체들(GST)이 패터닝될 수 있다. 게이트 적층체들(GST)은 제1 관통부(165)에 의해 분리된다.
이어서, 제1 관통부(165)의 측벽 상에 절연 스페이서(173)을 형성할 수 있다. 절연 스페이서(173)을 형성하는 단계는 제1 관통부(165)의 표면을 따라 절연막을 증착하는 단계, 및 에치백 공정으로 절연막을 식각하는 단계를 포함할 수 있다. 절연막을 식각하는 동안, 제1 관통부(165)의 바닥면을 통해 다층 메모리막(151)이 노출될 수 있다.
이 후, 제1 관통부(165)의 바닥면을 통해 노출된 다층 메모리막(151), 채널막(153), 갭필 절연막(155)을 식각하여 제2 관통부(175)를 형성한다. 제2 관통부(175)은 제1 관통부(165)에 연결되고 소스막(113)을 향하여 연장된다. 제2 관통부(175)는 다층 메모리막(151), 채널막(153) 및 갭필 절연막(155)을 관통하여 소스막(113)을 노출한다.
제1 관통부(165) 및 제2 관통부(175)는 도 2에서 상술한 소스 컨택라인(SCL)이 배치될 슬릿(177)을 정의하고, 도 2에서 상술한 제1 방향(I)으로 연장된다.
도 11d를 참조하면, 슬릿(177) 내부에 소스막(113) 및 채널막(153)에 연결된 도프트 반도체막(181)을 형성한다. 도프트 반도체막(181)은 슬릿(177)보다 낮은 높이로 형성될 수 있다.
도프트 반도체막(181)은 제1 도전형의 도펀트를 포함할 수 있다. 예를 들어, 제1 도전형의 도펀트는 n형 도펀트일 수 있다. 구체적으로 도프트 반도체막(181)은 n형 도프트 실리콘막일 수 있다. 도프트 반도체막(181) 내부의 제1 도전형 도펀트는 도프트 반도체막(181)에 인접한 채널막(153)의 내부 및 소스막(113)의 내부로 확산될 수 있다.
도 11e를 참조하면, 도프트 반도체막(181) 상의 슬릿(177) 내부가 완전히 채워지도록 금속막(185)을 형성할 수 있다. 금속막(185)을 형성하기 전, 절연 스페이서(173)의 표면 및 도프트 반도체막(181)의 표면을 따라 베리어 메탈막(183)을 더 형성할 수 있다.
금속막(185)은 텅스텐 등을 포함할 수 있고, 베리어 메탈막(183)은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
상술한 공정에 의해, 도프트 반도체막(181), 베리어 메탈막(183), 및 금속막(185)을 포함하는 소스 컨택라인(SCL)을 형성할 수 있다.
이어서, 상부 절연막(161)을 관통하는 비트 컨택 플러그(187)를 형성하는 등의 후속 공정을 진행할 수 있다.
도 12는 소스 분리 절연막의 변형 예를 설명하기 위한 사시도이다. 도 12는 인식의 편의를 위해, 게이트 적층체 하부에 배치되는 구조에 한하여 도시하였다.
도 12를 참조하면, 소스 분리 절연막(SIL)은 도 3a 및 도 4에서 상술한 바와 같이 제1 영역(R1) 및 제2 영역(R2)을 포함하는 하부 절연막(LIL)에 직접 연결된다. 하부 절연막(LIL)은 도 4에서 상술한 바와 같이 구동 트랜지스터들(PTR)을 포함하는 기판(SUB) 상에 배치된다.
구동 트랜지스터들(PTR)은 기판(SUB) 내에 배치된 소자 분리막(isolation layer: ISO)에 의해 서로 절연될 수 있다. 구동 트랜지스터들(PTR) 각각은 하부 절연막(LIL) 내부에 형성된 다중 메탈 패턴(MLM)에 연결될 수 있다.
하부 절연막(LIL) 상에 금속막들(MT, MTD) 및 소스막들(SL, SLD)이 배치될 수 있다. 소스막들(SL, SLD)은 하부 절연막(LIL)의 제1 영역(R1) 상에 잔류된 셀 소스막(SL)과 하부 절연막(LIL)의 제2 영역(R2) 상에 잔류된 더미 소스막(SLD)을 포함할 수 있다. 셀 소스막(SL)과 더미 소스막(SLD)은 도 3a 및 도 4에서 상술한 소스막과 동일한 물질로 형성된다.
금속막들(MT, MTD)은 도 3a 및 도 4에서 상술한 바와 같이 소스막들(SL, SLD)의 저항을 낮추기 위해 형성될 수 있다. 금속막들(MT, MTD)은 하부 절연막(LIL)의 제1 영역(R1) 상에 잔류된 셀 금속막(MT)과 하부 절연막(LIL)의 제2 영역(R2) 상에 잔류된 더미 금속막(MTD)을 포함할 수 있다.
소스 분리 절연막(SIL)은 제1 영역(R1)과 제2 영역(R2)의 경계를 따라 연장된 라인 타입으로 형성될 수 있다. 이러한 소스 분리 절연막(SIL)은 셀 소스막(SL)과 더미 소스막(SLD) 사이를 분리하고 셀 금속막(MT)과 더미 금속막(MTD) 사이를 분리한다.
더미 소스막(SLD)과 더미 금속막(MTD)은 소스 분리 절연막(SIL)을 형성하는 공정 진행 시, 디싱(dishing) 현상을 방지하기 위해 잔류될 수 있다.
더미 소스막(SLD)과 더미 금속막(MTD)은 지지체들(IP)과 나란하게 연장된 페리 절연기둥들(PIP)에 의해 관통될 수 있다. 페리 절연기둥들(PIP)은 하부 절연막(LIL) 상면에 직접 접촉된다.
페리 절연기둥들(PIP)은 페리 콘택 플러그들(PCT)에 의해 관통될 수 있다. 페리 콘택 플러그들(PCT) 각각은 하부 절연막(LIL) 내부로 연장되어 그에 대응하는 다중 메탈 패턴(MLM)에 연결될 수 있다.
상술한 본 발명의 실시 예에서 하부 절연막(LIL)의 제2 영역(R2)은 더미 소스막(SLD) 및 더미 금속막(MTD)에 중첩될 수 있다.
도 12에 도시된 구조를 포함하는 반도체 장치는 도 6 내지 도 11e에서 상술한 공정을 변형하여 형성될 수 있다.
구체적으로, 도 12에 도시된 소스 분리 절연막(SIL) 및 페리 절연기둥들(PIP)을 형성하기 위해, 도 7a에서 상술한 제1 개구부 및 제2 개구부 형성을 위한 마스크의 형태를 변형할 수 있다. 본 발명의 실시 예에 따른 제2 개구부는 하부 절연막(LIL)의 제1 영역(R1) 및 제2 영역(R2) 사이의 경계에 배치된 트렌치(T)와 하부 절연막(LIL)의 제2 영역(R2) 상에서 서로 이격된 페리홀들(PH)을 포함할 수 있다. 트렌치(T)는 소스막을 관통하여, 소스막을 셀 소스막(SL)과 더미 소스막(SLD)으로 분리한다. 트렌치(T)는 금속막을 관통하여, 금속막을 셀 금속막(MT)과 더미 금속막(MTD)으로 분리한다. 이어서, 도 7b 및 도 7c에서 상술한 공정을 실시하여 지지체들(IP)과 동시에 소스 분리 절연막(SIL) 및 페리 절연기둥들(PIP)을 형성한다. 소스 분리 절연막(SIL)은 트렌치(T) 내부에 형성되고, 페리 절연기둥들(PIP)은 페리홀들(PH) 내부에 형성된다.
이어서, 페리 절연기둥들(PIP)을 관통하는 페리 플러그들(PCT)을 형성하는 단계를 더 실시할 수 있다.
이어지는 후속 공정은 도 8 내지 도 11e에서 상술한 바와 동일하다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 2 내지 도 4, 도 12를 참조하여 설명한 바와 같이 소스막 하부의 하부 절연막에 연결되고, 소스막과 게이트 적층체 사이를 지지하는 지지체를 포함할 수 있다. 또한, 지지체는 소스막을 컷팅하는 소스 분리 절연막 형성 공정을 이용하여 형성될 수 있다. 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 13을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
LIL, 101: 하부 절연막 R1: 제1 영역
R2: 제2 영역 GST: 게이트 적층체
IP: 지지체 SL, 113: 소스막
CH: 채널패턴 PP: 기둥부
LP: 연결부 SIL: 소스 분리 절연막
MT, ME, 111, 185: 금속막 SCL: 소스 컨택라인
SE, 181: 도프트 반도체막 PERI: 주변회로
PTR: 구동 트랜지스터 CP1, 127: 제1 도전막
CP2, 171: 제2 도전막 ILD: 층간 절연막
SSL: 소스 셀렉트 라인 WL1 내지 WLn: 워드 라인
DSL1, DSL2: 드레인 셀렉트 라인 115: 희생막
121H: 제1 개구부 145: 홀
121T, T, PH: 제2 개구부 147: 수평공간
131: 제1 물질막 133: 제2 물질막
SWS: 계단구조 UIL, 161: 상부 절연막
165: 제1 관통부 175: 제2 관통부
177: 슬릿 153: 채널막
SLD: 더미 소스막 PIP: 페리 절연기둥
PCT: 페리 콘택 플러그

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 하부 절연막;
    상기 하부 절연막 상에 배치된 게이트 적층체;
    상기 하부 절연막의 상기 제1 영역으로부터 상기 게이트 적층체를 향하여 연장된 지지체들;
    상기 하부 절연막과 상기 게이트 적층체 사이에 배치되고, 상기 지지체들에 의해 관통되는 소스막;
    상기 소스막과 상기 게이트 적층체 사이에 배치되고 상기 지지체들을 감싸는 연결부와, 상기 연결부로부터 상기 게이트 적층체를 관통하도록 연장된 기둥부들을 갖는 채널패턴; 및
    상기 소스막의 가장자리와 공면을 이루는 측벽을 포함하고, 상기 연결부의 측벽 상으로 연장된 소스 분리 절연막을 포함하는 반도체 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 소스 분리 절연막을 사이에 두고 상기 소스막에 마주하는 더미 소스막;
    상기 더미 소스막을 관통하여 상기 지지체들과 나란하게 연장된 페리 절연 기둥들;
    상기 페리 절연기둥들을 관통하여 상기 하부 절연막 내부로 연장된 페리 콘택 플러그들;
    상기 페리 콘택 플러그들에 연결된 구동 트랜지스터들을 더 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 소스 분리 절연막 및 상기 지지체들은 동일한 물질로 형성된 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 지지체들은 절연물로 형성된 반도체 장치.
  6. 제1 영역 및 제2 영역을 포함하는 하부 절연막;
    상기 하부 절연막 상에 배치된 게이트 적층체;
    상기 하부 절연막의 상기 제1 영역으로부터 상기 게이트 적층체를 향하여 연장된 지지체들;
    상기 하부 절연막과 상기 게이트 적층체 사이에 배치되고, 상기 지지체들에 의해 관통되는 소스막;
    상기 소스막과 상기 게이트 적층체 사이에 배치되고 상기 지지체들을 감싸는 연결부와, 상기 연결부로부터 상기 게이트 적층체를 관통하도록 연장된 기둥부들을 갖는 채널패턴; 및
    상기 소스막과 상기 하부 절연막 사이에 배치되고, 상기 지지체들에 의해 관통되는 금속막을 포함하는 반도체 장치.
  7. 제1 영역 및 제2 영역을 포함하는 하부 절연막;
    상기 하부 절연막 상에 배치된 게이트 적층체;
    상기 하부 절연막의 상기 제1 영역으로부터 상기 게이트 적층체를 향하여 연장된 지지체들;
    상기 하부 절연막과 상기 게이트 적층체 사이에 배치되고, 상기 지지체들에 의해 관통되는 소스막;
    상기 소스막과 상기 게이트 적층체 사이에 배치되고 상기 지지체들을 감싸는 연결부와, 상기 연결부로부터 상기 게이트 적층체를 관통하도록 연장된 기둥부들을 갖는 채널패턴; 및
    상기 소스막으로부터 상기 게이트 적층체의 측벽을 따라 연장되고, 상기 채널패턴의 상기 연결부와 상기 소스막에 접촉된 소스 컨택 라인을 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 소스 컨택 라인은 상기 소스막 및 상기 연결부에 접촉된 도프트 반도체막 및 상기 도프트 반도체막 상에 형성된 금속막을 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 영역 및 상기 제2 영역 중 적어도 어느 하나에 중첩되도록 상기 하부 절연막 아래에 배치되고, 주변회로를 구성하는 구동 트랜지스터를 더 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 게이트 적층체는 상기 채널패턴의 상기 기둥부들을 감싸며 교대로 적층된 게이트 전극들 및 층간 절연막들을 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 게이트 전극들은
    제1 도전막 및 제2 도전막의 적층 구조로 형성된 소스 셀렉트 라인;
    상기 소스 셀렉트 라인 상에 배치되고, 상기 제2 도전막으로 형성된 워드 라인들 및 드레인 셀렉트 라인을 포함하는 반도체 장치.
  12. 제1 영역 및 제2 영역을 포함하는 하부 절연막 상에 소스막 및 희생막을 형성하는 단계;
    상기 소스막 및 상기 희생막을 식각하여 상기 하부 절연막의 상기 제1 영역을 노출하는 제1개구부들과, 상기 하부 절연막의 상기 제2 영역을 노출하는 제2 개구부를 형성하는 단계;
    상기 제1 개구부들 및 상기 제2 개구부를 절연물로 채우는 단계;
    상기 희생막 상에 홀들을 포함하는 적층체를 형성하는 단계;
    상기 홀들을 통해 상기 희생막을 제거하여 상기 소스막과 상기 적층체 사이의 수평 공간을 개구하는 단계; 및
    상기 홀들 및 상기 수평 공간 내부에 채널막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 홀들을 포함하는 적층체를 형성하는 단계는
    상기 희생막 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 및
    상기 제1 물질막들 및 상기 제2 물질막들과 상기 제1 도전막을 관통하여 상기 희생막을 노출하는 상기 홀들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제1 물질막들을 제2 도전막들로 대체하는 단계를 더 포함하고,
    상기 제2 물질막들은 층간 절연막들이 배치되는 영역을 정의하는 반도체 장치의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 적층체를 식각하여, 상기 제2 개구부 내부의 상기 절연물을 노출시키는 계단구조를 형성하는 단계; 및
    상기 계단구조를 덮는 상부 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 적층체를 게이트 적층체들로 분리하는 제1 관통부 및 상기 제1 관통부로부터 상기 소스막을 향하여 연장되고 상기 채널막을 관통하는 제2 관통부를 포함하는 슬릿을 형성하는 단계; 및
    상기 슬릿 내부에 상기 소스막 및 상기 채널막에 접촉된 소스 컨택 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제2 개구부는 상기 제1 영역 및 상기 제2 영역 사이의 경계에 배치되는 트렌치를 포함하는 반도체 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 트렌치는 상기 하부 절연막의 상기 제2 영역 전체를 노출하도록 연장되는 반도체 장치의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 트렌치는 상기 소스막을 상기 제1 영역 상부의 셀 소스막과 상기 제2 영역 상부의 더미 소스막으로 분리하고,
    상기 제2 개구부는 상기 더미 소스막을 관통하는 페리홀들을 더 포함하는 반도체 장치의 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 페리홀들을 채우는 상기 절연물을 관통하여 상기 하부 절연막 내부로 연장된 페리 플러그들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
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