KR102498250B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 기판 상에 형성된 소스 라인; 상기 소스 라인 상에 배치된 연결부 및 상기 연결부로부터 제1 방향으로 돌출된 기둥부들을 포함하는 채널패턴; 상기 연결부로부터 상기 제1 방향으로 돌출되고, 상기 소스 라인으로부터 이격된 웰 구조; 상기 연결부를 관통하도록 상기 소스 라인으로부터 상기 제1 방향으로 돌출된 소스 컨택 구조; 및 상기 소스 컨택 구조와 상기 웰 구조 사이에 배치되고, 상기 기둥부들을 감싸며 상기 연결부 상에 배치된 게이트 적층체를 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀 트랜지스터들을 포함한다. 메모리 셀 트랜지스터들은 셀렉트 트랜지스터들 사이에 직렬로 연결되어 메모리 스트링을 구성할 수 있다. 3차원 반도체 장치는 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들의 게이트들을 기판 상에 적층하여 구현될 수 있다.
본 발명의 실시 예는 3차원 반도체 장치의 동작 신뢰성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 기판 상에 형성된 소스 라인; 상기 소스 라인 상에 배치된 연결부 및 상기 연결부로부터 제1 방향으로 돌출된 기둥부들을 포함하는 채널패턴; 상기 연결부로부터 상기 제1 방향으로 돌출되고, 상기 소스 라인으로부터 이격된 웰 구조; 상기 연결부를 관통하도록 상기 소스 라인으로부터 상기 제1 방향으로 돌출된 소스 컨택 구조; 및 상기 소스 컨택 구조과 상기 웰 구조 사이에 배치되고, 상기 기둥부들을 감싸며 상기 연결부 상에 배치된 게이트 적층체를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 소스 라인 상에 배치된 게이트 적층체들; 상기 게이트 적층체들 사이에 배치되고, 상기 소스 라인에 연결되도록 상기 게이트 적층체들보다 상기 소스 라인을 향하여 돌출된 소스 컨택 구조; 상기 게이트 적층체들과 상기 소스 컨택 구조 사이에 배치된 절연 스페이서들; 및 상기 소스 라인에 인접한 상기 소스 컨택 구조의 측벽으로부터 상기 절연 스페이서들에 중첩되도록 돌출된 수평 연장부들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 소스 라인 상에 배치된 연결부 및 상기 연결부로부터 제1 방향으로 연장된 기둥부들을 포함하는 채널막, 및 상기 채널막의 상기 연결부 상에서 상기 채널막의 상기 기둥부들을 감싸는 적층체를 형성하는 단계; 상기 적층체를 관통하여 상기 적층체를 게이트 적층체들로 분리하고, 상기 연결부를 노출하는 제1 개구부 및 제2 개구부를 형성하는 단계; 상기 제1 개구부의 표면 및 상기 제2 개구부의 표면을 따라 연장된 웰 도핑막을 형성하는 단계; 상기 제2 개구부 내부의 상기 웰 도핑막의 일부를 제거하여 상기 제2 개구부를 노출하는 단계; 상기 제2 개구부를 통해 상기 소스라인을 노출하는 소스 트렌치를 형성하는 단계; 및 상기 소스 트렌치 및 상기 제2 개구부를 채우는 소스 컨택막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 소스 라인을 형성하는 단계; 상기 소스 라인에 나란하게 연장된 연결부 및 상기 연결부로부터 제1 방향으로 돌출된 기둥부들을 포함하는 채널막을 형성하는 단계; 상기 기둥부들 감싸고 상기 연결부 상에 배치된 게이트 적층체들을 형성하는 단계; 및 상기 게이트 적층체들의 측벽 상에 절연 스페이서들을 형성하는 단계; 상기 절연 스페이서들에 중첩되도록 돌출된 수평 연장부들을 포함하고, 상기 게이트 적층체들 사이에 배치되고, 상기 소스 라인에 연결되도록 상기 연결부를 관통하는 소스 컨택 구조를 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 채널패턴은 웰 구조에 연결된 제1 단자와 소스 라인에 연결된 제2 단자를 포함한다. 이로써, 본 발명의 실시 예는 소스 라인을 통해 채널패턴에서의 전류의 흐름을 제어하는 동작과, 웰 구조를 통해 소거를 위한 홀을 공급하는 동작을 서로 구분하여 수행할 수 있으므로 반도체 장치의 동작 신뢰성을 개선할 수 있다.
본 발명의 실시 예에 따르면, 개구부를 이용하여 웰 구조 및 소스 라인을 채널패턴의 서로 다른 단자에 연결할 수 있으므로 반도체 장치의 제조 공정을 단순화시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 개략적인 회로도이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 평면도들이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 도 3a, 도 3b 또는 도 4에 도시된 C영역을 확대한 확대도이다.
도 6a 내지 도 6l은 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 8a 및 도 8b는 본 발명의 또 다른 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 개략적인 회로도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 비트 라인들(BL)과 소스 라인(CSL) 사이에 연결된 다수의 메모리 스트링들(SR)을 포함한다.
메모리 스트링들(SR)은 집적도 향상을 위해 지그재그형으로 배열될 수 있다. 메모리 스트링들(SR)의 배열은 채널패턴의 기둥부들 배열에 의해 정의될 수 있다. 채널패턴의 기둥부들의 배열은 도 2a를 참조하여 후술한다.
메모리 스트링들(SR) 각각은 채널패턴의 기둥부에 의해 직렬로 연결된 소스 셀렉트 트랜지스터(SSTa 또는 SSTb), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn; n은 2이상의 자연수), 및 드레인 셀렉트 트랜지스터(DSTa 또는 DSTb)를 포함할 수 있다. 메모리 스트링들(SR) 각각은 하나의 드레인 셀렉트 트랜지스터(DSTa) 또는 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들(DSTa 및 DSTb)을 포함할 수 있다. 메모리 스트링들(SR) 각각은 하나의 소스 셀렉트 트랜지스터(SSTa) 또는 직렬로 연결된 2개 이상의 소스 셀렉트 트랜지스터들(SSTa 및 SSTb)을 포함할 수 있다.
메모리 스트링들(SR)은 게이트 적층체들(GST1, GST2)에 연결될 수 있다. 도 1은 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)를 예시하고 있으나, 게이트 적층체들의 개수는 이에 제한되지 않는다.
게이트 적층체들(GST1, GST2) 각각은 소스 셀렉트 라인(SSLa 또는 SSLb), 워드 라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인(DSLa 또는 DSLb)을 포함할 수 있다. 게이트 적층체들(GST1, GST2) 각각은 워드 라인들(WL1 내지 WLn) 아래에 배치된 하나의 소스 셀렉트 라인(SSLa) 또는 서로 이격되어 배치된 2개 이상의 소스 셀렉트 라인들(SSLa 및 SSLb)을 포함할 수 있다. 게이트 적층체들(GST1, GST2) 각각은 워드 라인들(WL1 내지 WLn) 위에 배치된 하나의 드레인 셀렉트 라인(DSLa) 또는 서로 이격되어 배치된 2개 이상의 드레인 셀렉트 라인들(DSLa 및 DSLb)을 포함할 수 있다.
워드 라인들(WL1 내지 WLn)은 메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트들에 연결된다. 소스 셀렉트 라인들(SSLa, SSLb)은 소스 셀렉트 트랜지스터들(SSTa, SSTb)의 게이트들에 연결된다. 드레인 셀렉트 라인들(DSLa, DSLb)은 드레인 셀렉트 트랜지스터들(DSTa, DSTb)의 게이트들에 연결된다. 드레인 셀렉트 라인들(DSLa, DSLb)은 메모리 스트링들(SR)과 비트 라인들(BL) 사이의 전기적인 연결을 제어하고, 소스 셀렉트 라인들(SSLa, SSLb)은 메모리 스트링들(SR)과 소스 라인(CSL) 사이의 전기적인 연결을 제어한다.
소스 라인(CSL)은 소스 컨택 구조(SCL)를 경유하여, 메모리 스트링들(SR)에 연결될 수 있다. 메모리 스트링들(SR)은 웰 구조(WE)를 경유하여 웰 픽업 라인(WPL)에 연결될 수 있다. 게이트 적층체들(GST1, GST2) 각각의 일측에 웰 구조(WE)가 배치되고, 다른 일측에 소스 컨택 구조(SCL)이 배치될 수 있다. 다시 말해, 게이트 적층체들(GST1, GST2) 각각은 웰 구조(WE) 및 그에 이웃한 소스 컨택 구조(SCL) 사이에 배치될 수 있다.
소스 라인(CSL)은 디스차지 트랜지스터(CST)에 연결된다. 디스차지 트랜지스터(CST)는 게이트 단자, 소스 단자 및 드레인 단자를 포함할 수 있다. 디스차지 트랜지스터(CST)의 소스 단자 및 드레인 단자 중 하나는 소스 라인(CSL)에 연결되고, 나머지 하나는 접지에 연결된다. 이로써, 디스차지 트랜지스터(CST)는 게이트 단자에 인가되는 신호에 따라, 소스 라인(CSL)을 접지에 연결할 수 있다. 즉, 디스차지 트랜지스터(CST)에 의해 소스 라인(CSL) 전압의 디스차지 여부가 결정될 수 있다.
상술한 회로에 따르면, 본 발명의 실시 예에 따른 메모리 스트링들(SR) 각각은 웰 구조(WE)에 연결된 제1 단자, 소스 라인(CSL)에 연결된 제2 단자, 워드 라인들(WL1 내지 WLn) 각각에 연결된 제3 단자, 및 비트 라인(BL)에 연결된 제4 단자를 포함할 수 있다. 특히, 본 발명의 실시 예에서 웰 구조(WE)에 연결된 제1 단자와 소스 라인(CSL)에 연결된 제2 단자가 서로 구분되므로, 웰 구조(WE)를 통한 소거 동작 제어와, 소스 라인(CSL)을 통한 독출 동작 또는 프로그램 동작 제어를 개별적으로 수행할 수 있다. 이로써, 본 발명의 실시 예는 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 2a 및 도 2b는 도 1에 도시된 회로를 구성하는 반도체 장치를 설명하기 위한 평면도들이다. 도 2a 및 도 2b는 게이트 적층체들의 일측 단부만을 나타내고 있다.
도 2a는 상부 배선들 아래에 배치된 구조를 설명하기 위한 평면도이다.
도 2a를 참조하면, 게이트 적층체들(GST1, GST2) 각각은 서로 이웃한 소스 컨택 구조(SCL)와 웰 구조(WE) 사이에 배치된다. 게이트 적층체들(GST1, GST2) 각각은 채널패턴(CH)의 기둥부들(PP)을 감싼다. 다시 말해, 채널패턴(CH)의 기둥부들(PP)은 게이트 적층체들(GST1, GST2)을 관통한다. 이하, 기둥부들(PP)의 연장방향을 제1 방향(I)으로 정의한다.
게이트 적층체들(GST1, GST2)은 계단형의 컨택 영역을 포함할 수 있다. 게이트 적층체들(GST1, GST2)은 메모리 블록들을 구성할 수 있다. 게이트 적층체들(GST1, GST2)은 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 확장될 수 있다. 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)은 서로 교차한다. 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)은 제1 방향(I)에 대해 수직 교차한다. 소스 컨택 구조(SCL) 및 웰 구조(WE)는 제2 방향(Ⅱ)을 따라 나란하게 연장될 수 있다. 제3 방향(Ⅲ)으로 이웃한 소스 컨택 구조(SCL) 및 웰 구조(WE) 사이에 게이트 적층체들(GST1, GST2) 중 하나가 배치될 수 있다. 소스 컨택 구조(SCL) 및 웰 구조(WE)는 제3 방향(Ⅲ)을 따라 교대로 배치될 수 있다. 웰 구조(WE)는 게이트 적층체들(GST1, GST2) 각각을 사이에 두고 소스 컨택 구조(SCL)에 마주한다. 도 2a는 소스 컨택 구조(SCL) 및 웰 구조(WE)가 제2 방향(Ⅱ)을 따라 라인형으로 연장되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 소스 컨택 구조(SCL) 및 웰 구조(WE) 각각은 제2 방향(Ⅱ)을 따라 서로 이격된 다수의 플러그 패턴들로 분리될 수 있다.
게이트 적층체들(GST1, GST2)의 측벽들을 따라 절연 스페이서들(IS)이 형성될 수 있다. 절연 스페이서들(IS)은 게이트 적층체들(GST1, GST2)과 웰 구조(WE) 사이와, 게이트 적층체들(GST1, GST2)과 소스 컨택 구조(SCL) 사이에 배치되어, 게이트 적층체들(GST)을 웰 구조(WE)와 소스 컨택 구조(SCL)로부터 절연시킬 수 있다. 소스 컨택 구조(SCL)는 게이트 적층체들(GST1, GST2) 아래에 배치된 소스 라인에 연결된다. 소스 라인과 소스 컨택 구조(SCL)의 연결 관계는 도 3a 또는 도 4에 나타난다.
메모리 스트링들(SR)은 채널패턴(CH)의 기둥부들(PP)을 따라 정의된다. 기둥부들(PP)은 지그재그로 배치될 수 있다. 메모리 스트링들(SR) 각각은 다층 메모리막(ML)을 더 포함한다. 다층 메모리막(ML)은 채널패턴(CH)의 외벽을 따라 연장된다. 채널패턴(CH)은 기둥부들(PP)에 연결된 연결부를 더 포함한다. 연결부는 게이트 적층체들(GST1, GST2)과 소스 라인 사이에 배치된다. 채널패턴(CH)의 연결부에 대한 구조는 도 3a 내지 도 4에 나타난다.
게이트 적층체들(GST1, GST2)은 게이트 적층체들(GST1, GST2) 하부에 배치된 지지체들(IP)에 의해 지지될 수 있다. 지지체들(IP)은 기둥부들(PP)에 중첩되지 않도록 배치되거나, 기둥부들(PP)의 일부만이 지지체들(IP)에 중첩될 수 있다.
채널패턴(CH)의 기둥부들(PP) 각각은 캡핑패턴(CAP)을 에워싸도록 형성될 수 있다. 캡핑패턴(CAP)은 채널패턴(CH)에 전기적으로 연결되어, 비트라인으로부터의 신호를 채널패턴(CH)에 전송할 수 있다.
도 2b는 상부 배선들의 레이아웃을 설명하기 위한 평면도이다.
도 2b를 참조하면, 상부 배선들은 채널패턴(CH)의 기둥부들(PP)에 연결된 비트 라인들(BL) 및 웰 구조(WE)에 연결된 웰 픽업 라인(WPL)을 포함할 수 있다. 상부 배선들은 소스 컨택 구조(SCL)에 연결된 소스 더미 라인(SDL)을 더 포함할 수 있다. 상부 배선들(BL, WPL, SDL)은 게이트 적층체들(GST1, GST2) 상부에 배치된다.
비트 라인들(BL)은 비트 라인 컨택 플러그들(BCT)을 통해 기둥부들(PP)에 전기적으로 연결될 수 있다. 비트 라인 컨택 플러그들(BCT)은 기둥부들(PP) 및 도 2a에 도시된 캡핑패턴(CAP) 중 적어도 어느 하나에 접촉되어, 비트 라인들(BL)을 향해 연장될 수 있다. 도면에 도시되진 않았으나, 비트 라인들(BL)은 주변회로에 연결되어 구동을 위한 전압을 기둥부들(PP)에 전송할 수 있다.
웰 픽업 라인(WPL)은 웰 컨택 플러그(WCT)를 통해 웰 구조(WE)에 전기적으로 연결될 수 있다. 비트 라인 컨택 플러그들(BCT)은 기둥부들(PP) 및 도 2a에 도시된 캡핑패턴(CAP) 중 적어도 어느 하나에 접촉되어, 비트 라인들(BL)을 향해 연장될 수 있다. 도면에 도시되진 않았으나, 웰 픽업 라인(WPL)은 주변회로에 연결되어 웰 구조(WE)에 웰 전압을 공급할 수 있다.
소스 더미 라인(SDL)은 더미 컨택 플러그(DCT)를 통해 소스 컨택 구조(SCL)에 전기적으로 연결될 수 있다. 소스 더미 라인(SDL)은 저항이 낮은 금속막으로 형성되어 소스 컨택 구조(SCL)에 연결된 소스 라인의 저항을 낮출 수 있다. 소스 더미 라인(SDL)은 텅스텐, 알루미늄 등의 저저항 금속으로 형성될 수 있다. 소스 더미 라인(SDL)은 비트 라인들(BL)과 동일한 물질로 비트 라인들(BL)과 동일한 층에 배치될 수 있다. 소스 더미 라인(SDL)은 경우에 따라 생략될 수 있다. 소스 더미 라인(SDL)이 생략된 경우, 상부 배선들의 배치 마진을 보다 넓게 확보할 수 있다.
게이트 적층체들(GST1, GST2)은 게이트 컨택 플러그들(GCT)에 연결될 수 있다. 게이트 컨택 플러그들(GCT)은 게이트 적층체들(GST1, GST2)의 계단형 구조를 통해 노출된 게이트 전극들에 각각 연결되어 제1 방향(I)으로 연장될 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 도 4는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다. 보다 구체적으로, 도 3a는 도 2b에 도시된 선 A-A'를 따라 절취한 단면도이고, 도 3b는 도 2b에 도시된 선 B-B'를 따라 절취한 단면도이다. 도 4는 웰 구조의 변형예를 설명하기 위해 도 2b에 도시된 선 A-A'를 따라 절취한 단면도이다.
도 3a 내지 도 4를 참조하면, 소스 라인(CSL)은 주변회로(PERI)를 포함하는 기판(SUB) 상에 배치될 수 있다. 주변회로(PERI)는 메모리 스트링(SR)의 동작을 제어하기 위한 구동 트랜지스터들(CST, PTR)을 포함한다. 구동 트랜지스터들(CST, PTR)은 소스 라인(CSL)을 접지에 연결시키기 위한 디스차지 트랜지스(CST)를 포함할 수 있다.
주변회로(PERI)의 구동 트랜지스터들(CST, PTR)은 다양한 구조로 배치될 수 있으며, 다양한 레이아웃을 갖는 라우팅 배선들과 컨택 플러그들을 통해, 메모리 스트링(SR)에 연결될 수 있다.
주변회로(PERI) 및 이에 연결된 라우팅 배선들 및 컨택 플러그들은 제1 하부 절연막(LIL1)에 의해 덮일 수 있다. 제1 하부 절연막(LIL1)은 다층의 절연막들로 구성될 수 있다.
제1 하부 절연막(LIL1) 상에 하부 소스 컨택 플러그(LSCT)에 의해 관통되는 제2 하부 절연막(LIL2)이 배치될 수 있다. 하부 소스 컨택 플러그(LSCT)는 금속막(M1)을 포함할 수 있다. 하부 소스 컨택 플러그(LSCT)는 베리어 메탈막(BM1)을 더 포함할 수 있다. 하부 소스 컨택 플러그(LSCT)의 베리어 메탈막(BM1)은 금속막(M1)과 제2 하부 절연막(LIL2)의 직접적인 접촉을 방지하도록 금속막(M1)과 제2 하부 절연막(LIL2) 사이에 배치될 수 있다.
하부 소스 컨택 플러그(LSCT)는 디스차지 트랜지스터(CST)의 소스 단자 및 드레인 단자 중 어느 하나에 연결될 수 있다. 하부 소스 컨택 플러그(LSCT)는 제1 하부 절연막(LIL1) 내부에 형성된 컨택 플러그들 및 라우팅 배선들을 경유하여 디스차지 트랜지스터(CST)에 연결될 수 있다.
소스 라인(CSL)은 하부 소스 컨택 플러그(LSCT)에 연결되고 제2 하부 절연막(LIL2) 상에 형성된다. 소스 라인(CSL)은 제1 도전형의 도펀트를 포함할 수 있다. 제1 도전형의 도펀트는 n형 도펀트일 수 있다. 보다 구체적으로, 소스 라인(CSL)은 제1 도전형의 도펀트를 포함하는 소스 도핑 반도체막(SDP)을 포함할 수 있다. 소스 도핑 반도체막(SDP)은 n형 도프트 실리콘막일 수 있다. 소스 라인(CSL)은 금속막(M2)을 더 포함할 수 있다. 소스 라인(CSL)의 금속막(M2)은 소스 도핑 반도체막(SDP) 아래에 배치되고, 소스 도핑 반도체막(SDP)의 저항을 낮출 수 있다. 소스 라인(CSL)은 금속막(M2)과 제2 하부 절연막(LIL2) 사이에 배치된 베리어 메탈막(BM2)을 더 포함할 수 있다. 소스 라인(CSL)의 베리어 메탈막(BM2)은 금속막(M2)과 제2 하부 절연막(LIL2)의 직접적인 접촉을 방지할 수 있다.
소스 라인(CSL)은 게이트 적층체들(GST1, GST2)을 지지하기 위한 지지체들(IP)에 의해 관통될 수 있다. 지지체들(IP)은 상부 방향인 제1 방향을 향해 소스 라인(CSL)보다 더 돌출된다. 게이트 적층체들(GST1, GST2)은 소스 라인(CSL) 상에 소스 라인(CSL)으로부터 이격되어 배치된다.
채널패턴(CH)은 소스 라인(CSL)과 게이트 적층체들(GST1, GST2) 사이의 공간을 따라 연장되고, 게이트 적층체들(GST1, GST2)을 관통하도록 제1 방향을 향해 돌출된다. 보다 구체적으로, 채널패턴(CH)은 연결부(LP) 및 기둥부들(PP)을 포함한다. 연결부(LP) 및 기둥부들(PP)은 경계면없이 일체화된 채널패턴(CH)을 형성한다.
연결부(LP)는 소스 라인(CSL) 상에 배치된다. 기둥부들(PP)은 연결부(LP)로부터 제1 방향으로 돌출되어 게이트 적층체들(GST1, GST2)을 관통한다. 기둥부들(PP)은 게이트 적층체들(GST1, GST2)에 의해 둘러싸이는 부분으로서, 게이트 적층체들(GST1, GST2)를 관통하는 홀들의 내벽을 따라 연장된다. 연결부(LP)는 소스라인(CSL)과 게이트 적층체들(GST1, GST2) 사이의 공간에 배치되고, 지지체들(IP) 각각을 감싼다. 연결부(LP)는 기둥부들(PP)을 서로 연결한다. 연결부(LP)는 게이트 적층체들(GST1, GST2) 각각의 바닥면, 지지체들(IP)의 측벽들, 및 소스 라인(CSL)의 상면을 따라 연장된다.
채널패턴(CH)은 다층 메모리막(ML)으로 둘러싸일 수 있다. 다층 메모리막(ML)은 채널패턴(CH)의 외벽을 따라 연장된다. 즉, 다층 메모리막(ML)은 기둥부들(PP) 및 연결부(LP)의 표면들을 따라 연장된다. 채널패턴(CH)은 갭필 절연패턴(FI)을 감싸도록 형성될 수 있다.
갭필 절연패턴(FI)은 기둥부들(PP)로 둘러싸인다. 갭필 절연패턴(FI)은 소스 라인(CSL)과 게이트 적층체(GST1 또는 GST2) 사이의 공간을 채우고, 게이트 적층체(GST1 또는 GST2)를 관통하도록 제1 방향(I)으로 연장된다. 게이트 적층체(GST1 또는 GST2)을 관통하는 갭필 절연패턴(FI)의 일부는 기둥부들(PP)로 둘러싸이고, 소스 라인(CSL)과 게이트 적층체(GST1 또는 GST2) 사이의 갭필 절연패턴(FI)의 일부는 연결부(LP)로 둘러싸인다. 제1 게이트 적층체(GST1)를 관통하여 소스 라인과(CSL)과 제1 게이트 적층체(GST1) 사이로 연장된 갭필 절연패턴(FI)과 제2 게이트 적층체(GST2)를 관통하여 소스 라인과(CSL)과 제2 게이트 적층체(GST2) 사이로 연장된 갭필 절연패턴(FI)은 소스 컨택 구조(SCL)를 사이에 두고 서로 분리될 수 있다.
갭필 절연패턴(FI)은 기둥부들(PP)보다 낮은 높이로 형성될 수 있다. 이 경우, 갭필 절연패턴(FI) 상부에 캡핑패턴들(CAP)이 배치될 수 있다. 캡핑패턴들(CAP)은 기둥부들(PP)의 상단에 의해 둘러싸일 수 있다. 캡핑패턴들(CAP)은 제1 도전형의 도펀트을 포함하는 반도체막으로 형성될 수 있다. 예를 들어, 캡핑패턴들(CAP)은 n형 도펀트가 도핑된 도프트 실리콘막으로 형성될 수 있다. 캡핑패턴들(CAP)은 드레인 정션으로 이용될 수 있다.
캡핑패턴들(CAP)은 게이트 적층체들(GST1, GST2)보다 돌출될 수 있다. 캡핑패턴들(CAP)은 제1 상부 절연막(UIL1)으로 덮일 수 있다.
지지체들(IP) 각각은 연결부(LP)로 둘러싸인 측벽을 가진다. 다층 메모리막(ML)은 연결부(LP)와 지지체들(IP) 사이로 연장된다.
채널패턴(CH)의 기둥부들(PP) 각각은 비트라인들(BL) 중 그에 대응되는 하나의 비트 라인에 연결될 수 있다. 비트 라인들(BL)은 제2 상부 절연막(UIL2) 상에 배치될 수 있다. 제2 상부 절연막(UIL2)은 제1 상부 절연막(UIL1) 상에 형성된다. 비트 라인들(BL)은 제1 및 제2 상부 절연막들(UIL1, UIL2)을 관통하는 비트 라인 컨택 플러그들(BCT)을 경유하여 채널패턴(CH)의 기둥부들(PP)에 연결될 수 있다. 비트 라인 컨택 플러그들(BCT)은 캡핑패턴들(CAP)에 연결될 수 있다.
채널패턴(CH)의 연결부(LP)는 웰 구조(WE)에 연결될 수 있다. 웰 구조(WE)는 연결부(LP)로부터 제1 방향으로 돌출되고, 소스 라인(CSL)으로부터 이격된다. 채널패턴(CH)의 연결부(LP)에 접촉된 웰 구조(WE)의 적어도 일부는 제1 도전형과 다른 제2 도전형의 도펀트를 포함할 수 있다. 제2 도전형의 도펀트는 p형 도펀트일 수 있다. 웰 구조(WE) 내부의 p형 도펀트는 소거 동작 동안 채널패턴(CH)에 공급되는 홀의 공급원이 될 수 있다.
예를 들어, 웰 구조(WE)는 오믹 컨택 영역(OC)을 포함하는 웰 도핑막(WDP), 웰 도핑막(WDP) 상에 배치된 금속막(M3)을 포함할 수 있다. 웰 도핑막(WDP)은 채널패턴(CH)의 연결부(LP)에 접촉되어 제1 방향으로 연장되고, 게이트 적층체들(GST1, GST2)보다 낮게 형성된다. 웰 도핑막(WDP)은 제2 도전형의 도펀트가 도핑된 반도체막일 수 있다. 예를 들어, 웰 도핑막(WDP)은 p형 도프트 실리콘막일 수 있다. 오믹 컨택 영역(OC) 하부의 웰 도핑막(WDP) 내부에 제2 도전형의 도펀트가 제1 농도로 분포될 수 있다. 오믹 컨택 영역(OC)은 오믹 컨택을 위해, 제2 도전형의 도펀트를 제1 농도보다 높은 제2 농도로 포함할 수 있다.
웰 도핑막(WDP)은 도 3a에 도시된 바와 같이, 절연 스페이서들(IS) 사이의 공간을 완전히 채우도록 형성될 수 있다. 또는 웰 도핑막(WDP)은 도 4에 도시된 바와 같이, 절연 스페이서들(IS) 사이의 공간을 완전히 채우지 않고, U자형 단면 구조를 갖도록 형성될 수 있다. 이 경우, 웰 구조(WE)는 절연 스페이서들(IS) 사이에서 웰 도핑막(WDP)으로 둘러싸인 언도프트막(UDP)을 더 포함할 수 있다. 언도프트막(UDP)은 소스 컨택 구조(SCL)의 소스 컨택막(SC)을 형성하는 공정 후, 잔류될 수 있다.
도 3a 내지 도 4를 참조하면, 채널패턴(CH)의 연결부(LP)는 소스 컨택 구조(SCL)를 통해 소스 라인(CSL)에 연결될 수 있다. 소스 컨택 구조(SCL)는 소스 라인(CSL)에 접촉되고, 연결부(LP)를 관통하도록 제1 방향으로 돌출될 수 있다. 소스 컨택 구조(SCL)는 소스 라인(CSL) 내부로 연장될 수 있다. 소스 컨택 구조(SCL)는 소스 컨택막(SC) 및 금속막(M3)을 포함할 수 있다. 소스 컨택막(SC)은 소스 라인(CSL)으로부터 제1 방향으로 연장되고, 게이트 적층체들(GST1, GST2)보다 낮게 형성된다. 소스 컨택막(SC)은 언도프트 반도체막으로 형성될 수 있다. 보다 구체적으로, 소스 컨택막(SC)은 언도프트 실리콘막으로 형성될 수 있다. 소스 라인(CSL)에 접촉된 소스 컨택막(SC)의 일부(P)는 소스 라인(SL)으로부터 확산된 제1 도전형의 도펀트를 포함할 수 있다. 제조 공정을 단순화하기 위한 본 발명의 실시 예에 따르면, 비트 라인들(BL)을 향하는 소스 컨택막(SC)의 상단 내부에 제1 도전형과 다른 제2 도전형의 도펀트가 분포되어 더미 컨택 영역(DC)이 정의될 수 있다. 더미 컨택 영역(DC)은 오믹 컨택 영역(OC)을 형성하는 과정에서 형성될 수 있다.
소스 컨택막(SC)은 언도프트 영역을 포함한다. 더미 컨택 영역(DC)과 소스 라인(CSL)의 접합으로 인한 PN 다이오드 구조 형성 방지와, 더미 컨택 영역(DC)으로부터의 홀 공급 차단을 위해, 언도프트 영역은 소스 라인(CSL)과 더미 컨택 영역(DC) 사이에 잔류될 수 있다. 특히, 언도프트 영역은 소스 라인(CSL)으로부터 확산된 제1 도전형의 도펀트가 분포하는 소스 컨택막(SC)의 일부(P)와 제2 도전형의 도펀트가 분포된 더미 컨택 영역(DC) 사이에 잔류된다.
웰 구조(WE)와 소스 컨택 구조(SCL)의 금속막들(M3)은 동일한 공정에 의해 형성될 수 있다. 웰 구조(WE)의 금속막(M3)은 오믹 컨택 영역(OC)에 접촉되어 제1 방향으로 연장되고, 소스 컨택 구조(SCL)의 금속막(M3)은 더미 컨택 영역(DC)에 접촉되어 제1 방향으로 연장된다. 웰 구조(WE)와 소스 컨택 구조(SCL) 각각은 금속막(M3)과 절연 스페이서들(IS)의 직접적인 접촉을 방지하기 위한 베리어 메탈막(BM3)을 더 포함할 수 있다.
상술한 구조에 따르면, 소스 컨택 구조(SCL)는 웰 구조(WE)에 비해 소스 라인(CSL)을 향해 더 깊게 형성된다. 즉 웰 구조(WE)는 소스 컨택 구조(SCL)에 비해 짧게 형성된다. 또한, 웰 구조(WE)와 소스 라인(CSL) 사이에 갭필 패턴(FI) 및 연결부(LP)의 일부가 잔류한다.
게이트 적층체들(GST1, GST2) 각각은 서로 이웃한 소스 컨택 구조(SCL)와 웰 구조(WE) 사이에 배치된다. 게이트 적층체들(GST1, GST2)은 기둥부들(PP)을 감싸며, 연결부(LP) 상에 배치된다.
게이트 적층체들(GST1, GST2) 각각은 제1 방향을 따라 교대로 적층된 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb) 및 층간 절연막들(ILD)을 포함할 수 있다.
층간 절연막들(ILD)은 산화막 등의 절연물로 형성될 수 있다. 층간 절연막들(ILD)은 제1 방향으로 서로 이웃한 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb) 사이에 각각 배치될 수 있다.
게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb)은 소스 셀렉트 트랜지스터의 게이트 전극으로 이용되는 소스 셀렉트 라인(SSLa 또는 SSLb), 메모리 셀 트랜지스터들의 게이트 전극들로 이용되는 워드 라인들(WL1 내지 WLn) 및 드레인 셀렉트 트랜지스터의 게이트 전극으로 이용되는 드레인 셀렉트 라인(DSLa 또는 DSLb)을 포함할 수 있다.
게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb) 중 소스 라인(CSL)에 인접한 최하층의 소스 셀렉트 라인(SSLa)은 제1 도전막(CP1) 및 제2 도전막(CP2)의 적층구조로 형성될 수 있다. 제1 도전막(CP1) 및 제2 도전막(CP2)은 다양한 도전물 중 선택될 수 있다. 예를 들어, 제1 도전막(CP1) 및 제2 도전막(CP2)은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어 메탈막 중 적어도 어느 하나를 포함할 수 있다.
상기에서, 제1 도전막(CP1)은 식각 정지막 역할을 할 수 있는 도전물로 형성되고, 제2 도전막(CP2)은 저저항 배선을 위한 도전물로 형성될 수 있다. 이 경우, 제1 도전막(CP1) 및 제2 도전막(CP2)은 서로 상이한 도전물로 형성될 수 있다. 보다 구체적으로, 제1 도전막(CP1)은 반도체 장치의 제조 공정을 진행하는 동안 식각 정지막 역할을 할 수 있도록 식각 선택비를 고려하여 선택될 수 있다. 예를 들어, 제1 도전막(CP1)은 도프트 실리콘막으로 형성될 수 있다. 제1 도전막(CP1)은 n형 도펀트를 포함할 수 있다. 제1 도전막(CP1)은 식각 정지막 역할을 할 수 있도록 제조 과정에서 두껍게 형성될 수 있다. 그 결과, 제1 도전막(CP1)은 워드 라인들(WL1 내지 WLn) 각각보다 제1 방향으로 두껍게 형성될 수 있다. 제2 도전막(CP2)은 제1 도전막(CP1)에 비해 저항이 낮은 도전물로 형성될 수 있다. 예를 들어, 제2 도전막(CP2)은 텅스텐막으로 형성될 수 있다. 상부 소스 셀렉트 라인(SSLb)은 최하층 소스 셀렉트 라인(SSLa)과 다르게 제1 도전막(CP1)을 포함하지않으며, 제2 도전막과 동일한 도전물로 형성될 수 있다.
워드 라인들(WL1 내지 WLn)은 소스 셀렉트 라인들(SSLa, SSLb) 상에 서로 이격되어 적층된다. 워드 라인들(WL1 내지 WLn) 각각은 제2 도전막(CP2)과 동일한 도전물로 형성될 수 있다. 워드 라인들(WL1 내지 WLn) 각각은 베리어 메탈막을 더 포함할 수 있다.
드레인 셀렉트 라인(DSLa 또는 DSLb)은 워드 라인들(WL1 내지 WLn) 상에 배치된다. 드레인 셀렉트 라인(DSLa 또는 DSLb)은 제2 도전막(CP2)과 동일한 도전물로 형성될 수 있다. 드레인 셀렉트 라인(DSLa 또는 DSLb)은 베리어 메탈막을 더 포함할 수 있다.
절연 스페이서들(IS)은 소스 컨택구조(SCL)와 게이트 적층체들(GST1, GST2) 사이와, 웰 구조(WE)와 게이트 적층체들(GST1, GST2) 사이에 배치된다. 절연 스페이서들(IS)은 게이트 적층체들(GST1, GST2) 측벽들을 따라 연장된다. 웰 구조(WE)와 소스 컨택 구조(SCL)는 절연 스페이서들(IS) 보다 소스 라인(CSL)을 향하여 더 돌출된다. 소스 컨택 구조(SCL)는 수평 연장부(EP)를 포함할 수 있다. 수평 연장부(EP)는 채널패턴(CH)의 연결부(LP)를 향하여 측부로 돌출되고, 절연 스페이서들(IS)의 하부에 중첩된다. 수평 연장부(EP)는 갭필 절연패턴(FI)과 다층 메모리막(ML) 사이에 배치된다. 수평 연장부(EP)는 게이트 적층체(GST)에 중첩되도록 연장될 수 있다. 다층 메모리막(ML)은 채널패턴(CH)보다 소스 컨택 구조(SCL)를 향해 더 돌출되고, 수평 연장부(EP)의 표면 상에 배치될 수 있다.
웰 구조(WE)에 접촉된 채널패턴(CH)의 연결부(LP)는 절연 스페이서들(IS) 아래에 중첩되도록 연장될 수 있다. 다시 말해, 웰 구조(WE)에 접촉된 연결부(LP)는 절연 스페이서들(IS) 아래에 중첩되도록 게이트 적층체(GST1)의 측벽보다 측부로 더 돌출된다.
소스 컨택구조(SCL) 및 웰 구조(WE)는 캡핑패턴(CAP) 및 채널패턴(CH)의 기둥부들(PP)보다 상부 배선들(BL, WPL)을 향해 더 돌출될 수 있다.
소스 컨택구조(SCL) 및 웰 구조(WE)는 제2 상부 절연막(UIL2)으로 덮일 수 있다. 제2 상부 절연막(UIL2)은 웰 컨택 플러그(WCT)에 의해 관통될 수 있다. 웰 컨택 플러그(WCT)는 웰 구조(WE)에 연결된다.
상부 배선들(BL, WPL)은 제2 상부 절연막(UIL2) 상에 배치된 비트 라인들(BL) 및 웰 픽업 라인(WPL)을 포함하고, 도 2b에서 상술한 소스 더미 라인(SDL)을 더 포함할 수 있다. 소스 더미 라인(SDL)은 제2 상부 절연막(UIL2)을 관통하는 더미 컨택 플러그(도 2b의 DCT)를 통해 소스 컨택구조(SCL)에 연결될 수 있다.
제조 공정의 단순화를 위해, 상부 배선들(BL, WPL, 도 2b의 SDL)은 동일층에 배치될 수 있다. 상부 배선들(BL, WPL, 도 2b의 SDL)은 제2 상부 절연막(UIL2) 상의 제3 상부 절연막(UIL3) 내부에 형성될 수 있다. 상부 배선들(BL, WPL, 도 2b의 SDL)은 저저항 금속으로 형성될 수 있다.
소스 라인(CSL)에 인접한 연결부(LP) 일부 내부에 제1 도전형의 도펀트가 분포될 수 있다.
상기에서 상부 배선들(BL, WPL, 도 2b의 SDL) 및 금속막들(M1, M2, M3)은 저저항 물질로 형성될 수 있다. 예를 들어, 저저항 금속물로서 텅스텐이 이용될 수 있다. 베리어 메탈막들(BM1, BM2, BM3)은 금속의 확산을 방지하기 위해, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
본 발명의 실시 예에 따르면, 반도체 장치의 독출 동작 또는 프로그램 동작 동안, 비트 라인(BL)과 소스 라인(CSL) 사이에 연결된 채널패턴(CH) 내부에 전류 이동 경로가 형성될 수 있다. 비트 라인(BL)과 소스 라인(CSL) 사이에 연결된 채널패턴(CH) 내에 형성된 전류 이동 경로를 통해 비트 라인(BL)의 프리차지 레벨을 디스차지 트랜지스터(CST)를 턴-온시켜 디스차지시킬 수 있다.
본 발명의 실시 예에 따르면, 반도체 장치의 소거 동작 동안, 비트 라인(BL)과 웰 구조(WE) 사이에 연결된 채널패턴(CH) 내부에 전류 이동 경로가 형성될 수 있다. 소거 동작 시, 웰 픽업 라인(WPL)을 통해 웰 구조(WE)에 소거 전압이 인가될 수 있다. 웰 구조(WE)가 p형 도펀트를 포함하는 경우, 웰 구조(WE)는 소거 전압에 의해 채널패턴(CH) 내부에 홀을 공급할 수 있다. 이로써, 본 발명의 실시 예는 소거 동작을 안정적으로 수행할 수 있다.
본 발명의 실시 예에 따르면, 소스 컨택 구조(SCL)가 웰 구조(WE)와 나란하도록 제1 방향으로 연장된다. 제1 방향으로 연장된 소스 컨택 구조(SCL) 상에 저항을 낮추기 위한 소스 더미 라인(도 2b의 SDL)을 연결시킬 수 있다. 이로써, 본 발명의 실시 예는 소스 라인(CSL)의 저항을 소스 컨택 구조(SCL)의 금속막(M3) 뿐 아니라 소스 더미 라인(SDL)을 통해서도 낮출 수 있다.
도 5는 도 3a, 도 3b 또는 도 4에 도시된 C영역을 확대한 확대도이다.
도 5를 참조하면, 채널패턴(CH)은 캡핑패턴(CAP) 및 갭필 절연패턴(FI)을 향하는 내벽 및 다층 메모리막(ML)으로 둘러싸인 외벽을 포함할 수 있다.
다층 메모리막(ML)은 채널패턴(CH)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 전하 트랩막, 플로팅 게이트막, 도전성 나노 도트들, 상변화막, 가변저항막 등으로 형성될 수 있다. 예를 들어, 데이터 저장막은 채널패턴(CH)과 도 3a 내지 도 4에 도시된 워드 라인들(WL1 내지 WLn) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있고, 전하 트랩이 가능한 질화막으로 형성될 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 실리콘 산화막으로 형성될 수 있다.
채널패턴(CH)은 반도체막으로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다. 이하, 도 6a 내지 도 8b를 참조하여, 본 발명의 실시 예들에 따른 반도체 장치의 제조방법을 설명한다. 이하의 공정들은 디스차지 트랜지스터를 포함하는 페리회로를 갖는 기판이 제공된 이 후 진행될 수 있다.
도 6a 내지 도 6l은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 6l은 도 2b에 도시된 선 A-A'를 따라 절취한 공정 단계별 단면도들이다.
도 6a를 참조하면, 하부 절연막(101)을 관통하는 하부 소스 컨택 플러그(LSCT)를 형성한다. 하부 절연막(101)은 도 3a 및 도 3b에 도시된 제2 하부 절연막(LIL2)에 대응된다. 하부 소스 컨택 플러그(LSCT)를 형성하는 단계는, 하부 절연막(101)을 식각하여 컨택홀을 형성하는 단계, 컨택홀의 표면을 따라 베리어 메탈막(103)을 형성하는 단계, 및 베리어 메탈막(103) 상에 금속막(105)을 형성하는 단계를 포함할 수 있다.
이어서, 하부 소스 컨택 플러그(LSCT)에 의해 관통되는 하부 절연막(101) 상에 소스 라인(CSL)을 위한 베리어 메탈막(107), 금속막(109) 및 소스 도핑 반도체막(111)을 순차로 적층한다. 이 후, 소스 도핑 반도체막(111) 상에 희생막(113)을 형성한다. 소스 도핑 반도체막(111)은 제1 도전형의 도펀트를 포함한다. 예를 들어, 소스 도핑 반도체막(111)은 n형 도프트 실리콘막으로 형성될 수 있다. 희생막(113)은 소스 도핑 반도체막(111)과 다른 식각률을 갖는 물질막으로 형성될 수 있다. 보다 구체적으로 희생막(113)은 소스 도핑 반도체막(111)의 손실을 최소화하고 선택적으로 식각이 가능한 물질막으로 형성될 수 있다. 예를 들어, 희생막(113)은 티타늄 질화막(TiN)으로 형성될 수 있다.
이어서, 포토리소그래피 공정을 통해 형성된 마스크 패턴(미도시)을 식각 베리어로 이용한 식각 공정으로, 희생막(113), 소스 도핑 반도체막(111), 금속막(109), 및 베리어 메탈막(107)을 식각한다. 이로써, 소스홀들에 의해 관통되고, 하부 소스 컨택 플러그(LSCT)에 접촉되는 소스 라인(CSL)이 패터닝된다.
이 후, 상술한 마스크 패턴(미도시)을 제거한 후, 소스홀들 내부를 채우는 지지체들(115)을 형성한다. 지지체들(115)을 형성하는 단계는 소스홀들이 완전히 채워지도록 절연막을 형성하는 단계, 및 희생막(113)이 노출되도록 절연막의 표면을 평탄화하는 단계를 포함할 수 있다. 절연막은 산화막일 수 있다.
상기에서 금속막들(105, 109)은 저저항 배선을 위해, 텅스텐 등의 저저항 금속으로 형성될 수 있다. 또한, 베리어 메탈막들(103, 107)은 금속의 확산을 방지하기 위해, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
도 6b를 참조하면, 희생막(113) 상에 적층체(STA)를 형성한다. 적층체(STA)는 희생막(113) 상에 적층된 제1 도전막(127), 제1 도전막(127) 상에 한층씩 교대로 적층된 제1 물질막들(131) 및 제2 물질막들(133)을 포함할 수 있다. 제1 물질막들(131)은 게이트 전극들이 배치되는 영역을 정의하고, 제2 물질막들(133)은 층간 절연막들이 배치되는 영역을 정의한다.
제1 도전막(127)은 제1 물질막들(131) 및 제2 물질막들(133)과 다른 물질로 형성된다. 보다 구체적으로, 제1 도전막(127)은 게이트 전극으로 이용가능하되, 후속의 개구부 형성 공정 동안 식각 정지막 역할을 할 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 도전막(127)은 도프트 실리콘막으로 형성될 수 있다. 보다 구체적으로, 제1 도전막(127)은 n형 도펀트를 포함하는 도프트 실리콘막으로 형성될 수 있다.
제2 물질막들(133)은 제1 물질막들(131)과 다른 물질로 형성된다. 제1 물질막들(131)은 희생용 절연물로 형성되고, 제2 물질막들(133)은 층간 절연막을 위한 절연물로 형성될 수 있다. 보다 구체적으로, 제1 물질막들(131)은 실리콘 질화막으로 형성되고, 제2 물질막들(133)은 실리콘 산화막으로 형성될 수 있다.
도면에 도시하진 않았으나, 제1 물질막들(131)은 도 3a 및 도 3b에 도시된 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb)을 위한 제2 도전막들로 형성되고, 제2 물질막들(133)은 층간 절연막을 위한 절연물로 형성될 수 있다.
이어서, 적층체(STA) 상에 마스크 패턴(141)을 형성한다. 마스크 패턴(141)은 포토리소그래피 공정을 통해 패터닝될 수 있다. 마스크 패턴(141)은 제1 홀들(145)이 정의될 영역을 개구하는 개구부들을 포함할 수 있다. 이 후, 마스크 패턴(141)을 식각 베리어로 이용한 식각 공정으로 적층체(STA)를 식각하여 희생막(113)을 노출하는 제1 홀들(145)을 형성할 수 있다. 희생막(113)이 TiN과 같은 메탈을 포함하는 물질로 형성된 경우, 적층체(STA)와 희생막(113) 사이의 큰 식각률 차이를 이용하여 제1 홀들(145) 각각의 바닥면 폭을 넓게 확보할 수 있다.
제1 홀들(145)의 중심축은 지지체들(115)의 중심축과 어긋나게 배치될 수 있다. 예를 들어, 제1 홀들(145)은 지지체들(115)과 중첩되지 않도록 배치될 수 있다.
도 6c를 참조하면, 제1 홀들(145)을 통해 도 6b에 도시된 희생막(113)을 제거한다. 이로써, 희생막(113)이 제거된 영역에 수평 공간(147)이 개구된다. 수평 공간(147)은 제1 홀들(145)에 연결되고, 소스 도핑 반도체막(111)과 적층체(STA) 사이에 정의된다.
지지체들(115)의 상단은 수평 공간(147)에 의해 노출될 수 있다. 지지체들(115)은 수평 공간(147)의 갭이 유지될 수 있도록 지지할 수 있다.
도 6d를 참조하면, 제1 홀들(145)의 표면들 및 수평 공간(147)의 표면 및 지지체들(115)의 측벽들을 따라 연장된 다층 메모리막(151)을 형성한다. 다층 메모리막(151)을 형성하는 단계는 블로킹 절연막을 형성하는 단계, 블로킹 절연막 상에 데이터 저장막을 형성하는 단계, 및 데이터 저장막 상에 터널 절연막을 형성하는 단계를 포함할 수 있다. 블로킹 절연막, 데이터 저장막, 및 터널 절연막 각각의 구조 및 물질은 도 5에서 상술한 바와 동일하다.
이 후, 다층 메모리막(151)의 표면 상에 채널막(153)을 형성한다. 채널막(153)은 제1 홀들(145)의 표면들 및 수평 공간(147)의 표면 및 지지체들(115)의 측벽들을 따라 연장되고, 다층 메모리막(151)으로 둘러싸일 수 있다.
채널막(153)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(153)은 실리콘막을 증착하여 형성될 수 있다. 채널막(153)은 경계면없이 일체화된 막으로 형성될 수 있다. 채널막(153)은 연결부(LP)와 연결부(LP)로부터 제1 방향으로 연장된 기둥부들(PP)로 구분될 수 있다. 연결부(LP)는 소스 라인(CSL) 상에 배치되고, 소스 라인(CSL)과 적층체(STA) 사이의 수평 공간(147)의 표면과 지지체들(115)의 표면들을 따라 연장된다. 기둥부들(PP)은 적층체(STA)로 둘러싸인다.
채널막(153)에 의해 개구된 제1 홀들(145) 각각의 중심 영역 및 수평 공간(147)의 중심 영역은 갭필 절연막(155)으로 채운다. 갭필 절연막(155)은 채널막(153)으로 둘러싸인다. 갭필 절연막(155)을 형성하는 단계는 유동성을 갖는 물질막으로 제1 홀들(145) 및 수평공간(147)을 채우는 단계 및 유동성을 갖는 물질막을 경화시키는 단계를 포함할 수 있다. 유동성을 갖는 물질막으로서, PSZ(polysilazane)가 이용될 수 있다.
갭필 절연막(155)의 높이가 채널막(153)보다 낮아지도록 갭필 절연막(155)의 일부를 리세스하는 단계를 더 실시할 수 있다. 이로써, 갭필 절연막(155)은 채널막(153)으로 둘러싸이며, 채널막(153)보다 낮은 높이를 갖는다. 갭필 절연막(155) 상에서 노출된 채널막(153)의 중심 영역은 캡핑패턴(157)으로 채울 수 있다. 캡핑패턴(157)은 제1 도전형의 도펀트을 포함하는 도프트 실리콘막으로 형성될 수 있다.
이어서, 도면에 도시되진 않았으나, 적층체(STA)를 패터닝하여 계단 구조를 형성할 수 있다. 이 후, 마스크 패턴을 제거한다.
이 후, 캡핑패턴(157) 및 계단 구조를 덮도록 적층체(STA) 상에 제1 상부 절연막(161)을 형성한다. 제1 상부 절연막(161)의 표면은 평탄화될 수 있다.
도 6e를 참조하면, 제1 도전막(127) 노출시 정지되는 식각 공정으로 상부 절연막(161)과, 도 6d에서 상술한 적층체(STA)를 식각하여 제1 관통부들(165)을 형성한다. 제1 도전막(127)은 도 6d에 도시된 적층체(STA)의 제1 물질막들(131) 및 제2 물질막들(133)과 다른 식각률를 갖는 물질이다. 이에 따라, 제1 관통부들(165) 각각의 깊이는 제1 물질막들(131) 및 제2 물질막들(133)을 관통하되, 제1 도전막(127)을 관통하지 않도록 제어하기가 용이하다. 제1 관통부들(165)을 형성하기 위해, 제1 관통부들(165)이 형성될 영역을 개구하는 마스크 패턴(미도시)을 상부 절연막(161) 상에 형성할 수 있으며, 제1 관통부들(165) 형성 후, 마스크 패턴은 제거될 수 있다. 제1 관통부들(165)은 도 2a에 도시된 소스 컨택 구조(SCL) 및 웰 구조(WE)의 배치공간들을 정의하기 위해 형성되는 것으로, 평면적으로 제2 방향으로 나란하게 연장될 수 있다.
제1 물질막들(131)이 희생용 절연물로 형성된 경우, 제1 관통부들(165)을 통해 제1 물질막들(131)을 제2 도전막들(171)로 대체할 수 있다. 제1 물질막들(131)을 제2 도전막들(171)로 대체하는 단계는 제1 관통부들(165)을 통해 제1 물질막들(131)을 제거하여 게이트 영역들을 개구하는 단계, 게이트 영역들을 제3 물질막으로 채우는 단계, 및 제3 물질막이 제2 도전막들(171)로 분리되도록 제1 관통부들(165) 내부의 제3 물질막을 제거하는 단계를 포함할 수 있다. 제3 물질막은 제2 도전막들(171)을 구성하는 도전물로서 제1 도전막(127)보다 저항이 낮은 금속막일 수 있다. 제3 물질막을 형성하기 전, 게이트 영역들의 표면을 따라 알루미늄 산화막(미도시)을 더 형성할 수 있다. 알루미늄 산화막은 블로킹 절연막 역할을 할 수 있다.
상술한 바와는 다르게, 제1 물질막들(131)이 도전물로 형성된 경우, 제1 물질막들(131)이 제2 도전막들(171)로 대체되지 않고 제1 관통부들(165)에 의해 다수의 게이트 전극들로 분리된 상태로 잔류될 수 있다.
도 6f를 참조하면, 도 6d에 도시된 제1 관통부들(165) 각각을 제1 도전막(127)을 관통하는 깊이로 연장하기 위해, 제1 도전막(127)을 에치-백 공정으로 식각할 수 있다. 이로써, 도 3a 및 도 3b에서 상술한 게이트 적층체들(GST)이 패터닝될 수 있다. 이하, 깊이가 연장된 제1 관통부들(165)을 제1 개구부(173A) 및 제2 개구부(173B)으로 구분하여 정의한다. 제1 개구부(173A) 및 제2 개구부(173B)에 의해 적층체는 게이트 적층체들(GST)로 분리되고, 게이트 적층체들(GST) 각각은 서로 이웃한 제1 개구부(173A) 및 제2 개구부(173B) 사이에 배치된다. 제1 개구부(173A) 및 제2 개구부(173B)는 도 2a에 도시된 소스 컨택 구조(SCL) 및 웰 구조(WE)의 배치공간들을 정의하기 위해 형성되는 것으로, 평면적으로 제2 방향으로 나란하게 연장될 수 있다.
이어서, 제1 개구부(173A) 및 제2 개구부(173B)의 측벽들 상에 절연 스페이서들(175)을 형성할 수 있다. 절연 스페이서들(175)을 형성하는 단계는 제1 개구부(173A) 및 제2 개구부(173B)의 표면들을 따라 절연막을 증착하는 단계, 및 에치백 공정으로 절연막을 식각하는 단계를 포함할 수 있다. 절연막을 식각하는 동안, 제1 개구부(173A) 및 제2 개구부(173B) 각각의 바닥면을 통해 다층 메모리막(151)이 노출될 수 있다.
이 후, 제1 개구부(173A) 및 제2 개구부(173B) 각각의 바닥면을 통해 노출된 다층 메모리막(151)을 식각하여 채널막(153)의 연결부(LP)를 노출한다. 이 후, 노출된 채널막(153)의 연결부(LP)를 식각하여 갭필 절연막(155)을 노출할 수 있다. 이로써, 제1 개구부(173A) 및 제2 개구부(173B)가 다층 메모리막(151) 및 채널막(153)의 연결부(LP)를 관통하고 갭필 절연막(155)을 노출하도록 연장될 수 있다. 제1 개구부(173A) 및 제2 개구부(173B)는 절연 스페이서들(175)에 비해 소스 라인(CSL)을 향하여 더 길게 연장될 수 있다. 또는 제1 개구부(173A) 및 제2 개구부(173B)는 채널막(153)의 연결부(LP) 상면을 노출하는 깊이로 형성될 수 있다.
도 6g를 참조하면, 제1 개구부(173A) 및 제2 개구부(173B)를 따라 웰 도핑막(181)을 형성한다. 보다 구체적으로, 웰 도핑막(181)은 절연 스페이서들(175)의 표면 및 제1 개구부(173A) 및 제2 개구부(173B)를 통해 노출된 다층 메모리막(151)의 측벽, 연결부(LP)의 측벽 및 갭필 절연막(155)의 표면 상에 형성되고, 채널막(153)에 접촉된다.
웰 도핑막(181)은 제1 도전형과 다른 제2 도전형의 도펀트를 제1 농도로 포함하는 반도체막으로 형성된다. 제2 도전형의 도펀트는 채널막(153)에 홀을 공급할 수 있는 p형일 수 있다. 예를 들어, 웰 도핑막(181)은 p형 도프트 실리콘막으로 형성될 수 있다.
웰 도핑막(181)은 제1 개구부(173A) 및 제2 개구부(173B) 각각의 하부 영역을 완전히 매립할 수 있는 두께로 형성될 수 있다. 웰 도핑막(181)의 두께는 다양하게 변경될 수 있으며, 그 변형 예 중 하나는 도 8a를 참조하여 후술한다.
도 6h를 참조하면, 웰 도핑막(181) 상에 마스크 패턴(183)을 형성한다. 마스크 패턴(183)은 제1 개구부(173A)를 차단하고, 제2 개구부(173B)를 개구한다. 마스크 패턴(183)을 식각 베리어로 이용한 식각 공정으로, 제2 개구부(173B) 내부의 웰 도핑막(181)을 제거한다. 이로써, 제2 개구부(173B) 내부의 절연 스페이서들(175)과 제2 개구부(173B)가 개구된다.
이어서, 제2 개구부(173B)를 통해 제2 개구부(173B) 하부의 갭필 절연막(155), 다층 메모리막(151) 및 채널막(153)의 연결부(LP)를 식각하여 소스 라인(CSL)을 노출하는 소스 트렌치(ST)를 형성한다. 소스 트렌치(ST)는 소스 라인(CSL)의 소스 도핑 반도체막(111)을 노출하는 깊이로 형성된다.
소스 트렌치(ST)를 통해 노출된 소스 도핑 반도체막(111) 내부에 제1 도전형의 도펀트를 추가로 도핑할 수 있다.
소스 트렌치(ST)를 형성하는 동안, 채널막(153)의 연결부(LP)가 소스 라인(CSL)에 나란한 수평방향으로 식각되어 리세스 영역(RA)이 정의될 수 있다. 리세스 영역(RA)은 소스 트렌치(ST)의 측부로부터 수평방향으로 연장되고, 절연 스페이서들(175) 아래에 중첩될 수 있다.
도 6i를 참조하면, 도 6h에서 상술한 마스크 패턴(183)을 제거하여 제1 개구부(173A) 내부에 잔류된 웰 도핑막(181)을 노출한다. 이어서, 소스 트렌치(ST) 및 제2 개구부(173B)가 채워지도록 웰 도핑막(181) 상에 소스 컨택막(185)을 형성한다. 소스 컨택막(185)은 언도프트 반도체막으로 형성될 수 있다. 예를 들어, 소스 컨택막(185)은 언도프트 실리콘막으로 형성될 수 있다. 리세스 영역(RA)이 형성된 경우, 리세스 영역(RA)은 소스 컨택막(185)으로 채워진다.
소스 컨택막(185)은 채널막(153)의 연결부(LP)와 소스 라인(CSL)을 전기적으로 연결할 수 있다. 소스 도핑 반도체막(111)에 인접한 소스 컨택막(185)의 하부와 소스 컨택막(185)에 연결된 연결부(LP)의 내부에 소스 도핑 반도체막(111)으로부터 제1 도전형의 도펀트가 확산될 수 있다. 이 때, 제1 도전형의 도펀트가 소스 컨택막(185)의 상부까지 확산되지 않도록 제1 도전형의 도펀트의 확산 높이를 제어할 수 있다.
도 6j를 참조하면, 도 6i에 도시된 웰 도핑막(181)과 소스 컨택막(185)이 게이트 적층체(GST)의 상면 높이보다 낮은 높이로 잔류하도록 웰 도핑막(181)과 소스 컨택막(185)을 식각한다. 이로써, 제1 개구부(173A) 및 제2 개구부(173B) 각각의 상단이 노출되고, 웰 도핑막(181)이 제1 웰 패턴(181W)으로서 제1 개구부(173A) 내부에만 잔류하고, 소스 컨택막(185)이 제1 소스 컨택 패턴(185S)으로서 제2 개구부(173B) 내부에만 잔류한다. 또한, 제1 상부 절연막(161)의 상면이 노출된다.
도 6k를 참조하면, 제1 개구부(173A) 및 제2 개구부(173B)를 통해 노출된 제1 웰 패턴(181W) 및 제1 소스 컨택 패턴(185S)의 상단에 제2 도전형의 도펀트를 제1 농도보다 높은 제2 농도로 주입한다. 이로써, 제1 웰 패턴(181W)의 상단에 오믹 컨택 영역(181OC)이 정의되고, 제1 소스 컨택 패턴(185S)의 상단에 더미 컨택 영역(185DC)이 정의된다.
도 6l를 참조하면, 제1 개구부(173A) 및 제2 개구부(173B) 각각의 상단을 베리어 메탈막(191) 및 금속막(193)으로 완전히 채울 수 있다. 금속막(193)은 저저항 배선을 위해 형성되는 것으로서, 텅스텐 등의 저저항 도전물로 형성된다. 베리어 메탈막(191)은 금속의 확산을 방지하기 위해, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등으로 형성될 수 있다.
상술한 공정에 의해, 도 3a에 도시된 소스 컨택 구조(SCL) 및 웰 구조(WE)가 형성될 수 있다.
이 후, 제1 상부 절연막(161) 상에 베리어 메탈막(191) 및 금속막(193)을 덮도록 제2 상부 절연막(195)을 형성할 수 있다. 이 후, 제2 상부 절연막(195) 및 제1 상부 절연막(161) 중 적어도 어느 하나를 관통하는 컨택 플러그들(BCT, WCT)을 형성할 수 있다. 이 때, 도 2b에 도시된 더미 컨택 플러그(DCT)가 더 형성될 수 있다. 비트 라인 컨택 플러그(BCT)는 캡핑패턴(157)에 접촉되어 채널막(153)의 기둥부(PP)에 전기적으로 연결될 수 있다. 웰 컨택 플러그(WCT)는 제1 개구부(173A) 내부의 금속막(193)에 접촉될 수 있다. 도면에 도시되진 않았으나, 더미 컨택 플러그(DCT)가 형성된 경우, 더미 컨택 플러그(DCT)는 제2 개구부(173B) 내부의 금속막(193)에 접촉될 수 있다.
이어서, 컨택 플러그들(BCT, WCT)을 덮도록 제2 상부 절연막(195) 상에 제3 상부 절연막(197)을 형성할 수 있다. 이 후, 제3 상부 절연막(197)을 관통하여 컨택 플러그들(BCT, WCT)에 연결된 상부 배선들(BL, WPL)을 형성한다. 상부 배선들(BL, WPL)은 도면에 도시된 비트 라인(BL) 및 웰 픽업 라인(WPL) 외에도 도 2b에 도시된 소스 더미 라인(SDL)을 더 포함할 수 있다. 웰 픽업 라인(WPL) 및 소스 더미 라인(SDL) 중 적어도 하나는 비트 라인(BL)과 동시에 형성될 수 있다.
비트 라인(BL)은 비트 라인 컨택 플러그(BCT) 및 캡핑패턴(157)을 경유하여 채널막(153)의 기둥부(PP)에 연결될 수 있다. 웰 픽업 라인(WPL)은 웰 컨택 플러그(WCT)를 경유하여, 제1 개구부(173A) 내부의 금속막(193)에 연결될 수 있다. 제2 개구부(173B) 내부의 금속막(193)은 도 2b에 도시된 더미 컨택 플러그(DCT)를 경유하여 도 2b에 도시된 소스 더미 라인(SDL)에 연결될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 특히, 도 7은 적층체를 관통하는 홀의 형성 공정의 변형 예를 설명하기 위한 단면도이다.
도 7을 참조하면, 도 6a에서 상술한 공정들을 통해 지지체들(115)에 의해 관통되는 소스 라인(CSL)과 희생막(113)을 형성한다. 이 후, 도 6b에서 상술한 적층체(STA) 및 마스크 패턴(141)을 형성한다. 이어서, 도 6b에서 상술한 바와 같이 마스크 패턴(141)을 형성하는 단계 및 제1 홀들(145)을 형성하는 단계를 진행한다. 연이어, 제1 물질막들(131) 및 제2 물질막들(133)과 다른 식각률을 갖는 제1 도전막(127)을 제1 홀들(145)의 측벽을 통해 선택적으로 식각하여 제1 홀들(145) 각각의 하부 폭을 넓힐 수 있다. 폭이 넓어진 부분을 제2 홀(145B)로 정의하면, 제1 홀들(145)의 제1 폭(W1)에 비해 제2 홀(145B)의 제2 폭(W2)이 더 넓다. 이로써, 후속 공정에서 다층 메모리막과 채널막의 증착마진을 확보할 수 있다.
제2 홀(145B) 형성 후, 도 6c 내지 도 6l에서 상술한 공정들을 진행할 수 있다.
도 8a 및 도 8b는 본 발명의 또 다른 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 특히, 도 8a 및 도 8b는 웰 도핑막의 형성 공정 변형 예를 설명하기 위한 단면도들이다.
도 8a를 참조하면, 도 6a 내지 도 6f에서 상술한 공정들을 이용하여, 하부 절연막(201), 하부 소스 컨택 플러그(LSCT), 소스 라인(CSL), 지지체(215), 다층 메모리막(251), 채널막(253), 갭필 절연막(255), 캡핑패턴(257), 제1 상부 절연막(261), 게이트 적층체들(GST), 제1 개구부(273A), 제2 개구부(273B) 및 절연 스페이서들(275)을 형성한다.
제1 개구부(273A) 및 제2 개구부(273B)는 게이트 적층체들(GST)을 서로 분리하고, 절연 스페이서들(275)보다 소스 라인(CSL)을 향하여 더 연장되어 채널막(253)의 연결부(LP)를 노출한다.
이어서, 제1 개구부(273A) 및 제2 개구부(273B)를 따라 웰 도핑막(281)을 형성한다. 웰 도핑막(281)은 채널막(253)에 접촉된다. 웰 도핑막(281)에 의해 제1 개구부(273A) 및 제2 개구부(273B) 각각의 중심 영역이 개구될 수 있다.
웰 도핑막(281)은 도 6g에서 상술한 웰 도핑막(181)과 동일한 물질막으로 형성될 수 있다.
도 8b를 참조하면, 도 6h 내지 도 6j에서 상술한 바와 동일한 공정들을 실시한다. 이로써, 제1 웰 패턴(281W) 및 제1 소스 컨택 패턴(285S)이 정의된다. 본 발명의 실시 예에 따르면, 제1 웰 패턴(281W)은 U자형 단면구조를 갖도록 패터닝될 수 있다. 이에 따라, 제1 소스 컨택 패턴(285S)을 형성하는 과정에서 언도프트막(285UDP)이 제1 개구부(273A) 내에 잔류할 수 있다. 언도프트막(285UDP)은 제1 소스 컨택 패턴(285S)을 구성하는 소스 컨택막과 동일한 물질이며, 제1 웰 패턴(281W)에 둘러싸인 채로 제1 개구부(273A) 내에 잔류할 수 있다.
이 후, 도 6k에서 상술한 바와 동일한 공정을 실시하여 오믹 컨택 영역(OC) 및 더미 컨택 영역(DC)을 형성할 수 있다. 오믹 컨택 영역(OC)은 제1 웰 패턴(281W)과 언도프트막(285UDP)의 상단 내부에 정의되고, 더미 컨택 영역(DC)은 제1 소스 컨택 패턴(285S)의 상단에 내부에 정의된다.
이어서, 도 6l에서 상술한 바와 같이 제1 개구부(273A) 및 제2 개구부(273B) 각각의 상단을 베리어 메탈막(291) 및 금속막(293)으로 완전히 채운다. 이로써, 도 4에서 상술한 소스 컨택 구조(SCL) 및 웰 구조(WE)가 형성될 수 있다.
이 후, 도 6l에서 상술한 바와 동일하게 컨택 플러그들(BCT, WCT) 및 상부 배선들(BL, WPL)을 형성하기 위한 후속 공정들을 진행할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 3a 내지 도 4를 참조하여 설명한 바와 같이 게이트 적층체 양측에 서로 다른 깊이로 형성되고, 채널패턴에 연결된 웰 구조 및 소스 컨택 구조를 포함한다. 웰 구조는 게이트 적층체 아래에 배치된 소스 라인으로부터 이격되고, 소스 컨택 구조는 소스 라인에 접촉되도록 웰 구조에 비해 깊게 연장된다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 9를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
SUB: 기판 CSL: 소스 라인
CH: 채널패턴 LP: 연결부
PP: 기둥부 WE: 웰 구조
SCL: 소스 컨택 구조 GST1, GST2, GST: 게이트 적층체
IS, 175, 275: 절연 스페이서 EP: 수평 연장부
SC, 185, 185S, 285S: 소스 컨택막 DC, 185DC: 더미 컨택 영역
WDP, 181, 181W, 281W: 웰 도핑막 OC, 181OC: 오믹 컨택 영역
M1 내지 M3, 105, 109, 193, 293: 금속막
UDP, 285UDP: 언도프트막 CST: 디스차지 트랜지스터
BL: 비트라인 WPL: 웰 픽업 라인
SDL: 소스 더미 라인 STA: 적층체
173A, 273A: 제1 개구부 173B, 273B: 제2 개구부
ST: 소스 트렌치 RA: 리세스 영역
153, 253: 채널막 145, 145A: 홀
CP1, 127: 제1 도전막 CP2, 171: 제2 도전막
ILD: 층간 절연막 113: 희생막
147: 수평공간 131: 제1 물질막
133: 제2 물질막

Claims (27)

  1. 기판 상에 형성된 소스 라인;
    상기 소스 라인 상에 배치된 연결부 및 상기 연결부로부터 제1 방향으로 돌출된 기둥부들을 포함하는 채널패턴;
    상기 연결부로부터 상기 제1 방향으로 돌출되고, 상기 소스 라인으로부터 이격된 웰 구조;
    상기 연결부를 관통하도록 상기 소스 라인으로부터 상기 제1 방향으로 돌출된 소스 컨택 구조; 및
    상기 소스 컨택 구조와 상기 웰 구조 사이에 배치되고, 상기 기둥부들을 감싸며 상기 연결부 상에 배치된 게이트 적층체를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 웰 구조 및 상기 소스 컨택 구조는
    상기 제1 방향에 교차하는 제2 방향을 따라 연장된 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 게이트 적층체와 상기 웰 구조 사이와, 상기 게이트 적층체와 상기 소스 컨택 구조 사이에 배치된 절연 스페이서들을 더 포함하고,
    상기 웰 구조와 상기 소스 컨택 구조는 상기 절연 스페이서들보다 상기 소스 라인을 향하여 더 돌출된 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 소스 컨택 구조는
    상기 채널패턴의 상기 연결부를 향하여 측부로 돌출되고, 상기 절연 스페이서의 하부에 중첩된 수평 연장부를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 소스 라인은 제1 도전형의 도펀트를 포함하고,
    상기 채널패턴의 상기 연결부에 접촉된 상기 웰 구조의 적어도 일부는 상기 제1 도전형과 다른 제2 도전형의 도펀트를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제1 도전형의 도펀트는 n형 도펀트이고,
    상기 제2 도전형의 도펀트는 p형 도펀트인 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 소스 컨택 구조는
    상기 소스 라인으로부터 상기 제1 방향으로 연장되고, 상기 게이트 적층체보다 낮게 형성되고, 언도프트 영역을 포함하는 소스 컨택막;
    상기 소스 컨택막의 상단 내부에 제2 도전형의 도펀트가 분포되어 정의된 더미 컨택 영역; 및
    상기 더미 컨택 영역에 접촉되어, 상기 제1 방향으로 연장된 금속막을 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 소스 라인의 내부와 상기 소스 라인 및 상기 채널패턴의 상기 연결부에 접촉된 상기 소스 컨택막 하단 내부에 제1 도전형의 도펀트가 분포되고,
    상기 언도프트 영역은 상기 소스 컨택막의 상기 하단과 상기 더미 컨택 영역 사이에 잔류되는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 웰 구조는
    상기 채널패턴의 상기 연결부에 접촉되어 상기 제1 방향으로 연장되고, 상기 게이트 적층체보다 낮게 형성되고, 제2 도전형 도펀트를 제1 농도로 포함하는 웰 도핑막;
    상기 웰 도핑막의 상단 내부에 정의되고, 상기 제2 도전형의 도펀트를 상기 제1 농도보다 높은 제2 농도로 포함하는 오믹 컨택 영역; 및
    상기 오믹 컨택 영역에 접촉되어, 상기 제1 방향으로 연장된 금속막을 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 웰 구조는
    상기 웰 도핑막으로 둘러싸인 언도프트 반도체막을 더 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 기판과 상기 소스 라인 사이에 배치되고, 상기 소스 라인에 연결되어 소스 라인 전압의 디스차지 여부를 결정하는 디스차지 트랜지스터를 더 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 채널패턴의 상기 기둥부들에 연결된 비트 라인들; 및
    상기 웰 구조에 연결되어 상기 웰 구조에 웰 전압을 공급하는 웰 픽업 라인을 더 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 웰 픽업 라인과 상기 비트 라인들은 서로 동일한 층에 배치된 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 웰 픽업 라인과 동일한 층에 배치되고, 상기 소스 컨택 구조 상에 연결되고, 금속막으로 구성된 소스 더미 라인을 더 포함하는 반도체 장치.
  15. 제1 방향으로 소스 라인에 중첩된 게이트 적층체들;
    상기 게이트 적층체들 사이에 배치되고, 상기 소스 라인에 연결되도록 상기 게이트 적층체들보다 상기 소스 라인을 향하여 돌출된 소스 컨택 구조;
    상기 게이트 적층체들과 상기 소스 컨택 구조 사이에 배치된 절연 스페이서들; 및
    상기 소스 라인에 인접한 상기 소스 컨택 구조의 측벽으로부터 상기 절연 스페이서들에 중첩되도록 돌출된 수평 연장부들을 포함하고,
    상기 수평 연장부들은 상기 제1 방향으로 서로 이격된 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 게이트 적층체들과 상기 소스 라인 사이의 공간으로부터 상기 게이트 적층체들을 관통하도록 연장되고, 상기 소스 컨택 구조를 사이에 두고 분리된 갭필 절연패턴들;
    상기 갭필 절연패턴들과 상기 게이트 적층체들 사이로부터 상기 갭필 절연패턴들과 상기 소스 라인 사이로 연장되고, 상기 수평 연장부들에 연결된 채널패턴들; 및
    상기 채널패턴들과 상기 게이트 적층체들 사이로부터 상기 채널패턴들과 상기 소스 라인 사이로 연장된 다층 메모리막들을 더 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 다층 메모리막들은 상기 채널패턴들보다 상기 소스 컨택 구조를 향해 더 돌출되어, 상기 수평 연장부들 상부로 연장된 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 수평 연장부들은 상기 게이트 적층체들에 중첩되도록 연장된 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 게이트 적층체들 각각을 사이에 두고 상기 소스 컨택 구조에 마주하고, 상기 소스 라인으로부터 이격되도록 상기 소스 컨택 구조에 비해 짧게 형성된 웰 구조를 더 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 소스 라인과 상기 웰 구조는 서로 다른 도전형의 도펀트를 포함하는 반도체 장치.
  21. 소스 라인 상에 배치된 연결부 및 상기 연결부로부터 제1 방향으로 연장된 기둥부들을 포함하는 채널막, 및 상기 채널막의 상기 연결부 상에서 상기 채널막의 상기 기둥부들을 감싸는 적층체를 형성하는 단계;
    상기 적층체를 관통하여 상기 적층체를 게이트 적층체들로 분리하고, 상기 연결부를 노출하는 제1 개구부 및 제2 개구부를 형성하는 단계;
    상기 제1 개구부의 표면 및 상기 제2 개구부의 표면을 따라 연장된 웰 도핑막을 형성하는 단계;
    상기 제2 개구부 내부의 상기 웰 도핑막의 일부를 제거하여 상기 제2 개구부를 개구하는 단계;
    상기 제2 개구부를 통해 상기 소스라인을 노출하는 소스 트렌치를 형성하는 단계; 및
    상기 소스 트렌치 및 상기 제2 개구부를 채우는 소스 컨택막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 소스 트렌치를 형성하는 동안, 상기 채널막의 상기 연결부가 상기 소스 라인에 나란한 수평방향으로 식각되어 상기 소스 트렌치로부터 측부로 연장된 리세스 영역이 정의되고,
    상기 소스 컨택막은 상기 리세스 영역에 채워지는 반도체 장치의 제조방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 소스 라인은 제1 도전형의 도펀트를 포함하고,
    상기 웰 도핑막은 상기 제1 도전형과 다른 제2 도전형의 도펀트를 제1 농도로 포함하고,
    상기 소스 컨택막은 언도프트 반도체막으로 형성되는 반도체 장치의 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23 항에 있어서,
    상기 소스 컨택막 및 상기 웰 도핑막이 상기 게이트 적층체들보다 낮은 높이로 잔류하도록 상기 소스 컨택막 및 상기 웰 도핑막을 식각하여 상기 제1 개구부 및 상기 제2 개구부 각각의 상단을 노출하는 단계;
    상기 제1 개구부 및 상기 제2 개구부 각각을 통해 노출된 상기 소스 컨택막 및 상기 웰 도핑막 각각의 상단에 상기 제2 도전형의 도펀트를 상기 제1 농도보다 높은 제2 농도로 주입하는 단계; 및
    상기 제1 개구부 및 상기 제2 개구부 각각의 상단을 금속막으로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서,
    상기 제1 개구부 내부의 상기 금속막에 연결된 웰 픽업 라인과, 상기 제2 개구부 내부의 상기 금속막에 연결된 소스 더미 라인 중 적어도 어느 하나를 상기 채널막의 기둥부들에 연결된 비트 라인들과 동시에 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 소스 라인 상에 상기 채널막의 상기 기둥부들을 감싸는 상기 적층체를 형성하는 단계는,
    상기 소스 라인 상에 희생막을 형성하는 단계;
    상기 희생막 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 제1 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 및 제2 물질막들을 관통하여 상기 제1 도전막을 노출하는 홀들을 형성하는 단계;
    상기 홀들을 통해 노출된 상기 제1 도전막을 식각하여, 상기 홀들의 하단 폭을 넓히는 단계;
    상기 홀들을 통해 상기 희생막을 제거하는 단계; 및
    상기 희생막이 제거된 영역 및 상기 홀들의 표면들 상으로 연장된 채널 반도체막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  27. 소스 라인을 형성하는 단계;
    상기 소스 라인에 나란하게 연장된 연결부 및 상기 연결부로부터 제1 방향으로 돌출된 기둥부들을 포함하는 채널막을 형성하는 단계;
    상기 기둥부들 감싸고 상기 연결부 상에 배치된 게이트 적층체들을 형성하는 단계; 및
    상기 게이트 적층체들의 측벽 상에 절연 스페이서들을 형성하는 단계;
    상기 절연 스페이서들에 중첩되도록 돌출된 수평 연장부들을 포함하고, 상기 게이트 적층체들 사이에 배치되고, 상기 소스 라인에 연결되도록 상기 연결부를 관통하는 소스 컨택 구조를 형성하는 단계를 포함하고,
    상기 수평 연장부들은 상기 제1 방향으로 서로 이격되게 형성된 반도체 장치의 제조방법.
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