JP2019114698A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】小型化が可能な半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置１は、上層部分にダイオード２０が形成された半導体基板１０と、前記半導体基板１０上に設けられた第１絶縁膜３２と、前記第１絶縁膜３２上に設けられ、前記ダイオード２０に接続された導電膜４１と、前記導電膜４１上に設けられ、絶縁膜５１及び電極膜５２が交互に積層された積層体５０と、前記積層体５０を貫通し、前記導電膜４１に接続された半導体部材６２と、前記電極膜５２と前記半導体部材６２との間に設けられた電荷蓄積部材６６と、を備える。【選択図】図２

Description

実施形態は、半導体記憶装置及びその製造方法に関する。
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、より一層の小型化を図るために、半導体基板とメモリセルとの間に厚い絶縁膜を設け、半導体基板の上層部分及び絶縁膜内に制御回路を形成することが検討されている。この場合は、絶縁膜上に導電膜を設け、ソース線として使用する。
特開２０１０−１６５７９４号公報 米国特許出願公開第２０１１／００７３８６６号明細書
実施形態の目的は、小型化が可能な半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、上層部分にダイオードが形成された半導体基板と、前記半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられ、前記ダイオードに接続された第１導電膜と、前記第１導電膜上に設けられ、絶縁体及び電極膜が交互に積層された積層体と、前記積層体を貫通し、前記第１導電膜に接続された半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、を備える。
実施形態に係る半導体記憶装置の製造方法は、半導体基板の上層部分にダイオードを形成する工程と、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に前記ダイオードに接続される第１導電膜を形成する工程と、前記第１導電膜上に、第１絶縁材料膜及び第２絶縁材料膜を交互に形成することにより、積層体を形成する工程と、反応性イオンエッチングを施すことにより、前記積層体に前記第１導電膜まで到達するホールを形成する工程と、前記ホールの内面上に電荷蓄積部材を形成する工程と、前記電荷蓄積部材が形成された前記ホール内に、前記第１導電膜に接続される半導体部材を形成する工程と、前記半導体部材を形成した後、前記第２絶縁材料膜を電極膜に置換する工程と、を備える。
第１の実施形態に係る半導体記憶装置を示す断面図である。 第１の実施形態に係る半導体記憶装置を示す断面図である。 第１の実施形態に係る半導体記憶装置を示す上面図である。 第１の実施形態に係る半導体記憶装置のメモリセルトランジスタ周辺を示す断面図である。 第１の実施形態に係る半導体記憶装置のメモリセルトランジスタ周辺を示す断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第２の実施形態に係る半導体記憶装置を示す断面図である。 第３の実施形態に係る半導体記憶装置を示す断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
（第１の実施形態）
以下、第１の実施形態について説明する。
図１及び図２は、本実施形態に係る半導体記憶装置を示す断面図である。
図３は、本実施形態に係る半導体記憶装置を示す上面図である。
図４及び図５は、本実施形態に係る半導体記憶装置のメモリセルトランジスタ周辺を示す断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
図１に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０は、例えば、単結晶のシリコン（Ｓｉ）により形成されている。
図２に示すように、例えば、シリコン基板１０の本体部分の導電形はｐ形である。そして、シリコン基板１０の上層部分の一部には、ｎ形ウェル１１が形成されている。ｎ形ウェル１１の上層部分の一部には、ｐ形ウェル１２が形成されている。ｐ形ウェル１２の上層部分の一部には、ｎ＋形拡散層１３が形成されている。ｎ＋形拡散層１３のドナー濃度はｎ形ウェル１１のドナー濃度よりも高い。
シリコン基板１０とｎ形ウェル１１との界面にはダイオード２１が形成され、ｐ形ウェル１２とｎ形ウェル１１との界面にはダイオード２２が形成され、ｐ形ウェル１２とｎ＋形拡散層１３との界面にはダイオード２３が形成される。ダイオード２１、ダイオード２２及びダイオード２３が直列に接続されることにより、双方向ダイオード２０が形成される。シリコン基板１０の上層部分の一部には、１つ又は複数の双方向ダイオード２０が形成されている。
シリコン基板１０の上層部分には、拡散層１５及びＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）１６が形成されている。また、シリコン基板１０の上層部分には、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）のソース・ドレイン層（図示せず）等も形成されている。
図１及び図２に示すように、シリコン基板１０上には、ゲート絶縁層３１が形成されており、その上には、絶縁膜３２が形成されている。ゲート絶縁層３１及び絶縁膜３２は、例えば、シリコン酸化物（ＳｉＯ）により形成されている。ゲート絶縁層３１は、例えば、シリコン基板１０を熱酸化することにより形成され、絶縁膜３２は、例えば、ＴＥＯＳ（Tetraethyl orthosilicate：Si(OC2H5)4）を原料としたＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により形成されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、シリコン基板１０から絶縁膜３２に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
ゲート絶縁層３１上であって絶縁膜３２内には、ゲート電極３３が設けられている。ソース・ドレイン層（図示せず）、ゲート絶縁層３１及びゲート電極３３により、ＭＯＳＦＥＴ３５が形成される。絶縁膜３２内には、配線３６及びプラグ３７が形成されている。プラグ３７の一部は配線３６同士を接続し、プラグ３７の他の一部は、配線３６をシリコン基板１０の拡散層１５に接続する。ＭＯＳＦＥＴ３５、一部の配線３６及び一部のプラグ３７は、制御回路３９を構成する。なお、制御回路３９には、他の要素が含まれていてもよい。絶縁膜３２内における最上段の配線３６上には、プラグ４０が設けられている。
絶縁膜３２上には、ソース電極膜４１が設けられている。ソース電極膜４１の形状は、ＸＹ平面に沿って拡がる略平板状であり、後述するように、所定の形状にパターニングされている。ソース電極膜４１においては、例えばタングステン（Ｗ）からなる金属層４２が設けられており、金属層４２上には、例えば多結晶のシリコン（Ｓｉ）からなるシリコン層４３が設けられている。ソース電極膜４１の周囲には、絶縁膜４４が設けられている。また、ソース電極膜４１によって囲まれた領域には、Ｚ方向においてソース電極膜４１を貫く絶縁膜４５が設けられている。
ソース電極膜４１の下面の一部は、プラグ４０に接している。これにより、ソース電極膜４１の一部はプラグ４０の上端に接続されている。プラグ４０の下端は、最上段の配線３６の一部に接続されている。この配線３６は、プラグ３７を介してより下段の配線３６に接続されており、最下段の配線３６の一部は、プラグ３７を介してｎ＋形拡散層１３の上面に接続されている。これにより、ソース電極膜４１の一部は、プラグ４０、複数の配線３６及び複数のプラグ３７を介して、双方向ダイオード２０の一端に接続されている。ソース電極膜４１から双方向ダイオード２０に至る電流経路は、制御回路３９から絶縁されている。
ソース電極膜４１上には、積層体５０が設けられている。積層体５０においては、絶縁膜５１及び電極膜５２がＺ方向に沿って交互に積層されている。絶縁膜５１は例えばシリコン酸化物からなり、電極膜５２は例えばタングステンからなる。また、積層体５０の端部の形状は、電極膜５２毎にテラスが形成された階段状である。なお、絶縁膜５１に代わる絶縁体として、エアギャップが形成されていてもよい。
積層体５０内には、柱状部６０が設けられている。柱状部６０の形状は、中心軸がＺ方向に延びる円柱形である。柱状部６０の下部には、シリコン部材６１が設けられており、シリコン部材６１上には、シリコンピラー６２が設けられている。シリコンピラー６２の周囲には、メモリ膜６３が設けられている。シリコンピラー６２はシリコン部材６１に接続されており、シリコン部材６１はソース電極膜４１に接続されている。
図４及び図５に示すように、シリコンピラー６２内には、シリコン酸化物からなるコア部材６４が設けられている。メモリ膜６３においては、内側、すなわち、シリコンピラー６２側から外側に向かって、トンネル絶縁膜６５、電荷蓄積膜６６及びシリコン酸化層６７がこの順に設けられている。一方、電極膜５２の上面上、下面上及びシリコンピラー６２に対向する側面上には、アルミニウム酸化層６８が設けられている。シリコン酸化層６７及びアルミニウム酸化層６８により、ブロック絶縁膜６９が構成されている。
トンネル絶縁膜６５は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜６６は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物からなる。ブロック絶縁膜６９は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。
トンネル絶縁膜６５、電荷蓄積膜６６及びブロック絶縁膜６９により、メモリ膜６３が形成されている。メモリ膜６３は、シリコンピラー６２と電極膜５２との間に配置されている。シリコン部材６１、シリコンピラー６２、メモリ膜６３及びコア部材６４により、柱状部６０が構成されている。シリコンピラー６２は、メモリ膜６３によって、電極膜５２から絶縁されている。シリコン部材６１も、絶縁膜（図示せず）によって、電極膜５２から絶縁されている。
図１〜図３に示すように、ソース電極膜４１上及び絶縁膜４４上における積層体５０の周囲には、例えばシリコン酸化物からなる絶縁膜７０が設けられている。絶縁膜７０内には、積層体５０を略囲むように、絶縁板７１が設けられている。絶縁板７１は積層体５０から離隔している。絶縁板７１は、ソース電極膜４１を貫通し、絶縁膜３２に到達している。また、積層体５０内には、Ｘ方向に延びる複数枚の絶縁板７２が設けられている。絶縁板７２は、積層体５０における絶縁膜５１及び電極膜５２を貫通し、ソース電極膜４１に到達している。絶縁板７２によりＹ方向に分離された積層体５０のそれぞれは、例えばデータ消去の最小単位となるブロックを形成する。絶縁板７１及び７２は、例えば、シリコン酸化物により形成されている。なお、絶縁板７１と絶縁板７２は、相互に連結していてもよい。また、絶縁板７１の形状は、Ｚ方向から見て積層体５０を囲むような枠状であってもよい。但し、この場合も、絶縁板７１は積層体５０から離隔している。
絶縁板７１により、ソース電極膜４１は、絶縁板７１の内側に配置された中央部分４１ａと、絶縁板７１の外側に配置された周辺部分４１ｂとに分断されている。中央部分４１ａと周辺部分４１ｂとは絶縁板７１によって相互に絶縁されている。換言すれば、絶縁板７１の下部は、中央部分４１ａと周辺部分４１ｂの間に配置されている。中央部分４１ａは、シリコン部材６１を介してシリコンピラー６２に接続されている。周辺部分４１ｂは、プラグ４０、配線３６及びプラグ３７を介して双方向ダイオード２０に接続されている。
積層体５０上及び絶縁膜７０上には、Ｙ方向に延びるビット線７５が設けられている。ビット線７５はシリコンピラー６２の上端に接続されている。積層体５０上及び絶縁膜７０上には、ビット線７５を覆うように、絶縁膜７６が設けられている。絶縁膜７６内には、プラグ７７が設けられている。制御回路３９の配線３６とプラグ７７との間には、積層体５０及びソース電極膜４１によって囲まれた絶縁膜４５を貫通するようにＺ方向に延びる貫通ビア７８が設けられている。貫通ビア７８の周囲には、例えばシリコン酸化物からなる絶縁膜７９が設けられている。貫通ビア７８は絶縁膜７９によって、電極膜５２及びソース電極膜４１から絶縁されている。プラグ７７上には、上層配線８０が設けられており、プラグ７７に接続されている。
図２及び図３に示すように、絶縁膜７０内には、コンタクト８１〜８３が設けられている。コンタクト８１の下端は電極膜５２に接続されており、上端は上層配線の一部（図示せず）に接続されている。コンタクト８２の下端はソース電極膜４１に接続されており、上端は上層配線の他の一部（図示せず）に接続されている。コンタクト８３の下端はシリコン基板１０の拡散層１５等に接続されており、上端は上層配線の更に他の一部（図示せず）に接続されている。
本実施形態に係る半導体記憶装置１においては、電極膜５２とシリコンピラー６２との交差部分毎に、メモリセル５９が形成される。メモリセル５９のチャネルはシリコンピラー６２であり、ゲート絶縁膜はトンネル絶縁膜６５及びブロック絶縁膜６９であり、ゲートは電極膜５２であり、電荷蓄積部材は電荷蓄積膜６６である。そして、制御回路３９が、ソース電極膜４１、ビット線７５及び各電極膜５２の電位を制御することにより、シリコンピラー６２から電荷蓄積膜６６に電荷を注入したり、電荷蓄積膜６６からシリコンピラー６２に電荷を排出したりする。これにより、メモリセル５９の閾値電圧を変化させ、データを記憶する。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図６〜図１０は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
先ず、図６及び図２に示すように、シリコン基板１０の上層部分に、ｎ形ウェル１１、ｐ形ウェル１２、ｎ＋形拡散層１３、拡散層１５及びＳＴＩ１６等を形成する。これにより、シリコン基板１０の上層部分の一部に、双方向ダイオード２０が形成される。
次に、熱酸化処理を施すことにより、シリコン基板１０の上面１０ａにゲート絶縁層３１を形成する。次に、例えばＴＥＯＳを原料としたＣＶＤ法を繰り返して絶縁膜３２を形成しつつ、ゲート電極３３、プラグ３７、配線３６及びプラグ４０を形成する。これにより、シリコン基板１０の上層部分及び絶縁膜３２内に、制御回路３９が形成される。このとき、プラグ４０は、一部のプラグ３７及び一部の配線３６を介して、ｎ＋形拡散層１３に接続される。
次に、絶縁膜３２上に金属層４２を形成し、その上にシリコン層４３を堆積することにより、ソース電極膜４１を形成する。次に、ソース電極膜４１をパターニングして、ソース電極膜４１の周囲に絶縁膜４４を形成すると共に、ソース電極膜４１によって囲まれた領域に絶縁膜４５を形成する。
次に、ソース電極膜４１、絶縁膜４４及び絶縁膜４５上に、シリコン酸化物からなる絶縁膜５１とシリコン窒化物（ＳｉＮ）からなる絶縁性の犠牲膜９１を交互に堆積させて、積層体５０を形成する。なお、犠牲膜９１の材料はシリコン窒化物には限定されないが、絶縁性であって絶縁膜５１との間でエッチング選択比がとれる材料とする。次に、積層体５０の端部を、犠牲膜９１毎にテラスが形成された階段状に加工する。次に、シリコン酸化物を堆積させることにより、積層体５０の周囲に絶縁膜７０を形成する。
次に、図７に示すように、積層体５０上及び絶縁膜７０上にマスクパターン９２を形成する。次に、マスクパターン９２をマスクとして、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）を施す。具体的には、エッチングガスをプラズマ化することにより、エッチング種を陽イオンとし、電界を印加して陽イオンを加速し、マスクパターン９２を介して積層体５０に選択的に衝突させる。これにより、積層体５０にメモリホール９３が形成される。このとき、積層体５０は、絶縁性材料、すなわち、シリコン酸化物及びシリコン窒化物から形成されているため、メモリホール９３内には、エッチング種の陽イオンに由来する正の電荷が蓄積される。一方、この段階の中間構造体の外表面上には、負電荷が蓄積される。なお、図７においては、正電荷を「＋」を円で囲んだ記号で表し、負電荷を「−」を円で囲んだ記号で表している。
そして、図８に示すように、メモリホール９３がソース電極膜４１に到達すると、メモリホール９３内に蓄積されていた正電荷はソース電極膜４１に移動し、更に、図８に経路Ｅとして示すように、プラグ４０、配線３６、プラグ３７を経由して、ｎ＋形拡散層１３に流入する。これにより、双方向ダイオード２０のダイオード２３及びダイオード２１が降伏し、正電荷は双方向ダイオード２０を介してシリコン基板１０内に流入し、シリコン基板１０を介して外部に排出される。この結果、絶縁膜３２内におけるアーキングを防止することができる。
次に、図９、図４及び図５に示すように、メモリホール９３の下部内において、シリコン層４３を起点としてシリコンをエピタキシャル成長させることにより、シリコン部材６１を形成する。次に、シリコン部材６１上において、メモリホール９３の内面上にシリコン酸化層６７、電荷蓄積膜６６、トンネル絶縁膜６５、シリコンピラー６２及びコア部材６４を形成する。シリコンピラー６２は、シリコン部材６１を介して、ソース電極膜４１に接続される。次に、積層体５０、絶縁膜４５、絶縁膜３２の上部を貫通し、配線３６の一部に到達するように、貫通ビアホール９４を形成する。次に、貫通ビアホール９４の内面上に絶縁膜７９を形成し、絶縁膜７９の内面上に貫通ビア７８を形成する。貫通ビア７８は配線３６に接続される。
次に、図１０及び図３に示すように、絶縁膜７０及びソース電極膜４１を貫くように、スリット９５を形成すると共に、積層体５０を貫くように、スリット９６を形成する。スリット９５により、ソース電極膜４１が、中央部分４１ａと周辺部分４１ｂとに分断される。プラグ４０は周辺部分４１ｂのみに接続されているため、この分断により、中央部分４１ａがシリコン基板１０から絶縁される。次に、スリット９６を介してウェットエッチングを施し、犠牲膜９１（図９参照）を除去する。この結果、犠牲膜９１を除去したあとにスペース９７が形成される。
次に、図１、図４及び図５に示すように、スペース９７の内面上に、スリット９６を介してアルミニウム酸化層６８を形成する。アルミニウム酸化層６８はシリコン酸化層６７に接触し、シリコン酸化層６７と共にブロック絶縁膜６９を形成する。トンネル絶縁膜６５、電荷蓄積膜６６及びブロック絶縁膜６９により、メモリ膜６３が形成される。次に、スリット９６を介して、スペース９７の内面上にバリアメタル層（図示せず）を形成し、その後、スペース９７内にタングステン等の導電材料を埋め込んで、電極膜５２を形成する。次に、エッチングを施すことにより、電極膜５２及びアルミニウム酸化層６８のうち、スリット９５内及びスリット９６内に形成された部分を除去する。次に、スリット９５内及びスリット９６内にシリコン酸化物を埋め込むことにより、スリット９５内に絶縁板７１を形成すると共に、スリット９６内に絶縁板７２（図３参照）を形成する。
次に、図１に示すように、積層体５０上及び絶縁膜７０上に、Ｙ方向に延びるビット線７５を形成し、シリコンピラー６２に接続する。また、積層体５０上及び絶縁膜７０上に絶縁膜７６を形成すると共に、絶縁膜７６内にプラグ７７及び上層配線８０を形成する。上層配線８０はプラグ７７を介して貫通ビア７８に接続する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、図６に示すように、シリコン基板１０の上層部分に双方向ダイオード２０を形成する。また、絶縁膜３２上にソース電極膜４１を形成したときに、ソース電極膜４１が、プラグ４０、配線３６及びプラグ３７を介して、双方向ダイオード２０に接続されるようにする。これにより、図８に示すように、メモリホール９３がソース電極膜４１に到達したときに、メモリホール９３内に蓄積された正電荷によって双方向ダイオード２０が降伏し、この正電荷が、ソース電極膜４１、プラグ４０、配線３６、プラグ３７、ｎ＋形拡散層１３、ｐ形ウェル１２及びｎ形ウェル１１を介してシリコン基板１０に流れ、外部に放出される。これにより、絶縁膜３２内におけるアーキングを防止し、絶縁膜３２が破壊されることを回避できる。
また、図１０に示すように、スリット９５を形成することにより、ソース電極膜４１を中央部分４１ａと周辺部分４１ｂとに分断する。この結果、図１に示す完成後の半導体記憶装置１において、シリコンピラー６２が接続されるソース電極膜４１の中央部分４１ａを、シリコン基板１０から確実に絶縁することができると共に、ソース電極膜４１の寄生容量が減少する。この結果、半導体記憶装置１の動作が安定化且つ高速化する。
（第２の実施形態）
次に、第２の実施形態について説明する。
図１１は、本実施形態に係る半導体記憶装置を示す断面図である。
図１１に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図５参照）と比較して、絶縁板７１が設けられていない点が異なっている。なお、半導体記憶装置２においても、絶縁板７２（図３参照）は設けられている。
半導体記憶装置２は、図１０に示す工程において、スリット９６（図３参照）のみを形成し、スリット９５を形成しないことにより、製造することができる。
本実施形態によっても、前述の第１の実施形態と同様に、メモリホール９３（図７参照）内に蓄積された正電荷が、ソース電極膜４１、プラグ４０、配線３６及びプラグ３７を介して双方向ダイオード２０に流れ、双方向ダイオード２０を降伏させて、シリコン基板１０を介して外部に排出される。この結果、絶縁膜３２が破壊されることを回避できる。
また、本実施形態に係る半導体記憶装置２においては、ソース電極膜４１は絶縁板７１（図１及び図３参照）によって分断されていないが、ソース電極膜４１とシリコン基板１０との間には双方向ダイオード２０が介在しているため、所定の電位差の範囲内で、ソース電極膜４１をシリコン基板１０から電気的に独立に駆動することができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。
図１２は、本実施形態に係る半導体記憶装置を示す断面図である。
図１２に示すように、本実施形態に係る半導体記憶装置３においては、前述の第１の実施形態に係る半導体記憶装置１（図１〜図５参照）の構成に加えて、導電性のポリシリコンからなるシリコン膜５４、絶縁膜５５及びプラグ５６が設けられている。また、絶縁板７１によってソース電極膜４１は分断されておらず、シリコン膜５４が分断されている。更に、シリコン部材６１（図１参照）は設けられておらず、シリコンピラー６２はソース電極膜４１に直接接続されている。
以下、詳細に説明する。
シリコン膜５４は、ソース電極膜４１と積層体５０との間に配置されており、その形状は、ＸＹ平面に沿って拡がる略平板状である。絶縁膜５５は、ソース電極膜４１とシリコン膜５４との間に配置されている。プラグ５６は、絶縁膜５５及びソース電極膜４１のシリコン層４３を貫通し、その下端はソース電極膜４１の金属層４２に接し、その上端はシリコン膜５４に接している。これにより、シリコン膜５４の一部は、プラグ５６を介してソース電極膜４１に接続されている。第１の実施形態と同様に、ソース電極膜４１はプラグ４０を介して双方向ダイオード２０に接続されている。従って、シリコン膜５４の一部はシリコン基板１０の上層部分の一部に形成された双方向ダイオード２０に接続されている。シリコン膜５４から双方向ダイオード２０に至る電流経路は、制御回路３９から絶縁されている。絶縁膜４４は、ソース電極膜４１、絶縁膜５５及びシリコン膜５４からなる積層体の周囲に設けられている。絶縁膜４５は、この積層体をＺ方向に貫いている。
また、絶縁板７１及び絶縁板７２（図３参照）は、Ｚ方向においてシリコン膜５４を貫通しているが、ソース電極膜４１は貫通していない。このため、絶縁板７１によって、シリコン膜５４は中央部分５４ａと周辺部分５４ｂに分断されているが、ソース電極膜４１は分断されていない。プラグ５６は、シリコン膜５４の周辺部分５４ｂに接続されている。また、前述の第１の実施形態と同様に、積層体５０をＹ方向に複数のブロックに分離する絶縁板７２は、例えば、ともにシリコン膜５４を貫通する絶縁板７１と相互に連結されて、積層体５０の下方に位置するシリコン膜５４の中央部分５４ａを、Ｙ方向に並ぶ複数のブロック間で分離させる。
柱状部６０において、シリコン部材６１は設けられておらず、シリコンピラー６２の下端がソース電極膜４１に接している。シリコンピラー６２はシリコン膜５４の中央部分５４ａを貫いており、アルミニウム酸化層６８を除くメモリ膜６３によって、シリコン膜５４から絶縁されている。シリコン膜５４の中央部分５４ａは、シリコンピラー６２に対して、最下段のゲート電極、例えば、シリコンピラー６２の導通／非導通をブロック毎に切り替えるセレクトゲートとして機能する。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１３及び図１４は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
先ず、図１３に示すように、前述の第１の実施形態と同様な方法により、シリコン基板１０からソース電極膜４１までの構造体を作製する。
次に、ソース電極膜４１上に絶縁膜５５を形成すると共に、絶縁膜５５及びソース電極膜４１のシリコン層４３内にプラグ５６を形成し、その上にシリコン膜５４を形成する。次に、シリコン膜５４及び絶縁膜５５をパターニングし、ソース電極膜４１、シリコン膜５４及び絶縁膜５５からなる積層体の周囲に絶縁膜４４を形成すると共に、この積層体によって囲まれた領域に絶縁膜４５を形成する。
次に、シリコン膜５４上に、シリコン酸化物からなる絶縁膜５１及びシリコン窒化物からなる犠牲膜９１を交互に堆積させて、積層体５０を形成する。次に、積層体５０の周囲に絶縁膜７０を形成する。次に、積層体５０上及び絶縁膜７０上にマスクパターン９２を形成する。次に、マスクパターン９２をマスクとし、シリコン膜５４をエッチングストッパとしてＲＩＥを施し、積層体５０にメモリホール９３を形成する。ＲＩＥの条件は、シリコン酸化物及びシリコン窒化物が効率よくエッチングされるような条件とする。このとき、第１の実施形態と同様に、メモリホール９３内に正電荷が蓄積される。
そして、メモリホール９３がシリコン膜５４に到達すると、エッチング速度が低下する。これにより、メモリホール９３の下端の位置が揃う。このとき、メモリホール９３内に蓄積された正電荷がシリコン膜５４に移動する。そして、経路Ｅで示すように、プラグ５６を介してソース電極膜４１に移動し、プラグ４０、配線３６及びプラグ３７を介してｎ＋形拡散層１３に移動し、双方向ダイオード２０を降伏させて、シリコン基板１０に移動する。そして、シリコン基板１０を介して外部に排出される。これにより、絶縁膜５５及び絶縁膜３２におけるアーキングを防止できる。
次に、図１４に示すように、ＲＩＥの条件をシリコンが効率よくエッチングされるような条件に変更して、ＲＩＥを継続する。これにより、メモリホール９３が絶縁膜５５に到達する。次に、ＲＩＥの条件をシリコン酸化物が効率よくエッチングされるような条件に変更して、ＲＩＥを継続する。これにより、メモリホール９３がソース電極膜４１のシリコン層４３に到達する。ここで、ＲＩＥを終了する。
次に、図１２、図４及び図５に示すように、メモリホール９３の内面上にシリコン酸化層６７、電荷蓄積膜６６、トンネル絶縁膜６５、シリコンピラー６２及びコア部材６４を形成する。シリコンピラー６２はシリコン層４３に接続される。次に、絶縁膜７９及び貫通ビア７８を形成する。
次に、図１２及び図３に示すように、シリコン膜５４を一旦エッチングストッパとして利用しつつ、絶縁膜７０と積層体５０及びこれらの下方をエッチングして、スリット９５及び９６を略均等な深さで形成する。スリット９５及び９６は、例えば、１つのマスクパターンをマスクとしたエッチングによって同時に形成することができる。このとき、スリット９５及び９６には、シリコン膜５４を貫通させるが、ソース電極膜４１は貫通させない。これにより、シリコン膜５４は、スリット９５により、中央部分５４ａと周辺部分５４ｂとに分断される。シリコンピラー６２は中央部分５４ａによって囲まれており、プラグ５６は周辺部分５４ｂのみに接続されているため、シリコン膜５４を分断することにより、最下段のゲート電極として機能するシリコン膜５４の中央部分５４ａを、ソース電極膜４１から絶縁することができる。以後の製造方法は、前述の第１の実施形態と同様である。
次に、本実施形態の効果について説明する。
本実施形態においても、前述の第１の実施形態と同様に、シリコン基板１０の上層部分に双方向ダイオード２０を形成し、ソース電極膜４１をプラグ４０、配線３６及びプラグ３７を介して、双方向ダイオード２０に接続している。また、シリコン膜５４をプラグ５６を介してソース電極膜４１に接続している。これにより、図１３に示すように、メモリホール９３がシリコン膜５４に到達したときに、双方向ダイオード２０が降伏し、メモリホール９３内に蓄積された正電荷が、シリコン膜５４、プラグ５６、ソース電極膜４１、プラグ４０、配線３６、プラグ３７、ｎ＋形拡散層１３、ｐ形ウェル１２及びｎ形ウェル１１を介してシリコン基板１０に流れ、外部に放出される。これにより、絶縁膜５５内及び絶縁膜３２内におけるアーキングを防止し、絶縁膜５５及び絶縁膜３２が破壊されることを回避できる。
また、図１２に示すように、スリット９５を形成することにより、シリコン膜５４を中央部分５４ａと周辺部分５４ｂとに分断する。この結果、完成後の半導体記憶装置３において、シリコンピラー６２に対して最下段のゲート電極として機能する中央部分５４ａを、ソース電極膜４１から確実に絶縁することができる。これにより、中央部分５４ａとソース電極膜４１を電気的に独立して駆動することができる。また、中央部分５４ａの寄生容量が減少する。
更に、ソース電極膜４１とシリコン基板１０との間には双方向ダイオード２０が介在しているため、所定の電位差の範囲内で、ソース電極膜４１をシリコン基板１０から電気的に独立して駆動することができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
以上説明した実施形態によれば、小型化が可能な半導体記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１、２、３：半導体記憶装置
１０：シリコン基板
１０ａ：上面
１１：ｎ形ウェル
１２：ｐ形ウェル
１３：ｎ＋形拡散層
１５：拡散層
１６：ＳＴＩ
２０：双方向ダイオード
２１、２２、２３：ダイオード
３１：ゲート絶縁層
３２：絶縁膜
３３：ゲート電極
３６：配線
３７：プラグ
３９：制御回路
４０：プラグ
４１：ソース電極膜
４１ａ：中央部分
４１ｂ：周辺部分
４２：金属層
４３：シリコン層
４４、４５：絶縁膜
５０：積層体
５１：絶縁膜
５２：電極膜
５４：シリコン膜
５４ａ：中央部分
５４ｂ：周辺部分
５５：絶縁膜
５６：プラグ
５９：メモリセル
６０：柱状部
６１：シリコン部材
６２：シリコンピラー
６３：メモリ膜
６４：コア部材
６５：トンネル絶縁膜
６６：電荷蓄積膜
６７：シリコン酸化層
６８：アルミニウム酸化層
６９：ブロック絶縁膜
７０：絶縁膜
７１、７２：絶縁板
７５：ビット線
７６：絶縁膜
７７：プラグ
７８：貫通ビア
７９：絶縁膜
８０：上層配線
８１、８２、８３：コンタクト
９１：犠牲膜
９２：マスクパターン
９３：メモリホール
９４：貫通ビアホール
９５、９６：スリット
９７：スペース
Ｅ：経路

Claims (5)

  1. 上層部分にダイオードが形成された半導体基板と、
    前記半導体基板上に設けられた第１絶縁膜と、
    前記第１絶縁膜上に設けられ、前記ダイオードに接続された第１導電膜と、
    前記第１導電膜上に設けられ、絶縁体及び電極膜が交互に積層された積層体と、
    前記積層体を貫通し、前記第１導電膜に接続された半導体部材と、
    前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、
    を備えた半導体記憶装置。
  2. 前記ダイオードと前記第１導電膜との間に接続された第１プラグをさらに備え、
    前記第１導電膜は、
    前記半導体部材に接続された第１部分と、
    前記第１プラグに接続され、前記第１部分から絶縁された第２部分と、
    を有する請求項１記載の半導体記憶装置。
  3. 前記第１導電膜と前記積層体との間に設けられた第２導電膜と、
    前記第１導電膜と前記第２導電膜との間に設けられた第２絶縁膜と、
    前記ダイオードと前記第１導電膜との間に接続された第１プラグと、
    前記第１導電膜と前記第２導電膜との間に接続された第２プラグと、
    をさらに備え、
    前記第２導電膜は、
    前記半導体部材を囲む第１部分と、
    前記第２プラグに接続され、前記第１部分から絶縁された第２部分と、
    を有する請求項１記載の半導体記憶装置。
  4. 半導体基板の上層部分にダイオードを形成する工程と、
    前記半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に前記ダイオードに接続される第１導電膜を形成する工程と、
    前記第１導電膜上に、第１絶縁材料膜及び第２絶縁材料膜を交互に形成することにより、積層体を形成する工程と、
    反応性イオンエッチングを施すことにより、前記積層体に前記第１導電膜まで到達するホールを形成する工程と、
    前記ホールの内面上に電荷蓄積部材を形成する工程と、
    前記電荷蓄積部材が形成された前記ホール内に、前記第１導電膜に接続される半導体部材を形成する工程と、
    前記半導体部材を形成した後、前記第２絶縁材料膜を電極膜に置換する工程と、
    を備えた半導体記憶装置の製造方法。
  5. 前記第１絶縁膜を形成する工程は、前記第１絶縁膜内に、前記ダイオードと前記第１導電膜との間に接続されるプラグを形成する工程を有し、
    前記ホールを形成した後、前記第１導電膜を、前記半導体部材に接続された第１部分と前記プラグに接続された第２部分とに分割する工程をさらに備えた請求項４記載の半導体記憶装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665598B2 (en) 2018-04-19 2020-05-26 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR20210077794A (ko) * 2019-07-23 2021-06-25 샌디스크 테크놀로지스 엘엘씨 접속 비아 구조물들을 위한 자가-정렬형 유전체 분리 영역들을 포함하는 3차원 메모리 디바이스 및 그의 제조 방법
US11594549B2 (en) 2020-09-17 2023-02-28 Kioxia Corporation Semiconductor memory device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019114698A (ja) * 2017-12-25 2019-07-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10580787B2 (en) * 2018-05-29 2020-03-03 Sandisk Technologies Llc Three-dimensional memory device containing dummy antenna diodes
JP2021040064A (ja) * 2019-09-04 2021-03-11 キオクシア株式会社 半導体記憶装置及びその製造方法
KR20210095293A (ko) 2020-01-22 2021-08-02 삼성전자주식회사 3차원 반도체 메모리 소자 및 그의 제조 방법
KR20210116773A (ko) 2020-03-13 2021-09-28 삼성전자주식회사 반도체 장치
JP2021150346A (ja) 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
KR20210125152A (ko) 2020-04-07 2021-10-18 삼성전자주식회사 반도체 소자
KR20210129847A (ko) 2020-04-21 2021-10-29 삼성전자주식회사 콘택 플러그들을 갖는 반도체 소자들
KR20220000017A (ko) 2020-06-24 2022-01-03 삼성전자주식회사 반도체 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8253136B2 (en) 2007-10-30 2012-08-28 Panasonic Corporation Nonvolatile semiconductor memory device and manufacturing method thereof
JP2010165794A (ja) 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
JP2014067942A (ja) 2012-09-27 2014-04-17 Toshiba Corp 不揮発性半導体記憶装置
KR20150106660A (ko) * 2014-03-12 2015-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102275543B1 (ko) * 2014-10-27 2021-07-13 삼성전자주식회사 3차원 반도체 메모리 장치
KR102589594B1 (ko) 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2018157103A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶措置
KR20180122847A (ko) 2017-05-04 2018-11-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102498250B1 (ko) 2017-09-11 2023-02-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2019114698A (ja) * 2017-12-25 2019-07-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR20200113871A (ko) * 2019-03-26 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665598B2 (en) 2018-04-19 2020-05-26 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR20210077794A (ko) * 2019-07-23 2021-06-25 샌디스크 테크놀로지스 엘엘씨 접속 비아 구조물들을 위한 자가-정렬형 유전체 분리 영역들을 포함하는 3차원 메모리 디바이스 및 그의 제조 방법
KR102613263B1 (ko) 2019-07-23 2023-12-14 샌디스크 테크놀로지스 엘엘씨 접속 비아 구조물들을 위한 자가-정렬형 유전체 분리 영역들을 포함하는 3차원 메모리 디바이스 및 그의 제조 방법
US11594549B2 (en) 2020-09-17 2023-02-28 Kioxia Corporation Semiconductor memory device

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