KR102613263B1 - 접속 비아 구조물들을 위한 자가-정렬형 유전체 분리 영역들을 포함하는 3차원 메모리 디바이스 및 그의 제조 방법 - Google Patents
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Abstract
연속적인 절연 층들과 연속적인 희생 재료 층들의 수직 교번 시퀀스가 기판 위에 형성된다. 메모리 스택 구조물들은 수직 교번 시퀀스를 관통하여 형성된다. 수직 교번 시퀀스는 전체를 관통하여 후면 트렌치들을 형성함으로써 절연 층들과 희생 재료 층들의 교번 스택들로 분할된다. 교번 스택들의 각각의 이웃 쌍은 각자의 후면 트렌치에 의해 서로 측방향으로 이격된다. 희생 재료 층들은 멀티파트 층들로 대체된다. 멀티파트 층들 각각은, 각자의 이웃 쌍의 후면 트렌치들 사이에서 연속적으로 측방향으로 연장되는 각자의 전기 전도성 층, 및 희생 재료 층의 나머지 부분이고, 각자의 전기 전도성 층에 의해 측방향으로 둘러싸이고, 후면 트렌치들 중 가장 근위의 후면 트렌치로부터 균일한 측방향 오프셋 거리만큼 측방향으로 이격되는 적어도 하나의 유전체 재료 플레이트를 포함한다.
Description
관련 출원
본 출원은 2019년 7월 23일자로 출원된 미국 특허 출원 제16/519,260호의 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 발명은 대체적으로 반도체 디바이스들의 분야에 관한 것으로, 특히 후면 트렌치들에 자가-정렬되고 그 안에 접속 비아 구조물들을 형성하는 데 사용되는 유전체 분리 영역들을 포함하는 3차원 메모리 디바이스 및 그의 제조 방법들에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들을 포함하는 3차원 메모리 디바이스가 논문[T. Endoh et al., titled "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36]에 개시되어 있다.
본 발명의 일 실시예에 따르면, 3차원 반도체 디바이스가 제공되며, 이 디바이스는, 기판 위에 위치되는 절연 층들과 멀티파트(multipart) 층들의 교번 스택들 - 각각의 이웃 쌍의 교번 스택들은 적어도 하나의 후면 트렌치에 의해 측방향으로 서로 이격되고, 멀티파트 층들 각각은, 각자의 이웃 쌍의 후면 트렌치들 사이에서 연속적으로 측방향으로 연장되는 각자의 전기 전도성 층, 및 각자의 전기 전도성 층에 의해 측방향으로 둘러싸이고 각자의 이웃 쌍의 후면 트렌치들로부터 균일한 측방향 오프셋 거리만큼 측방향으로 이격되는 적어도 하나의 유전체 재료 플레이트를 포함함 -, 교번 스택들의 각자의 교번 스택을 관통하여 수직으로 연장되고 각자의 수직 반도체 채널을 포함하는 메모리 스택 구조물들, 및 유전체 재료 부분을 관통하여 그리고 교번 스택들의 각자의 교번 스택 내에서 유전체 재료 플레이트들 및 절연 층들의 수직 스택을 관통하여 수직으로 연장되는 접속 비아 구조물을 포함한다.
본 발명의 다른 실시예에 따르면, 3차원 반도체 디바이스를 형성하는 방법이 제공되며, 이 방법은, 기판 위에 연속적인 절연 층들과 연속적인 희생 재료 층들의 수직 교번 시퀀스를 형성하는 단계; 수직 교번 시퀀스를 관통하여 수직으로 연장되고 각자의 수직 반도체 채널을 포함하는 메모리 스택 구조물들을 형성하는 단계; 전체를 관통하여 후면 트렌치들을 형성함으로써 수직 교번 시퀀스를 절연 층들과 희생 재료 층들의 교번 스택들로 분할하는 단계 - 각각의 이웃 쌍의 교번 스택들은 각자의 후면 트렌치에 의해 서로 측방향으로 이격됨 -; 및 희생 재료 층들을 전기 전도성 층들로 부분적으로 대체함으로써 희생 재료 층들을 멀티파트 층들로 대체하는 단계 - 멀티파트 층들 각각은 각자의 이웃 쌍의 후면 트렌치들 사이에서 연속적으로 측방향으로 연장되는 각자의 전기 전도성 층, 및 각자의 희생 재료 층의 나머지 부분이고, 각자의 전기 전도성 층에 의해 측방향으로 둘러싸이고, 후면 트렌치들 중 가장 근위의 후면 트렌치로부터 균일한 측방향 오프셋 거리만큼 측방향으로 이격되는 적어도 하나의 유전체 재료 플레이트를 포함함 - 를 포함한다.
도 1a는 본 발명의 제1 실시예에 따른, 반도체 기판 상에의 반도체 디바이스들, 하부 레벨 유전체 층들, 하부 레벨 금속 상호접속 구조물들, 및 인-프로세스(in-process) 소스 레벨 재료 층들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 1b는 도 1a의 인-프로세스 소스 레벨 재료 층들의 확대된 수직 단면도이다.
도 2a는 본 발명의 일 실시예에 따른, 제1 절연 층들과 제1 스페이서 재료 층들의 제1 티어(tier) 수직 교번 시퀀스의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 2b는 도 2a의 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 2a의 수직 단면도의 평면이다.
도 2c는 도 2b의 수직 평면 C - C'를 따른 예시적 구조물의 개략적 수직 단면도이다.
도 3은 본 발명의 일 실시예에 따른, 제1 티어 계단 영역, 제1 역단차형 유전체 재료 부분, 티어간(inter-tier) 유전체 층, 제1 티어 메모리 개구들, 및 제1 티어 지지 개구들을 패턴화한 이후의 예시적 구조물의 수직 단면도이다.
도 4는 본 발명의 일 실시예에 따른, 다양한 희생 충전 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 5a는 본 발명의 일 실시예에 따른, 제2 절연 층들과 제2 스페이서 재료 층들의 제2 티어 수직 교번 시퀀스, 제2 단차형 표면들, 및 제2 역단차형 유전체 재료 부분의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 5b는 도 5a의 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 5a의 수직 단면도의 평면이다.
도 5c는 도 5b의 수직 평면 C - C'를 따른 예시적 구조물의 개략적 수직 단면도이다.
도 6은 본 발명의 일 실시예에 따른, 제2 티어 메모리 개구들 및 제2 티어 지지 개구들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 7은 본 발명의 일 실시예에 따른, 티어간 메모리 개구들 및 티어간 지지 개구들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 메모리 개구의 순차적인 수직 단면도들을 도시한다.
도 9는 본 발명의 일 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 필라 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 10은 본 발명의 일 실시예에 따른, 제1 콘택트 레벨 유전체 층 및 후면 트렌치들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 11a는 도 10의 프로세싱 단계들에서의 예시적 구조물의 제1 구성의 평면도이다. 수직 평면 X - X'는 도 10의 수직 단면도의 평면에 대응한다.
도 11b는 도 11a의 수직 평면 B - B'를 따른 예시적 구조물의 제1 구성의 개략적 수직 단면도이다.
도 12a는 도 10의 프로세싱 단계들에서의 예시적 구조물의 제2 구성의 평면도이다. 수직 평면 X - X'는 도 10의 수직 단면도의 평면에 대응한다.
도 12b는 도 12a의 수직 평면 B - B'를 따른 예시적 구조물의 제2 구성의 개략적 수직 단면도이다.
도 13a는 도 10의 프로세싱 단계들에서의 예시적 구조물의 제3 구성의 평면도이다. 수직 평면 X - X'는 도 10의 수직 단면도의 평면에 대응한다.
도 13b는 도 13a의 수직 평면 B - B'를 따른 예시적 구조물의 제3 구성의 개략적 수직 단면도이다.
도 14는 본 발명의 일 실시예에 따른, 후면 트렌치 스페이서들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 15a 내지 도 15e는 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 동안의 메모리 개구 충전 구조물들 및 후면 트렌치의 순차적 수직 단면도들을 도시한다.
도 16은 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 17은 본 발명의 일 실시예에 따른, 후면 리세스들 및 유전체 재료 플레이트들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 18은 본 발명의 일 실시예에 따른, 전기 전도성 층들 및 후면 트렌치 충전 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 19a는 도 18의 프로세싱 단계들에서의 예시적 구조물의 제1 구성의 평면도이다. 수직 평면 X - X'는 도 18의 수직 단면도의 평면에 대응한다.
도 19b는 도 19a의 수직 평면 B - B'를 따른 예시적 구조물의 제1 구성의 개략적 수직 단면도이다.
도 20a는 도 18의 프로세싱 단계들에서의 예시적 구조물의 제2 구성의 평면도이다. 수직 평면 X - X'는 도 18의 수직 단면도의 평면에 대응한다.
도 20b는 도 20a의 수직 평면 B - B'를 따른 예시적 구조물의 제2 구성의 개략적 수직 단면도이다.
도 21a는 도 18의 프로세싱 단계들에서의 예시적 구조물의 제3 구성의 평면도이다. 수직 평면 X - X'는 도 18의 수직 단면도의 평면에 대응한다.
도 21b는 도 21a의 수직 평면 B - B'를 따른 예시적 구조물의 제3 구성의 개략적 수직 단면도이다.
도 22는 본 발명의 일 실시예에 따른, 제2 콘택트 레벨 유전체 층 및 다양한 콘택트 비아 구조물들 및 접속 비아 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 23은 본 발명의 일 실시예에 따른, 상부 레벨 금속 라인 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 24a는 도 23의 프로세싱 단계들에서의 예시적 구조물의 제1 구성의 평면도이다. 수직 평면 X - X'는 도 23의 수직 단면도의 평면에 대응한다.
도 24b는 도 24a의 수직 평면 B - B'를 따른 예시적 구조물의 제1 구성의 개략적 수직 단면도이다.
도 25a는 도 23의 프로세싱 단계들에서의 예시적 구조물의 제2 구성의 평면도이다. 수직 평면 X - X'는 도 23의 수직 단면도의 평면에 대응한다.
도 25b는 도 25a의 수직 평면 B - B'를 따른 예시적 구조물의 제2 구성의 개략적 수직 단면도이다.
도 26a는 도 23의 프로세싱 단계들에서의 예시적 구조물의 제3 구성의 평면도이다. 수직 평면 X - X'는 도 23의 수직 단면도의 평면에 대응한다.
도 26b는 도 26a의 수직 평면 B - B'를 따른 예시적 구조물의 제3 구성의 개략적 수직 단면도이다.
도 1b는 도 1a의 인-프로세스 소스 레벨 재료 층들의 확대된 수직 단면도이다.
도 2a는 본 발명의 일 실시예에 따른, 제1 절연 층들과 제1 스페이서 재료 층들의 제1 티어(tier) 수직 교번 시퀀스의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 2b는 도 2a의 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 2a의 수직 단면도의 평면이다.
도 2c는 도 2b의 수직 평면 C - C'를 따른 예시적 구조물의 개략적 수직 단면도이다.
도 3은 본 발명의 일 실시예에 따른, 제1 티어 계단 영역, 제1 역단차형 유전체 재료 부분, 티어간(inter-tier) 유전체 층, 제1 티어 메모리 개구들, 및 제1 티어 지지 개구들을 패턴화한 이후의 예시적 구조물의 수직 단면도이다.
도 4는 본 발명의 일 실시예에 따른, 다양한 희생 충전 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 5a는 본 발명의 일 실시예에 따른, 제2 절연 층들과 제2 스페이서 재료 층들의 제2 티어 수직 교번 시퀀스, 제2 단차형 표면들, 및 제2 역단차형 유전체 재료 부분의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 5b는 도 5a의 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 5a의 수직 단면도의 평면이다.
도 5c는 도 5b의 수직 평면 C - C'를 따른 예시적 구조물의 개략적 수직 단면도이다.
도 6은 본 발명의 일 실시예에 따른, 제2 티어 메모리 개구들 및 제2 티어 지지 개구들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 7은 본 발명의 일 실시예에 따른, 티어간 메모리 개구들 및 티어간 지지 개구들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 메모리 개구의 순차적인 수직 단면도들을 도시한다.
도 9는 본 발명의 일 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 필라 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 10은 본 발명의 일 실시예에 따른, 제1 콘택트 레벨 유전체 층 및 후면 트렌치들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 11a는 도 10의 프로세싱 단계들에서의 예시적 구조물의 제1 구성의 평면도이다. 수직 평면 X - X'는 도 10의 수직 단면도의 평면에 대응한다.
도 11b는 도 11a의 수직 평면 B - B'를 따른 예시적 구조물의 제1 구성의 개략적 수직 단면도이다.
도 12a는 도 10의 프로세싱 단계들에서의 예시적 구조물의 제2 구성의 평면도이다. 수직 평면 X - X'는 도 10의 수직 단면도의 평면에 대응한다.
도 12b는 도 12a의 수직 평면 B - B'를 따른 예시적 구조물의 제2 구성의 개략적 수직 단면도이다.
도 13a는 도 10의 프로세싱 단계들에서의 예시적 구조물의 제3 구성의 평면도이다. 수직 평면 X - X'는 도 10의 수직 단면도의 평면에 대응한다.
도 13b는 도 13a의 수직 평면 B - B'를 따른 예시적 구조물의 제3 구성의 개략적 수직 단면도이다.
도 14는 본 발명의 일 실시예에 따른, 후면 트렌치 스페이서들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 15a 내지 도 15e는 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 동안의 메모리 개구 충전 구조물들 및 후면 트렌치의 순차적 수직 단면도들을 도시한다.
도 16은 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 17은 본 발명의 일 실시예에 따른, 후면 리세스들 및 유전체 재료 플레이트들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 18은 본 발명의 일 실시예에 따른, 전기 전도성 층들 및 후면 트렌치 충전 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 19a는 도 18의 프로세싱 단계들에서의 예시적 구조물의 제1 구성의 평면도이다. 수직 평면 X - X'는 도 18의 수직 단면도의 평면에 대응한다.
도 19b는 도 19a의 수직 평면 B - B'를 따른 예시적 구조물의 제1 구성의 개략적 수직 단면도이다.
도 20a는 도 18의 프로세싱 단계들에서의 예시적 구조물의 제2 구성의 평면도이다. 수직 평면 X - X'는 도 18의 수직 단면도의 평면에 대응한다.
도 20b는 도 20a의 수직 평면 B - B'를 따른 예시적 구조물의 제2 구성의 개략적 수직 단면도이다.
도 21a는 도 18의 프로세싱 단계들에서의 예시적 구조물의 제3 구성의 평면도이다. 수직 평면 X - X'는 도 18의 수직 단면도의 평면에 대응한다.
도 21b는 도 21a의 수직 평면 B - B'를 따른 예시적 구조물의 제3 구성의 개략적 수직 단면도이다.
도 22는 본 발명의 일 실시예에 따른, 제2 콘택트 레벨 유전체 층 및 다양한 콘택트 비아 구조물들 및 접속 비아 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 23은 본 발명의 일 실시예에 따른, 상부 레벨 금속 라인 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 24a는 도 23의 프로세싱 단계들에서의 예시적 구조물의 제1 구성의 평면도이다. 수직 평면 X - X'는 도 23의 수직 단면도의 평면에 대응한다.
도 24b는 도 24a의 수직 평면 B - B'를 따른 예시적 구조물의 제1 구성의 개략적 수직 단면도이다.
도 25a는 도 23의 프로세싱 단계들에서의 예시적 구조물의 제2 구성의 평면도이다. 수직 평면 X - X'는 도 23의 수직 단면도의 평면에 대응한다.
도 25b는 도 25a의 수직 평면 B - B'를 따른 예시적 구조물의 제2 구성의 개략적 수직 단면도이다.
도 26a는 도 23의 프로세싱 단계들에서의 예시적 구조물의 제3 구성의 평면도이다. 수직 평면 X - X'는 도 23의 수직 단면도의 평면에 대응한다.
도 26b는 도 26a의 수직 평면 B - B'를 따른 예시적 구조물의 제3 구성의 개략적 수직 단면도이다.
상기에 논의된 바와 같이, 본 발명의 실시예들은, 후면 트렌치들에 자가 정렬되고 그 안에 접속 비아 구조물들을 형성하는 데 사용되는 유전체 분리 영역들을 포함하는 3차원 메모리 디바이스 및 그의 제조 방법들에 관한 것이다. 본 발명의 실시예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 다양한 반도체 디바이스들을 형성하는 데 사용될 수 있다.
유전체 분리 영역들은 실리콘 산화물 층들과 실리콘 질화물 층들의 교번 스택을 포함할 수 있다. 따라서, 워드 라인들과 아래에 놓인 워드 라인 드라이버 회로들을 전기적으로 접속시키는 접속 비아 구조물들은, 금속 워드 라인들 및 개재 절연 층들을 에칭하기가 어려운 스택을 관통하는 대신에 실리콘 산화물 층들 및 실리콘 질화물 층들을 에칭하기가 용이한 개구들을 관통하여 연장된다. 더욱이, 유전체 분리 영역들 주위의 별개의 절연 배리어는 요구되지 않는다. 이는 제조 공정을 더욱 단순화시키고 그 비용을 더욱 감소시킨다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우, 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하는 데 사용되며, 상이한 서수들이 본 발명의 명세서 및 청구범위에 걸쳐 사용될 수 있다. 동일한 도면 부호들은 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "바로 위에" 위치된다. 본 명세서에서 사용되는 바와 같이, 제1 요소는, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 이루어진 전도성 경로가 존재하는 경우, 제2 요소에 "전기적으로 접속"된다. 본 명세서에서 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에서 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속 구조물의 영역일 수 있다. 예를 들어, 층은 연속 구조물의 상단 표면과 하단 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 그 아래에 놓이고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적 수직 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적 수직 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 일직선으로 연장되는 평면이다. 수직 평면 또는 실질적 수직 평면은 수직 방향 또는 실질적 수직 방향을 따라 일직선이고, 수직 방향 또는 실질적 수직 방향에 수직인 방향을 따른 곡률을 포함할 수 있거나 또는 포함하지 않을 수 있다.
본 명세서에서 사용되는 바와 같이, "메모리 레벨" 또는 "메모리 어레이 레벨"은, 메모리 요소들의 어레이의 최상단 표면들을 포함하는 제1 수평 평면(즉, 기판의 상단 표면에 평행한 평면)과 메모리 요소들의 어레이의 최하단 표면들을 포함하는 제2 수평 평면 사이의 일반 영역에 대응하는 레벨을 지칭한다. 본 명세서에서 사용되는 바와 같이, "스루-스택(through-stack)" 요소는 메모리 레벨을 관통하여 수직으로 연장되는 요소를 지칭한다.
본 명세서에서 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 사용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 107 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에서 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에서 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "절연 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 제공하도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 107 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트들의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에서 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 스택형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 기판은 메모리 디바이스를 위한 드라이버 회로들과 같은, 그 상에 제작된 집적 회로들을 포함할 수 있다.
본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다. 모놀리식 3차원 NAND 스트링은 기판 위에 위치된 NAND 스트링들의 모놀리식 3차원 어레이 내에 위치된다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨 내의 적어도 하나의 메모리 셀이 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨 내의 다른 메모리 셀 위에 위치된다.
대체적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는, 반도체 칩(또는 "칩"), 또는 예를 들어 플립-칩 접합 또는 다른 칩-대-칩(chip-to-chip) 접합에 의해, 전체에 걸쳐 접합되는 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는, 독립적으로 외부 커맨드들을 실행하거나 상태를 보고할 수 있는 최소 단위이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은, 그 안의 다이들의 총 수만큼 많은 수의 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제약들이 있을 수 있다. 다이가 메모리 다이, 즉 메모리 요소들을 포함하는 다이인 경우에, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이들은 단일 소거 동작에 의해 소거될 수 있는 최소 단위이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이들은 프로그래밍을 위해 선택될 수 있는 최소 단위들이다. 페이지는 또한, 판독 동작에 선택될 수 있는 최소 단위이다.
도 1a 및 도 1b를 참조하면, 본 발명의 제1 실시예에 따른 예시적 구조물이 도시되어 있다. 도 1b는 도 1a에 도시된 인-프로세스 소스 레벨 재료 층들(10')의 확대도이다. 예시적 구조물은 기판(8) 및 그 위에 형성된 반도체 디바이스(710)를 포함한다. 기판(8)은 적어도 그의 상부 부분에 기판 반도체 층(9)을 포함한다. 얕은 트렌치 분리 구조물들(720)은 기판 반도체 층(9)의 상부 부분에 형성되어 다른 반도체 디바이스들로부터의 전기적 분리를 제공할 수 있다. 반도체 디바이스들(710)은, 예를 들어, 각자의 트랜지스터 활성 영역들(742)(즉, 소스 영역들 및 드레인 영역들), 채널 영역들(746), 및 게이트 구조물들(750)을 포함하는 전계 효과 트랜지스터들을 포함할 수 있다. 전계 효과 트랜지스터들은 CMOS 구성으로 배열될 수 있다. 각각의 게이트 구조물(750)은, 예를 들어, 게이트 유전체(752), 게이트 전극(754), 유전체 게이트 스페이서(756) 및 게이트 캡 유전체(758)를 포함할 수 있다. 반도체 디바이스들(710)은, 후속적으로 형성될 메모리 구조물의 동작을 지원하기 위한 임의의 반도체 회로부를 포함할 수 있으며, 이러한 반도체 회로부는 전형적으로, 드라이버 회로부로 지칭되고, 이는 또한 주변 회로부로 알려져 있다. 본 명세서에서 사용되는 바와 같이, 주변 회로부는 워드 라인 디코더 회로부, 워드 라인 스위칭 회로부, 비트 라인 디코더 회로부, 비트 라인 감지 및/또는 스위칭 회로부, 전력 공급/분배 회로부, 데이터 버퍼 및/또는 래치, 또는 메모리 다바이스를 위한 메모리 어레이 구조물 밖에 구현될 수 있는 임의의 다른 반도체 회로부 중 임의의 것, 그 각각, 또는 그 전부를 지칭한다. 예를 들어, 반도체 디바이스들은, 후속적으로 형성될 3차원 메모리 구조물들의 워드 라인들을 전기적으로 바이어싱하기 위한 워드 라인 스위칭 디바이스들을 포함할 수 있다.
유전체 재료 층들은 반도체 디바이스들 위에 형성되는데, 이들은 본 명세서에서 하부 레벨 유전체 재료 층들(760)로 지칭된다. 하부 레벨 유전체 재료 층들(760)은, 예를 들어, 유전체 라이너(762)(예컨대, 이동 이온들의 확산을 차단하고/하거나 아래에 놓인 구조물들에 적절한 응력을 인가하는 실리콘 질화물 라이너), 유전체 라이너(762) 위에 놓인 제1 유전체 재료 층들(764), 제1 유전체 재료 층들(764) 위에 놓인 실리콘 질화물 층(예컨대, 수소 확산 배리어)(766), 및 적어도 하나의 제2 유전체 층(768)을 포함할 수 있다.
하부 레벨 유전체 재료 층들(760)을 포함하는 유전체 층 스택은, 후속적으로 형성될 스루-메모리 레벨 콘택트 비아 구조물들을 위한 랜딩 패드(landing pad)들 및 반도체 디바이스들의 다양한 노드들에 그리고 이들로부터 전기적 배선을 제공하는 하부 레벨 금속 상호접속 구조물들(780)에 대한 매트릭스로서 기능한다. 하부 레벨 금속 상호접속 구조물들(780)은 하부 레벨 유전체 재료 층들(760)의 유전체 층 스택 내에 형성되며, 실리콘 질화물 층(766) 아래에 위치되고 그의 하단 표면과 선택적으로 접촉하는 하부 레벨 금속 라인 구조물을 포함한다.
예를 들어, 하부 레벨 금속 상호접속 구조물(780)은 제1 유전체 재료 층들(764) 내에 형성될 수 있다. 제1 유전체 재료 층들(764)은 하부 레벨 금속 상호접속 구조물들(780)의 다양한 요소들이 순차적으로 형성되는 복수의 유전체 재료 층들일 수 있다. 제1 유전체 재료 층들(764)로부터 선택되는 각각의 유전체 재료 층은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 유기실리케이트 유리, 실리콘 질화물, 실리콘 산질화물, 및 유전체 금속 산화물들(예컨대, 알루미늄 산화물) 중 임의의 것을 포함할 수 있다. 일 실시예에서, 제1 유전체 재료 층들(764)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전 상수를 초과하지 않는 유전 상수들을 갖는 유전체 재료 층들을 포함할 수 있거나, 또는 본질적으로 이들로 이루어질 수 있다. 하부 레벨 금속 상호접속 구조물들(780)은 다양한 디바이스 콘택트 비아 구조물들(782)(예컨대, 디바이스 또는 게이트 접속 콘택트들의 각자의 소스 및 드레인 노드들과 접촉하는 소스 및 드레인 전극들), 중간 하부 레벨 금속 라인 구조물들(784), 하부 레벨 금속 비아 구조물들(786), 및 후속적으로 형성될 스루-메모리 레벨 콘택트 비아 구조물들을 위한 랜딩 패드들로서 기능하도록 구성된 랜딩 패드 레벨 금속 라인 구조물들(788)을 포함할 수 있다.
랜딩 패드 레벨 금속 라인 구조물들(788)은 (복수의 유전체 재료 층들일 수 있는) 제1 유전체 재료 층들(764)의 최상단 유전체 재료 층 내에 형성될 수 있다. 하부 레벨 금속 상호접속 구조물들(780) 각각은 금속성 질화물 라이너 및 금속 충전 구조물을 포함할 수 있다. 랜딩 패드 레벨 금속 라인 구조물들(788)의 상단 표면들 및 제1 유전체 재료 층들(764)의 최상단 표면은 화학적 기계적 평탄화(chemical mechanical planarization, CMP)와 같은 평탄화 공정에 의해 평탄화될 수 있다. 실리콘 산화물 층(766)은 랜딩 패드 레벨 금속 라인 구조물들(788)의 상단 표면들 및 제1 유전체 재료 층들(764)의 최상단 표면 바로 위에 형성될 수 있다.
적어도 하나의 제2 유전체 재료 층(768)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들을 포함할 수 있다. 적어도 하나의 제2 유전체 재료 층(768)으로부터 선택되는 각각의 유전체 재료 층은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 및 유기실리케이트 유리 중 임의의 것을 포함할 수 있다. 일 실시예에서, 적어도 하나의 제2 유전체 재료 층(768)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전 상수를 초과하지 않는 유전 상수들을 갖는 유전체 재료 층들을 포함할 수 있거나, 또는 본질적으로 이들로 이루어질 수 있다.
금속성 재료의 선택적 층 및 반도체 재료의 층이 적어도 하나의 제2 유전체 재료 층(768) 위에 또는 그의 패턴화된 리세스들 내에 침착될 수 있으며, 선택적 전도성 플레이트 층(6) 및 인-프로세스 소스 레벨 재료 층들(10')을 제공하도록 리소그래피로 패턴화된다. 선택적 전도성 플레이트 층(6)은, 존재하는 경우, 인-프로세스 소스 레벨 재료 층들(10') 내로 또는 그들 밖으로 흐르는 전류에 대한 고전도성 전도 경로를 제공한다. 선택적 전도성 플레이트 층(6)은 전도성 재료, 예컨대 금속 또는 고농도로 도핑된 반도체 재료를 포함한다. 선택적 전도성 플레이트 층(6)은, 예를 들어, 3 nm 내지 100 nm 범위의 두께를 갖는 텅스텐 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 전도성 플레이트 층(6)의 상단 상에 확산 배리어 층으로서 금속 질화물 층(도시되지 않음)이 제공될 수 있다. 전도성 플레이트 층(6)은 완성된 디바이스에서 특수 소스 라인으로서 기능할 수 있다. 추가로, 전도성 플레이트 층(6)은 에칭 정지 층을 포함할 수 있고, 임의의 적합한 전도성 층, 반도체 층 또는 절연 층을 포함할 수 있다. 선택적 전도성 플레이트 층(6)은 금속성 화합물 재료, 예컨대 전도성 금속성 질화물(예컨대, TiN) 및/또는 금속(예컨대, W)을 포함할 수 있다. 선택적 전도성 플레이트 층(6)의 두께는 5 nm 내지 100 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 사용될 수 있다.
인-프로세스 소스 레벨 재료 층들(10')은 소스 레벨 재료 층들을 형성하도록 후속적으로 변경되는 다양한 층들을 포함할 수 있다. 소스 레벨 재료 층들은, 형성 시에, 3차원 메모리 디바이스의 수직 전계 효과 트랜지스터들에 대한 공통 소스 영역으로서 기능하는 소스 콘택트 층을 포함한다. 일 실시예에서, 인-프로세스 소스 레벨 재료 층들(10')은, 하단으로부터 상단으로, 하부 소스 레벨 반도체 층(112), 하부 희생 라이너(103), 소스 레벨 희생 층(104), 상부 희생 라이너(105), 상부 소스 레벨 반도체 층(116), 소스 레벨 절연 층(117), 및 선택적 소스 선택 레벨 전도성 층(118)을 포함할 수 있다.
하부 소스 레벨 반도체 층(112) 및 상부 소스 레벨 재료 층(116)은 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘과 같은 도핑된 반도체 재료를 포함할 수 있다. 하부 소스 레벨 반도체 층(112) 및 상부 소스 레벨 반도체 층(116)의 전도성 유형은, 후속적으로 형성될 수직 반도체 채널들의 전도성과 반대일 수 있다. 예를 들어, 후속적으로 형성될 수직 반도체 채널들이 제1 전도성 유형의 도핑을 갖는 경우, 하부 소스 레벨 반도체 층(112) 및 상부 소스 레벨 반도체 층(116)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 갖는다. 하부 소스 레벨 반도체 층(112) 및 상부 소스 레벨 반도체 층(116) 각각의 두께는 10 nm 내지 300 nm, 예컨대 20 nm 내지 150 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 사용될 수 있다.
소스 레벨 희생 층(104)은 하부 희생 라이너(103) 및 상부 희생 라이너(105)에 대해 선택적으로 제거될 수 있는 희생 재료를 포함한다. 일 실시예에서, 소스 레벨 희생 층(104)은 20% 초과의 게르마늄의 원자 농도를 갖는, 도핑되지 않은 비정질 실리콘 또는 실리콘-게르마늄 합금과 같은 반도체 재료를 포함할 수 있다. 소스 레벨 희생 층(104)의 두께는 30 nm 내지 400 nm, 예컨대 60 nm 내지 200 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
하부 희생 라이너(103) 및 상부 희생 라이너(105)는 소스 레벨 희생 층(104)의 제거 동안 에칭 정지 재료로서 기능할 수 있는 재료들을 포함한다. 예를 들어, 하부 희생 라이너(103) 및 상부 희생 라이너(105)는 실리콘 산화물, 실리콘 질화물, 및/또는 유전체 금속 산화물을 포함할 수 있다. 일 실시예에서, 하부 희생 라이너(103) 및 상부 희생 라이너(105) 각각은 두께가 2 nm 내지 30 nm 범위인 실리콘 산화물 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
소스 레벨 절연 층(117)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 소스 레벨 절연 층(117)의 두께는 20 nm 내지 400 nm, 예컨대 40 nm 내지 200 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 선택적 소스 선택 레벨 전도성 층(118)은 소스 선택 레벨 게이트 전극으로서 사용될 수 있는 전도성 재료를 포함할 수 있다. 예를 들어, 선택적 소스 선택 레벨 전도성 층(118)은, 어닐 공정에 의해, 도핑된 폴리실리콘으로 후속적으로 변환될 수 있는, 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘과 같은 도핑된 반도체 재료를 포함할 수 있다. 선택적 소스 선택 레벨 전도성 층(118)의 두께는 30 nm 내지 200 nm, 예컨대 60 nm 내지 100 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
인-프로세스 소스 레벨 재료 층들(10')은 기판(8)(예컨대, 실리콘 웨이퍼) 상의 반도체 디바이스들의 서브세트 바로 위에 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소가 제2 요소의 최상단 표면을 포함하는 수평 평면 위에 위치되고 제1 요소의 영역 및 제2 요소의 영역이 평면도에서 (즉, 기판(8)의 상단 표면에 수직인 수직 평면 또는 방향을 따라서) 지면 중첩부(areal overlap)를 갖는 경우, 제1 요소는 제2 요소 "바로 위"에 위치된다.
선택적 전도성 플레이트 층(6) 및 인-프로세스 소스 레벨 재료 층들(10')은, 스루-메모리 레벨 콘택트 비아 구조물들 및 스루-유전체 콘택트 비아 구조물들이 후속적으로 형성될 영역들에 개구들을 제공하도록 패턴화될 수 있다. 전도성 플레이트 층(6) 및 인-프로세스 소스 레벨 재료 층들(10')의 스택의 패턴화된 부분들은 3차원 메모리 스택 구조물들이 후속적으로 형성될 각각의 메모리 어레이 영역(100)에 존재한다.
선택적 전도성 플레이트 층(6) 및 인-프로세스 소스 레벨 재료 층들(10')은, 워드 라인 전기 전도성 층들과 접촉하는 콘택트 비아 구조물들이 후속적으로 형성될 계단 영역(200) 위로 개구가 연장되도록 패턴화될 수 있다. 일 실시예에서, 계단 영역(200)은 제1 수평 방향(hd1)(예컨대, 워드 라인 방향)을 따라 메모리 어레이 영역(100)으로부터 측방향으로 이격될 수 있다. 제1 수평 방향(hd1)에 수직인 수평 방향은 본 명세서에서 제2 수평 방향(hd2)(예컨대, 비트 라인 방향)으로 지칭된다. 일 실시예에서, 선택적 전도성 플레이트 층(6) 및 인-프로세스 소스 레벨 재료 층들(10') 내의 추가적인 개구들이 메모리 어레이 영역(100)의 영역 내에 형성될 수 있으며, 여기서 메모리 스택 구조물들을 포함하는 3차원 메모리 어레이가 후속적으로 형성될 것이다. 후속적으로 필드 유전체 재료 부분으로 충전되는 주변 디바이스 영역(400)이 계단 영역(200)에 인접하게 제공될 수 있다.
반도체 디바이스들(710)의 영역, 및 하부 레벨 유전체 재료 층들(760)과 하부 레벨 금속 상호접속 구조물들(780)의 조합은 본 명세서에서 아래에 놓인 주변 디바이스 영역(700)으로 지칭되며, 이는 후속적으로 형성될 메모리 레벨 조립체 아래에 위치되고, 메모리 레벨 조립체를 위한 주변 디바이스들을 포함한다. 하부 레벨 금속 상호접속 구조물들(780)은 하부 레벨 유전체 재료 층들(760) 내에 형성된다.
하부 레벨 금속 상호접속 구조물들(780)은 반도체 디바이스들(710)(예컨대, CMOS 디바이스들)의 활성 노드들(예컨대, 트랜지스터 활성 영역들(742) 또는 게이트 전극들(754))에 전기적으로 접속될 수 있고, 하부 레벨 유전체 재료 층들(760)의 레벨에 위치된다. 스루-메모리 레벨 콘택트 비아 구조물들은 후속적으로 하부 레벨 금속 상호접속 구조물들(780) 바로 위에 형성되어, 후속적으로 형성될 메모리 디바이스들에 전기적 접속을 제공할 수 있다. 일 실시예에서, 하부 레벨 금속 상호접속 구조물들(780)의 패턴은, 랜딩 패드 레벨 금속 라인 구조물들(788)(이들은 하부 레벨 금속 상호접속 구조물들(780)의 최상단 부분에 위치된 하부 레벨 금속 상호접속 구조물들(780)의 서브세트임)이, 후속적으로 형성될 스루-메모리 레벨 콘택트 비아 구조물들을 위한 랜딩 패드 구조물들을 제공할 수 있도록 선택될 수 있다.
도 2a 내지 도 2c를 참조하면, 후속적으로 제1 재료 층들과 제2 재료 층들의 수직 교번 시퀀스가 형성된다. 각각의 제1 재료 층은 제1 재료를 포함할 수 있고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함할 수 있다. 재료 층들의 적어도 다른 수직 교번 시퀀스가 후속적으로 제1 재료 층들과 제2 재료 층들의 수직 교번 시퀀스 위에 형성되는 경우, 수직 교번 시퀀스는 본 명세서에서 제1 티어 수직 교번 시퀀스로 지칭된다. 제1 티어 수직 교번 시퀀스의 레벨은 본 명세서에서 제1 티어 레벨로 지칭되고, 제1 티어 레벨 바로 위에 후속적으로 형성될 수직 교번 시퀀스의 레벨은 본 명세서에서 제2 티어 레벨로 지칭되고, 등등이다.
제1 티어 수직 교번 시퀀스는 제1 재료 층들로서의 제1 절연 층들(132), 및 제2 재료 층들로서의 제1 스페이서 재료 층들을 포함할 수 있다. 일 실시예에서, 제1 스페이서 재료 층들은 전기 전도성 층들로 후속적으로 대체되는 희생 재료 층들일 수 있다. 다른 실시예에서, 제1 스페이서 재료 층들은 다른 층들로 후속적으로 대체되지 않는 전기 전도성 층들일 수 있다. 본 발명은 희생 재료 층들이 전기 전도성 층들로 대체되는 실시예들을 사용하여 기술되지만, 스페이서 재료 층들이 전기 전도성 층들로서 형성되는 (이에 의해, 대체 공정들을 수행할 필요성을 제거하는) 실시예들이 본 명세서에서 명백히 고려된다.
일 실시예에서, 제1 재료 층들 및 제2 재료 층들은 각각 제1 절연 층들(132) 및 제1 희생 재료 층들(142)일 수 있다. 일 실시예에서, 각각의 제1 절연 층(132)은 제1 절연 재료를 포함할 수 있고, 각각의 제1 희생 재료 층(142)은 제1 희생 재료를 포함할 수 있다. 교번하는 복수의 제1 절연 층들(132) 및 제1 희생 재료 층들(142)이 인-프로세스 소스 레벨 재료 층들(10') 위에 형성된다. 본 명세서에서 사용되는 바와 같이, "희생 재료"는 후속 프로세싱 단계 동안 제거되는 재료를 지칭한다.
본 명세서에서 사용되는 바와 같이, 제1 요소들과 제2 요소들의 수직 교번 시퀀스는 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스에 양 측부들 상의 제2 요소들의 2개의 인스턴스들이 인접되고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스에 양 측부들 상의 제1 요소들의 2개의 인스턴스들이 인접된다. 제1 요소들은 전체에 걸쳐 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 전체에 걸쳐 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 갖고서 반복되는 단위를 형성할 수 있다.
제1 티어 수직 교번 시퀀스(132, 142)는 제1 재료로 구성된 제1 절연 층들(132), 및 제1 재료와 상이한 제2 재료로 구성된 제1 희생 재료 층들(142)을 포함할 수 있다. 제1 절연 층들(132)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 제1 절연 층들(132)에 사용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리를 포함함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료들, 고 유전 상수(하이-k) 유전체 산화물들(예컨대, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물들 및 이들의 실리케이트들, 유전체 금속 산질화물들 및 이들의 실리케이트들, 및 유기 절연 재료들을 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 제1 절연 층들(132)의 제1 재료는 실리콘 산화물일 수 있다.
제1 희생 재료 층들(142)의 제2 재료는 제1 절연 층들(132)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에서 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
제1 희생 재료 층들(142)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제1 희생 재료 층들(142)의 제2 재료는, 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 일 실시예에서, 제1 희생 재료 층들(142)은 실리콘 질화물을 포함하는 재료 층들일 수 있다.
일 실시예에서, 제1 절연 층들(132)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 제1 절연 층들(132)의 제1 재료는, 예를 들어 화학 증착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 제1 절연 층들(132)에 사용되는 경우, 테트라에틸오르토실리케이트(tetraethylorthosilicate, TEOS)가 CVD 공정을 위한 전구체 재료로서 사용될 수 있다. 제1 희생 재료 층들(142)의 제2 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 두께들은 20 nm 내지 50 nm 범위 내에 있을 수 있지만, 각각의 제1 절연 층(132)에 대해 그리고 각각의 제1 희생 재료 층(142)에 대해 더 작은 두께 및 더 큰 두께가 사용될 수 있다. 제1 절연 층(132)과 제1 희생 재료 층(142)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256 범위 내에 있을 수 있지만, 더 많은 반복 수도 사용될 수 있다. 일 실시예에서, 제1 티어 수직 교번 시퀀스(132, 142) 내의 각각의 제1 희생 재료 층(142)은 각자의 제1 희생 재료 층(142) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제1 절연 캡 층(170)이 제1 수직 교번 시퀀스(132, 142) 위에 후속적으로 형성된다. 제1 절연 캡 층(170)은 제1 절연 층들(132)에 사용될 수 있는 임의의 유전체 재료일 수 있는 유전체 재료를 포함한다. 일 실시예에서, 제1 절연 캡 층(170)은 제1 절연 층들(132)과 동일한 유전체 재료를 포함한다. 제1 절연 캡 층(170)의 두께는 20 nm 내지 300 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
제1 절연 캡 층(170) 및 제1 티어 수직 교번 시퀀스(132, 142)는 계단 영역(200) 내에 제1 단차형 표면들(210)을 형성하도록 패턴화될 수 있다. 계단 영역(200)은, 제1 단차형 표면들(210)이 형성되는 각자의 제1 단차형 영역, 및 추가적인 단차형 표면들이 (제1 티어 구조물 위에 후속적으로 형성될) 제2 티어 구조물 및/또는 추가적인 티어 구조물들에 후속적으로 형성될 제2 단차형 영역을 포함할 수 있다. 제1 단차형 표면들(210)은, 예를 들어, 내부에 개구를 갖는 마스크 층(도시되지 않음)을 형성함으로써, 제1 절연 캡 층(170)의 레벨들 내에 공동을 에칭함으로써, 그리고 에칭된 영역 내의 에칭된 공동의 하단 표면 바로 아래에 위치된 제1 절연 층(132)과 제1 희생 재료 층(142)의 각각의 쌍을 에칭하는 것에 의해, 에칭된 영역을 반복적으로 확장시키고 공동을 수직으로 리세스함으로써 형성될 수 있다.
제1 단차형 표면들(210)은, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 수직 단차부들과 수평 표면들의 다수의 연속 세트들을 포함할 수 있다. 다수의 연속 세트들은 제1 교번 시퀀스(132, 142) 내의 반복 단위의 높이의 정수배(예컨대, 1, 2, 3 등), 즉 제1 절연 층(132)과 제1 희생 재료 층(142)의 두께의 합만큼 수직으로 오프셋될 수 있다. 수평 표면들과 수직 단차부들의 각각의 연속 세트는 본 명세서에서 제1 계단 행(212)으로 지칭된다. 제1 계단 행들(212)은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 배열될 수 있다. 제1 단차형 표면들(210)의 물리적으로 노출된 수평 표면들의 높이는, 각각의 메모리 블록 내의 제1 계단 행들(212)의 세트가 제1 교번 시퀀스(132, 142) 내의 각각의 제1 희생 재료 층(142)에 대한 또는 제1 교번 시퀀스(132, 142) 내의 각각의 제1 절연 층(132)에 대한 수평 표면들을 제공하도록 선택될 수 있다. 일 실시예에서, 제1 희생 재료 층들(142)의 상단 표면들은 제1 단차형 표면들(210)에서 물리적으로 노출될 수 있다. 제1 단차형 표면들(210) 위에 놓인 공동은 본 명세서에서 제1 단차형 공동으로 지칭된다.
유전체 충전 재료(예컨대, 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리)가 제1 단차형 공동을 충전하도록 침착될 수 있다. 유전체 충전 재료의 잉여 부분들이 제1 절연 캡 층(170)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 제1 단차형 표면들(210) 위에 놓인 영역을 충전하는 유전체 충전 재료의 나머지 부분은 제1 역단차형 유전체 재료 부분(165)을 구성한다. 본 명세서에서 사용되는 바와 같이, "역단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상단 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 제1 티어 수직 교번 시퀀스(132, 142) 및 제1 역단차형 유전체 재료 부분(165)은, 후속적으로 변경되는 인-프로세스 구조물인 제1 티어 구조물을 집합적으로 구성한다.
티어간 유전체 층(180)이 제1 티어 구조물(132, 142, 170, 165) 위에 선택적으로 침착될 수 있다. 티어간 유전체 층(180)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 일 실시예에서, 티어간 유전체 층(180)은 (도핑되지 않은 실리케이트 유리를 포함할 수 있는) 제1 절연 층들(132)의 재료보다 더 큰 에칭 속도를 갖는 도핑된 실리케이트 유리를 포함할 수 있다. 예를 들어, 티어간 유전체 층(180)은 포스포실리케이트 유리를 포함할 수 있다. 티어간 유전체 층(180)의 두께는 30 nm 내지 300 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
도 3을 참조하면, 다양한 제1 티어 개구들(149, 129)이 티어간 유전체 층(180) 및 제1 티어 구조물(132, 142, 170, 165)을 관통하여 그리고 인-프로세스 소스 레벨 재료 층들(10') 내로 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 티어간 유전체 층(180) 위에 적용될 수 있고, 그 전체를 관통하여 다양한 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 포토레지스트 층 내의 개구들의 패턴은 제1 이방성 에칭 공정에 의해 티어간 유전체 층(180) 및 제1 티어 구조물(132, 142, 170, 165)을 관통하여 그리고 인-프로세스 소스 레벨 재료 층들(10') 내로 전사되어, 다양한 제1 티어 개구들(149, 129)을 동시에, 즉 제1 등방성 에칭 공정 동안 형성할 수 있다. 다양한 제1 티어 개구들(149, 129)은 제1 티어 메모리 개구들(149) 및 제1 티어 지지 개구들(129)을 포함할 수 있다.
제1 티어 메모리 개구들(149)은, 제1 수직 교번 시퀀스(132, 142) 내의 각각의 층을 관통하여 메모리 어레이 영역(100) 내에 형성되고 후속적으로 메모리 스택 구조물들을 내부에 형성하기 위해 사용되는 개구들이다. 제1 티어 메모리 개구들(149)은 제2 수평 방향(hd2)을 따라 측방향으로 이격되는 제1 티어 메모리 개구들(149) 내에 형성될 수 있다. 제1 티어 메모리 개구들(149)의 각각의 클러스터는 제1 티어 메모리 개구들(149)의 2차원 어레이로서 형성될 수 있다.
제1 티어 지지 개구들(129)은, 계단 영역(200) 내에 형성되고 후속적으로 지지 필라 구조물들을 형성하기 위해 채용되는 개구들이다. 제1 역단차형 유전체 재료 부분(165)을 관통하여 형성되는 제1 티어 지지 개구들(129)의 서브세트가 제1 단차형 표면들(210)의 각자의 수평 표면을 관통하여 형성될 수 있다.
일 실시예에서, 제1 이방성 에칭 공정은 제1 티어 수직 교번 시퀀스(132, 142)의 재료들이 제1 역단차형 유전체 재료 부분(165)의 재료와 동시에 에칭되는 초기 단계를 포함할 수 있다. 초기 에칭 단계의 화학(chemistry)은 제1 역단차형 유전체 재료 부분(165)의 재료와 비슷한 평균 에칭 속도를 제공하면서 제1 티어 수직 교번 시퀀스(132, 142) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교번할 수 있다. 제1 이방성 에칭 공정은, 예를 들어, 일련의 반응성 이온 에칭 공정들 또는 단일 반응 에칭 공정(예컨대, CF4/O2/Ar 에칭)을 사용할 수 있다. 다양한 제1 티어 개구들(149, 129)의 측벽들은 실질적으로 수직일 수 있거나, 또는 테이퍼링될 수 있다.
수직 교번 시퀀스(132, 142) 및 제1 역단차형 유전체 재료 부분(165)을 관통하여 에칭한 후에, 제1 이방성 에칭 공정의 종말 부분의 화학은 인-프로세스 소스 레벨 재료 층들(10')에 대한 평균 에칭 속도보다 더 높은 에칭 속도로 적어도 하나의 제2 유전체 층(768)의 유전체 재료(들)를 관통하여 에칭하도록 선택될 수 있다. 예를 들어, 이방성 에칭 공정의 종말 부분은 인-프로세스 소스 레벨 재료 층들(10') 내의 컴포넌트 층 내의 반도체 재료에 대해 선택적으로 적어도 하나의 제2 유전체 층(768)의 유전체 재료(들)를 에칭하는 단계를 포함할 수 있다. 일 실시예에서, 제1 이방성 에칭 공정의 종말 부분은 소스 선택 레벨 전도성 층(118), 소스 레벨 절연 층(117), 상부 소스 레벨 반도체 층(116), 상부 희생 라이너(105), 소스 레벨 희생 층(104), 및 하부 희생 라이너(103)를 관통하여 그리고 적어도 부분적으로 하부 소스 레벨 반도체 층(112) 내로 에칭할 수 있다. 제1 이방성 에칭 공정의 종말 부분은 인-프로세스 소스 레벨 재료 층들(10')의 다양한 반도체 재료들을 에칭하기 위한 적어도 하나의 에칭 화학을 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
선택적으로, 티어간 유전체 층(180)의 레벨에 있는 제1 티어 메모리 개구들(149) 및 제1 티어 지지 개구들(129)의 부분들은 등방성 에칭에 의해 측방향으로 확장될 수 있다. 이러한 경우에 있어서, 티어간 유전체 층(180)은 희석된 플루오르화수소산 중에서 (도핑되지 않은 실리케이트 유리를 포함할 수 있는) 제1 절연 층들(132)보다 더 큰 에칭 속도를 갖는 유전체 재료(예컨대, 보로실리케이트 유리)를 포함할 수 있다. 등방성 에칭(예컨대, HF를 사용하는 습식 에칭)이 사용되어, 티어간 유전체 층(180)의 레벨에 있는 제1 티어 메모리 개구들(149)의 측방향 치수들을 확장시킬 수 있다. 티어간 유전체 층(180)의 레벨에 위치된 제1 티어 메모리 개구들(149)의 부분들은, (제2 티어 메모리 개구들의 형성 이전에 후속적으로 형성될) 제2 티어 수직 교번 시퀀스를 관통하여 후속적으로 형성될 제2 티어 메모리 개구들을 위한 더 큰 랜딩 패드를 제공하도록 선택적으로 넓어질 수 있다.
도 4를 참조하면, 희생 제1 티어 개구 충전 부분들(148, 128)이 다양한 제1 티어 개구들(149, 129) 내에 형성될 수 있다. 예를 들어, 희생 제1 티어 충전 재료가 제1 티어 개구들(149, 129) 각각에 동시에 침착된다. 희생 제1 티어 충전 재료는, 후속적으로 제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 재료들에 대해 선택적으로 제거될 수 있는 재료를 포함한다.
일 실시예에서, 희생 제1 티어 충전 재료는 실리콘(예컨대, a-Si 또는 폴리실리콘), 실리콘-게르마늄 합금, 게르마늄, III-V 화합물 반도체 재료, 또는 이들의 조합과 같은 반도체 재료를 포함할 수 있다. 선택적으로, 희생 제1 티어 충전 재료를 침착시키기 전에 얇은 에칭 정지 라이너(예컨대, 1 nm 내지 3 nm 범위 내의 두께를 갖는 실리콘 산화물 층 또는 실리콘 질화물 층)가 사용될 수 있다. 희생 제1 티어 충전 재료는 비-컨포멀(non-conformal) 침착 또는 컨포멀 침착 방법에 의해 형성될 수 있다.
다른 실시예에서, 희생 제1 티어 충전 재료는 제1 절연 층들(132), 제1 절연 캡 층(170), 및 티어간 유전체 층(180)의 재료들보다 높은 에칭 속도를 갖는 실리콘 산화물 재료를 포함할 수 있다. 예를 들어, 희생 제1 티어 충전 재료는 100:1 희석된 플루오르화수소산 중에서 치밀화된 TEOS 산화물(즉, 화학 증착 공정에서 테트라에틸오르토실리케이트 유리의 분해에 의해 형성되고 후속적으로 어닐링 공정에서 치밀화된 실리콘 산화물 재료)의 에칭 속도보다 적어도 100배 더 높은 에칭 속도를 갖는 보로실리케이트 유리 또는 다공성 또는 비-다공성 유기실리케이트 유리를 포함할 수 있다. 이러한 경우에 있어서, 희생 제1 티어 충전 재료를 침착시키기 전에 얇은 에칭 정지 라이너(예컨대, 1 nm 내지 3 nm 범위 내의 두께를 갖는 실리콘 질화물 층)가 사용될 수 있다. 희생 제1 티어 충전 재료는 비-컨포멀 침착 또는 컨포멀 침착 방법에 의해 형성될 수 있다.
또 다른 실시예에서, 희생 제1 티어 충전 재료는, 애싱에 의해 후속적으로 제거될 수 있는 비정질 실리콘 또는 탄소 함유 재료(예컨대, 비정질 탄소 또는 다이아몬드 유사 탄소), 또는 후속적으로 제1 수직 교번 시퀀스(132, 142)의 재료들에 대해 선택적으로 제거될 수 있는 실리콘계 중합체를 포함할 수 있다.
침착된 희생 재료의 부분들은 제1 티어 수직 교번 시퀀스(132, 142)의 최상단 층 위로부터, 예컨대 티어간 유전체 층(180) 위로부터 제거될 수 있다. 예를 들어, 희생 제1 티어 충전 재료는 평탄화 공정을 사용하여 티어간 유전체 층(180)의 상단 표면에 리세스될 수 있다. 평탄화 공정은 리세스 에칭, 화학적 기계적 평탄화(CMP), 또는 이들의 조합을 포함할 수 있다. 티어간 유전체 층(180)의 상단 표면은 에칭 정지 층 또는 평탄화 정지 층으로서 사용될 수 있다.
희생 제1 티어 충전 재료의 나머지 부분들은 희생 제1 티어 개구 충전 부분들(148, 128)을 포함한다. 구체적으로, 제1 티어 메모리 개구(149) 내의 희생 재료의 각각의 나머지 부분은 희생 제1 티어 메모리 개구 충전 부분(148)을 구성한다. 제1 티어 지지 개구(129) 내의 희생 재료의 각각의 나머지 부분은 희생 제1 티어 지지 개구 충전 부분(128)을 구성한다. 다양한 희생 제1 티어 개구 충전 부분들(148, 128)은 동시에, 즉, 희생 제1 티어 충전 재료를 침착시키는 침착 공정 및 제1 수직 교번 시퀀스(132, 142) 위로부터(예컨대, 티어간 유전체 층(180)의 상단 표면 위로부터) 제1 티어 침착 공정을 제거하는 평탄화 공정을 포함하는 동일한 세트의 공정들 동안 형성된다. 희생 제1 티어 개구 충전 부분들(148, 128)의 상단 표면들은 티어간 유전체 층(180)의 상단 표면과 동일 평면 상에 있을 수 있다. 희생 제1 티어 개구 충전 부분들(148, 128) 각각은 내부에 공동들을 포함할 수 있거나 또는 포함하지 않을 수 있다.
도 5a 내지 도 5c를 참조하면, 제2 티어 구조물이 제1 티어 구조물(132, 142, 170, 148) 위에 형성될 수 있다. 제2 티어 구조물은 희생 재료 층들일 수 있는 스페이서 재료 층들과 절연 층들의 추가적인 수직 교번 시퀀스를 포함할 수 있다. 예를 들어, 후속적으로 재료 층들의 제2 수직 교번 시퀀스(232, 242)가 제1 수직 교번 시퀀스(132, 142)의 상단 표면 상에 형성될 수 있다. 제2 수직 교번 시퀀스(232, 242)는 교번하는 복수의 제3 재료 층들 및 제4 재료 층들을 포함한다. 각각의 제3 재료 층은 제3 재료를 포함할 수 있고, 각각의 제4 재료 층은 제3 재료와 상이한 제4 재료를 포함할 수 있다. 일 실시예에서, 제3 재료는 제1 절연 층(132)의 제1 재료와 동일할 수 있고, 제4 재료는 제1 희생 재료 층들(142)의 제2 재료와 동일할 수 있다.
일 실시예에서, 제3 재료 층들은 제2 절연 층들(232)일 수 있고, 제4 재료 층들은 제2 절연 층들(232)의 각각의 수직 이웃 쌍 사이에 수직 간격을 제공하는 제2 스페이서 재료 층들일 수 있다. 일 실시예에서, 제3 재료 층들 및 제4 재료 층들은 각각 제2 절연 층들(232) 및 제2 희생 재료 층들(242)일 수 있다. 제2 절연 층들(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료일 수 있다. 제2 희생 재료 층들(242)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제2 희생 재료 층들(242)의 제4 재료는, 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다.
일 실시예에서, 각각의 제2 절연 층(232)은 제2 절연 재료를 포함할 수 있고, 각각의 제2 희생 재료 층(242)은 제2 희생 재료를 포함할 수 있다. 이러한 경우에 있어서, 제2 수직 교번 시퀀스(232, 242)는 교번하는 복수의 제2 절연 층들(232) 및 제2 희생 재료 층들(242)을 포함할 수 있다. 제2 절연 층들(232)의 제3 재료는, 예를 들어 화학 증착(CVD)에 의해 침착될 수 있다. 제2 희생 재료 층들(242)의 제4 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
제2 절연 층들(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 절연 층들(232)에 사용될 수 있는 절연 재료들은 제1 절연 층들(132)에 사용될 수 있는 임의의 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 제2 희생 재료 층들(242)에 사용될 수 있는 희생 재료들은 제1 희생 재료 층들(142)에 사용될 수 있는 임의의 재료일 수 있다. 일 실시예에서, 제2 절연 재료는 제1 절연 재료와 동일할 수 있고, 제2 희생 재료는 제1 희생 재료와 동일할 수 있다.
제2 절연 층들(232) 및 제2 희생 재료 층들(242)의 두께들은 20 nm 내지 50 nm 범위 내에 있을 수 있지만, 각각의 제2 절연 층(232)에 대해 그리고 각각의 제2 희생 재료 층(242)에 대해 더 작은 두께 및 더 큰 두께가 사용될 수 있다. 제2 절연 층(232)과 제2 희생 재료 층(242)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256 범위 내에 있을 수 있지만, 더 많은 반복 수가 또한 사용될 수 있다. 일 실시예에서, 제2 수직 교번 시퀀스(232, 242) 내의 각각의 제2 희생 재료 층(242)은 각자의 제2 희생 재료 층(242) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제2 단차형 영역 내의 제2 단차형 표면들(220)은, 적어도 하나의 마스킹 층의 패턴에 적합한 조정을 갖고서 제1 단차형 영역 내에 제1 단차형 표면들(210)을 형성하는 데 사용되는 프로세싱 단계들과 동일한 세트의 프로세싱 단계들을 사용하여 계단 영역(200) 내에 형성될 수 있다. 일 실시예에서, 제2 단차형 표면들(220)을 포함하는 영역은 단차형 표면들이 없는 영역(230)만큼 제1 단차형 표면들(210)을 포함하는 영역으로부터 측방향으로 오프셋될 수 있다. 본 발명의 일 태양에 따르면, 이러한 영역의 일부분이 후속적으로 사용되어, 접속 비아 구조물들이 형성될 수 있는 유전체 분리 영역들을 제공할 수 있다. 제2 역단차형 유전체 재료 부분(265)이 계단 영역(200) 내의 제2 단차형 표면들(220) 위에 형성될 수 있다.
제2 단차형 표면들(220)은, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 수직 단차부들과 수평 표면들의 다수의 연속 세트들을 포함할 수 있다. 다수의 연속 세트들은 제2 교번 시퀀스(232, 242) 내의 반복 단위의 높이의 정수배, 즉 제2 절연 층(232)과 제2 희생 재료 층(242)의 두께의 합만큼 수직으로 오프셋될 수 있다. 수평 표면들과 수직 단차부들의 각각의 연속 세트는 본 명세서에서 제2 계단 행(222)으로 지칭된다. 제2 계단 행들(222)은 제2 수평 방향(hd2)을 따라 측방향으로 배열될 수 있다. 제2 단차형 표면들(220)의 물리적으로 노출된 수평 표면들의 높이는, 메모리 블록 내의 제2 계단 행들(222)의 세트가 제2 교번 시퀀스(232, 242) 내의 각각의 제2 희생 재료 층(242)에 대한 또는 제2 교번 시퀀스(232, 242) 내의 각각의 제2 절연 층(232)에 대한 수평 표면들을 제공하도록 선택될 수 있다. 일 실시예에서, 제2 희생 재료 층들(242)의 상단 표면들은 제2 단차형 표면들(220)에서 물리적으로 노출될 수 있다. 제2 단차형 표면들(220) 위에 놓인 공동은 본 명세서에서 제2 단차형 공동으로 지칭된다.
제2 절연 캡 층(270)이 제2 수직 교번 시퀀스(232, 242) 위에 후속적으로 형성될 수 있다. 제2 절연 캡 층(270)은 제2 희생 재료 층들(242)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 제2 절연 캡 층(270)은 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 제1 및 제2 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있다.
대체적으로 말하면, 절연 층들(132, 232)과 스페이서 재료 층들(예컨대, 희생 재료 층들(142, 242))의 적어도 하나의 수직 교번 시퀀스가 인-프로세스 소스 레벨 재료 층들(10') 위에 형성될 수 있고, 적어도 하나의 역단차형 유전체 재료 부분(165, 265)이 적어도 하나의 수직 교번 시퀀스(132, 142, 232, 242) 상의 계단 영역들 위에 형성될 수 있다. 절연 층들(132, 232) 각각은, 메모리 어레이 영역(100)의 전체 영역에 걸쳐 연장되고 계단 영역(200) 내의 기판(8)으로부터의 수직 거리에 따라 감소하는 점진적으로 더 작은 영역을 갖는 연속 절연 층일 수 있다. 희생 재료 층들(142, 242) 각각은, 메모리 어레이 영역(100)의 전체 영역에 걸쳐 연장되고 계단 영역(200) 내의 기판(8)으로부터의 수직 거리에 따라 감소하는 점진적으로 더 작은 영역을 갖는 연속 희생 재료 층일 수 있다.
선택적으로, 드레인 선택 레벨 분리 구조물들(72)은 제2 티어 수직 교번 시퀀스(232, 242)의 상부 부분 내의 층들의 서브세트를 관통하여 형성될 수 있다. 드레인 선택 레벨 분리 구조물들(72)에 의해 절단되는 제2 희생 재료 층들(242)은 드레인 선택 레벨 전기 전도성 층들이 후속적으로 형성되는 레벨들에 대응한다. 드레인 선택 레벨 분리 구조물들(72)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 드레인 선택 레벨 분리 구조물들(72)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있다. 제2 수직 교번 시퀀스(232, 242), 제2 역단차형 유전체 재료 부분(265), 제2 절연 캡 층(270), 및 선택적 드레인 선택 레벨 분리 구조물들(72)의 조합은 집합적으로 제2 티어 구조물(232, 242, 265, 270, 72)을 구성한다.
도 6을 참조하면, 다양한 제2 티어 개구들(249, 229)이 제2 티어 구조물(232, 242, 265, 270, 72)을 관통하여 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 제2 절연 캡 층(270) 위에 적용될 수 있고, 그 전체를 관통하여 다양한 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 개구들의 패턴은 다양한 제1 티어 개구들(149, 129)의 패턴과 동일할 수 있으며, 이는 희생 제1 티어 개구 충전 부분들(148, 128)과 동일하다. 따라서, 제1 티어 개구들(149, 129)을 패턴화하는 데 사용되는 리소그래픽 마스크가 사용되어, 포토레지스트 층을 패턴화할 수 있다.
포토레지스트 층 내의 개구들의 패턴은 제2 이방성 에칭 공정에 의해 제2 티어 구조물(232, 242, 265, 270, 72)을 관통하여 전사되어, 다양한 제2 티어 개구들(249, 229)을 동시에, 즉 제2 이방성 에칭 공정 동안 형성하게 할 수 있다. 다양한 제2 티어 개구들(249, 229)은 제2 티어 메모리 개구들(249) 및 제2 티어 지지 개구들(229)을 포함할 수 있다.
제2 티어 메모리 개구들(249)은 희생 제1 티어 메모리 개구 충전 부분들(148)의 각자의 희생 제1 티어 메모리 개구 충전 부분(148)의 상단 표면 바로 위에 형성된다. 제2 티어 지지 개구들(229)은 희생 제1 티어 지지 개구 충전 부분들(128)의 각자의 희생 제1 티어 지지 개구 충전 부분(128)의 상단 표면 바로 위에 형성된다. 또한, 각각의 제2 티어 지지 개구들(229)은, 제2 수직 교번 시퀀스(232, 242)와 제2 역단차형 유전체 재료 부분(265) 사이의 계면 표면들을 포함하는 제2 단차형 표면들(220) 내의 수평 표면을 관통하여 형성될 수 있다.
제2 이방성 에칭 공정은 제2 티어 수직 교번 시퀀스(232, 242)의 재료들이 제2 역단차형 유전체 재료 부분(265)의 재료와 동시에 에칭되는 에칭 단계를 포함할 수 있다. 에칭 단계의 화학은 제2 역단차형 유전체 재료 부분(265)의 재료와 비슷한 평균 에칭 속도를 제공하면서 제2 티어 수직 교번 시퀀스(232, 242) 내의 재료들의 에칭을 최적화하도록 교번할 수 있다. 제2 이방성 에칭 공정은, 예를 들어, 일련의 반응성 이온 에칭 공정들 또는 단일 반응 에칭 공정(예컨대, CF4/O2/Ar 에칭)을 사용할 수 있다. 다양한 제2 티어 개구들(249, 229)의 측벽들은 실질적으로 수직일 수 있거나, 또는 테이퍼링될 수 있다. 각각의 제2 티어 개구(249, 229)의 하단 주연부는 측방향으로 오프셋될 수 있고/있거나, 전체적으로, 아래에 놓인 희생 제1 티어 개구 충전 부분(148, 128)의 상단 표면의 주연부 내에 위치될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 후속적으로 제거될 수 있다.
도 7을 참조하면, 희생 제1 티어 개구 충전 부분들(148, 128)의 희생 제1 티어 충전 재료는, 제1 및 제2 절연 층들(132, 232), 제1 및 제2 희생 재료 층들(142, 242), 제1 및 제2 절연 캡 층들(170, 270), 및 티어간 유전체 층(180)의 재료들에 대해 선택적으로 희생 제1 티어 충전 재료를 에칭하는 에칭 공정을 사용하여 제거될 수 있다. 티어간 메모리 개구(49)로도 지칭되는 메모리 개구(49)가 제2 티어 메모리 개구들(249)과 일정 체적의 각각의 조합 내에 형성되는데, 이 체적으로부터는 희생 제1 티어 메모리 개구 충전 부분(148)이 제거된다. 티어간 지지 개구(19)로도 지칭되는 지지 개구(19)가 제2 티어 지지 개구들(229)과 일정 체적의 각각의 조합 내에 형성되는데, 이 체적으로부터는 희생 제1 티어 지지 개구 충전 부분(128)이 제거된다.
도 8a 내지 도 8d는 메모리 개구 충전 구조물의 형성 동안의 메모리 개구(49)의 순차적인 단면도들을 제공한다. 동일한 구조적 변화가 메모리 개구들(49) 및 지지 개구들(19) 각각에서 발생한다.
도 8a를 참조하면, 도 7의 제1 예시적 디바이스 구조물 내의 메모리 개구(49)가 도시되어 있다. 메모리 개구(49)는 제1 티어 구조물 및 제2 티어 구조물을 관통하여 연장된다.
도 8b를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 반도체 채널 재료 층(60L)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 침착될 수 있다. 차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은, 본질적으로 유전체 금속 산화물로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 본질적으로 적어도 하나의 금속성 원소 및 산소로 이루어질 수 있거나, 또는 본질적으로 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 대안적으로 또는 추가적으로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다.
후속적으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속 층 또는 패턴화된 개별 부분들일 수 있다. 대안적으로, 전하 저장 층(54)은, 예를 들어 측방향 리세스들 내에서 희생 재료 층들(142, 242) 내로 형성됨으로써, 다수의 전기적 분리 부분들(예컨대, 플로팅 게이트들)로 패턴화되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패턴화된 개별 부분들 또는 연속 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(142, 242) 및 절연 층들(132, 232)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다. 대안적으로, 희생 재료 층들(142, 242)은 절연 층들(132, 232)의 측벽들에 대해 측방향으로 리세스될 수 있고, 침착 공정과 이방성 에칭 공정의 조합이, 수직으로 이격되는 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하는 데 사용될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임(Fowler-Nordheim) 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물들(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트들, 이들의 합금들, 및/또는 이들의 조합들을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 통상적으로 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은, 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 스택은 메모리 비트들을 저장하는 메모리 필름(50)을 구성한다.
반도체 채널 재료 층(60L)은 p-도핑된 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 균일한 도핑을 가질 수 있다. 일 실시예에서, 반도체 채널 재료 층(60L)은 p-형 도핑을 가지며, 여기서 p-형 도펀트들(예컨대, 붕소 원자들)은 1.0 × 1012/㎤ 내지 1.0 × 1018/㎤, 예컨대 1.0 × 1014/㎤ 내지 1.0 × 1017/㎤ 범위 내의 원자 농도로 존재한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 붕소-도핑된 비정질 실리콘 또는 붕소-도핑된 폴리실리콘을 포함하고/포함하거나, 본질적으로 이들로 이루어진다. 다른 실시예에서, 반도체 채널 재료 층(60L)은 n-형 도핑을 가지며, 여기서 n-형 도펀트들(예컨대, 인 원자들 또는 비소 원자들)은 1.0 × 1012/㎤ 내지 1.0 × 1018/㎤, 예컨대 1.0 × 1014/㎤ 내지 1.0 × 1017/㎤ 범위 내의 원자 농도로 존재한다. 반도체 채널 재료 층(60L)은 저압 화학 증착(low pressure chemical vapor deposition, LPCVD)과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 반도체 채널 재료 층(60L)의 두께는 2 nm 내지 10 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 침착된 재료 층들(52, 54, 56, 60L)로 충전되지 않은 각각의 메모리 개구(49)의 체적 내에 공동(49')이 형성된다.
도 8c를 참조하면, 각각의 메모리 개구 내의 공동(49')이 반도체 채널 재료 층(60L)에 의해 완전히 충전되지 않는 경우, 유전체 코어 층이 공동(49') 내에 침착되어 각각의 메모리 개구 내의 공동(49')의 임의의 나머지 부분을 충전할 수 있다. 유전체 코어 층은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층은 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 방법에 의해, 또는 스핀 코팅과 같은 자가-평탄화 침착 공정에 의해 침착될 수 있다. 제2 절연 캡 층(270) 위에 놓인 유전체 코어 층의 수평 부분은, 예를 들어 리세스 에칭에 의해 제거될 수 있다. 리세스 에칭은, 유전체 코어 층의 나머지 부분들의 상단 표면들이 제2 절연 캡 층(270)의 상단 표면과 제2 절연 캡 층(270)의 하단 표면 사이의 높이로 리세스될 때까지 계속된다. 유전체 코어 층의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 8d를 참조하면, 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 유전체 코어들(62) 위에 놓인 공동들 내에 침착될 수 있다. 제2 전도성 유형은 제1 전도성 유형과 반대이다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 역도 성립한다. 제2 절연 캡 층(270)의 상단 표면을 포함하는 수평 평면 위에 놓인, 침착된 도핑된 반도체 재료, 반도체 채널 재료 층(60L), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들은 화학적 기계적 평탄화(CMP) 공정과 같은 평탄화 공정에 의해 제거될 수 있다.
제2 전도성 유형의 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤ 범위 내에 있을 수 있지만, 더 낮은 도펀트 농도 및 더 높은 도펀트 농도도 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다.
반도체 채널 재료 층(60L)의 각각의 나머지 부분은 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴 온될 때 전류가 흐를 수 있게 하는 수직 반도체 채널(60)을 구성한다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 집합적으로 메모리 필름(50)을 구성하며, 이는 거시적 보유 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)은 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층은 후면 리세스들의 형성 이후에 후속적으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 보유 시간은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 보유 시간, 예컨대 24시간을 초과하는 보유 시간을 지칭한다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)(이는, 수직 반도체 채널임)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 수직 반도체 채널(60), 터널링 유전체 층(56), 전하 저장 층(54)의 부분들을 포함하는 복수의 메모리 요소들, 및 선택적 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 메모리 개구 충전 구조물(58)을 구성한다. 인-프로세스 소스 레벨 재료 층들(10'), 제1 티어 구조물(132, 142, 170, 165), 제2 티어 구조물(232, 242, 270, 265, 72), 티어간 유전체 층(180), 및 메모리 개구 충전 구조물(58)은 집합적으로 메모리 레벨 조립체를 구성한다.
도 9를 참조하면, 메모리 개구 충전 구조물들(58)의 형성 이후의 예시적 구조물이 도시되어 있다. 지지 필라 구조물들(20)은 메모리 개구 충전 구조물(58)의 형성과 동시에 지지 개구들(19) 내에 형성된다. 각각의 지지 필라 구조물(20)은 메모리 개구 충전 구조물(58)과 동일한 세트의 컴포넌트를 가질 수 있다.
도 10을 참조하면, 제1 콘택트 레벨 유전체 층(280)이 제2 티어 구조물(232, 242, 270, 265, 72) 위에 형성될 수 있다. 제1 콘택트 레벨 유전체 층(280)은 실리콘 산화물과 같은 유전체 재료를 포함하고, 컨포멀 또는 비-컨포멀 침착 공정에 의해 형성될 수 있다. 예를 들어, 제1 콘택트 레벨 유전체 층(280)은 도핑되지 않은 실리케이트 유리를 포함할 수 있고 100 nm 내지 600 nm 범위 내의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
포토레지스트 층(도시되지 않음)이 제1 콘택트 레벨 유전체 층(280) 위에 적용될 수 있고, 메모리 개구 충전 구조물들(58) 및 지지 필라 구조물들(20)이 존재하지 않는 영역들 내에 세장형 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 세장형 개구들은, 제1 수평 방향(hd1)을 따라 연장되는 길이방향 세그먼트들, 및 제1 수평 방향(hd1)에 평행하지 않은 수평 방향을 따라 연장되는 경사진(angled) 세그먼트들을 포함한다. 일 실시예에서, 경사진 세그먼트들은 제1 수평 방향(hd1)에 대해 15도 내지 75도 범위 내의 각도로 있는 적어도 하나의 수평 방향을 따라 연장될 수 있다. 포토레지스트 층 내의 세장형 개구들은 메모리 어레이 영역(100) 내의 메모리 개구 충전 구조물들(58)의 클러스터들 사이에서 그리고 계단 영역(200) 내의 지지 필라 구조물들(20)의 클러스터들 사이에서 연장될 수 있다.
후면 트렌치들(79)은, 제1 콘택트 레벨 유전체 층(280), 제2 티어 구조물(232, 242, 270, 265, 72), 및 제1 티어 구조물(132, 142, 170, 165)을 관통하여 그리고 인-프로세스 소스 레벨 재료 층들(10') 내로 포토레지스트 층(도시되지 않음) 내의 패턴을 전사시킴으로써 형성될 수 있다. 포토레지스트 층 내의 개구들 아래에 놓인, 제1 콘택트 레벨 유전체 층(280), 제2 티어 구조물(232, 242, 270, 265, 72), 제1 티어 구조물(132, 142, 170, 165), 및 인-프로세스 소스 레벨 재료 층들(10')의 부분들이 제거되어 후면 트렌치들(79)을 형성할 수 있다. 일 실시예에서, 후면 트렌치들(79)은 메모리 스택 구조물들(55)의 이웃 클러스터들 사이에서 그리고 지지 필라 구조물들(20)의 이웃 클러스터들 사이에서 측방향으로 연장될 수 있다. 결과적으로, 메모리 스택 구조물들(55)의 이웃 클러스터들은 후면 트렌치들(79)에 의해 측방향으로 이격될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 후속적으로 제거될 수 있다.
연속 절연 층들(예컨대, 제1 절연 층들(132) 및 제2 절연 층들(232))과 연속 희생 재료 층들(예컨대, 제1 희생 재료 층(142) 및 제2 희생 재료 층들(242))의 수직 교번 시퀀스는, 이들을 관통하여 후면 트렌치들(79)을 형성함으로써, 절연 층들(각각은 도 9의 프로세싱 단계들에서 제공되는 바와 같은, 제1 절연 층들(132) 및 제2 절연 층들(232)의 패턴화된 부분임)과 희생 재료 층들(각각은 도 9의 프로세싱 단계들에서 제공된 바와 같은, 제1 희생 재료 층들(142) 및 제2 희생 재료 층들(242)의 패턴화된 부분임)의 교번 스택들로 분할될 수 있다. 본 발명의 설명을 위해, 연속 절연 층들의 각각의 패턴화된 부분들은 본 명세서에서 절연 층으로 지칭되고, 연속 희생 재료 층의 각각의 패턴화된 부분은 본 명세서에서 희생 재료 층으로 지칭된다. 절연 층들(132, 232)과 희생 재료 층들(142, 242)의 교번 스택들은 후면 트렌치들(79)에 의해 측방향으로 이격된다.
본 발명의 일 태양에 따르면, 후면 트렌치들(79)의 이웃 쌍들 사이의 측방향 간격은 상이한 영역들에서 상이할 수 있다. 일부 실시예들에서, 제2 수평 방향(hd2)(예컨대, 비트 라인 방향)을 따라 상이한 폭들을 갖는 다수의 영역들이 이웃 쌍의 후면 트렌치들(79) 사이에 형성될 수 있다. 다양한 패턴들이 후면 트렌치들(79)에 사용되어, 이웃 쌍의 후면 트렌치들(79) 사이에서 제2 수평 방향(hd2)을 따라 상이한 폭들을 갖는 다수의 영역들을 제공할 수 있다. 이에 대응하여, 후면 트렌치들(79)에 대한 다양한 구성들이 사용되어, 제2 수평 방향(hd2)을 따라 상이한 폭들을 갖는 상이한 영역들을 갖는 한 쌍의 후면 트렌치들(79) 사이의 연속 영역에 대해 상이한 패턴들을 제공할 수 있다. 대체적으로, 교번 스택들의 각각의 이웃 쌍은 각자의 후면 트렌치(79)에 의해 서로 측방향으로 이격된다. 각자의 쌍의 후면 트렌치들(79)은 대체적으로, 제1 수평 방향에 비-평행한 부분들을 갖고서 그리고 그들 사이에서 제2 수평 방향(hd2)을 따라 측방향 분리 거리가 조정되어서 제1 수평 방향(hd1)(예컨대, 워드 라인 방향)을 따라 연장된다. 제2 수평 방향(hd2)은 제1 수평 방향(hd1)에 수직이다. 일 실시예에서, 각각의 메모리 블록은 이웃 쌍의 후면 트렌치들(79) 사이에 위치되고, 비트 라인 방향(hd2)에서의 각각의 메모리 블록의 폭은 워드 라인 방향(hd1)을 따라 변한다. 각각의 메모리 블록의 더 넓은 부분들이 유전체 분리 영역들을 포함하여, 적어도 하나의 접속 비아 구조물이, 희생 재료 층들을 대신하여 형성될 워드 라인들을 아래에 놓인 주변 디바이스 영역(700) 내의 워드 라인 드라이버 회로 디바이스들(710)에 전기적으로 접속시키도록 이후에 유전체 분리 영역을 관통하여 형성된다.
도 11a 및 도 11b, 도 12a 및 도 12b, 및 도 13a 및 도 13b는 각각 도 10의 프로세싱 단계들에서의 예시적 구조물의 제1 구성, 제2 구성, 및 제3 구성을 도시한다. 도 11a, 도 12a, 및 도 13a 각각에서의 힌지된 수직 단면 평면들 X - X'은 도 10의 수직 단면도의 평면에 대응한다. 도 11a, 도 12a 및 도 13a 각각에서의 수직 단면 평면들 B - B'은 각각 도 11b, 도 12b 및 도 13b의 수직 단면도들의 평면들에 대응한다.
대체적으로, 이웃 쌍의 후면 트렌치들(79)은, 제1 수평 방향(hd1)을 따라 연장되는 제1 수직 평면(VP1) 주위에 중심을 두고 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 제1 후면 트렌치 세그먼트들(791), 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 제1 수직 평면(VP1)으로부터 측방향으로 오프셋되는 제2 후면 트렌치 세그먼트들(792), 및 제2 후면 트렌치 세그먼트들(792)을 제1 후면 트렌치 세그먼트들(791)의 각자의 제1 후면 트렌치 세그먼트에 접속시키는 접속 후면 트렌치 세그먼트들(798)을 포함하는 제1 후면 트렌치(79A)를 포함할 수 있다. 접속 후면 트렌치 세그먼트들(798) 각각은, 제1 수평 방향(hd1)에 대해, 30도 내지 60도를 포함한, 15도 내지 90도, 예컨대 20도 내지 75도 범위 내의 각도로 있는 각자의 수평 방향을 따라 측방향으로 연장된다.
일부 실시예들에서, 이웃 쌍의 후면 트렌치들(79)은, 도 11a 및 도 11b에 도시된 바와 같이, 제1 수평 방향(hd1)을 따라 연장되는 제2 수직 평면(VP2) 주위에 중심을 두고 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 제3 후면 트렌치 세그먼트들(793), 제2 수평 방향(hd2)을 따라 제2 수직 평면(VP2)으로부터 측방향으로 오프셋되는 제4 후면 트렌치 세그먼트(894), 및 제4 후면 트렌치 세그먼트들(894)을 제3 후면 트렌치 세그먼트들(893)의 각자의 제3 후면 트렌치 세그먼트에 접속시키는 추가적인 접속 후면 트렌치 세그먼트들(798)을 포함하는 제2 후면 트렌치(79B)를 포함한다.
각각의 이웃 쌍의 후면 트렌치들(79)은, 제1 교번 스택(132, 142) 내의 각각의 제1 희생 재료 층(142)에 대한 또는 제1 교번 스택(132, 142) 내의 각각의 제1 절연 층(132)에 대한 수평 표면들을 제공하는 제1 계단 행들(212)의 각각의 인접 세트가 이웃 쌍의 후면 트렌치(79)들 사이에 존재하도록 포지셔닝될 수 있다. 또한, 각각의 이웃 쌍의 후면 트렌치들(79)은, 제2 교번 스택(232, 242) 내의 각각의 제2 희생 재료 층(242)에 대한 또는 제2 교번 스택(232, 242) 내의 각각의 제2 절연 층(232)에 대한 수평 표면들을 제공하는 제2 계단 행들(222)의 각각의 인접 세트가 이웃 쌍의 후면 트렌치(79)들 사이에 존재하도록 포지셔닝될 수 있다.
일부 실시예에서, 이웃 쌍의 후면 트렌치들(79)은, 도 12a, 도 12b, 도 13a, 및 도 13b에 도시된 바와 같이, 그 전체에 걸쳐 제1 수평 방향(hd1)을 따라 연장되고, 제2 수평 방향에 수직인 제2 수직 평면(VP2) 주위에 중심을 두는 제2 후면 트렌치(79B)를 포함한다.
제1 후면 트렌치(79A)와 제2 후면 트렌치(79B)의 조합의 패턴은 도 11a 및 도 12a에 도시된 바와 같이 제2 수평 방향(hd2)을 따라 일정 주기성을 갖고서 반복될 수 있다. 대안적으로, 도 13a에 도시된 바와 같이, 단위 패턴은 제1 후면 트렌치(79A)와 제2 후면 트렌치(79B)의 조합을 포함할 수 있고, 조합의 미러 이미지는 제2 수평 방향(hd2)을 따라 반복될 수 있다. 그러한 패턴은 제2 수평 방향을 따라 반복될 수 있다.
전술된 영역(230)과 같은 계단 영역(200) 내의, 그리고 선택적으로, 후속 등방성 에칭 단계에서 희생 재료 층들(142, 242)에 대한 타깃 측방향 에칭 거리보다 더 큰 측방향 거리만큼 가장 근위의 후면 트렌치들(79)로부터 측방향으로 이격되는 메모리 어레이 영역(100) 내의 영역들이, 본 명세서에서 유전체 분리 영역들(150, 250)로 지칭된다. 타깃 측방향 에칭 거리는 제1 후면 트렌치(79A)의 제1 후면 트렌치 세그먼트들(791)과 가장 근접한 제2 후면 트렌치(79B) 사이의 측방향 분리 거리의 절반보다 클 수 있다. 타깃 측방향 에칭 거리는, 제2 수평 방향(hd2)을 따라 제1 교번 스택(132, 142) 내의 각각의 제1 희생 재료 층(142)에 대한 또는 제1 교번 스택(132, 142) 내의 각각의 제1 절연 층(132)에 대한 수평 표면들을 제공하는 제1 계단 행들(212)의 각각의 인접 세트의 폭의 절반보다 클 수 있고, 제2 수평 방향(hd2)을 따라 제2 교번 스택(232, 242) 내의 각각의 제2 희생 재료 층(242)에 대한 또는 제2 교번 스택(232, 242) 내의 각각의 제2 절연 층(232)에 대한 수평 표면들을 제공하는 제2 계단 행들(222)의 각각의 인접 세트의 폭의 절반보다 클 수 있다. 유전체 분리 영역들은 메모리 어레이 영역(100) 내에 형성되는 선택적 어레이 유전체 분리 영역들(150), 및 계단 영역(200) 내에 형성되는 계단 유전체 분리 영역(250)을 포함할 수 있다. 유전체 분리 영역들(150, 250) 각각의 주연부는, 후속적으로 채용될 등방성 에칭 공정의 타깃 측방향 에칭 거리일 수 있는 균일한 측방향 오프셋 거리만큼 후면 트렌치들(79)의 가장 근위의 서브세트의 측벽들로부터 측방향으로 이격될 수 있다.
도 14 및 도 15a를 참조하면, 후면 트렌치 스페이서(74)가 각각의 후면 트렌치(79)의 측벽들 상에 형성될 수 있다. 예를 들어, 컨포멀 스페이서 재료 층이 후면 트렌치들(79) 내에 그리고 제1 콘택트 레벨 유전체 층(280) 위에 침착될 수 있고, 이방성으로 에칭되어 후면 트렌치 스페이서들(74)을 형성할 수 있다. 후면 트렌치 스페이서들(74)은 소스 레벨 희생 층(104)의 재료와 상이한 재료를 포함한다. 예를 들어, 후면 트렌치 스페이서들(74)은 실리콘 질화물을 포함할 수 있다. 후면 공동(79')이, 후면 트렌치 스페이서(74)로 충전되지 않은 각각의 후면 트렌치(79)의 체적 내에 존재한다.
도 15b를 참조하면, 제1 교번 스택(132, 142), 제2 교번 스택(232, 242), 제1 및 제2 절연 캡 층들(170, 270), 제1 콘택트 레벨 유전체 층(280), 상부 희생 라이너(105), 및 하부 희생 라이너(103)의 재료들에 대해 선택적으로 소스 레벨 희생 층(104)의 재료를 에칭하는 에천트가 등방성 에칭 공정에서 후면 트렌치들 내로 도입될 수 있다. 예를 들어, 소스 레벨 희생 층(104)이 도핑되지 않은 비정질 실리콘 또는 도핑되지 않은 비정질 실리콘-게르마늄 합금을 포함하고, 후면 트렌치 스페이서들(74)이 실리콘 질화물을 포함하고, 상부 및 하부 희생 라이너들(105, 103)이 실리콘 산화물을 포함하는 경우, 후면 트렌치 스페이서들(74) 및 상부 및 하부 희생 라이너들(105, 103)에 대해 선택적으로 소스 레벨 희생 층(104)을 제거하기 위해 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 사용하는 습식 에칭 공정이 사용될 수 있다. 소스 공동(109)은 소스 레벨 희생 층(104)이 제거된 체적 내에 형성된다.
메모리 개구 충전 구조물(58) 각각은 소스 공동(109)에 물리적으로 노출된다. 구체적으로, 메모리 개구 충전 구조물들(58) 각각은 측벽을 포함하고, 소스 공동(109)에 물리적으로 노출된다.
도 15c를 참조하면, 습식 에천트들과 같은 등방성 에천트들의 시퀀스가 메모리 필름들(50)의 물리적으로 노출된 부분들에 적용되어, 외측으로부터 내측으로 메모리 필름들(50)의 다양한 컴포넌트 층들을 순차적으로 에칭하도록 그리고 소스 공동(109)의 레벨에서 수직 반도체 채널들(60)의 원통형 표면들을 물리적으로 노출시키도록 할 수 있다. 상부 및 하부 희생 라이너들(105, 103)은 소스 공동(109)의 레벨에서 위치된 메모리 필름들(50)의 부분들의 제거 동안 병행하여 에칭될 수 있다. 소스 공동(109)은 소스 공동(109) 및 상부 및 하부 희생 라이너들(105, 103)의 레벨에서의 메모리 필름들(50)의 부분들의 제거에 의해 체적이 확장될 수 있다. 하부 소스 레벨 반도체 층(112)의 상단 표면 및 상부 소스 레벨 반도체 층(116)의 하단 표면이 소스 공동(109)에 물리적으로 노출될 수 있다. 소스 공동(109)은, 적어도 하나의 소스 레벨 반도체 층(예컨대, 하부 소스 레벨 반도체 층(112) 및 상부 소스 레벨 반도체 층(116)) 및 수직 반도체 채널들(60)에 대해 선택적으로 소스 레벨 희생 층(104) 및 메모리 필름들(50) 각각의 하단 부분을 등방성으로 에칭함으로써 형성된다.
도 15d를 참조하면, 제2 전도성 유형의 도핑을 갖는 반도체 재료가 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들 상에 침착될 수 있다. 물리적으로 노출된 반도체 표면들은 수직 반도체 채널들(60)의 외부 측벽들의 하부 부분들 및 적어도 하나의 소스 레벨 반도체 층의 수평 표면(예컨대, 상부 소스 레벨 반도체 층(116)의 하단 표면 및/또는 하부 소스 레벨 반도체 층(112)의 상단 표면)을 포함한다.
일 실시예에서, 제2 전도성 유형의 도핑된 반도체 재료는 선택적 반도체 침착 공정에 의해 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들 상에 침착될 수 있다. 반도체 전구체 가스, 에천트, 및 도펀트 가스가 선택적 반도체 침착 공정 동안 예시적 구조물을 포함하는 공정 챔버 내로 동시에 유동될 수 있다. 예를 들어, 반도체 전구체 가스는 실란, 다이실란, 또는 다이클로로실란을 포함할 수 있고, 에천트 가스는 기체 염화수소를 포함할 수 있고, 도펀트 가스는 n-형 도핑된 실리콘 재료를 위한 포스핀, 아르신, 또는 스티빈과 같은 도펀트 원자의 수소화물, 또는 p-형 도핑된 실리콘 재료를 위한 다이보란을 포함할 수 있다. 이러한 경우에 있어서, 선택적 반도체 침착 공정은 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들로부터 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료를 성장시킨다. 침착된 도핑된 반도체 재료는 수직 반도체 채널들(60)의 측벽들과 접촉할 수 있는 소스 콘택트 층(114)을 형성한다. 침착된 반도체 재료 내의 제2 전도성 유형의 도펀트들의 원자 농도는 1.0 × 1020/㎤ 내지 2.0 × 1021/㎤, 예컨대 2.0 × 1020/㎤ 내지 8.0 × 1020/㎤ 범위 내에 있을 수 있다. 초기에 형성된 바와 같은 소스 콘택트 층(114)은 본질적으로 제2 전도성 유형의 반도체 원자들 및 도펀트 원자들로 이루어질 수 있다. 대안적으로, 적어도 하나의 비-선택적 도핑된 반도체 재료 침착 공정이 소스 콘택트 층(114)을 형성하는 데 사용될 수 있다. 선택적으로, 하나 이상의 에칭백(etch back) 공정들이 복수의 선택적 또는 비-선택적 침착 공정들과 조합하여 사용되어, 끊김없는 그리고/또는 무공극 소스 콘택트 층(114)을 제공할 수 있다.
선택적 반도체 침착 공정의 지속기간은, 소스 공동(109)이 소스 콘택트 층(114)으로 충전되고 소스 콘택트 층(114)이 후면 트렌치 스페이서들(74)의 내부 측벽들의 하단 단부 부분들과 접촉하도록 선택될 수 있다. 일 실시예에서, 소스 콘택트 층(114)은 소스 공동(109) 주위의 반도체 표면들로부터 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료를 선택적으로 침착시킴으로써 형성될 수 있다. 일 실시예에서, 도핑된 반도체 재료는 도핑된 폴리실리콘을 포함할 수 있다. 따라서, 소스 레벨 희생층(104)은 소스 콘택트 층(114)으로 대체될 수 있다.
하부 소스 레벨 반도체 층(112), 소스 콘택트 층(114), 및 상부 소스 레벨 반도체 층(116)을 포함하는 층 스택은 매립형 소스 층(112, 114, 116)을 구성한다. 매립형 소스 층(112, 114, 116), 소스 레벨 절연 층(117), 및 소스 선택 레벨 전도성 층(118)을 포함하는 층들의 세트는 인-프로세스 소스 레벨 재료 층들(10')을 대체하는 소스 레벨 재료 층들(10)을 구성한다.
도 15e 및 도 16을 참조하면, 후면 트렌치 스페이서들(74)은 등방성 에칭 공정을 사용하여 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 제1 콘택트 레벨 유전체 층(280), 및 소스 콘택트 층(114)에 대해 선택적으로 제거될 수 있다. 예를 들어, 후면 트렌치 스페이서들(74)이 실리콘 질화물을 포함하는 경우, 고온의 인산을 사용하는 습식 에칭 공정이 후면 트렌치 스페이서들(74)을 제거하도록 수행될 수 있다. 일 실시예에서, 후면 트렌치 스페이서들(74)을 제거하는 등방성 에칭 공정은 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 제1 콘택트 레벨 유전체 층(280), 및 소스 콘택트 층(114)에 대해 선택적으로 희생 재료 층들(142, 242)을 에칭하는 후속 등방성 에칭 공정과 조합될 수 있다.
산화 공정은 반도체 재료들의 물리적으로 노출된 표면 부분들을 유전체 반도체 산화물 부분들로 변환하도록 수행될 수 있다. 예를 들어, 소스 콘택트 층(114) 및 상부 소스 레벨 반도체 층(116)의 표면 부분들은 유전체 반도체 산화물 플레이트들(122)로 변환될 수 있고, 소스 선택 레벨 전도성 층(118)의 표면 부분들은 환형 유전체 반도체 산화물 스페이서들(124)로 변환될 수 있다.
도 17을 참조하면, 희생 재료 층들(142, 242)은 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 제1 콘택트 레벨 유전체 층(280), 소스 콘택트 층(114), 유전체 반도체 산화물 플레이트들(122), 및 환형 유전체 반도체 산화물 스페이서들(124)에 대해 선택적으로 제거된다. 예를 들어, 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 역단차형 유전체 재료 부분들(165, 265)의 재료들, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 희생 재료 층들(142, 242)의 재료들을 선택적으로 에칭하는 에천트가, 예를 들어 등방성 에칭 공정을 사용하여, 후면 트렌치들(79) 내로 도입될 수 있다. 예를 들어, 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있고, 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 역단차형 유전체 재료 부분들(165, 265), 및 메모리 필름들(50)의 최외측 층의 재료들은 실리콘 산화물 재료들을 포함할 수 있다.
등방성 에칭 공정은 습식 에칭 용액을 사용하는 습식 에칭 공정일 수 있거나, 또는 에천트가 증기 상으로 후면 트렌치(79) 내로 도입되는 가스 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(142, 242)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 인산을 포함하는 습식 에칭 탱크 내에 예시적 구조물이 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 사용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다.
본 발명의 일 태양에 따르면, 등방성 에칭 공정의 지속기간은, 희생 재료 층들(142, 242)이 유전체 분리 영역들(150, 250) 내에서 제거되는 것이 아니라 유전체 분리 영역들(150, 250)의 외측에서 제거되도록 선택될 수 있다. 예를 들어, 등방성 에칭 공정의 지속기간은, 등방성 에칭 공정의 측방향 에칭 거리가 유전체 분리 영역들(150, 250) 각각과 가장 근위의 후면 트렌치들(79)의 각자의 세트 사이의 타깃 측방향 분리 거리와 동일하거나 실질적으로 동일하도록 선택될 수 있다. 측방향 에칭 거리는 제1 후면 트렌치(79A)의 제1 후면 트렌치 세그먼트들(791)과 가장 근접한 제2 후면 트렌치(79B) 사이의 측방향 분리 거리의 절반보다 클 수 있다. 측방향 에칭 거리는 제2 수평 방향(hd2)을 따라 제1 교번 스택(132, 142) 내의 각각의 제1 희생 재료 층(142)에 대한 또는 제1 교번 스택(132, 142) 내의 각각의 제1 절연 층(132)에 대한 수평 표면들을 제공하는 제1 계단 행들(212)의 각각의 인접 세트의 폭의 절반보다 클 수 있고, 제2 수평 방향(hd2)을 따라 제2 교번 스택(232, 242) 내의 각각의 제2 희생 재료 층(242)에 대한 또는 제2 교번 스택(232, 242) 내의 각각의 제2 절연 층(232)에 대한 수평 표면들을 제공하는 제2 계단 행들(222)의 각각의 인접 세트의 폭의 절반보다 클 수 있다.
희생 재료 층들(142, 242)이 유전체 분리 영역들(150, 250)의 외측에서 제거된 체적들 내에 후면 리세스들(143, 243)이 형성된다. 후면 리세스들(143, 243)은 제1 희생 재료 층들(142)이 제거된 체적들 내에 형성되는 제1 후면 리세스들(143), 및 제2 희생 재료 층들(242)이 제거된 체적들 내에 형성되는 제2 후면 리세스들(243)을 포함한다. 후면 리세스들(143, 243) 각각은, 공동의 수직 크기보다 큰 측방향 치수를 갖는 측방향 연장 공동일 수 있다. 다시 말하면, 후면 리세스들(143, 243) 각각의 측방향 치수는 각자의 후면 리세스(143, 243)의 높이보다 더 클 수 있다. 희생 재료 층들(142, 242)의 재료가 제거된 체적들 내에 복수의 후면 리세스들(143, 243)이 형성될 수 있다. 후면 리세스들(143, 243) 각각은 기판 반도체 층(9)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(143, 243)는 아래에 놓인 절연 층(132, 232)의 상단 표면 및 위에 놓인 절연 층(132, 232)의 하단 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 후면 리세스들(143, 243) 각각은 전체에 걸쳐서 균일한 높이를 가질 수 있다.
대체적으로, 후면 리세스들(143, 243)은 후면 트렌치들(79)로부터 균일한 측방향 오프셋 거리 내에 위치되는 희생 재료 층들(142, 242)의 근위 부분들을 등방성으로 측방향으로 리세스시킴으로써 형성된다. 희생 재료 층들(142, 242)의 나머지 부분들은 유전체 재료 플레이트들(142', 242')을 구성한다. 유전체 재료 플레이트들(142', 242')은 제1 희생 재료 층들(142)의 나머지 부분들인 제1 유전체 재료 플레이트들(142'), 및 제2 희생 재료 층들(242)의 나머지 부분들인 제2 유전체 재료 플레이트들(142')을 포함한다.
유전체 재료 플레이트들(142', 242')의 수직 스택이 유전체 분리 영역들(150, 250)의 각자의 유전체 분리 영역 내에 형성된다. 일 실시예에서, 제1 유전체 재료 플레이트들(142')로 이루어진 유전체 재료 플레이트들(142')의 수직 스택은 계단 유전체 분리 영역들(250) 각각 내에 형성될 수 있다. 제1 유전체 재료 플레이트들(142') 및 제2 유전체 재료 플레이트들(242')을 포함하는 유전체 재료 플레이트들(142', 242')의 수직 스택이 어레이 유전체 분리 영역들(150) 각각 내에 형성될 수 있다. 유전체 재료 플레이트들(142', 242')의 각각의 수직 스택의 측벽들은 후면 트렌치들(79)을 형성하는 등방성 에칭 공정의 측방향 에칭 거리인 균일한 측방향 오프셋 거리만큼 후면 트렌치들(79)의 가장 근위의 부분들의 각자의 세트로부터 측방향으로 이격될 수 있다.
도 18, 도 19a 및 도 19b, 도 20a 및 도 20b, 및 도 21a 및 도 21b를 참조하면, 후면 차단 유전체 층(도시되지 않음)이 후면 리세스들(143, 243) 및 후면 트렌치들(79) 내에 그리고 제1 콘택트 레벨 유전체 층(280) 위에 선택적으로 침착될 수 있다. 도 19a 및 도 19b, 도 20a 및 도 20b, 및 도 21a 및 도 21b는 각각 도 18의 프로세싱 단계들에서의 예시적 구조물의 제1 구성, 제2 구성, 및 제3 구성을 도시한다. 도 19a, 도 20a, 및 도 21a 각각에서의 힌지된 수직 단면 평면들 X - X'은 도 18의 수직 단면도의 평면에 대응한다. 도 19a, 도 20a 및 도 21a 각각에서의 수직 단면 평면들 B - B'은 각각 도 19b, 도 20b 및 도 21b의 수직 단면도들의 평면들에 대응한다.
후면 차단 유전체 층은 유전체 분리 영역들(150, 250) 내의 유전체 재료 플레이트들(142', 242')의 측벽들 상에 그리고 절연 층들(132, 232)의 물리적으로 노출된 표면들 상에 형성될 수 있다. 후면 차단 유전체 층은 유전체 재료, 예컨대 유전체 금속 산화물, 실리콘 산화물, 또는 이들의 조합을 포함한다. 예를 들어, 후면 차단 유전체 층은 알루미늄 산화물을 포함할 수 있다. 후면 차단 유전체 층은 원자 층 침착 또는 화학 증착과 같은 컨포멀 침착 공정에 의해 형성될 수 있다. 후면 차단 유전체 층의 두께는 1 nm 내지 20 nm, 예컨대 2 nm 내지 10 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
적어도 하나의 전도성 재료가 복수의 후면 리세스들(143, 243) 내에, 후면 트렌치들(79)의 측벽들 상에, 그리고 제1 콘택트 레벨 유전체 층(280) 위에 침착될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어 화학 증착(CVD), 원자 층 침착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 침착 방법에 의해 침착될 수 있다. 적어도 하나의 전도성 재료는 원소 금속, 적어도 2개의 원소 금속들의 금속간 합금, 적어도 하나의 원소 금속의 전도성 질화물, 전도성 금속 산화물, 전도성 도핑된 반도체 재료, 전도성 금속-반도체 합금, 예컨대 금속 규화물, 이들의 합금, 및 이들의 조합들 또는 스택들을 포함할 수 있다.
일 실시예에서, 적어도 하나의 전도성 재료는 적어도 하나의 금속성 재료, 즉 적어도 하나의 금속성 원소를 포함하는 전기 전도성 재료를 포함할 수 있다. 후면 리세스들(143, 243) 내에 침착될 수 있는 비제한적인 예시적 금속성 재료들은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 코발트, 및 루테늄을 포함한다. 예를 들어, 적어도 하나의 전도성 재료는, TiN, TaN, WN, 또는 이들의 조합과 같은 전도성 금속성 질화물 재료, 및 W, Co, Ru, Mo, Cu, 또는 이들의 조합들과 같은 전도성 충전 재료를 포함하는 전도성 금속성 질화물 라이너를 포함할 수 있다. 일 실시예에서, 후면 리세스들(143, 243)을 충전하기 위한 적어도 하나의 전도성 재료는 티타늄 질화물 층과 텅스텐 충전 재료의 조합일 수 있다.
전기 전도성 층들(146, 246)은 적어도 하나의 전도성 재료의 침착에 의해 후면 리세스들(143, 243) 내에 형성될 수 있다. 복수의 제1 전기 전도성 층들(146)이 복수의 제1 후면 리세스들(143) 내에 형성될 수 있고, 복수의 제2 전기 전도성 층들(246)이 복수의 제2 후면 리세스들(243) 내에 형성될 수 있고, 연속 금속성 재료 층(도시되지 않음)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 제1 콘택트 레벨 유전체 층(280) 위에 형성될 수 있다. 제1 전기 전도성 층들(146) 및 제2 전기 전도성 층들(246) 각각은 각자의 전도성 금속성 질화물 라이너 및 각자의 전도성 충전 재료를 포함할 수 있다. 따라서, 제1 및 제2 희생 재료 층들(142, 242)은 각각 제1 및 제2 전기 전도성 층들(146, 246)로 대체될 수 있다. 구체적으로, 각각의 제1 희생 재료 층(142)은 후면 차단 유전체 층의 선택적 부분 및 제1 전기 전도성 층(146)으로 대체될 수 있고, 각각의 제2 희생 재료 층(242)은 후면 차단 유전체 층의 선택적 부분 및 제2 전기 전도성 층(246)으로 대체될 수 있다. 후면 공동이, 연속 금속성 재료 층으로 충전되지 않은 각각의 후면 트렌치(79)의 부분 내에 존재한다.
잔류 전도성 재료는 후면 트렌치들(79) 내측으로부터 제거될 수 있다. 구체적으로, 연속 금속성 재료 층의 침착된 금속성 재료는 각각의 후면 트렌치(79)의 측벽들로부터 그리고 제1 콘택트 레벨 유전체 층(280) 위로부터, 예를 들어 이방성 또는 등방성 에칭에 의해 에칭백될 수 있다. 제1 후면 리세스들 내의 침착된 금속성 재료의 각각의 나머지 부분이 제1 전기 전도성 층(146)을 구성한다. 제2 후면 리세스들 내의 침착된 금속성 재료의 각각의 나머지 부분이 제2 전기 전도성 층(246)을 구성한다. 제1 전기 전도성 재료 층들(146) 및 제2 전기 전도성 층들의 측벽들은 각자의 후면 트렌치(79)에 물리적으로 노출될 수 있다. 후면 트렌치들은, 제1 수평 방향(hd1)을 따른 비-주기적 폭 변동 및 수직 방향을 따른 비-선형 폭 변동을 갖는 만곡 측벽들의 쌍을 가질 수 있다.
각각의 전기 전도성 층(146, 246)은 개구들을 내부에 포함하는 전도성 시트일 수 있다. 각각의 전기 전도성 층(146, 246)을 관통하는 개구들의 제1 서브세트가 메모리 개구 충전 구조물들(58)로 충전될 수 있다. 각각의 전기 전도성 층(146, 246)을 관통하는 개구들의 제2 서브세트가 지지 필라 구조물들(20)로 충전될 수 있다. 각각의 전기 전도성 층(146, 246)은 제1 및 제2 단차형 표면들(220) 때문에 임의의 아래에 놓인 전기 전도성 층(146, 246)보다 작은 영역을 가질 수 있다. 각각의 전기 전도성 층(146, 246)은 제1 및 제2 단차형 표면들(220) 때문에 임의의 위에 놓인 전기 전도성 층(146, 246)보다 큰 영역을 가질 수 있다.
일부 실시예에서, 제2 전기 전도성 층들(246)의 최상단 레벨들에 드레인 선택 레벨 분리 구조물들(72)이 제공될 수 있다. 드레인 선택 레벨 분리 구조물들(72)의 레벨들에 위치된 제2 전기 전도성 층들(246)의 서브세트가 드레인 선택 게이트 전극들을 구성한다. 드레인 선택 게이트 전극들 아래에 위치된 전기 전도성 층(146, 246)의 서브세트는 동일한 레벨에 위치된 워드 라인과 제어 게이트의 조합들로서 기능할 수 있다. 각각의 전기 전도성 층(146, 246) 내의 제어 게이트 전극들은 메모리 스택 구조물(55)을 포함하는 수직 메모리 디바이스를 위한 제어 게이트 전극들이다.
메모리 스택 구조물들(55) 각각은 전기 전도성 층들(146, 246)의 각각의 레벨에 위치된 메모리 요소들의 수직 스택을 포함한다. 전기 전도성 층들(146, 246)의 서브세트는 메모리 요소들을 위한 워드 라인들을 포함할 수 있다. 아래에 놓인 주변 디바이스 영역(700) 내의 반도체 디바이스들은 각자의 워드 라인들에 대한 바이어스 전압을 제어하도록 구성된 워드 라인 스위치 디바이스들을 포함할 수 있다. 메모리 레벨 조립체는 기판 반도체 층(9) 위에 위치된다. 메모리 레벨 조립체는 적어도 하나의 교번 스택(132, 146, 232, 246), 및 적어도 하나의 교번 스택(132, 146, 232, 246)을 관통하여 수직으로 연장되는 메모리 스택 구조물들(55)을 포함한다.
유전체 재료 층이 컨포멀 침착 공정에 의해 후면 트렌치들(79) 내에 그리고 제1 콘택트 레벨 유전체 층(280) 위에 컨포멀로 침착될 수 있다. 유전체 재료 층은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제1 콘택트 레벨 유전체 층(280) 위에 놓인 유전체 재료 층의 수평 부분은 제2 콘택트 레벨 유전체 층(282)을 구성할 수 있다. 후면 트렌치를 충전하는 유전체 재료 층의 각각의 부분은 후면 트렌치 충전 구조물(76)을 구성한다.
전기 전도성 층(146, 246), (포함되는 경우에) 선택적 차단 유전체 층의 인접 부분, 및 각자의 유전체 분리 영역(150, 250)에 위치된 적어도 하나의 유전체 재료 플레이트(142', 242')의 각각의 인접 조합이 이웃 쌍의 후면 트렌치들(79) 사이에 위치되는 멀티파트 층{(146, 142') 또는 (246, 242')}을 구성한다. 복수의 교번 스택들(132, 142, 232, 242) 내의 희생 재료 층들(142, 242)은 희생 재료 층들(142, 242)을 전기 전도성 층들(146, 246)로 부분적으로 대체함으로써 멀티파트 층들{(146, 142') 또는 (246, 242')}로 대체된다. 각각의 유전체 재료 플레이트(142', 242')는 각자의 희생 재료 층(142, 242)의 나머지 부분이다. 각각의 멀티파트 층은, 각자의 전기 전도성 층(146, 246)에 의해 측방향으로 둘러싸이고 균일한 측방향 오프셋 거리(lateral offset distance, LOD)만큼 후면 트렌치들(79) 중 가장 근위의 후면 트렌치로부터 측방향으로 이격되는 적어도 하나의 유전체 재료 플레이트(142', 242')를 포함한다.
대체적으로, 절연 층들(132, 232)과 멀티파트 층들{(146, 142'), (246, 242')}의 교번 스택들이 기판(8) 위에 위치된다. 교번 스택들{(132, 232, 146, 142', 246, 242') 또는 (132, 232, 146, 246)}의 각각의 이웃 쌍은 각자의 후면 트렌치(79)에 의해 서로 측방향으로 이격된다. 멀티파트 층들 각각은, 각자의 이웃 쌍의 후면 트렌치들(79) 사이에서 연속적으로 측방향으로 연장되는 각자의 전기 전도성 층(146, 246), 및 각자의 전기 전도성 층(146, 246)에 의해 측방향으로 둘러싸이고 각자의 이웃 쌍의 후면 트렌치들(79)로부터 균일한 측방향 오프셋 거리(LOD)만큼 측방향으로 이격되는 적어도 하나의 유전체 재료 플레이트(142', 242')를 포함한다. 메모리 스택 구조물들(55)은 교번 스택들{(132, 232, 146, 142', 246, 242') 또는 (132, 232, 146, 246)}의 각자의 교번 스택을 관통하여 수직으로 연장된다. 각각의 메모리 스택 구조물(55)은 각자의 수직 반도체 채널(60) 및 메모리 필름(50)을 포함한다.
일 실시예에서, 각자의 이웃 쌍의 후면 트렌치들(79)은 그들 사이에 제2 수평 방향(hd2)을 따라 측방향 분리 거리가 조정되어서 제1 수평 방향(hd1)을 따라 연장된다. 제2 수평 방향(hd2)은 제1 수평 방향(hd1)에 수직이다.
일 실시예에서, 유전체 재료 플레이트들(142', 242')의 각각의 측벽은 균일한 측방향 오프셋 거리(LOD)만큼 후면 트렌치들(79) 중 가장 근위의 후면 트렌치로부터 측방향으로 이격된다.
일 실시예에서, 유전체 재료 플레이트들(142')의 서브세트가 제1 단차형 표면들(210)과 제2 단차형 표면들(220) 사이의 계단 영역(200) 내에(예컨대, 영역(230) 내에) 위치되며, 이 제1 단차형 표면들과 제2 단차형 표면들은 제1 수평 방향(hd1)을 따라 측방향으로 이격된다. 일 실시예에서, 유전체 재료 플레이트들(142')의 서브세트 내의 유전체 재료 플레이트들(142')의 모든 측벽들은 서로 수직으로 일치한다. 일 실시예에서, 유전체 재료 플레이트들(142')의 서브세트 내의 각각의 유전체 재료 플레이트(142')는 한 쌍의 비-평행한 측부들에 인접한 동일하지 않은 길이들의 한 쌍의 평행한 측부들을 갖는 사다리꼴의 수평 단면 형상을 갖는다. 도 20a에 도시된 일 실시예에서, 동일하지 않은 길이들의 한 쌍의 평행한 측부들은 제1 수평 방향(hd1)에 평행할 수 있다. 도 19a 및 도 21a에 도시된 다른 실시예에서, 유전체 재료 플레이트들(142')의 서브세트 내의 각각의 유전체 재료 플레이트(142')는 적어도 6개의 변들을 갖는 다각형(예컨대, 도 19a에 도시된 육각형 또는 도 21a에 도시된 팔각형)의 수평 단면 형상을 갖는다.
계단 영역(200)은 제1 단차형 표면들(210) 및 제2 단차형 표면들(220)을 포함하며, 이 제1 단차형 표면들과 제2 단차형 표면들은 제1 수평 방향(hd1)을 따라 영역(230)만큼 측방향으로 이격된다. 유전체 재료 플레이트들(142', 242')의 서브세트는 제1 계단 영역(210)과 제2 계단 영역(220) 사이에 위치된 영역(230) 내에 형성된다. 유전체 재료 플레이트들(142', 242')의 서브세트를 포함하는 영역(230) 내부의 영역은 계단 유전체 분리 영역(250)으로 지칭된다.
도 22를 참조하면, 포토레지스트 층(도시되지 않음)이 제2 콘택트 레벨 유전체 층(282) 위에 적용될 수 있고, 다양한 콘택트 비아 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 예를 들어, 드레인 콘택 비아 구조물들을 형성하기 위한 개구들이 메모리 어레이 영역(100) 내에 형성될 수 있고, 계단 영역 콘택트 비아 구조물들을 형성하기 위한 개구들이 계단 영역(200) 내에 형성될 수 있다. 접속 비아 구조물들을 형성하기 위한 개구가 계단 유전체 분리 영역들(250) 내에 그리고 선택적으로, 어레이 유전체 분리 영역들(150) 내에 형성될 수 있다.
제2 및 제1 콘택트 레벨 유전체 층들(282, 280) 및 아래에 놓인 유전체 재료 부분들을 관통하여 포토레지스트 층 내의 패턴을 전사시키도록 이방성 에칭 공정이 수행된다. 드레인 영역들(63), 전기 전도성 층들(146, 246), 랜딩 패드 레벨 금속 라인 구조물들(788), 및 선택적 전도성 플레이트 층(6) 또는 소스 콘택트 층(114)은 이방성 에칭 공정 동안 에칭 정지 구조물들로서 채용될 수 있다. 다양한 비아 공동들이 포토레지스트 층 내의 개구들 아래에 형성된다. 다양한 비아 공동들은, 드레인 영역들(63) 바로 위에 형성된 드레인 콘택트 비아 공동들, 전기 전도성 층들(146, 246) 바로 위에 형성된 계단 영역 콘택트 비아 구조물들, 유전체 재료 플레이트들(142', 242')의 각자의 세트를 관통하여 어레이 유전체 분리 영역들(150) 내에 그리고 랜딩 패드 레벨 금속 라인 구조물들(788)의 제1 서브세트 바로 위에 형성된 제1 접속 비아 공동들, 유전체 재료 플레이트들(142', 242')의 각자의 세트를 관통하여 어레이 유전체 분리 영역들(150) 내에 그리고 전도성 플레이트 층(6) 바로 위에 또는 소스 레벨 재료 층들(10) 중 하나의 소스 레벨 재료 층 상에 형성된 소스 콘택트 비아 공동들, 유전체 재료 플레이트들(142')의 각자의 세트를 관통하여 계단 유전체 분리 영역들(250) 내에 그리고 랜딩 패드 레벨 금속 라인 구조물들(788)의 제2 서브세트 바로 위에 형성된 제2 접속 비아 공동들, 및 선택적으로, 주변 디바이스 영역(400) 내의 제2 및 제1 역단차형 유전체 재료 부분들(265, 165)을 관통하여 형성된 주변 접속 비아 공동들을 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 후속적으로 제거될 수 있다.
대안적인 실시예에서, 다수의 포토레지스트 층들 및 다수의 이방성 에칭 공정들이 상이한 프로세싱 단계들에서 다양한 비아 공동들을 형성하도록 단일 포토레지스트 층 및 단일 이방성 에칭 공정 대신에 채용될 수 있다.
적어도 하나의 전도성 재료가 비아 공동들 내에서 다양한 아래에 놓인 전도성 재료 부분들 바로 위에 침착될 수 있다. 적어도 하나의 전도성 재료는 금속성 라이너 재료(예컨대, TiN, TaN, 또는 WN), 및 금속성 충전 재료(예컨대, W, Cu, Mo, Co, Ru, 또는 이들의 합금)를 포함할 수 있다.
드레인 콘택트 비아 구조물들(88)은 드레인 콘택트 비아 공동들 내에 그리고 드레인 영역들(63)의 각자의 드레인 영역의 상단 표면 상에 형성된다. 계단 영역 콘택트 비아 구조물들(86)은 계단 영역 콘택트 비아 공동들 내에 그리고 전기 전도성 층들(146, 246)의 각자의 전기 전도성 층의 상단 표면 상에 형성된다. 계단 영역 콘택트 비아 구조물들(86)은 드레인 선택 레벨 게이트 전극들로서 기능하는 제2 전기 전도성 층들(246)의 서브세트와 접촉하는 드레인 선택 레벨 콘택트 비아 구조물들을 포함할 수 있다. 또한, 계단 영역 콘택트 비아 구조물들(86)은, 드레인 선택 레벨 게이트 전극들 아래에 놓이고 메모리 스택 구조물들(55)에 대한 워드 라인들로서 기능하는 전기 전도성 층들(146, 246)과 접촉하는 워드 라인 콘택트 비아 구조물들을 포함할 수 있다.
제1 접속 비아 구조물들(588A)은 어레이 유전체 분리 영역들(150) 내에 위치된 제1 접속 비아 공동들 내에 형성된다. 각각의 제1 접속 비아 구조물(588A)은 절연 층들(132, 232)과 유전체 재료 플레이트들(142', 242')의 각자의 수직 스택을 관통하여, 그리고 메모리 어레이 영역(100) 아래에 놓인 랜딩 패드 레벨 금속 라인 구조물들(788)의 제1 서브세트 내의 각자의 랜딩 패드 레벨 금속 라인 구조물(788) 바로 위에 수직으로 연장된다. 소스 콘택트 비아 구조물들(588B)은 어레이 유전체 분리 영역들(150) 내의 소스 콘택트 비아 공동들 내에 형성된다. 소스 콘택트 비아 구조물들(588B)은 절연 층들(132, 232)과 유전체 재료 플레이트들(142', 242')의 각자의 수직 스택을 관통하여 그리고 전도성 플레이트 층(6) 바로 위에 또는 소스 레벨 재료 층들(10) 중 하나의 소스 레벨 재료 층 상에 형성된다. 제2 접속 비아 구조물들(688)은 계단 유전체 분리 영역들(250) 내의 제2 접속 비아 공동들 내에 형성될 수 있다. 제2 접속 비아 구조물들(688)은 제2 역단차형 유전체 재료 부분(265)을 관통하여 그리고 제1 절연 층들(132)과 제1 유전체 재료 플레이트들(142')의 교번 스택을 관통하여, 그리고 계단 영역(200) 아래에 놓인 랜딩 패드 레벨 금속 라인 구조물들(788)의 제2 서브세트 내의 각자의 랜딩 패드 레벨 금속 라인 구조물(788) 바로 위에 형성될 수 있다. 주변 접속 비아 구조물들(988)은 제2 역단차형 유전체 재료 부분(265) 및 제1 역단차형 유전체 재료 부분(165)을 관통하여 주변 접속 비아 공동들 내에, 그리고 주변 디바이스 영역(400) 아래에 놓인 랜딩 패드 레벨 금속 라인 구조물들(788)의 제3 서브세트 내의 각자의 랜딩 패드 레벨 금속 라인 구조물(788) 바로 위에 형성될 수 있다.
도 23, 도 24a 및 도 24b, 도 25a 및 도 25b, 및 도 26a 및 도 26b를 참조하면, 적어도 하나의 추가적인 유전체 층이 콘택트 레벨 유전체 층들(280, 282) 위에 형성될 수 있고, 추가적인 금속 상호접속 구조물들(본 명세서에서 상부 레벨 금속 상호접속 구조물들로 지칭됨)이 적어도 하나의 추가적인 유전체 층 내에 형성될 수 있다. 도 24a 및 도 24b, 도 25a 및 도 25b, 및 도 26a 및 도 26b는 각각 도 23의 프로세싱 단계들에서의 예시적 구조물의 제1 구성, 제2 구성, 및 제3 구성을 도시한다. 도 24a, 도 25a, 및 도 26a 각각에서의 힌지된 수직 단면 평면들 X - X'은 도 23의 수직 단면도의 평면에 대응한다. 도 24a, 도 25a, 및 도 26a 각각에서의 수직 단면 평면들 B - B'은 각각 도 24b, 도 25b 및 도 26b의 수직 단면도들의 평면들에 대응한다.
적어도 하나의 추가적인 유전체 층은 콘택트 레벨 유전체 층들(280, 282) 위에 형성되는 라인 레벨 유전체 층(290)을 포함할 수 있다. 상부 레벨 금속 상호접속 구조물들은 드레인 콘택트 비아 구조물들(88)의 각자의 드레인 콘택트 비아 구조물과 접촉하는 비트 라인들(98)을 포함할 수 있다. 상부 레벨 금속 상호접속 구조물들은 제1 접속 비아 구조물들(588A)의 각자의 제1 접속 비아 구조물과 접촉하는 제1 상호접속 라인 구조물들(95)을 포함할 수 있다. 상부 레벨 금속 상호접속 구조물들은 소스 콘택트 비아 구조물들(588B)의 각자의 소스 콘택트 비아 구조물과 접촉하는 소스 접속 라인 구조물들(97)을 포함할 수 있다. 상부 레벨 금속 상호접속 구조물들은 계단 영역 콘택트 비아 구조물들(86) 및/또는 제2 접속 비아 구조물들(688) 중 적어도 하나와 접촉하고/하거나 그에 전기적으로 접속되는 제2 상호접속 라인 구조물들(96)을 포함할 수 있다. 워드 라인 콘택트 비아 구조물들(이들은 계단 영역 콘택트 비아 구조물들(86)의 서브세트로서 제공됨)은 하부 레벨 금속 상호접속 구조물들(780)의 서브세트를 관통하여 그리고 제2 접속 비아 구조물들(688)의 서브세트를 관통하여 주변 디바이스 영역(700) 내의 워드 라인 드라이버 회로 반도체 디바이스들(710)에 전기적으로 접속될 수 있다. 상부 레벨 금속 상호접속 구조물들은 주변 상호접속 비아 구조물들(988)의 각자의 주변 상호접속 비아 구조물과 접촉하는 주변 접속 라인 구조물들(99)을 포함할 수 있다.
모든 도면을 참조하면, 그리고 본 발명의 다양한 실시예들에 따르면, 3차원 메모리 디바이스가 제공되며, 이 디바이스는, 기판(8) 위에 놓이는 절연 층들(132, 232)과 멀티파트 층들{(146, 142'), (246, 242')}의 교번 스택들 - 각각의 이웃 쌍의 교번 스택들{(132, 232), (146, 142'), (246, 242')}은 적어도 하나의 후면 트렌치에 의해 측방향으로 서로 이격되고, 멀티파트 층들{(146, 142'), (246, 242')} 각각은, 각자의 이웃 쌍의 후면 트렌치들(79) 사이에서 연속적으로 측방향으로 연장되는 각자의 전기 전도성 층(146, 246), 및 각자의 전기 전도성 층(146, 246)에 의해 측방향으로 둘러싸이고 각자의 이웃 쌍의 후면 트렌치들(79)로부터 균일한 측방향 오프셋 거리(LOD)만큼 측방향으로 이격되는 적어도 하나의 유전체 재료 플레이트(142', 242')를 포함함 -, 교번 스택들{(132, 232), (146, 142'), (246, 242')}의 각자의 교번 스택을 관통하여 수직으로 연장되고 각자의 수직 반도체 채널(60) 및 메모리 필름(50)을 포함하는 메모리 스택 구조물들(55), 및 교번 스택들{(132, 232), (146, 142'), (246, 242')}의 각자의 교번 스택 내에서 유전체 재료 플레이트들(142')과 절연 층들(132)의 수직 스택을 관통하여 수직으로 연장되는 접속 비아 구조물(688)을 포함한다.
일 실시예에서, 각자의 이웃 쌍의 후면 트렌치들(79)은 대체적으로, 그들 사이에 제2 수평 방향(hd2)을 따라 측방향 분리 거리가 조정되어서 제1 수평 방향(hd1)을 따라 연장되며, 제2 수평 방향(hd2)은 제1 수평 방향(hd1)에 수직이다.
일 실시예에서, 유전체 재료 플레이트들(142', 242')의 각각의 측벽은 균일한 측방향 오프셋 거리(LOD)만큼 후면 트렌치들(79) 중 가장 근위의 후면 트렌치로부터 측방향으로 이격되고, 동일한 멀티파트 층{(146, 142'), (246, 242')} 내의 전기 전도성 층(146, 246)의 측벽과 직접 접촉하여, 동일한 멀티파트 층 내의 전기 전도성 층과 유전체 재료 플레이트 사이의 유전체 라이너 또는 경계부가 생략될 수 있도록 한다.
일 실시예에서, 유전체 재료 플레이트들(142')의 서브세트가 제1 단차형 표면들(210)과 제2 단차형 표면들(220) 사이의 계단 영역(200) 내에 위치되며, 이 제1 단차형 표면들과 제2 단차형 표면들은 제1 수평 방향(hd1)을 따라 측방향으로 이격된다. 일 실시예에서, 유전체 재료 플레이트들(142')의 서브세트 내의 유전체 재료 플레이트들(142')의 모든 측벽들은 서로 수직으로 일치한다.
일 실시예에서, 유전체 재료 플레이트들(142')의 서브세트 내의 각각의 유전체 재료 플레이트(142')는 한 쌍의 비-평행한 측부들에 인접한 동일하지 않은 길이들의 한 쌍의 평행한 측부들을 갖는 사다리꼴의 수평 단면 형상을 갖는다. 일 실시예에서, 유전체 재료 플레이트들(142')의 서브세트 내의 각각의 유전체 재료 플레이트(142')는 적어도 6개의 측부들을 갖는 다각형의 수평 단면 형상을 갖는다.
도 11a, 도 12a 및 도 13a에 도시된 일 실시예에서, 이웃 쌍의 후면 트렌치들(79)은 제1 후면 트렌치(79A)를 포함하며, 이 제1 후면 트렌치는, 제1 수평 방향(hd1)을 따라 연장된 제1 수직 평면(VP1) 주위에 중심을 두고 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 제1 후면 트렌치 세그먼트들(791); 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 제1 수직 평면(VP1)으로부터 측방향으로 오프셋된 제2 후면 트렌치 세그먼트들(792); 및 제2 후면 트렌치 세그먼트들(792)을 제1 후면 트렌치 세그먼트들(791)의 각자의 제1 후면 트렌치 세그먼트에 접속시키는 접속 후면 트렌치 세그먼트들(798)을 포함한다. 일 실시예에서, 접속 후면 트렌치 세그먼트들(798) 각각은, 제1 수평 방향(hd1)에 대해 15도 내지 90도 범위 내의 각도로 있는 각자의 수평 방향을 따라 측방향으로 연장된다.
도 11a에 도시된 일 실시예에서, 이웃 쌍의 후면 트렌치들(79)은 제2 후면 트렌치(79B)를 포함하며, 이 제2 후면 트렌치는, 제1 수평 방향(hd1)을 따라 연장된 제2 수직 평면(VP2) 주위에 중심을 두고 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 제3 후면 트렌치 세그먼트들(793); 제2 수평 방향(hd2)을 따라 제2 수직 평면(VP2)으로부터 측방향으로 오프셋된 제4 후면 트렌치 세그먼트(794); 및 제4 후면 트렌치 세그먼트들(794)을 제3 후면 트렌치 세그먼트들(793)의 각자의 제3 후면 트렌치 세그먼트에 접속시키는 추가적인 접속 후면 트렌치 세그먼트들(798)을 포함한다.
도 12a 및 도 13a에 도시된 다른 실시예에서, 이웃 쌍의 후면 트렌치들(79)은 그의 전체에 걸쳐 제1 수평 방향(hd1)을 따라 연장되는 제2 후면 트렌치(79B)를 포함한다.
일 실시예에서, 3차원 메모리 디바이스는, 교번 스택들{(132, 232), (146, 142'), (246, 242')} 중 제1 교번 스택{(132, 232), (146, 142'), (246, 242')} 위에 놓이는 유전체 재료 부분(예컨대, 제2 역단차형 유전체 재료 부분(265))을 포함한다. 접속 비아 구조물(예컨대, 제2 접속 비아 구조물(688))은 유전체 재료 부분(265)을 관통하여 그리고 제1 교번 스택{(132, 232), (146, 142'), (246, 242') 내의 유전체 재료 플레이트들(142') 및 절연 층들(132)의 수직 스택을 관통하여 수직으로 연장된다.
일 실시예에서, 3차원 메모리 디바이스는 기판(8) 위에 놓이는 전계 효과 트랜지스터들(710); 전계 효과 트랜지스터들(710) 위에 놓이고 교번 스택들{(132, 232), (146, 142'), (246, 242')} 아래에 놓이고 하부 레벨 금속 상호접속 구조물들(780)을 임베드하는 하부 레벨 유전체 재료 층들(760); 제1 교번 스택{(132, 232), (146, 142'), (246, 242')} 내의 각자의 전기 전도성 층(146, 246)과 접촉하는 콘택트 비아 구조물들(예컨대, 계단 영역 콘택트 비아 구조물들(86)); 및 유전체 재료 부분 위에 놓이고 콘택트 비아 구조물들과 접촉하는 상부 레벨 금속 상호접속 구조물들(95, 96, 97, 98, 99) - 접속 비아 구조물은 하부 레벨 금속 상호접속 구조물들(780)의 각자의 하부 레벨 금속 상호접속 구조물 및 상부 레벨 금속 상호접속 구조물들(95, 96, 97, 98, 99)의 각자의 상부 레벨 금속 상호접속 구조물과 접촉함 - 을 포함한다.
본 발명의 다양한 접속 비아 구조물들(588A, 688, 988)은 소스 레벨 재료 층들(10) 아래에 놓이는 다양한 반도체 디바이스들과 소스 레벨 재료 층들(10) 위에 놓이는 메모리 요소들의 3차원 어레이의 다양한 노드들 사이에 전기적 접속 경로를 제공하도록 채용될 수 있다. 유전체 분리 영역들(150, 250)은, 임의의 유전체 라이너 또는 경계부 없이, 접속 비아 구조물들(588A, 688, 988)이 형성될 수 있는 전기 절연 영역을 제공한다. 유전체 분리 영역들(150, 250) 각각은 절연 층들(132, 232)과 유전체 재료 플레이트들(142', 242')의 수직 교번 스택을 포함한다.
전술한 내용이 특정 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 변경들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 변경들은 본 발명의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 사용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.
Claims (20)
- 3차원 메모리 디바이스로서,
기판 위에 위치되는 절연 층들과 멀티파트(multipart) 층들의 교번 스택들 - 각각의 이웃 쌍의 교번 스택들은 적어도 하나의 후면 트렌치에 의해 측방향으로 서로 이격되고, 상기 멀티파트 층들 각각은, 각자의 이웃 쌍의 후면 트렌치들 사이에서 연속적으로 측방향으로 연장되는 각자의 전기 전도성 층, 및 상기 각자의 전기 전도성 층에 의해 측방향으로 둘러싸이고 상기 각자의 이웃 쌍의 후면 트렌치들로부터 균일한 측방향 오프셋 거리만큼 측방향으로 이격되는 적어도 하나의 유전체 재료 플레이트를 포함함 -;
상기 교번 스택들의 각자의 교번 스택을 관통하여 수직으로 연장되고 각자의 수직 반도체 채널 및 메모리 필름을 포함하는 메모리 스택 구조물들; 및
유전체 재료 부분을 관통하여 그리고 상기 교번 스택들의 각자의 교번 스택 내의 상기 적어도 하나의 유전체 재료 플레이트를 포함하는 유전체 재료 플레이트들과 절연 층들의 수직 스택을 관통하여 수직으로 연장되는 접속 비아 구조물을 포함하고,
상기 각자의 이웃 쌍의 후면 트렌치들은 대체적으로 그들 사이에 제2 수평 방향을 따라 측방향 분리 거리가 조정되어서 제1 수평 방향을 따라 연장되며, 상기 제2 수평 방향은 상기 제1 수평 방향에 수직인, 3차원 메모리 디바이스. - 삭제
- 제1항에 있어서, 상기 유전체 재료 플레이트들의 각각의 측벽은 상기 후면 트렌치들 중 가장 근위의 후면 트렌치로부터 상기 균일한 측방향 오프셋 거리만큼 측방향으로 이격되고, 동일한 멀티파트 층 내의 상기 전기 전도성 층의 측벽과 직접 접촉하는, 3차원 메모리 디바이스.
- 제1항에 있어서, 상기 유전체 재료 플레이트들의 서브세트가 제1 단차형 표면들과 제2 단차형 표면들 사이의 계단 영역 내에 위치되며, 상기 제1 단차형 표면들과 상기 제2 단차형 표면들은 상기 제1 수평 방향을 따라 측방향으로 이격되는, 3차원 메모리 디바이스.
- 제4항에 있어서, 상기 유전체 재료 플레이트들의 서브세트 내의 유전체 재료 플레이트들의 모든 측벽들은 서로 수직으로 일치하는, 3차원 메모리 디바이스.
- 제5항에 있어서, 상기 유전체 재료 플레이트들의 서브세트 내의 각각의 유전체 재료 플레이트는 한 쌍의 비-평행한 측부들에 인접한 동일하지 않은 길이들의 한 쌍의 평행한 측부들을 갖는 사다리꼴의 수평 단면 형상을 갖는, 3차원 메모리 디바이스.
- 제5항에 있어서, 상기 유전체 재료 플레이트들의 서브세트 내의 각각의 유전체 재료 플레이트는 적어도 6개의 측부들을 갖는 다각형의 수평 단면 형상을 갖는, 3차원 메모리 디바이스.
- 제1항에 있어서, 이웃 쌍의 후면 트렌치들은 제1 후면 트렌치를 포함하고, 상기 제1 후면 트렌치는,
상기 제1 수평 방향을 따라 연장된 제1 수직 평면 주위에 중심을 두고 상기 제1 수평 방향을 따라 측방향으로 이격된 제1 후면 트렌치 세그먼트들;
상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 상기 제1 수직 평면으로부터 측방향으로 오프셋된 제2 후면 트렌치 세그먼트들; 및
상기 제2 후면 트렌치 세그먼트들을 상기 제1 후면 트렌치 세그먼트들의 각자의 제1 후면 트렌치 세그먼트에 접속시키는 접속 후면 트렌치 세그먼트들을 포함하는, 3차원 메모리 디바이스. - 제8항에 있어서, 상기 접속 후면 트렌치 세그먼트들 각각은, 상기 제1 수평 방향에 대해 15도 내지 90도 범위 내의 각도로 있는 각자의 수평 방향을 따라 측방향으로 연장되는, 3차원 메모리 디바이스.
- 제8항에 있어서, 상기 이웃 쌍의 후면 트렌치들은 제2 후면 트렌치를 포함하고, 상기 제2 후면 트렌치는,
상기 제1 수평 방향을 따라 연장된 제2 수직 평면 주위에 중심을 두고 상기 제1 수평 방향을 따라 측방향으로 이격된 제3 후면 트렌치 세그먼트들;
상기 제2 수평 방향을 따라 상기 제2 수직 평면으로부터 측방향으로 오프셋된 제4 후면 트렌치 세그먼트; 및
상기 제4 후면 트렌치 세그먼트를 상기 제3 후면 트렌치 세그먼트들의 각자의 제3 후면 트렌치 세그먼트에 접속시키는 추가적인 접속 후면 트렌치 세그먼트들을 포함하는, 3차원 메모리 디바이스. - 제8항에 있어서, 상기 이웃 쌍의 후면 트렌치들은 제2 후면 트렌치를 포함하고, 상기 제2 후면 트렌치는 그의 전체에 걸쳐 상기 제1 수평 방향을 따라 연장되는, 3차원 메모리 디바이스.
- 제1항에 있어서, 상기 교번 스택들 중에서 제1 교번 스택 위에 놓이는 상기 유전체 재료 부분을 추가로 포함하고, 상기 접속 비아 구조물은 상기 유전체 재료 부분을 관통하여 그리고 상기 제1 교번 스택 내의 유전체 재료 플레이트들과 절연 층들의 수직 스택을 관통하여 수직으로 연장되는, 3차원 메모리 디바이스.
- 제12항에 있어서,
상기 기판 위에 놓이는 전계 효과 트랜지스터들;
상기 전계 효과 트랜지스터들 위에 놓이고 상기 교번 스택들 아래에 놓이고 하부 레벨 금속 상호접속 구조물들을 임베드하는 하부 레벨 유전체 재료 층들;
상기 제1 교번 스택 내의 각자의 전기 전도성 층과 접촉하는 콘택트 비아 구조물들; 및
상기 유전체 재료 부분 위에 놓이고 상기 콘택트 비아 구조물들과 접촉하는 상부 레벨 금속 상호접속 구조물들을 추가로 포함하고,
상기 접속 비아 구조물은 상기 하부 레벨 금속 상호접속 구조물들의 각자의 하부 레벨 금속 상호접속 구조물 및 상기 상부 레벨 금속 상호접속 구조물들의 각자의 상부 레벨 금속 상호접속 구조물과 접촉하는, 3차원 메모리 디바이스. - 3차원 메모리 디바이스를 형성하는 방법으로서,
기판 위에 연속적인 절연 층들과 연속적인 희생 재료 층들의 수직 교번 시퀀스를 형성하는 단계;
상기 수직 교번 시퀀스를 관통하여 수직으로 연장되고 각자의 수직 반도체 채널 및 메모리 필름을 포함하는 메모리 스택 구조물들을 형성하는 단계;
전체를 관통하여 후면 트렌치들을 형성함으로써 상기 수직 교번 시퀀스를 절연 층들과 희생 재료 층들의 교번 스택들로 분할하는 단계 - 각각의 이웃 쌍의 교번 스택들은 각자의 후면 트렌치에 의해 서로 측방향으로 이격됨 -; 및
상기 희생 재료 층들을 전기 전도성 층들로 부분적으로 대체함으로써 상기 희생 재료 층들을 멀티파트 층들로 대체하는 단계 - 상기 멀티파트 층들 각각은 각자의 이웃 쌍의 후면 트렌치들 사이에서 연속적으로 측방향으로 연장되는 각자의 전기 전도성 층, 및 각자의 희생 재료 층의 나머지 부분이고, 상기 각자의 전기 전도성 층에 의해 측방향으로 둘러싸이고, 상기 후면 트렌치들 중 가장 근위의 후면 트렌치로부터 균일한 측방향 오프셋 거리만큼 측방향으로 이격되는 적어도 하나의 유전체 재료 플레이트를 포함함 - 를 포함하고,
상기 각자의 쌍의 후면 트렌치들은 대체적으로 그들 사이에 제2 수평 방향을 따라 측방향 분리 거리가 조정되어서 제1 수평 방향을 따라 연장되며, 상기 제2 수평 방향은 상기 제1 수평 방향에 수직인, 방법. - 삭제
- 제14항에 있어서, 상기 후면 트렌치들로부터 상기 균일한 측방향 오프셋 거리 내에 위치되는 상기 희생 재료 층들의 근위 부분들을 등방성으로 측방향으로 리세스시킴으로써 후면 리세스들을 형성하는 단계를 추가로 포함하고, 상기 희생 재료 층들의 나머지 부분들은 상기 유전체 재료 플레이트들을 구성하는, 방법.
- 제16항에 있어서,
상기 후면 리세스들 내에 후면 차단 유전체 층을 침착시키는 단계;
상기 후면 리세스들의 나머지 체적들 내에 전기 전도성 재료를 침착시키는 단계; 및
상기 후면 트렌치들 내측으로부터 상기 전기 전도성 재료의 부분들을 제거하는 단계 - 상기 전기 전도성 재료의 나머지 부분들은 상기 전기 전도성 층들을 구성함 - 를 추가로 포함하는, 방법. - 제14항에 있어서,
상기 유전체 재료 플레이트들의 서브세트는 상기 희생 재료 층들을 전기 전도성 층들로 부분적으로 대체할 시에 상기 교번 스택들 중 제1 교번 스택의 계단 영역 내에 형성되고;
상기 계단 영역은 제1 단차형 표면들 및 제2 단차형 표면들을 포함하고 - 상기 제1 단차형 표면들과 상기 제2 단차형 표면들은 상기 제1 수평 방향을 따라 측방향으로 이격됨 -;
상기 유전체 재료 플레이트들의 서브세트는 상기 제1 단차형 표면들 및 상기 제2 단차형 표면들 사이에 위치된 상기 계단 영역 내에 형성되는, 방법. - 제14항에 있어서, 이웃 쌍의 후면 트렌치들은 제1 후면 트렌치를 포함하고, 상기 제1 후면 트렌치는,
상기 제1 수평 방향을 따라 연장된 제1 수직 평면 주위에 중심을 두고 상기 제1 수평 방향을 따라 측방향으로 이격된 제1 후면 트렌치 세그먼트들;
상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 상기 제1 수직 평면으로부터 측방향으로 오프셋된 제2 후면 트렌치 세그먼트들; 및
상기 제2 후면 트렌치 세그먼트들을 상기 제1 후면 트렌치 세그먼트들의 각자의 제1 후면 트렌치 세그먼트에 접속시키는 접속 후면 트렌치 세그먼트들을 포함하는, 방법. - 제14항에 있어서,
상기 수직 교번 시퀀스 위에 유전체 재료 부분을 형성하는 단계; 및
상기 유전체 재료 부분을 관통하여 그리고 상기 교번 스택들 중 제1 교번 스택 내의 유전체 재료 플레이트들과 절연 재료 층들의 수직 스택을 관통하여 접속 비아 구조물을 형성하는 단계를 추가로 포함하는, 방법.
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