CN111433912B - 含有到竖直通道底部的源极触点的三维存储器装置及其制作方法 - Google Patents

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Abstract

一种三维存储器装置包含：位于衬底上方的源极层级材料层，所述源极层级材料层含有源极触点层；位于衬底层级材料层上方的绝缘层和导电层的交替堆叠；存储器堆叠结构，其延伸穿过所述交替堆叠，使得所述存储器堆叠结构中的每一个包含存储器膜和具有接触所述源极触点层的相应水平表面的底部表面的竖直半导体通道；以及电介质柱结构，其嵌入于所述衬底层级材料层内且位于所述存储器堆叠结构之间。

Description

含有到竖直通道底部的源极触点的三维存储器装置及其制作 方法
相关申请的交叉引用
本申请案要求2018年6月4日提交的第15/997,194号美国非临时专利申请案的优先权，该案的全部内容以引用的方式并入本文中。
技术领域
本发明大体上涉及半导体装置的领域，且具体来说涉及在代替源极触点层与竖直半导体通道之间具有增强源极触点的三维存储器装置及其制造方法。
背景技术
在T.Endoh等的标题为“具有堆叠包围栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell)”(IEDM学报(2001)33-36)的论文中公开了每单元具有一个位的三维竖直NAND串。
发明内容
根据本公开的一方面，提供一种三维存储器装置，其包括：位于衬底上方的源极层级材料层，所述源极层级材料层包括源极触点层；位于衬底层级材料层上方的绝缘层和导电层的交替堆叠；延伸穿过所述交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每一个包括存储器膜和具有接触源极触点层的相应水平表面的底部表面的竖直半导体通道；以及电介质柱结构，其嵌入于衬底层级材料层内且位于存储器堆叠结构之间。
根据本公开的另一方面，一种形成三维存储器装置的方法包含：在衬底上方形成其中嵌入电介质柱结构的处理中源极层级材料层，所述处理中源极层级材料层包括源极层级牺牲层；在衬底层级材料层上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层被形成为导电层或随后被导电层代替；形成延伸穿过所述交替堆叠的存储器堆叠结构，其中存储器堆叠结构中的每一个包括存储器膜和竖直半导体通道；通过移除源极层级牺牲层来形成源极腔，其中电介质柱结构对上覆于源极腔的交替堆叠提供结构支撑；以及在源极腔中的每一竖直半导体通道的底部表面上形成源极触点层。
附图说明
图1A是根据本公开的实施例在半导体衬底上形成半导体装置、下部层级电介质层、下部金属互连结构和处理中下部源极层级材料层之后的示例性结构的竖直横截面图。
图1B是图1A的示例性结构的俯视图。Z形竖直平面A-A'是图1A的竖直横截面图的平面。
图1C是沿着图1B的竖直平面C-C'的处理中下部源极层级材料层的放大图。
图2A是根据本公开的实施例在形成电介质柱结构之后的示例性结构的竖直横截面图。
图2B是图2A的示例性结构的俯视图。Z形竖直平面A-A'是图2A的竖直横截面图的平面。
图2C是沿着图2B的竖直平面C-C'的处理中下部源极层级材料层和电介质柱结构的放大图。
图2D是沿着图2B的竖直平面C-C'的处理中下部源极层级材料层和电介质柱结构的替代性配置的放大图。
图3A是根据本公开的实施例在形成处理中源极层级材料层之后的示例性结构的竖直横截面图。
图3B是沿着竖直平面的处理中下部源极层级材料层的放大图。
图4是根据本公开的实施例在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直横截面图。
图5是根据本公开的实施例在图案化第一层台阶区、第一逆向阶梯式电介质材料部分和层间电介质层之后的示例性结构的竖直横截面图。
图6A是根据本公开的实施例的在形成第一层存储器开口和第一层支撑开口之后的示例性结构的竖直横截面图。
图6B是图6A的示例性结构的俯视图。Z形竖直平面A-A'对应于图6A的竖直横截面图的平面。
图7A和7B是根据本公开的实施例的示出电介质柱结构和存储器开口的相应示例性布置的平面图。
图8A和8B示出根据本公开的实施例在第一层存储器开口的上部区的扩展期间第一层存储器开口的顺序竖直横截面图。
图9是根据本公开的实施例在形成牺牲存储器开口填充部分和第一层支撑开口填充部分之后的示例性结构的竖直横截面图。
图10是根据本公开的实施例在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面、第二逆向阶梯式电介质材料部分和漏极选择层级隔离结构之后的示例性结构的竖直横截面图。
图11A是根据本公开的实施例在形成第二层存储器开口和第二层支撑开口之后的示例性结构的竖直横截面图。
图11B是沿着图11A的水平平面B-B'的示例性结构的水平横截面图。Z形竖直平面A-A'对应于图11A的竖直横截面图的平面。
图12是根据本公开的实施例在形成层间存储器开口和层间支撑开口之后的示例性结构的竖直横截面图。
图13A-13D是根据本公开的实施例在一对存储器开口填充结构的形成期间的一对层间存储器开口的顺序竖直横截面图。
图13E是根据本公开的实施例的用于一对存储器开口填充结构和电介质柱结构的替代性配置的竖直横截面图。
图14是根据本公开的实施例在形成存储器开口填充结构和支撑柱结构之后的示例性结构的竖直横截面图。
图15A是根据本公开的实施例在形成触点层级电介质层和存储器区柱腔之后的示例性结构的竖直横截面图。
图15B是图15A的示例性结构的俯视图。Z形竖直平面A-A'对应于图15A的竖直横截面图的平面。
图16是根据本公开的实施例在形成存储器层级电介质填充结构之后的示例性结构的竖直横截面图。
图17A是根据本公开的实施例在形成背侧沟槽之后的示例性结构的竖直横截面图。
图17B是图17A的示例性结构的俯视图。Z形竖直平面A-A'对应于图17A的竖直横截面图的平面。
图18是根据本公开的实施例在背侧沟槽中形成氮化硅间隔物之后的示例性结构的竖直横截面图。
图19A是包含背侧沟槽和一对存储器开口填充结构的图18的区的竖直横截面图。
图19B是沿着图19A的水平平面B-B'的水平横截面图。
图20A是根据本公开的实施例在形成源极腔之后的图19A的区的竖直横截面图。
图20B是沿着图20A的水平平面B-B'的水平横截面图。
图21A是根据本公开的实施例在移除存储器膜的物理暴露部分之后的图20A的区的竖直横截面图。
图21B是沿着图21A的水平平面B-B'的水平横截面图。
图22A是根据本公开的实施例在形成源极触点层之后的图21A的区的竖直横截面图。
图22B是沿着图22A的水平平面B-B'的水平横截面图。
图23是根据本公开的实施例在形成半导体氧化物部分之后的图21A的区的竖直横截面图。
图24A是根据本公开的实施例在移除存储器膜的物理暴露部分之后的图21A和21B的区的替代性配置的竖直横截面图。
图24B是沿着图24A的水平平面B-B'的水平横截面图。
图25A是根据本公开的实施例在形成源极触点层和半导体氧化物部分之后的图24A的区的竖直横截面图。
图25B是沿着图25A的水平平面B-B'的水平横截面图。
图26是根据本公开的实施例在形成源极层级材料层之后的示例性结构的竖直横截面图。
图27是根据本公开的实施例在形成背侧凹部之后的示例性结构的竖直横截面图。
图28是根据本公开的实施例在背侧凹部中形成导电层之后的示例性结构的竖直横截面图。
图29A是根据本公开的实施例在背侧沟槽中形成电介质壁结构之后的示例性结构的竖直横截面图。
图29B是沿着图29A的竖直平面B-B'的示例性结构的水平横截面。Z形竖直平面A-A'对应于图29A的竖直横截面图的平面。
图29C是沿着图29B的Z形竖直平面C-C'的示例性结构的竖直横截面图。
图29D是沿着图29B的竖直平面D-D'的示例性结构的区的竖直横截面图。
图30A是根据本公开的实施例在形成漏极触点通孔腔和台阶区触点通孔腔之后的示例性结构的竖直横截面图。
图30B是图30A的示例性结构的水平横截面图。Z形竖直平面A-A'对应于图30A的竖直横截面图的平面。
图31A是根据本公开的实施例的在形成漏极触点通孔结构和台阶区触点通孔结构之后的示例性结构的竖直横截面图。
图31B是图31A的示例性结构的水平横截面图。Z形竖直平面A-A'对应于图31A的竖直横截面图的平面。
图32是根据本公开的实施例在形成贯穿存储器层级触点通孔结构之后的示例性结构的竖直横截面图。
图33是根据本公开的实施例在形成上部金属线路结构之后的示例性结构的竖直横截面图。
具体实施方式
如上文所论述，本公开是针对在代替源极触点层与竖直半导体通道之间具有增强源极触点的三维存储器装置及其制造方法，下文描述其各种方面。本公开的实施例可用以形成包含多层级存储器结构的各种结构，本公开的非限制性实例包含包括多个NAND存储器串的半导体装置，例如三维单片存储器阵列装置。
图式未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个个例的情况下，可重复元件的多个个例。如“第一”、“第二”以及“第三”等序数仅用以识别类似元件，且不同序数可跨越本发明的说明书和权利要求书来采用。相同附图标号是指相同元件或类似元件。除非另外指示，否则假定具有相同附图标号的元件具有相同组成。除非另外指示，否则元件之间的“接触”是指元件之间的直接接触，它提供由所述元件共享的边缘或表面。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，那么第一元件“直接”位于第二元件“上”。如本文中所使用，“原型(prototype)”结构或“处理中”结构是指随后其中至少一个组件的形状或组成经过修改的暂时结构。
如本文中所使用，“层”是指包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，也可以具有小于下伏或上覆结构的范围的范围。另外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。举例来说，层可定位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何对水平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，所述层可包含其中的一或多个层，或可具有其上、其上方和/或其下的一或多个层。
单片三维存储器阵列是其中在如半导体晶片的单个衬底上方形成多个存储器层级而不具有中间衬底的存储器阵列。术语“单片”意味着阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。
相比之下，二维阵列可单独形成，且接着封装在一起以形成非单片存储器装置。例如，非单片堆叠存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来构建，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的第5,915,167号美国专利中所描述。衬底可在接合之前薄化或从存储器层级去除，但由于存储器层级起初形成于单独衬底上方，因此此类存储器不是真正单片三维存储器阵列。本公开的各种三维存储器装置包含单片三维NAND串存储器装置，且可采用本文中所描述的各种实施例来制造。
参看图1A-1C，示出根据本公开的第一实施例的第一示例性结构。图1C是图1A和1B中示出的处理中源极层级材料层10"的放大图。第一示例性结构包含半导体衬底8和形成于其上的互补金属氧化物半导体(CMOS)电路700。第一示例性结构包含其中将随后形成三维存储器阵列的存储器阵列区100、其中将随后形成导电层和触点通孔结构的阶梯式表面的台阶区200，以及其中将随后形成外围触点通孔结构的外围区400。
半导体衬底8包含至少在其上部部分处的衬底半导体层9。各种掺杂阱可形成于衬底半导体层9的上部部分中。浅沟槽隔离结构720可形成于衬底半导体层9的上部部分中以提供半导体装置之间的电隔离。CMOS电路700包含场效应晶体管，其相应晶体管作用区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以被布置成CMOS配置。每一栅极结构750可包含例如栅极电介质752、栅极电极754、电介质栅极间隔物756和栅极顶盖电介质758。
CMOS电路700除p型场效应晶体管和n型场效应晶体管之外还可包含额外半导体装置，其可用以支持将随后形成的存储器结构的操作。CMOS电路700包含也被称作外围电路的驱动器电路。如本文所使用，外围电路指代可在用于存储器装置的存储器阵列结构外部实施的字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、供电/配电电路、数据缓冲器和/或锁存器或任何其它半导体电路中的任一个、每一个或全部。举例来说，半导体装置可包含用于对将随后形成的三维存储器结构的字线进行电偏置的字线切换装置。
电介质材料层形成于本文称为下部层级电介质材料层760的半导体装置上方。下部层级电介质材料层760可包含例如电介质衬里762(例如阻挡移动离子的扩散和/或对下伏结构施加适当应力的氮化硅衬里)、上覆于电介质衬里762的第一电介质材料层764、上覆于第一电介质材料层764的氮化硅层(例如，氢扩散屏障)766，和至少一个第二电介质层768。
包含下部层级电介质材料层760的电介质层堆叠充当用于下部层级金属互连结构780的基质，所述下部层级金属互连结构提供半导体装置的各种节点之间的电学布线以及用于将随后形成的贯穿存储器层级触点通孔结构的着陆衬垫。下部层级金属互连结构780嵌入于下部层级电介质材料层760的电介质层堆叠内，且包括位于氮化硅层766的底部表面下方且任选地接触所述底部表面的下部层级金属线路结构。
举例来说，下部层级金属互连结构780可嵌入于第一电介质材料层764内。第一电介质材料层764可以是其中循序地嵌入下部层级金属互连结构780的各种元件的多个电介质材料层。第一电介质材料层764当中的每一电介质材料层可以包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和电介质金属氧化物(例如氧化铝)中的任一种。在一个实施例中，第一电介质材料层764可包括具有并不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电常数的电介质材料层，或基本上由所述电介质材料层组成。下部层级金属互连结构780可包含各种装置触点通孔结构782(例如，与装置的相应源极和漏极节点接触的源极电极和漏极电极或栅极电极触点)、中间下部层级金属线路结构784、下部层级金属通孔结构786，以及配置成充当用于将随后形成的贯穿存储器层级触点通孔结构的着陆衬垫的着陆衬垫层级金属线路结构788。
着陆衬垫层级金属线路结构788可形成于第一电介质材料层764(其可为多个电介质材料层)的最顶部电介质材料层内。着陆衬垫层级金属线路结构788可用作用于将随后形成于其上方的金属通孔结构的着陆衬垫。下部层级金属互连结构780中的每一个可包含金属氮化物衬里和金属填充结构。着陆衬垫层级金属线路结构788的顶部表面和第一电介质材料层764的最顶部表面可以通过例如化学机械平坦化等平坦化过程进行平坦化。氮化硅层766可直接形成在着陆衬垫层级金属线路结构788的顶部表面和第一电介质材料层764的最顶部表面上。
所述至少一个第二电介质材料层768可以包含单个电介质材料层或多个电介质材料层。所述至少一个第二电介质材料层768当中的每一电介质材料层可以包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一种。在一个实施例中，所述至少一个第一第二材料层768可包括具有并不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电常数的电介质材料层，或基本上由所述电介质材料层组成。
CMOS电路700可包含用于将随后形成的存储器层级组合件的外围装置。下部层级金属互连结构780嵌入于下部层级电介质层760中。下部层级电介质层760和下部层级金属互连结构780的组合上覆于CMOS电路700。
下部层级金属互连结构780可电连接到CMOS电路700(例如，CMOS装置)的作用中节点(例如，晶体管作用区742或栅极电极754)，且位于下部层级电介质层760的层级处。贯穿存储器层级触点通孔结构可随后直接形成在下部层级金属互连结构780上以提供与将随后形成的存储器装置的电连接。在一个实施例中，可选择下部层级金属互连结构780的图案，使得着陆衬垫层级金属线路结构788(其为位于下部层级金属互连结构780的最顶部部分处的下部层级金属互连结构780的子组)可以为将随后形成的贯穿存储器层级触点通孔结构提供着陆衬垫结构。
导电板层6和处理中下部源极层级材料层10"形成于所述至少一个第二电介质层上方。导电板层6可包含例如导电金属氮化物(例如，TiN)的金属复合材料、金属合金(例如，硅化钨)和/或金属(例如，W)。导电板层6为流入或流出处理中下部源极层级材料层10"的电流提供高电导率传导路径。导电板层6可以包含(例如)具有介于从3nm到100nm的范围内的厚度的钨或硅化钨层，但是也可采用更小和更大的厚度。导电板层6可以充当完成装置中的源极层的组件。另外，导电板层6可以充当蚀刻终止层。导电板层6的厚度可以介于从5nm到100nm的范围内，但是也可采用更小和更大的厚度。
处理中下部源极层级材料层10"可包含随后被修改以形成源极层级材料层的组件层。源极层级材料层在形成后包含充当用于三维存储器装置的竖直场效应晶体管的共同源极区的源极触点层。在一个实施例中，处理中源极层级材料层10"从底部到顶部可包含下部源极层级材料层112、下部牺牲衬里103、源极层级牺牲层104、上部牺牲衬里105，和上部源极层级材料层116。
下部源极层级材料层112和上部源极层级材料层116可包含掺杂半导体材料，例如掺杂多晶硅或掺杂非晶硅。下部源极层级材料层112和上部源极层级材料层116的导电性类型可以与将随后形成的竖直半导体通道的导电性相反。举例来说，如果将随后形成的竖直半导体通道具有第一导电性类型的掺杂，那么下部源极层级材料层112和上部源极层级材料层116具有与第一导电性类型相反的第二导电性类型的掺杂。下部源极层级材料层112和上部源极层级材料层116中的每一个的厚度可介于从10nm到300nm的范围内，例如从20nm到150nm，但是也可采用更小和更大的厚度。
源极层级牺牲层104包含对于下部牺牲衬里103和上部牺牲衬里105可选择性移除的牺牲材料。在一个实施例中，源极层级牺牲层104可包含半导体材料，例如未掺杂非晶硅或具有大于20％的锗原子浓度的硅锗合金。源极层级牺牲层104的厚度可介于从30nm到400nm的范围内，例如从60nm到200nm，但是也可采用更小和更大的厚度。
下部牺牲衬里103和上部牺牲衬里105包含在源极层级牺牲层104的移除期间可充当蚀刻终止材料的材料。举例来说，下部牺牲衬里103和上部牺牲衬里105可包含氧化硅、氮化硅和/或电介质金属氧化物。在一个实施例中，下部牺牲衬里103和上部牺牲衬里105中的每一个可包含具有介于从2nm到30nm的范围内的厚度的氧化硅层，但是也可采用更小和更大的厚度。
下部处理中下部源极层级材料层10"可形成于半导体衬底8(例如，硅晶片)上的半导体装置子组的正上方。如本文所使用，如果第一元件位于包含第二元件的最顶部表面的水平平面上方且第一元件的区域和第二元件的区域在平面图中具有区域重叠，那么第一元件位于第二元件的“正上方”(即，沿着竖直平面或垂直于衬底8的顶部表面的方向。
参看图2A-2C，光致抗蚀剂层可施加于处理中下部源极层级材料层10"上方，并且可以光刻方式图案化以在其中形成开口。光致抗蚀剂层中的开口包含用于存储器阵列区100内的第一图案和用于台阶区200内的第二图案。在一个非限制性实施例中，选择存储器阵列区100中的开口的第一图案，以使得存储器阵列区100中的光致抗蚀剂层内的开口的区域与将随后形成于存储器阵列区中的存储器堆叠结构的区域部分地但不完全地重叠。换句话说，用于随后形成存储器堆叠结构的每一区域与存储器阵列区100中的光致抗蚀剂层中的开口的图案内的相应开口具有部分重叠。所述部分重叠提供的特征在于，将随后形成于光致抗蚀剂层中的开口的区域中的电介质柱结构直接接触将随后形成的存储器堆叠结构的侧壁。没有完全重叠提供的特征在于，将随后形成的存储器堆叠结构的底部表面不会被将随后形成的电介质柱结构完全阻挡。
台阶区200中的开口的第二图案可以相同或可以不同于将随后形成于台阶区200中的支撑柱结构的图案。在一个实施例中，台阶区200中的开口的第二图案可以与将随后形成于台阶区200中的支撑柱结构的图案完全或部分地重叠。
光致抗蚀剂层中的图案可通过各向异性蚀刻过程通过处理中下部源极层级材料层10"转印。各向异性蚀刻过程循序地蚀刻处理中下部源极层级材料层10"内的每一层以形成穿过处理中下部源极层级材料层10"的开口。穿过存储器阵列区100中的处理中下部源极层级材料层10"形成第一开口，且穿过台阶区200中的处理中下部源极层级材料层10"形成第二开口。第一开口和第二开口具有大体上圆柱形形状，且可具有圆、椭圆、多边形形状和/或其它大体上曲线形状的水平横截面形状。第一开口的最大横向尺寸可以大约是将随后形成于存储器阵列区100中的存储器堆叠结构的最大横向尺寸。第二开口的最大横向尺寸可以大约是将随后形成于台阶区200中的支撑柱结构的最大横向尺寸。举例来说，第一开口和第二开口的最大横向尺寸可以介于从30nm到300nm的范围内，但也可采用更小和更大的最大横向尺寸。
可在第一开口和第二开口中沉积例如氧化硅等电介质材料。可通过可包含凹部蚀刻过程或化学机械平坦化(CMP)过程的平坦化过程从处理中下部源极层级材料层10"的顶部表面上方移除电介质材料的过量部分。存储器阵列区100中的第一开口中的电介质材料的每一剩余部分构成电介质柱结构，其在本文称为存储器区电介质柱结构12。台阶区200中的第二开口中的电介质材料的剩余部分构成额外电介质柱结构，其在本文称为台阶区电介质柱结构14。在一个实施例中，电介质柱结构(12，14)中的每一个可具有相应圆柱形形状。在一个实施例中，电介质柱结构(12，14)中的每一个形成于导电板层6的顶部表面上。
参看图2D，示出处理中下部源极层级材料层10"和电介质柱结构(12，14)的替代性配置。在此情况下，电介质柱结构(12，14)中的每一个可形成有电介质柱衬里12A和包含与电介质柱衬里12A不同材料的电介质柱芯12B。每一电介质柱衬里12A可包含氧化铝且每一电介质柱芯12B可包含氧化硅。在此情况下，可通过循序地沉积电介质柱衬里层和电介质柱芯材料层，且通过从包含处理中下部源极层级材料层10"的顶部表面的水平平面上方移除电介质柱衬里层和电介质柱芯材料层的部分，来形成电介质柱结构(12，14)。
参看图3A和3B，可任选地形成处理中上部源极层级材料层(117，118)。处理中上部源极层级材料层(117，118)可包含源极层级绝缘层117和任选的源极选择层级导电层118。源极层级绝缘层117包含例如氧化硅等电介质材料。源极层级绝缘层117的厚度可介于从20nm到400nm的范围内，例如从40nm到200nm，但是也可采用更小和更大的厚度。任选的源极选择层级导电层118可包含可用作源极选择层级栅极电极的导电材料。举例来说，任选的源极选择层级导电层118可包含掺杂半导体材料，例如掺杂多晶硅或可随后通过退火过程转换为掺杂多晶硅的掺杂非晶硅。任选的源极层级导电层118的厚度可介于从30nm到200nm的范围内，例如从60nm到100nm，但是也可采用更小和更大的厚度。
处理中下部源极层级材料层10"和处理中上部源极层级材料层的组合形成处理中源极层级材料层10'，其从底部到顶部可包含下部源极层级材料层112、下部牺牲衬里103、源极层级牺牲层104、上部牺牲衬里105、上部源极层级材料层116、源极层级绝缘层117，和任选的源极选择层级导电层118。处理中源极层级材料层10'在其中嵌入有电介质柱结构(12，14)。处理中源极层级材料层10'包含源极层级牺牲层104。源极层级牺牲层104形成于导电板层6的顶部表面上方且与其竖直间隔开。此外，处理中源极层级材料层10'包括下伏于源极层级牺牲层104的下部源极层级材料层112。电介质柱结构(12，14)中的每一个可包括接触下部源极层级材料层112的相应侧壁的第一部分和接触源极层级牺牲层104的相应侧壁的第二部分。在一个实施例中，源极层级绝缘层117可形成于源极层级牺牲层104上方和直接在电介质柱结构(12，14)上作为处理中源极层级材料层10'的组件。
举例来说，通过处理中源极层级材料层10'上方的光致抗蚀剂层的施加和图案化且通过蚀刻导电板层6和下部处理中源极层级材料层10'的未掩蔽部分的各向异性蚀刻过程，可以图案化导电板层6和下部处理中源极层级材料层10'。导电板层6和下部处理中源极层级材料层10'的剩余部分可存在于存储器阵列区100、台阶区200中和任选地在外围区400的区域内。电介质材料可沉积于导电板层6和下部处理中源极层级材料层10'的经图案化部分之间，并且可并入到所述至少一个第二电介质层768中。
参看图4，随后形成第一材料层和第二材料层的交替堆叠。每一第一材料层可包含第一材料，且每一第二材料层可包含不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下，所述交替堆叠在本文称为第一层交替堆叠。第一层交替堆叠的层级在本文称为第一层层级，且将随后形成于第一层层级正上方的交替堆叠的层级在本文称为第二层层级等等。
第一层交替堆叠可包含作为第一材料层的第一绝缘层132，和作为第二材料层的第一间隔物材料层。在一个实施例中，第一间隔物材料层可以是随后被导电层代替的牺牲材料层。在另一实施例中，第一间隔物材料层可以是随后未被其它层代替的导电层。虽然采用其中牺牲材料层被导电层代替的实施例描述本公开，但本文明确地涵盖其中间隔物材料层形成为导电层(进而避免执行代替过程的需要)的实施例。
在一个实施例中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施例中，每一第一绝缘层132可包含第一绝缘材料，且每一第一牺牲材料层142可包含第一牺牲材料。交替的多个第一绝缘层132和第一牺牲材料层142形成于处理中源极层级材料层上方。如本文所使用，“牺牲材料”指代在后续处理步骤期间移除的材料。
如本文中所使用，第一元件和第二元件的交替堆叠指代其中第一元件的个例与第二元件的个例交替的结构。不是交替多重结构的末端元件的第一元件的每一个例在两侧上由第二元件的两个个例邻接，且不是交替多重结构的末端元件的第二元件的每一个例在两个末端上由第一元件的两个个例邻接。第一元件可在其间具有相同厚度，或可具有不同厚度。第二元件可在其间具有相同厚度，或可具有不同厚度。交替的多个第一材料层和第二材料层可以第一材料层的个例或以第二材料层的个例开始，且可以第一材料层的个例或以第二材料层的个例结束。在一个实施例中，第一元件的个例和第二元件的个例可在交替多重结构内形成周期性重复的单元。
第一层交替堆叠(132，142)可包含包括第一材料的第一绝缘层132，和包括不同于第一材料的第二材料的第一牺牲材料层142。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(organosilicate glass，OSG)、旋涂式电介质材料、通常称为高介电常数(高k)电介质氧化物(例如，氧化铝、氧化铪等)的电介质金属氧化物和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是对第一绝缘层132的第一材料可选择性移除的牺牲材料。如本文中所使用，如果移除过程以第二材料的移除速率的至少两倍的速率移除第一材料，那么第一材料的移除对第二材料“具有选择性”。移除第一材料的速率与移除第二材料的速率的比率在本文中称为第一材料的移除过程相对于第二材料的“选择性”。
第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。第一牺牲材料层142的第二材料可随后被导电电极代替，所述导电电极可例如充当竖直NAND装置的控制栅极电极。在一个实施例中，第一牺牲材料层142可以是包括氮化硅的材料层。
在一个实施例中，第一绝缘层132可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。第一绝缘层132的第一材料可例如通过化学气相沉积(CVD)而沉积。举例来说，如果氧化硅用于第一绝缘层132，那么原硅酸四乙酯(TEOS)可用作CVD过程的前驱体材料。第一牺牲材料层142的第二材料可例如CVD或原子层沉积(ALD)而形成。
第一绝缘层132和第一牺牲材料层142的厚度可介于从20nm到50nm的范围内，但对于每一第一绝缘层132和每一第一牺牲材料层142可采用更小和更大的厚度。成对的第一绝缘层132和第一牺牲材料层142的重复数目可介于从2到1,024的范围内，且通常从8到256，但也可采用更大的重复数目。在一个实施例中，第一层交替堆叠(132，142)中的每一第一牺牲材料层142可具有在每一相应第一牺牲材料层142内基本上不变的均匀厚度。
第一绝缘顶盖层170随后形成于所述堆叠(132，142)上方。第一绝缘顶盖层170包含电介质材料，其可以是可用于第一绝缘层132的任何电介质材料。在一个实施例中，第一绝缘顶盖层170包含与第一绝缘层132相同的电介质材料。绝缘顶盖层170的厚度可介于从20nm到300nm的范围内，但是也可采用更小和更大的厚度。
参看图5，第一绝缘顶盖层170和第一层交替堆叠(132，142)可经图案化以形成台阶区200中的第一阶梯式表面。台阶区200可包含其中形成第一阶梯式表面的相应第一阶梯式区域，以及其中将随后在第二层结构(将随后形成于第一层结构上方)和/或额外层结构中形成额外阶梯式表面的第二阶梯式区域。可例如通过形成其中具有开口的掩模层，在第一绝缘顶盖层170的层级内蚀刻腔，且通过蚀刻位于已蚀刻区域内的已蚀刻腔的底部表面正下方的每一对第一绝缘层132和第一牺牲材料层142来反复地扩展已蚀刻区域且使腔竖直凹入，来形成第一阶梯式表面。在一个实施例中，第一牺牲材料层142的顶部表面可在第一阶梯式表面处物理地暴露。上覆于第一阶梯式表面的腔在本文称为第一阶梯式腔。
可沉积电介质填充材料(例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔。可从包含第一绝缘顶盖层170的顶部表面的水平平面上方移除电介质填充材料的过量部分。填充上覆于第一阶梯式表面的区的电介质填充材料的剩余部分构成第一逆向阶梯式电介质材料部分165。如本文所使用，“逆向阶梯式”元件指代具有阶梯式表面和水平横截面积的元件，所述水平横截面积随着距元件存在于其上的衬底的顶部表面的竖直距离单调地增加。第一层交替堆叠(132，142)和第一逆向阶梯式电介质材料部分165共同构成第一层结构，其为随后被修改的处理中结构。
层间电介质层180可以任选地沉积于第一层结构(132，142，170，165)上方。层间电介质层180包含例如氧化硅等电介质材料。在一个实施例中，层间电介质层180可包含蚀刻速率大于第一绝缘层132的材料(可包含未掺杂硅酸盐玻璃)的掺杂硅酸盐玻璃。举例来说，层间电介质层180可包含磷硅酸盐玻璃。层间电介质层180的厚度可介于从30nm到300nm的范围内，但是也可采用更小和更大的厚度。
参看图6A、6B、7A和7B，第一层开口(149，129)可穿过层间电介质层180和第一层结构(132，142，170，165)形成并进入处理中源极层级材料层10'。图6A和6B示出示例性结构，且图7A和7B是示出存储器区电介质柱结构12和第一层存储器开口149的相应示例性布置的平面图。
举例来说，光致抗蚀剂层(未图示)可施加于层间电介质层180上方，并且可以光刻方式图案化以形成穿过其的各种开口。通过第一各向异性蚀刻过程，光致抗蚀剂层中的开口的图案可通过层间电介质层180和第一层结构(132，142，170，165)转印并进入处理中源极层级材料层10'以同时地、即在第一各向异性蚀刻过程期间形成第一层开口(149，129)。
第一层开口(149，129)可包含第一层存储器开口149和第一层支撑开口129。第一层存储器开口149是穿过第一交替堆叠(132，142)内的每一层形成于存储器阵列区100中且随后用于在其中形成存储器堆叠结构的开口。第一层开口(149，129)的底部表面可为源极层级牺牲层104的凹入表面。因此，每一第一层开口(149，129)可具有在包含源极层级牺牲层104的底部表面的水平平面与包含源极层级牺牲层104的顶部表面的水平平面之间的底部表面。
第一层支撑开口129是形成于台阶区200中且随后用于形成支撑结构的开口，所述支撑结构随后用于在用导电层代替牺牲材料层期间对第二示例性结构提供结构支撑。在第一间隔物材料形成为第一导电层的情况下，可省略第一层支撑开口129。可穿过第一交替堆叠(132，142)的第一阶梯式表面的水平表面形成第一层支撑开口129的子组。
在一个实施例中，第一层存储器开口149可形成为沿着第二水平方向hd2彼此横向隔开的集群。第一层存储器开口149的每一集群可包含沿着一个水平方向具有第一间距且沿着另一水平方向具有第二间距的第一层存储器开口149的相应二维阵列。如图7A和7B中所示，第一间距在本文称为第一存储器结构间距msp1，且第二间距在本文称为第二存储器结构间距msp2。在一个实施例中，第一存储器结构间距msp1的方向可以是第一水平方向(例如，字线方向)hd1，且第二存储器结构间距msp2的方向可以是第二水平方向(例如，位线方向)hd2，或反之亦然。
存储器区电介质柱结构12可形成为沿着第二水平方向hd2间隔开的集群。存储器区电介质柱结构12的集群的图案可与第一层存储器开口149的集群的图案相称。存储器区电介质柱结构12可形成为沿着第二水平方向hd2彼此横向隔开的集群。存储器区电介质柱结构12的每一集群可包含沿着一个水平方向具有第一间距且沿着另一水平方向具有第二间距的存储器区电介质柱结构12的相应二维阵列。存储器区电介质柱结构12的第一间距在本文称为第一电介质柱间距dpp1，且存储器区电介质柱结构12的第二间距在本文称为第二电介质柱间距dpp2。在一个实施例中，第一电介质柱间距dpp1的方向可与第一存储器结构间距msp1的方向相同，且第二电介质柱间距dpp2的方向可与第二存储器结构间距msp2的方向相同。在一个实施例中，第一电介质柱间距dpp1可与第一存储器结构间距msp1相同或可为第一存储器结构间距msp1的整数倍数，且第二电介质柱间距dpp2可与第二存储器结构间距msp2相同或可为第二存储器结构间距msp2的整数倍数。换句话说，第一电介质柱间距dpp1与第一存储器堆叠间距msp1相称，且第二电介质柱间距dpp2与第二存储器堆叠间距msp2相称。
在图7A和7B中示出的一个实施例中，每一第一层存储器开口149与存储器区电介质柱结构12中的一个或多个具有部分重叠。每一第一层存储器开口149包含不与存储器区电介质柱结构12中的任一个重叠的相应区域。存储器区电介质柱结构12可以与第一层存储器开口149中的一个或多个重叠。在一个实施例中，存储器区电介质柱结构12可与第一层存储器开口149中的三个重叠。在另一实施例中，存储器区电介质柱结构12可与第一层存储器开口149中的一个、两个或多于三个重叠。在其它实施例中，仅一些第一层存储器开口149或并无第一层存储器开口149可与存储器区电介质柱结构12具有部分重叠。
可通过蚀刻穿过至少一个存储器区电介质柱结构12的侧壁部分来形成每一第一层存储器开口149。因此，存储器区电介质柱结构12中的至少一个的侧壁在第一层存储器开口149中的每一个的底部处物理地暴露。在一个实施例中，存储器区电介质柱结构12的物理地暴露侧壁可以是凹竖直表面，即，沿着竖直方向延伸且具有在水平面内的凹面的表面。因此，如图7A和7B中所示，第一层存储器开口149中的每一个与存储器区电介质柱结构12中的一个或多个具有部分区域重叠，但与存储器区电介质柱结构12中的任一个不具有完全区域重叠。
第一层支撑开口129可形成于台阶区电介质柱结构14中的相应一个上。在一个实施例中，第一层支撑开口129的面积可与台阶区电介质柱结构14的面积相同。在一个实施例中，第一层存储器开口149的每一集群可为六边形阵列或矩形阵列。在一个实施例中，第一层支撑开口129的每一集群可为六边形阵列或矩形阵列。
图8A和8B示出在层间电介质层180的层级处横向扩展第一层存储器开口149的部分的处理序列。图8A示出紧接在形成第一层存储器开口149的各向异性蚀刻之后的第一层存储器开口149。层间电介质层180可包括蚀刻速率大于第一绝缘层132(可包含未掺杂硅酸盐玻璃)的电介质材料(例如硼硅酸盐玻璃)。在一个实施例中，每一第一层存储器开口149的底部表面可形成于源极层级牺牲层104的顶部表面与底部表面之间。在此情况下，源极层级牺牲层104的表面可在每一第一层存储器开口149的底部部分处暴露。
参看图8B，可采用各向同性蚀刻(例如采用HF的湿式蚀刻)来在层间电介质层180的层级处扩展第一层存储器开口149的横向尺寸。位于层间电介质层180的层级处的第一层存储器开口149的部分可以任选地加宽以为将随后穿过第二层交替堆叠(将随后在第二层存储器开口的形成之前形成)形成的第二层存储器开口提供较大着陆衬垫。
参看图9，可在第一层开口(149，129)中形成牺牲第一层开口填充部分(148，128)。举例来说，在第一层开口(149，129)中的每一个中同时沉积牺牲填充材料。牺牲填充材料包含可随后对第一绝缘层132和第一牺牲材料层142的材料选择性移除的材料。
在一个实施例中，牺牲填充材料可包含半导体材料，例如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V复合半导体材料，或其组合。任选地，在沉积牺牲第一层填充材料之前可以采用薄蚀刻终止层(例如具有介于从1nm到3nm的范围内的厚度的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲填充材料。
在另一实施例中，牺牲填充材料可包含蚀刻速率高于第一绝缘层132、第一绝缘顶盖层170和层间绝缘层180的材料的氧化硅材料。举例来说，牺牲填充材料可以包含硼硅酸盐玻璃或者多孔或非多孔有机硅酸盐玻璃，其在100:1稀释氢氟酸中的蚀刻速率为致密TEOS氧化物(即，通过原硅酸四乙酯玻璃在化学气相沉积过程中分解形成且随后在退火过程中致密化的氧化硅材料)的蚀刻速率的至少100倍。在此情况下，在沉积牺牲第一层填充材料之前可以采用薄蚀刻终止层(例如具有介于从1nm到3nm的范围内的厚度的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲填充材料。
在又一实施例中，牺牲填充材料可包含可随后通过灰化移除的含碳材料(例如非晶碳或类金刚石碳)，或可随后对第一交替堆叠(132，142)的材料选择性移除的硅基聚合物。
可从第一层交替堆叠(132，142)的最顶部层上方，例如从层间电介质层180上方移除沉积牺牲填充材料的部分。举例来说，可采用平坦化过程使牺牲填充材料凹入到层间电介质层180的顶部表面。平坦化过程可包含凹部蚀刻、化学机械平坦化(CMP)，或其组合。层间电介质层180的顶部表面可以用作蚀刻终止层或平坦化终止层。
牺牲填充材料的剩余部分包括牺牲第一层开口填充部分(148，128)。具体地，第一层存储器开口149中的牺牲材料的每一剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每一剩余部分构成牺牲第一层支撑开口填充部分128。牺牲第一层开口填充部分(148，128)的顶部表面可与层间电介质层180的顶部表面共面。牺牲第一层开口填充部分(148，128)中的每一个可以在其中包含腔或可以不包含腔。
参看图10，第二层结构可形成于第一层结构(132，142，170，165，148，128)上方。第二层结构可包含绝缘层以及可为牺牲材料层的间隔物材料层的额外交替堆叠。举例来说，可随后在第一交替堆叠(132，142)的顶部表面上形成材料层的第二交替堆叠(232，242)。第二堆叠(232，242)包含交替的多个第三材料层和第四材料层。每一第三材料层可包含第三材料，且每一第四材料层可包含不同于第三材料的第四材料。在一个实施例中，第三材料可与第一绝缘层132的第一材料相同，且第四材料可与第一牺牲材料层142的第二材料相同。
在一个实施例中，第三材料层可以是第二绝缘层232，且第四材料层可以是提供竖直相邻的每一对第二绝缘层232之间的竖直间距的第二间隔物材料层。在一个实施例中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是对第二绝缘层232的第三材料可选择性移除的牺牲材料。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。第二牺牲材料层242的第四材料可随后被导电电极代替，所述导电电极可例如充当竖直NAND装置的控制栅极电极。
在一个实施例中，每一第二绝缘层232可包含第二绝缘材料，且每一第二牺牲材料层242可包含第二牺牲材料。在此情况下，第二堆叠(232，242)可包含交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(CVD)沉积第二绝缘层232的第三材料。第二牺牲材料层242的第四材料可例如CVD或原子层沉积(ALD)而形成。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是可对第二绝缘层232的第三材料选择性移除的牺牲材料。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施例中，第二绝缘材料可与第一绝缘材料相同，且第二牺牲材料可与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可介于从20nm到50nm的范围内，但对于每一第二绝缘层232和每一第二牺牲材料层242可采用更小和更大的厚度。成对的第二绝缘层232和第二牺牲材料层242的重复数目可介于从2到1,024的范围内，且通常从8到256，但也可采用更大的重复数目。在一个实施例中，第二堆叠(232，242)中的每一第二牺牲材料层242可具有在每一相应第二牺牲材料层242内基本上不变的均匀厚度。
可采用与用以在第一阶梯式区域中形成第一阶梯式表面的处理步骤相同的一组处理步骤，在对至少一个掩蔽层的图案的合适调整的情况下在台阶区200的第二阶梯式区域中形成第二阶梯式表面。第二逆向阶梯式电介质材料部分265可形成于台阶区200中的第二阶梯式表面上方。
第二绝缘顶盖层270可随后形成于第二交替堆叠(232，242)和第二逆向阶梯式电介质材料部分265上方。第二绝缘顶盖层270包含不同于第二牺牲材料层242的材料的电介质材料。在一个实施例中，第二绝缘顶盖层270可包含氧化硅。在一个实施例中，第一和第二牺牲材料层(142，242)可包括氮化硅。
任选地，可穿过第二绝缘顶盖层270且穿过第二层交替堆叠(232，242)的上部部分中的层的子组形成漏极选择层级隔离结构72。通过选择漏极层级浅沟槽隔离结构72切割的第二牺牲材料层242对应于其中随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含例如氧化硅等电介质材料。漏极选择层级隔离结构72可沿着第一水平方向hd1横向延伸，并且可沿着垂直于第一水平方向hd1的第二水平方向hd2横向隔开。
一般来说，可以在处理中源极层级材料层10'上方形成绝缘层(132，232)和间隔物材料层(例如，牺牲材料层(142，242))的至少一个交替堆叠，并且可以在至少一个交替堆叠(132，142，232，242)上的台阶区上方形成至少一个逆向阶梯式电介质材料部分(165，265)。
参看图11A和11B，可穿过第二层结构(232，242，265，270，72)形成第二层开口(249，229)。光致抗蚀剂层(未图示)可施加于第二绝缘顶盖层270上方，并且可以光刻方式图案化以形成穿过其的各种开口。开口的图案可与各种第一层开口(149，129)的图案相同，所述各种第一层开口的图案与牺牲第一层开口填充部分(148，128)相同。因此，用以图案化第一层开口(149，129)的光刻掩模可用以图案化光致抗蚀剂层。
可以通过第二各向异性蚀刻过程通过第二层结构(232，242，265，270，72)转印光致抗蚀剂层中的开口的图案以同时地、即在第二各向异性蚀刻过程期间形成第二层开口(249，229)。第二层开口(249，229)可包含第二层存储器开口249和第二层支撑开口。
第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶部表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应一个的顶部表面上。第一层交替堆叠(132，142)和第二层交替堆叠(232，242)中的阶梯S的位置在图11B中示出为点线。
参看图12，可采用蚀刻对第一和第二绝缘层(132，232)、第一和第二牺牲材料层(142，242)、第一和第二绝缘顶盖层(170，270)和层间电介质层180的材料选择性的牺牲填充材料的蚀刻过程，从第二层存储器开口249和第二层支撑开口229下方移除牺牲填充材料。在从其移除牺牲第一层存储器开口填充部分148的每一体积中形成存储器开口49，所述存储器开口也被称作层间存储器开口49。在从其移除牺牲第一层支撑开口填充部分128的每一体积中形成支撑开口19，所述支撑开口也被称作层间支撑开口19。
图13A-13D提供在存储器开口填充结构58或支撑柱结构20的形成期间存储器开口49的顺序横截面图。相同的结构改变在每一存储器开口49中发生。
参看图13A，示出图12的第一示例性装置结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。在一个实施例中，至少一个存储器区电介质柱结构12在每一存储器开口49的底部部分处物理地暴露。举例来说，一个、两个或三个存储器区电介质柱结构12的侧壁和水平凸边可在每一存储器开口49的底部部分处物理地暴露。
参看图13B，可在存储器开口49中循序地沉积包含阻挡电介质层52、电荷存储层54、隧穿电介质层56和半导体通道材料层60L的层堆叠。阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含基本上由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可基本上由所述至少一种金属元素和氧组成，或可基本上由所述至少一种金属元素、氧以及至少一种非金属元素(例如氮)组成。在一个实施例中，阻挡电介质层52可包含具有大于7.9的介电常数的电介质金属氧化物，即具有大于氮化硅的介电常数的介电常数的电介质金属氧化物。电介质金属氧化物层的厚度可介于从1nm到20nm的范围内，但也可采用更小和更大的厚度。电介质金属氧化物层可随后充当阻挡所存储电荷泄漏到控制栅极电极的电介质材料部分。在一个实施例中，阻挡电介质层52包含氧化铝。替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。
随后，可形成电荷存储层54。在一个实施例中，电荷存储层54可为电荷捕获材料的连续层或经图案化离散部分，所述电荷捕获材料包含可例如为氮化硅的电介质电荷捕获材料。替代地，电荷存储层54可包含例如掺杂多晶硅或金属材料等导电材料的连续层或经图案化离散部分，所述导电材料例如通过形成于进入牺牲材料层(142，242)的橫向凹部内而被图案化为多个电隔离部分(例如，浮动栅极)。在一个实施例中，电荷存储层54包含氮化硅层。在一个实施例中，牺牲材料层(142，242)和绝缘层(132，232)可具有竖直一致的侧壁，且电荷存储层54可形成为单个连续层。替代地，牺牲材料层(142，242)相对于绝缘层(132，232)的侧壁可横向凹入，且可采用沉积过程和各向异性蚀刻过程的组合将电荷存储层54形成为竖直间隔开的多个存储器材料部分。电荷存储层54的厚度可介于从2nm到20nm的范围内，但是也可采用更小和更大的厚度。
隧穿电介质层56包含在合适的电偏置条件下可执行穿过其的电荷隧穿的电介质材料。取决于要形成的单片三维NAND串存储器装置的操作模式，可以通过热载流子注入或通过佛勒-诺德海姆(Fowler-Nordheim)隧穿感应电荷转移来执行电荷隧穿。隧穿电介质层56可包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如氧化铝和二氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金，和/或其组合。在一个实施例中，隧穿电介质层56可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常称为ONO堆叠。在一个实施例中，隧穿电介质层56可包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可介于从2nm到20nm的范围内，但是也可采用更小和更大的厚度。阻挡电介质层52、电荷存储层54和隧穿电介质层56的堆叠构成存储存储器位的存储器膜50。
半导体通道材料层60L包含半导体材料，例如至少一种元素半导体材料、至少一种III-V复合半导体材料、至少一种II-VI复合半导体材料、至少一种有机半导体材料或本领域中已知的其它半导体材料。在一个实施例中，半导体通道材料层60L包含非晶硅或多晶硅。半导体通道材料层60L可通过例如低压化学气相沉积(LPCVD)的保形沉积方法形成。半导体通道材料层60L的厚度可介于从2nm到10nm的范围内，但是也可采用更小和更大的厚度。在未填充有沉积材料层(52，54，56，60L)的每一存储器开口49的体积中形成腔49'。
参看图13C，在每一存储器开口中的腔49'未被半导体通道材料层60L完全填充的情况下，可在腔49'中沉积电介质芯层以填充每一存储器开口内的腔49'的任何剩余部分。电介质芯层包含例如氧化硅或有机硅酸盐玻璃等电介质材料。可通过例如低压化学气相沉积(LPCVD)等保形沉积方法或通过例如旋涂等自平坦化沉积过程来沉积电介质芯层。上覆于第二绝缘顶盖层270的电介质芯层的水平部分可例如通过凹部蚀刻而移除。凹部蚀刻继续直到电介质芯层的剩余部分的顶部表面凹入到第二绝缘顶盖层270的顶部表面与第二绝缘顶盖层270的底部表面之间的高度为止。电介质芯层的每一剩余部分构成电介质芯62。
参看图13D，可在上覆于电介质芯62的腔中沉积掺杂半导体材料。所述掺杂半导体材料具有与半导体通道材料层60L的掺杂相反的导电性类型的掺杂。因此，所述掺杂半导体材料具有第二导电性类型的掺杂。沉积的掺杂半导体材料、半导体通道材料层60L、隧穿电介质层56、电荷存储层54和阻挡电介质层52的上覆于包含第二绝缘顶盖层270的顶部表面的水平平面的部分可通过例如化学机械平坦化(CMP)过程等平坦化过程移除。
具有第二导电性类型的掺杂的掺杂半导体材料的每一剩余部分构成漏极区63。漏极区63可具有与第一导电性类型相反的第二导电性类型。举例来说，如果第一导电性类型是p型，那么第二导电性类型是n型，反之亦然。漏极区63中的掺杂剂浓度可介于从5.0x1019/cm3到2.0x 1021/cm3的范围内，但也可采用更小和更大的掺杂剂浓度。所述掺杂半导体材料可以是例如掺杂多晶硅。
半导体通道材料层60L的每一剩余部分构成竖直半导体通道60，当包含竖直半导体通道60的竖直NAND装置接通时电流可流过所述竖直半导体通道。隧穿电介质层56由电荷存储层54包围，且横向包围竖直半导体通道60。每一组邻接的阻挡电介质层52、电荷存储层54和隧穿电介质层56共同构成存储器膜50，所述存储器膜可以宏观滞留时间存储电荷。在一些实施例中，阻挡电介质层52在此步骤可能不存在于存储器膜50中，且阻挡电介质层可以随后在背侧凹部的形成之后形成。如本文所使用，宏观滞留时间指代适合于存储器装置作为永久存储器装置操作的滞留时间，例如超过24小时的滞留时间。
存储器开口49内的存储器膜50和竖直半导体通道60的每一组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体通道60、隧穿电介质层56、包括电荷存储层54的部分的多个存储器元件以及任选的阻挡电介质层52的组合。存储器开口49内的存储器堆叠结构55、电介质芯62和漏极区63的每一组合构成存储器开口填充结构58。处理中源极层级材料层10'、第一层结构(132，142，170，165)、第二层结构(232，242，270，265，72)、层间电介质层180和存储器开口填充结构58共同构成存储器层级组合件。
参看图13E，针对其中每一存储器区电介质柱结构12包含电介质柱衬里12A和电介质柱芯12B的实施例示出用于一对存储器开口填充结构58和存储器区电介质柱结构12的替代性配置。
参看图14，示出在存储器开口49中的存储器开口填充结构58和支撑开口19中的支撑柱结构20的形成之后的示例性结构。在形成存储器开口填充结构58的同时用相应支撑柱结构20填充支撑开口19中的每一个。每一支撑柱结构20可具有与存储器开口填充结构58相同的结构元件。每一支撑柱结构20是虚设结构，即电学非作用中结构，并且因此随后不被任何触点通孔结构接触。
在一个实施例中，阵列区电介质柱结构12形成为沿着第一方向具有第一电介质柱间距dpp1且沿着第二方向具有第二电介质柱间距dpp2的电介质柱结构的二维阵列。存储器堆叠结构58形成为沿着第一方向具有第一存储器堆叠间距msp1且沿着第二方向具有第二存储器堆叠间距msp2的存储器堆叠结构58的二维阵列。第一电介质柱间距dpp1与第一存储器堆叠间距msp1相称，且第二电介质柱间距dpp2与第二存储器堆叠间距msp2相称。
参看图15A和15B，第一触点层级电介质层280可形成于第二层结构(232，242，270，265，72)上方。第一触点层级电介质层280包含例如氧化硅等电介质材料，并且可通过保形或非保形沉积过程形成。举例来说，第一触点层级电介质层280可包含未掺杂硅酸盐玻璃且可具有介于从100nm到600nm的范围内的厚度，但是也可采用更小和更大的厚度。
光致抗蚀剂层可施加于第一触点层级电介质层280上方，并且可以光刻方式图案化以形成存储器阵列区100的区域内的开口。光致抗蚀剂层中的图案可通过各向异性蚀刻过程通过第一层结构(132，142，170，165)转印以形成延伸穿过第一触点层级电介质层280、第二层结构(232，242，270，265，72)和第一层结构(132，142，170，165)的柱腔585。
参看图16，例如氧化硅等电介质填充材料可沉积到柱腔585中以形成电介质填充结构584。在一个实施例中，电介质填充结构584可具有延伸穿过第一触点层级电介质层280、第二层结构(232，242，270，265，72)和第一层结构(132，142，170，165)的笔直侧壁。每一电介质填充结构584的底部表面可接触至少一个第二电介质层768的顶部表面。每一电介质填充结构584的顶部表面可与第一触点层级电介质层280的顶部表面共面。
参看图17A和17B，可通过将光致抗蚀剂层中的图案转印通过第一触点层级电介质层280、第二交替堆叠(232，242，270，265，72)、第一交替堆叠(132，142，170，165)和处理中源极层级材料层10'而形成背侧沟槽79。第一触点层级电介质层280、第二交替堆叠(232，242，270，265，72)、第一交替堆叠(132，142，170，165)和处理中源极层级材料层10'的下伏于光致抗蚀剂层中的开口的部分可被移除以形成背侧沟槽79。在一个实施例中，背侧沟槽79可形成于存储器堆叠结构55的集群之间。存储器堆叠结构58的集群可沿着第二水平方向hd2由背侧沟槽79横向隔开。
参看图18、19A和19B，背侧沟槽间隔物74可形成于每一背侧沟槽79的侧壁上。举例来说，保形间隔物材料层可沉积于背侧沟槽79中和第一触点层级电介质层280上方，并且可各向异性地蚀刻以形成背侧沟槽间隔物74。背侧沟槽间隔物74包含不同于源极层级牺牲层104的材料的材料。举例来说，背侧沟槽间隔物74可包含氮化硅。
参看图20A和20B，对第一交替堆叠(132，142)、第二交替堆叠(232，242)、第一和第二绝缘顶盖层(170，270)、上部牺牲衬里105和下部牺牲衬里103的材料选择性蚀刻源极层级牺牲层104的材料的蚀刻剂可在各向同性蚀刻过程中引入到背侧沟槽中。举例来说，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物74包含氮化硅，且上部和下部牺牲衬里(105，103)包含氧化硅，那么可使用采用热三甲基-2羟基乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来对背侧沟槽间隔物74以及上部和下部牺牲衬里(105，103)选择性移除源极层级牺牲层104。源极腔109形成于从其中移除源极层级牺牲层104的体积中。
存储器开口填充结构58中的每一个对源极腔109物理地暴露。具体地，存储器开口填充结构58中的每一个包含对源极腔109物理地暴露的侧壁和底部表面。在一个实施例中，每一存储器开口填充结构58横向接触至少一个存储器区电介质柱结构12，且与源极腔109的底部表面竖直间隔开，所述底部表面可以是例如下部牺牲衬里103的顶部表面。在通过移除源极层级牺牲层104形成源极腔109后，存储器区电介质柱结构12对上覆于源极腔109的材料部分提供结构支撑。具体来说，当源极腔109存在时存储器区电介质柱结构12对源极层级绝缘层117和上覆结构提供支撑。换句话说，存储器开口填充结构58和交替堆叠(132，142，232，242)由存储器阵列区100中的存储器区电介质柱结构12在结构上支撑。支撑柱结构20可上覆于相应台阶区电介质柱结构14的顶部表面，且因此，支撑柱结构20和交替堆叠(132，142，232，242)由台阶区200中的台阶区电介质柱结构14在结构上支撑。
参看图21A和21B，例如湿式蚀刻剂等一系列各向同性蚀刻剂可通过背侧沟槽79和源极腔109施加到存储器膜50的物理暴露部分以从外部到内部循序地蚀刻存储器膜50的各种组件层，且在源极腔109的层级物理暴露竖直半导体通道60的底部表面和圆柱形侧表面。在位于源极腔109的层级的存储器膜50的部分的移除期间可附带地蚀刻上部和下部牺牲衬里(105，103)。通过在源极腔109的层级的存储器膜50的部分以及上部和下部牺牲衬里(105，103)的移除可以扩展源极腔109的体积。下部源极层级材料层112的顶部表面和上部源极层级材料层116的底部表面可对源极腔109物理地暴露。
在一个实施例中，存储器堆叠结构55的竖直半导体通道60中的每一个的整个底部表面可对源极腔109物理地暴露。在一个实施例中，存储器区电介质柱结构12中的每一个包括接触下部源极层级材料层112的相应侧壁的第一部分121和接触存储器开口填充结构58的未经蚀刻部分中的一个或多个的第二部分122。在一个实施例中，各向同性蚀刻过程横向蚀刻存储器区电介质柱结构12的第二部分122的侧壁且不蚀刻竖直半导体通道60的底部。每一竖直半导体通道60的外部侧壁60S的橫向接触区在移除存储器膜50的物理暴露部分之后对源极腔109物理地暴露。此外，每一竖直半导体通道60的底部表面60B的全部在移除存储器膜50的物理暴露部分之后对源极腔109物理地暴露。在一个实施例中，存储器膜50的一部分可以接触相邻的一对竖直半导体通道60和存储器区电介质柱结构12。
参看图22A和22B，可通过选择性半导体沉积过程沉积具有第二导电性类型的掺杂的掺杂半导体材料。在选择性半导体沉积过程期间半导体前驱气体、蚀刻剂和掺杂剂前驱气体可同时流动进入包含示例性结构的处理腔。举例来说，如果第二导电性类型是n型，那么例如硅烷、二硅烷或二氯硅烷的半导体前驱气体，例如氯化氢的蚀刻剂气体，以及例如磷化氢、砷化氢或锑化氢的掺杂剂前驱气体。沉积的掺杂半导体材料形成可接触竖直半导体通道60的触点侧壁的源极触点层114。可以选择选择性半导体沉积过程的持续时间以使得源极腔填充有源极触点层114，且源极触点层114接触背侧沟槽间隔物74的内侧壁的底部端部分。因此，可通过从源极腔109周围的半导体表面选择性地沉积掺杂半导体材料来形成源极触点层114。在一个实施例中，掺杂半导体材料可包含掺杂多晶硅。
源极触点层114从竖直半导体通道60中的每一个的整个底部表面60B增长且直接形成于其上。此外，源极触点层114直接形成在竖直半导体通道60的外部侧壁60S的横向触点区上。在图22B中示出的一个实施例中，横向触点区具有围绕穿过含有横向触点区的相应竖直半导体通道60的几何中心GC的竖直轴线VA的方位角。方位角可小于360度，且可以介于从240度到350度的范围内，例如从270度到330度。几何中心GC指代具有坐标值的点，所述坐标值是在任何欧几里德三维坐标系中的任何给定竖直半导体通道60的点的所有坐标值的平均值。
包含下部源极层级材料层112、源极触点层114和上部源极层级材料层116的层堆叠构成埋入源极层(112，114，116)，其充当连接竖直半导体通道60中的每一个的共同源极区且具有第二导电性类型的掺杂。埋入源极层(112，114，116)中的平均掺杂剂浓度可介于从5.0x 1019/cm3到2.0x 1021/cm3的范围内，但也可采用更小和更大的掺杂剂浓度。包含埋入源极层(112，114，116)、源极层级绝缘层117和任选的源极选择层级导电层118的层组构成源极层级材料层10，其代替处理中源极层级材料层10'。
参看图23，可执行氧化过程以将源极触点层114和源极选择层级导电层118的表面部分转换为半导体氧化物部分。举例来说，通过源极触点层114的相应表面部分的氧化，沟槽底部半导体氧化物部分123可形成于每一背侧沟槽79的底部处。通过源极选择层级导电层118的相应表面部分的氧化可形成源极选择层级半导体氧化物部分124。随后通过对半导体氧化物部分(123，124)选择性的各向同性蚀刻过程移除背侧沟槽间隔物74。举例来说，如果背侧沟槽间隔物74包含氮化硅，那么可通过采用热磷酸的湿式蚀刻移除背侧沟槽间隔物74。
图24A和24B示出在移除存储器膜50的物理暴露部分之后的图20A的区的替代性配置。在替代配置中，可以延长移除存储器膜50的物理暴露部分的各向同性蚀刻过程的持续时间，直到下伏于包含上部源极层级材料层116的底部表面的水平平面的存储器膜50的所有部分被移除为止。在此情况下，在替代配置中的每一存储器区电介质柱结构12的第二部分122的橫向蚀刻距离可以大于图21A和21B的配置中的每一存储器区电介质柱结构12的橫向蚀刻距离。竖直半导体通道60的整个底部表面60B在源极腔109中暴露。
参看图25A和25B，可随后执行图22A和22B的处理步骤以及图23A和23B的处理步骤。源极触点层114直接形成在每一竖直半导体通道60的横向触点区上。在此情况下，横向触点区包含外部侧壁60S的整个圆柱形表面和相应竖直半导体通道60的整个底部表面60B。换句话说，横向触点区具有围绕穿过含有横向触点区的相应竖直半导体通道60的几何中心GC的竖直轴线VA的360度的方位角。随后通过对半导体氧化物部分(123，124)选择性的各向同性蚀刻过程移除背侧沟槽间隔物74。举例来说，如果背侧沟槽间隔物74包含氮化硅，那么可通过采用热磷酸的湿式蚀刻移除背侧沟槽间隔物74。
参看图26，示出在图23A和23B的处理步骤之后或在图25A和25B的处理步骤之后的示例性结构。图18中示出的处理中源极层级材料层10'被源极层级材料层10代替。
参看图27，例如采用各向同性蚀刻过程，可以将相对于第一和第二绝缘层(132，232)的材料、第一和第二逆向阶梯式电介质材料部分(165，265)以及存储器膜50的最外层的材料选择性蚀刻第一和第二牺牲材料层(142，242)的材料的蚀刻剂引入到背侧沟槽79中。举例来说，第一和第二牺牲材料层(142，242)可包含氮化硅，第一和第二绝缘层(132，232)的材料、第一和第二绝缘顶盖层(170，270)、第一和第二逆向阶梯式电介质材料部分(165，265)以及存储器膜50的最外层的材料可包含氧化硅材料。在从其中移除第一牺牲材料层142的体积中形成第一背侧凹部143。在从其中移除第二牺牲材料层242的体积中形成第二背侧凹部243。
各向同性蚀刻过程可为采用湿式蚀刻溶液的湿式蚀刻过程，或可为其中将蚀刻剂以气相引入到背侧沟槽79中的气相(干式)蚀刻过程。举例来说，如果第一和第二牺牲材料层(142，242)包含氮化硅，那么蚀刻过程可为其中第一示例性结构浸没于包含磷酸的湿式蚀刻罐内的湿式蚀刻过程，其对氧化硅、硅和此项技术中采用的各种其它材料选择性蚀刻氮化硅。在牺牲材料层(142，242)包括半导体材料的情况下，可以采用湿式蚀刻过程(其可以采用湿式蚀刻剂，例如KOH溶液)或干式蚀刻过程(其可以包含气相HCl)。
第一和第二背侧凹部(143，243)中的每一个可为横向延伸的腔，其横向尺寸大于腔的竖直范围。换句话说，第一和第二背侧凹部(143，243)中的每一个的横向尺寸可大于相应背侧凹部(143，243)的高度。可在从其中移除第一牺牲材料层142的材料的体积中形成多个第一背侧凹部143。可在从其中移除第二牺牲材料层242的材料的体积中形成多个第二背侧凹部243。第一和第二背侧凹部(143，243)中的每一个可基本上平行于衬底8的顶部表面延伸。背侧凹部(143，243)可受到下伏绝缘层(132或232)的顶部表面和上覆绝缘层(132或232)的底部表面竖直地限界。在一个实施例中，第一和第二背侧凹部(243，243)中的每一个可具有贯穿的均匀高度。
参看图28，可任选地在背侧凹部和背侧沟槽79中以及第一触点层级电介质层280上方沉积背侧阻挡电介质层(未图示)。背侧阻挡电介质层可沉积于作为存储器开口填充结构58的部分的存储器堆叠结构55的外表面的物理暴露部分上。背侧阻挡电介质层包含电介质材料，例如电介质金属氧化物、氧化硅或其组合。如果采用，那么可以通过例如原子层沉积或化学气相沉积等保形沉积过程形成背侧阻挡电介质层。背侧阻挡电介质层的厚度可介于从1nm到60nm的范围内，但也可采用更小和更大厚度。
可在所述多个背侧凹部(243，243)中、背侧沟槽79的侧壁上和第一触点层级电介质层280上方沉积至少一种导电材料。所述至少一种导电材料可包含至少一种金属材料，即，包含至少一种金属元素的导电材料。
可在所述多个第一背侧凹部143中形成多个第一导电层146，可在所述多个第二背侧凹部243中形成多个第二导电层246，且可在每一背侧沟槽79的侧壁上和第一触点层级电介质层280上方形成连续金属材料层(未图示)。因此，第一和第二牺牲材料层(142，242)可分别被第一和第二导电材料层(146，246)代替。具体地，每一第一牺牲材料层142可被背侧阻挡电介质层和第一导电层146的任选部分代替，且每一第二牺牲材料层242可被背侧阻挡电介质层和第二导电层246的任选部分代替。每一背侧沟槽79的未填充有连续金属材料层的部分中存在背侧腔。
金属材料可通过保形沉积方法而沉积，所述保形沉积方法可例如是化学气相沉积(CVD)、原子层沉积(ALD)、无电镀覆、电镀或其组合。金属材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、例如金属硅化物的导电金属半导体合金、其合金，以及其组合或堆叠。可在背侧凹部中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。在一个实施例中，所述金属材料可包括例如钨的金属和/或金属氮化物。在一个实施例中，用于填充背侧凹部的金属材料可为氮化钛层和钨填充材料的组合。在一个实施例中，可通过化学气相沉积或原子层沉积来沉积金属材料。
可从背侧沟槽79内部移除残余导电材料。具体地，可例如通过各向异性或各向同性蚀刻从每一背侧沟槽79的侧壁且从第一触点层级电介质层280上方回蚀连续金属材料层的沉积金属材料。第一背侧凹部中的沉积金属材料的每一剩余部分构成第一导电层146。第二背侧凹部中的沉积金属材料的每一剩余部分构成第二导电层246。每一导电层(146，246)可为导电线路结构。
位于漏极选择层级隔离结构72的层级处的第二导电层246的子组构成漏极选择栅极电极。位于漏极选择栅极电极下方的导电层(146，246)的子组可充当位于同一层级的控制栅极和字线的组合。每一导电层(146，246)内的控制栅极电极是用于包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。
存储器堆叠结构55中的每一个包括位于导电层(146，246)的每一层级的存储器元件的竖直堆叠。导电层(146，246)的子组可包括用于存储器元件的字线。下伏外围装置区700中的半导体装置可包括配置成控制到达相应字线的偏置电压的字线切换装置。存储器层级组合件包含位于下部层级金属互连结构780的最顶部表面上方的所有结构，且位于衬底半导体层9上方并与其竖直间隔开。所述存储器层级组合件包含至少一个交替堆叠(132，146，232，246)和竖直延伸穿过所述至少一个交替堆叠(132，146，232，246)的存储器堆叠结构55。所述至少一个交替堆叠(132，146，232，246)中的每一个包含相应绝缘层(132或232)和相应导电层(146或246)的交替层。所述至少一个交替堆叠(132，146，232，246)包括包含阶台的台阶区，其中每一下伏导电层(146，246)沿着第一水平方向hd1比存储器层级组合件中的任何上覆导电层(146，246)延伸更远。
参看图29A-29D，可通过保形沉积过程在背侧沟槽79中沉积绝缘材料。可通过例如凹部蚀刻或化学机械平坦化(CMP)过程等平坦化过程来移除沉积于第一触点层级电介质层280的顶部表面上方的绝缘材料的过量部分。背侧沟槽79中的绝缘材料的每一剩余部分构成电介质壁结构76。电介质壁结构76包含绝缘材料，例如氧化硅、氮化硅和/或电介质金属氧化物。每一电介质壁结构76可竖直延伸穿过第一绝缘层132和第一导电层146的第一交替堆叠(132，146)以及第二绝缘层232和第二导电层246的第二交替堆叠(232，246)，且沿着第一水平方向hd1横向延伸且沿着第二水平方向hd2彼此横向隔开。
参看图30A和30B，可以在第一触点层级电介质层280上方形成第二触点层级电介质层282。第二触点层级电介质层282包含例如氧化硅的电介质材料，且可具有介于从100nm到600nm的范围内的厚度，但是也可采用更小和更大的厚度。
光致抗蚀剂层287可施加于第二触点层级电介质层282上方，并且可以光刻方式图案化以形成各种触点通孔开口。举例来说，可在存储器阵列区100中形成用于形成漏极触点通孔结构的开口，且可在台阶区200中形成用于形成台阶区触点通孔结构的开口。执行各向异性蚀刻过程以将光致抗蚀剂层中的图案转印通过第二和第一触点层级电介质层(282，280)和下伏电介质材料部分。漏极区63和导电层(146，246)可用作蚀刻终止结构。可在每一漏极区63上方形成漏极触点通孔腔87，且可在下伏于第一和第二逆向阶梯式电介质材料部分(165，265)的阶梯式表面处的每一导电层(146，246)上方形成台阶区触点通孔腔85。可随后例如通过灰化来移除光致抗蚀剂层287。
参看图31A和31B，漏极触点通孔结构88形成于漏极触点通孔腔87中和漏极区63中的相应一个的顶部表面上。台阶区触点通孔结构86形成于台阶区触点通孔腔85中和导电条带(146，246)中的相应一个的顶部表面上。台阶区触点通孔结构86可包含漏极选择层级触点通孔结构，其接触充当漏极选择层级栅极电极的第二导电条带246的子组。此外，台阶区触点通孔结构86可包含字线触点通孔结构，其接触下伏于漏极选择层级栅极电极且充当用于存储器堆叠结构55的字线的导电条带(146，246)。
参看图32，可穿过第二和第一触点层级电介质层(282，280)、第二和第一逆向阶梯式电介质材料部分(265，165)和所述至少一个第二电介质层768到外围区400中的下部金属互连结构780的顶部表面形成外围区通孔腔。可穿过第二触点层级电介质层282和电介质填充结构584到存储器阵列区100中的下部金属互连结构780的顶部表面形成阵列区通孔腔。可在外围区通孔腔和阵列区通孔腔中沉积至少一种导电材料以形成外围区触点通孔结构488和阵列区触点通孔结构588。
参看图33，可在触点层级电介质层(280，282)上方形成至少一个额外电介质层，且可在所述至少一个额外电介质层中形成额外金属互连结构(本文称为上部层级金属互连结构)。举例来说，所述至少一个额外电介质层可包含形成于触点层级电介质层(280，282)上方的线层级电介质层290。上部层级金属互连结构可包含接触或电连接到漏极触点通孔结构88中的相应一个的位线98，以及接触和/或电连接到台阶区触点通孔结构86、外围区触点通孔结构488和/或阵列区触点通孔结构588中的至少一个的互连线结构96。
参考所有附图且根据本公开的各种实施例，提供三维存储器装置，其包括：位于衬底8上方的源极层级材料层10，所述源极层级材料层10包括源极触点层114；位于衬底层级材料层114上方的绝缘层(132，232)和导电层(146，246)的交替堆叠；延伸穿过交替堆叠{(132，146)，(232，246)}的存储器堆叠结构55，其中存储器堆叠结构55中的每一个包括存储器膜50和具有接触源极触点层114的相应水平表面的底部表面的竖直半导体通道60；以及嵌入于衬底层级材料层10内且位于存储器堆叠结构55之间的电介质柱结构12。
在一个实施例中，源极触点层114包括掺杂半导体材料且电介质柱结构12位于相邻对的存储器堆叠结构55之间。
在一个实施例中，竖直半导体通道60的每一底部表面的全部与源极触点层114直接接触。在一个实施例中，存储器堆叠结构55中的每一个内的竖直半导体通道60的底部表面60B邻接于竖直半导体通道60的外部侧壁60S；且竖直半导体通道60的外部侧壁60S包含接触源极触点层114的横向触点区。
在一个实施例中，横向触点区具有围绕穿过竖直半导体通道60的几何中心GC的竖直轴线VA的小于360度的方位角。替代地，横向触点区包含竖直半导体通道60的外部侧壁60S的整个圆柱形表面。
在一个实施例中，源极层级材料层10包括下伏于源极触点层114的下部源极层级材料层112；电介质柱结构12中的每一个包括接触下部源极层级材料层112的相应侧壁的第一部分121和接触源极触点层1114的相应侧壁的第二部分122；且第二部分122具有比第一部分小的最大横向范围。
在一个实施例中，所述三维存储器装置包括下伏于下部源极层级材料层112的导电板层6，其中电介质柱结构12中的每一个位于导电板层6的顶部表面上。
在一个实施例中，电介质柱结构12中的一个在存储器堆叠结构55的存储器膜50中的至少两个之间横向连续地延伸。
在一个实施例中，源极层级材料层10包括上覆于源极触点层114且接触存储器堆叠结构55的存储器膜50的侧壁的源极层级绝缘层117；且电介质柱结构12中的每一个接触源极层级绝缘层117的底部表面。
在一个实施例中，所述三维存储器装置包括单片三维NAND存储器装置；导电层(146，246)包括或电连接到所述单片三维NAND存储器装置的相应字线；衬底8包括硅衬底；所述单片三维NAND存储器装置包括所述硅衬底上方的单片三维NAND串阵列；且所述单片三维NAND串阵列的第一装置层级中的至少一个存储器单元位于所述单片三维NAND串阵列的第二装置层级中的另一存储器单元上方。所述硅衬底含有集成电路，其包括用于位于其上的存储器装置的驱动器电路；导电层(146，246)包括多个控制栅极电极，所述多个控制栅极电极具有基本上平行于衬底8的顶部表面延伸的条带形状；且所述单片三维NAND串阵列包括竖直半导体通道60和多个电荷存储元件(包括位于导电层(146，246)的层级的电荷存储层54的部分)，每一电荷存储元件邻近于竖直半导体通道60中的相应一个定位。
源极触点层114接触竖直半导体通道60的底部表面60B和竖直半导体通道60的外部侧壁60S的底部区。与仅提供竖直半导体通道的侧壁与源极触点层之间的接触的现有技术结构相比，本公开的实施例的竖直半导体通道60和源极触点层114的配置提供较大接触面积，且因此减少竖直半导体通道60与源极触点层114之间的接触电阻。由于在竖直半导体通道60与源极触点层114之间的界面处减少的源极接触电阻，本公开的实施例的三维存储器装置可具有增强的性能。
虽然前述内容是指特定实施例，但应了解，本公开不限于此。所属领域的一般技术人员将想到可对所公开的实施例作各种修改且此类修改意图在本公开的范围内。假定不是彼此替代方案的所有实施例具有相容性。除非另外明确地陈述，否则字词“包括”或“包含”涵盖其中字词“基本上由…组成”或字词“由…组成”代替字词“包括”或“包含”的所有实施例。在本公开中说明采用特定结构和/或配置的实施例的情况下，应理解，可以用在功能上等效的任何其它相容结构和/或配置实践本发明，条件是此类替代物并未被明确禁用或以其它方式被所属领域的技术人员认为是不可能的。所有本文中列举的公开、专利申请和专利以全文引用的方式并入本文中。

Claims (20)

1.一种三维存储器装置，其包括：
源极层级材料层，其位于衬底上方，所述源极层级材料层包括源极触点层；
绝缘层和导电层的交替堆叠，其位于所述源极层级材料层上方；
存储器堆叠结构，其延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每一个包括存储器膜和具有接触所述源极触点层的相应水平表面的底部表面的竖直半导体通道；以及
电介质柱结构，其嵌入于所述源极层级材料层内且位于所述存储器堆叠结构之间，其中，
所述源极层级材料层包括下伏于所述源极触点层的下部源极层；
所述电介质柱结构中的每一个包括接触所述下部源极层的相应侧壁的第一部分和接触所述源极触点层的相应侧壁的第二部分；且
所述第二部分具有比所述第一部分小的最大横向范围。
2.根据权利要求1所述的三维存储器装置，其中所述竖直半导体通道的每一底部表面的全部与所述源极触点层直接接触。
3.根据权利要求2所述的三维存储器装置，其中：
所述存储器堆叠结构中的每一个内的所述竖直半导体通道的所述底部表面邻接于所述竖直半导体通道的外部侧壁；且
所述竖直半导体通道的所述外部侧壁包含接触所述源极触点层的横向触点区。
4.根据权利要求3所述的三维存储器装置，其中所述横向触点区具有围绕穿过所述竖直半导体通道的几何中心的竖直轴线的小于360度的方位角。
5.根据权利要求3所述的三维存储器装置，其中所述横向触点区包含所述竖直半导体通道的所述外部侧壁的整个圆柱形表面。
6.根据权利要求1所述的三维存储器装置，其中：
所述源极触点层包括掺杂半导体材料。
7.根据权利要求6所述的三维存储器装置，还包括下伏于所述下部源极层的导电板层，其中所述电介质柱结构中的每一个位于所述导电板层的顶部表面上。
8.根据权利要求1所述的三维存储器装置，其中所述电介质柱结构中的一个在所述存储器堆叠结构的所述存储器膜中的至少两个之间横向连续地延伸，且其中所述电介质柱结构位于相邻对的所述存储器堆叠结构之间。
9.根据权利要求1所述的三维存储器装置，其中：
所述源极层级材料层包括上覆于所述源极触点层且接触所述存储器堆叠结构的所述存储器膜的侧壁的源极层级绝缘层；且
所述电介质柱结构中的每一个接触所述源极层级绝缘层的底部表面。
10.根据权利要求1所述的三维存储器装置，其中：
所述三维存储器装置包括单片三维NAND存储器装置；
所述导电层包括或电连接到所述单片三维NAND存储器装置的相应字线；
所述衬底包括硅衬底；
所述单片三维NAND存储器装置包括所述硅衬底上方的单片三维NAND串阵列；
所述单片三维NAND串阵列的第一装置层级中的至少一个存储器单元位于所述单片三维NAND串阵列的第二装置层级中的另一存储器单元上方；
所述硅衬底含有包括用于位于其上的存储器装置的驱动器电路的集成电路；
所述导电层包括具有基本上平行于所述衬底的顶部表面延伸的条带形状的多个控制栅极电极；且
所述单片三维NAND串阵列包括所述竖直半导体通道和多个电荷存储元件，每一电荷存储元件邻近于所述竖直半导体通道中的相应一个定位。
11.一种形成三维存储器装置的方法，其包括：
在衬底上方形成其中嵌入电介质柱结构的处理中源极层级材料层，所述处理中源极层级材料层包括源极层级牺牲层；
在所述源极层级材料层上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层被形成为导电层或随后被导电层代替；
形成延伸穿过所述交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每一个包括存储器膜和竖直半导体通道；
通过移除所述源极层级牺牲层而形成源极腔，其中所述电介质柱结构对上覆于所述源极腔的所述交替堆叠提供结构支撑，其中在所述源极层级牺牲层的移除之后采用各向同性蚀刻过程移除所述存储器膜的物理暴露部分；以及
在所述源极腔中的每一竖直半导体通道的底部表面上形成源极触点层，
所述方法还包括：
形成下伏于所述源极层级牺牲层的下部源极层，
其中，所述电介质柱结构中的每一个包括接触所述下部源极层的相应侧壁的第一部分和接触所述源极层级牺牲层的相应侧壁的第二部分；
所述各向同性蚀刻过程横向蚀刻所述电介质柱结构的所述第二部分的侧壁且不蚀刻所述电介质柱结构的所述第一部分的底部区。
12.根据权利要求11所述的方法，还包括：
形成穿过所述交替堆叠的存储器开口，其中所述电介质柱结构中的至少一个的侧壁在所述存储器开口中的每一个的底部处物理地暴露；且
通过在所述存储器开口中的每一个内沉积相应存储器膜和相应竖直半导体通道以使得至少一个存储器堆叠结构形成于所述源极层级牺牲层的相应表面上，来形成所述存储器堆叠结构。
13.根据权利要求12所述的方法，其中所述存储器开口中的每一个具有与所述电介质柱结构中的一个或多个的部分区域重叠，且不具有与所述电介质柱结构中的任一个的完全区域重叠。
14.根据权利要求11所述的方法，在所述源极层级牺牲层的移除之后采用各向同性蚀刻过程移除所述存储器膜的物理暴露部分之后，所述竖直半导体通道中的每一个的整个底部表面对所述源极腔物理地暴露，且所述源极触点层直接形成在所述竖直半导体通道中的每一个的整个所述底部表面上。
15.根据权利要求14所述的方法，其中：
在移除所述存储器膜的所述物理暴露部分之后，每一竖直半导体通道的外部侧壁的横向触点区对所述源极腔物理地暴露；
所述源极触点层直接形成在所述横向触点区上；且
所述横向触点区具有围绕穿过含有所述横向触点区的相应竖直半导体通道的几何中心的竖直轴线的小于360度的方位角。
16.根据权利要求15所述的方法，其中所述横向触点区包含相应竖直半导体通道的所述外部侧壁的整个圆柱形表面。
17.根据权利要求14所述的方法，还包括在所述衬底上方形成导电板层，所述下部源极层形成在所述导电板层上方。
18.根据权利要求17所述的方法，其中：
所述电介质柱结构中的每一个形成于所述导电板层的顶部表面上；且
所述源极层级牺牲层形成于所述导电板层的所述顶部表面上方且与所述顶部表面竖直间隔开。
19.根据权利要求11所述的方法，其中：
所述电介质柱结构被形成为沿着第一方向具有第一电介质柱间距且沿着第二方向具有第二电介质柱间距的电介质柱结构的二维阵列；
所述存储器堆叠结构被形成为沿着所述第一方向具有第一存储器堆叠间距且沿着所述第二方向具有第二存储器堆叠间距的存储器堆叠结构的二维阵列；且
所述第一电介质柱间距与所述第一存储器堆叠间距相称，且所述第二电介质柱间距与所述第二存储器堆叠间距相称。
20.根据权利要求11所述的方法，还包括在所述源极层级牺牲层上方和直接在所述电介质柱结构上形成源极层级绝缘层，
其中：
所述存储器堆叠结构的所述存储器膜穿过所述源极层级绝缘层形成；且
当所述源极腔存在时，所述电介质柱结构对所述源极层级绝缘层提供结构支撑。
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