CN117321760A - 包含帽盖隔离沟槽填充结构的三维存储器器件及其制造方法 - Google Patents

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CN117321760A CN202280035931.8A CN202280035931A CN117321760A CN 117321760 A CN117321760 A CN 117321760A CN 202280035931 A CN202280035931 A CN 202280035931A CN 117321760 A CN117321760 A CN 117321760A
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Abstract

一种半导体结构包括：半导体器件，该半导体器件定位在衬底半导体层的顶部表面上；较低层级金属互连结构，该较低层级金属互连结构嵌入在较低层级介电材料层中；源极层级材料层；绝缘层和导电层的交替堆叠，该交替堆叠覆盖在源极层级材料层上面；存储器堆叠结构；绝缘板和介电材料板的竖直交替序列，该竖直交替序列被交替堆叠横向包围；隔离沟槽填充结构，该隔离沟槽填充结构插入在交替堆叠与竖直交替序列之间，并且包括沟槽填充材料部分和覆盖在沟槽填充材料部分上面的帽盖介电结构；以及第一直通存储器层级互连通孔结构，该第一直通存储器层级互连通孔结构竖直延伸穿过竖直交替序列内的每个板，并且接触较低层级金属互连结构中的一个较低层级金属互连结构的顶部表面。

Description

包含帽盖隔离沟槽填充结构的三维存储器器件及其制造方法
相关申请的交叉引用
出于所有目的，本申请要求2021年7月15日提交的名称为“包含帽盖隔离沟槽填充结构的三维存储器器件及其制造方法(THREE-DIMENSIONAL MEMORY DEVICE CONTAINING ACAPPED ISOLATION TRENCH FILL STRUCTURE AND METHODS OF MAKING THE SAME)”的美国非临时申请17/376,490号的全部内容的权益并据此将这些内容以引用方式并入。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及包括帽盖隔离沟槽填充结构的三维存储器器件及其制造方法。
背景技术
三维存储器器件可包括存储器堆叠结构。存储器堆叠结构覆盖在衬底上面并且延伸穿过绝缘层和导电层的交替堆叠。存储器堆叠结构包括设置在导电层的层级处的存储器元件的竖直堆叠。外围器件可在交替堆叠和存储器堆叠结构下方设置在衬底上。
发明内容
根据本公开的方面，提供了一种半导体结构，该半导体结构包括：半导体器件，该半导体器件位于衬底半导体层的顶部表面上；较低层级金属互连结构，该较低层级金属互连结构嵌入在较低层级介电材料层中并且电连接到半导体器件并覆盖在衬底半导体层上面；源极层级材料层，该源极层级材料层覆盖在较低层级金属互连结构上面并且包括穿过其的开口；绝缘层和导电层的交替堆叠，该交替堆叠覆盖在源极层级材料层上面；存储器堆叠结构，该存储器堆叠结构竖直延伸穿过交替堆叠并且包括相应的竖直半导体沟道和相应的存储器膜；由交替堆叠横向包围的绝缘板和介电材料板的竖直交替序列；隔离沟槽填充结构，该隔离沟槽填充结构插入在交替堆叠与竖直交替序列之间，并且包括沟槽填充材料部分和覆盖在沟槽填充材料部分上面的帽盖介电结构；以及第一直通存储器层级互连通孔结构，该第一直通存储器层级互连通孔结构竖直延伸穿过竖直交替序列内的每个板，并且接触较低层级金属互连结构中的一个较低层级金属互连结构的顶部表面。
根据本公开的另一方面，提供一种形成半导体结构的方法，该方法包括：在衬底半导体层的顶部表面上形成半导体器件；形成较低层级金属互连结构，该较低层级金属互连结构嵌入在较低层级介电材料层中并且电连接到衬底半导体层上方的半导体器件；在较低层级介电材料层上方形成绝缘层和牺牲材料层的交替堆叠；穿过交替堆叠形成存储器开口；在存储器开口中形成存储器开口填充结构，其中该存储器开口填充结构中的每个存储器开口填充结构包括相应的竖直半导体沟道和相应的竖直存储器元件堆叠；穿过交替堆叠形成背侧沟槽、隔离沟槽和第一直通存储器层级通孔腔体；在隔离沟槽中形成隔离沟槽填充结构，其中该隔离沟槽填充结构包括沟槽填充材料部分和覆盖在沟槽填充材料部分上面的帽盖介电结构；用导电层替换牺牲材料层的部分，其中包括导电层的区包括绝缘层和导电层的交替堆叠，并且包括牺牲材料层的剩余部分的区包括绝缘板和介电材料板的竖直交替序列；在背侧沟槽中形成背侧接触通孔结构；以及在较低层级金属互连结构中的一个较低层级金属互连结构的顶部表面上的第一直通存储器层级通孔腔体中形成第一直通存储器层级互连通孔结构。
附图说明
图1A是根据本公开的第一实施方案的在半导体衬底上形成半导体器件、较低层级介电层、较低金属互连结构和过程中源极层级材料层之后的示例性结构的竖直剖面图。
图1B是图1A的过程中源极层级材料层的放大视图。
图2是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直剖面图。
图3是根据本公开的实施方案的在图案化第一层阶梯区、第一后向阶梯式介电材料部分和层间介电层之后的示例性结构的竖直剖面图。
图4是根据本公开的实施方案的在形成第一层存储器开口、第一层支撑开口和各种牺牲填充结构之后的示例性结构的竖直剖面图。
图5是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。
图6是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口后的示例性结构的竖直剖面图。
图7A至图7D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。
图8A是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的竖直剖面图。
图8B是图8A的示例性结构的另一竖直剖面图。
图8C是图8A和图8B的示例性结构的又另一竖直剖面图。
图8D是沿图8B的水平平面D-D'截取的水平剖面图。竖直剖面平面B-B'是图8B的竖直剖面的平面。竖直剖面平面C-C'是图8C的竖直剖面的平面。
图9A是根据本公开的实施方案的在形成背侧沟槽、隔离沟槽和直通存储器层级通孔腔体之后的示例性结构的竖直剖面图。
图9B是图9A的示例性结构的另一竖直剖面图。
图9C是图9A和图9B的示例性结构的又另一竖直剖面图。
图9D是沿图9B的水平平面D-D'截取的水平剖面图。竖直剖面平面B-B'是图9B的竖直剖面的平面。竖直剖面平面C-C'是图9C的竖直剖面的平面。
图9E是根据示例性结构的另选的实施方案的沿图9B的水平平面D-D'截取的水平剖面图。
图10A至图10B是根据本公开的实施方案的在沉积介电沟槽衬垫层和填充材料期间的示例性结构的顺序竖直剖面图。
图11A是根据本公开的实施方案的在应用和图案化光致抗蚀剂层之后的示例性结构的竖直剖面图。
图11B是图11A的示例性结构的另一竖直剖面图。
图11C是图11A和图11B的示例性结构的又另一竖直剖面图。
图11D是沿图11B的水平平面D-D'截取的水平剖面图。竖直剖面平面B-B'是图11B的竖直剖面的平面。竖直剖面平面C-C'是图11C的竖直剖面的平面。
图11E是沿图11D的竖直平面E-E'截取的示例性结构的竖直剖面图。
图12A是根据本公开的实施方案的在使填充材料层的未掩蔽部分竖直凹陷之后的示例性结构的竖直剖面图。
图12B是图12A的示例性结构的另一竖直剖面图。
图12C是图12A和图12B的示例性结构的又另一竖直剖面图。
图12D是沿图12B的水平平面D-D'截取的水平剖面图。竖直剖面平面B-B'是图12B的竖直剖面的平面。竖直剖面平面C-C'是图12C的竖直剖面的平面。
图12E是沿图12D的竖直平面E-E'截取的示例性结构的竖直剖面图。
图13A是根据本公开的实施方案的在移除光致抗蚀剂层和移除填充材料层的水平延伸部分之后的示例性结构的竖直剖面图。
图13B是图13A的示例性结构的另一竖直剖面图。
图13C是图13A和图13B的示例性结构的又另一竖直剖面图。
图13D是沿图13B的水平平面D-D'截取的水平剖面图。竖直剖面平面B-B'是图13B的竖直剖面的平面。竖直剖面平面C-C'是图13C的竖直剖面的平面。
图13E是沿图13D的竖直平面E-E'截取的示例性结构的竖直剖面图。
图14A是根据本公开的实施方案的在沉积介电填充材料层之后的示例性结构的竖直剖面图。
图14B是图14A的示例性结构的另一竖直剖面图。
图14C是图14A和图14B的示例性结构的又另一竖直剖面图。
图14D是沿图14B的水平平面D-D'截取的水平剖面图。竖直剖面平面B-B'是图14B的竖直剖面的平面。竖直剖面平面C-C'是图14C的竖直剖面的平面。
图14E是沿图14D的竖直平面E-E'截取的示例性结构的竖直剖面图。
图15A是根据本公开的实施方案的在形成帽盖介电结构之后的示例性结构的竖直剖面图。
图15B是图15A的示例性结构的另一竖直剖面图。
图15C是图15A和图15B的示例性结构的又另一竖直剖面图。
图15D是沿图15B的水平平面D-D'截取的水平剖面图。竖直剖面平面B-B'是图15B的竖直剖面的平面。竖直剖面平面C-C'是图15C的竖直剖面的平面。
图15E是沿图15D的竖直平面E-E'截取的示例性结构的竖直剖面图。
图16A是根据本公开的实施方案的在将填充材料从背侧沟槽内部和从直通存储器层级通孔腔体内部移除之后的示例性结构的竖直剖面图。
图16B是图16A的示例性结构的另一竖直剖面图。
图16C是图16A和图16B的示例性结构的又另一竖直剖面图。
图16D是沿图16B的水平平面D-D'截取的水平剖面图。竖直剖面平面B-B'是图16B的竖直剖面的平面。竖直剖面平面C-C'是图16C的竖直剖面的平面。
图16E是沿图16D的竖直平面E-E'截取的示例性结构的竖直剖面图。
图17A至图17C示出了根据本公开的实施方案的在形成源极层级材料层期间存储器开口填充结构和背侧沟槽的顺序竖直剖面图。
图18A是根据本公开的实施方案的在形成介电半导体氧化物部分之后的示例性结构的竖直剖面图。
图18B是图18A的示例性结构的另一竖直剖面图。
图18C是图18A和图18B的示例性结构的又另一竖直剖面图。
图18D是沿图18B的水平平面D-D'截取的水平剖面图。竖直剖面平面B-B'是图18B的竖直剖面的平面。竖直剖面平面C-C'是图18C的竖直剖面的平面。
图18E是沿图18D的竖直平面E-E'截取的示例性结构的竖直剖面图。
图19A是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。
图19B是图19A的示例性结构的另一竖直剖面图。
图20A是根据本公开的实施方案的在形成导电层之后的示例性结构的竖直剖面图。
图20B是图20A的示例性结构的另一竖直剖面图。
图21A是根据本公开的实施方案的在形成绝缘间隔物之后的示例性结构的竖直剖面图。
图21B是图21A的示例性结构的另一竖直剖面图。
图22是根据本公开的实施方案的在形成层接触通孔腔体和漏极接触通孔腔体之后的示例性结构的竖直剖面图。
图23A是根据本公开的实施方案的在形成各种接触通孔结构之后的示例性结构的竖直剖面图。
图23B是图23A的示例性结构的另一竖直剖面图。
图23C是图23A和图23B的示例性结构的又另一竖直剖面图。
图23D是沿图23B的水平平面D-D'截取的水平剖面图。竖直剖面平面B-B'是图23B的竖直剖面的平面。竖直剖面平面C-C'是图23C的竖直剖面的平面。
图23E是沿图23D的竖直平面E-E'截取的示例性结构的竖直剖面图。
图24是根据本公开的实施方案的在形成较高层级金属互连结构之后的示例性结构的竖直剖面图。
图25A和图25B是在形成各种接触通孔结构之后的示例性结构的另选的配置的俯视图。
具体实施方式
本公开的实施方案提供了一种包括帽盖隔离沟槽填充结构的三维存储器器件及其制造方法，其各种实施方案在本文中详细描述。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区。例如，层可定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体裸片(或“裸片”)或多个半导体裸片。裸片是可独立地执行外部命令或报告状态的最小单元。通常，具有多个裸片的封装或芯片能够同时执行与其中平面的总数一样多的外部命令。每个裸片包括一个或多个平面。可在相同裸片内的每个平面中执行相同的并发操作，但可能存在一些限制。在裸片是存储器裸片(即，包括存储器元件的裸片)的情况下，可在同一存储器裸片内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器裸片中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参考图1A和图1B，示出了根据本公开的实施方案的示例性结构。该示例性结构包括半导体衬底8和在其上形成的半导体器件710。半导体衬底8可包括至少其上部部分处的衬底半导体层9。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供半导体器件710之间的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
可在半导体器件上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下层结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的任选的平面氮化硅衬垫766以及至少一个第二介电层768。平面氮化硅衬垫766优选地具有大于2nm的厚度，诸如在4nm至40nm(诸如6nm至20nm)范围内的厚度。介电层堆叠(其包括较低层级介电材料层760)可用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构提供通向和来自在半导体器件和随后要形成的直通存储器层级互连通孔结构的着落垫的各个节点的电气布线。较低层级金属互连结构780可在较低层级介电材料层760的介电层堆叠内形成并覆盖在场效应晶体管上面。较低层级金属互连结构780可包括定位在平面氮化硅衬垫766的底部表面下方并任选地接触该底部表面的较低层级金属线结构。
例如，较低层级金属互连结构780可形成在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。从第一介电材料层764选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可包括各种器件接触通孔结构782(例如，接触器件的相应的源极节点和漏极节点或栅极电极触点的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和金属垫结构788，这些金属垫结构被配置为用作随后要形成的直通存储器层级互连通孔结构的着落垫。
可在第一介电材料层764(其可以是多个介电材料层)的最顶部介电材料层内形成着金属垫结构788。较低层级金属互连结构780中的每个较低层级金属互连结构都可包括金属氮化物衬垫788L和金属填充结构788F。金属垫结构788的顶部表面和第一介电材料层764的最顶部表面可通过平面化工艺(诸如化学机械平面化)来平面化。可在金属垫结构788的顶部表面和第一介电材料层764的最顶部表面上直接形成平面氮化硅衬垫766(如果存在)。
平面氮化硅衬垫766可以是氮化硅衬垫并且可在平面底部表面与平面顶部表面之间各处具有均匀厚度。根据本发明的方面，可选择平面氮化硅衬垫766的厚度使得平面氮化硅衬垫766在随后的氧化工艺期间有效地用作扩散阻挡层，在形成存储器元件的三维阵列之后且在其上形成直通存储器层级接触通孔结构之前执行该随后的氧化工艺。在一个实施方案中，平面氮化硅衬垫766可具有在4nm至100nm(诸如8nm至50nm)的范围内的厚度，但是也可采用更小和更大的厚度。可通过化学气相沉积工艺来沉积平面氮化硅衬垫766。
至少一个第二介电材料层768可包括单个介电材料层或多个介电材料层。从至少一个第二介电材料层768选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二介电材料层768可包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。
通常，可在衬底半导体层9的顶部表面上形成半导体器件710，并且可在衬底半导体层9上方形成嵌入在较低层级介电材料层760中并且电连接到半导体器件710的较低层级金属互连结构780。平面氮化硅衬垫766可直接形成在较低层级金属互连结构780可的子集的顶部表面上。较低层级金属互连结构780的子集内的较低层级金属互连结构780的整个顶部表面可与平面氮化硅衬垫766接触。
过程中源极层级材料层10'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层10'可从底部到顶部包括较低源极层级材料层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116、源极层级绝缘层117和任选的源极选择层级导电层118。
较低源极层级材料层112和较高源极层级半导体层116可包括掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级材料层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级材料层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级材料层112和较高源极层级半导体层116中的每一者的厚度可在10nm至300nm(诸如20nm至150nm)的范围内，但是也可使用更小和更大的厚度。
源极层级牺牲层104包括可对于较低牺牲衬垫103和较高牺牲衬垫105选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可包括半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可在30nm至400nm(诸如60nm至200nm)的范围内，但是也可使用更小和更大的厚度。
较低牺牲衬垫103和较高牺牲衬垫105包括可在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可包括氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可包括厚度在2nm至30nm范围内的氧化硅层，但是也可使用更小和更大的厚度。
源极层级绝缘层117包括介电材料，诸如氧化硅。源极层级绝缘层117的厚度可在20nm至400nm(诸如40nm至200nm)的范围内，但是也可使用更小和更大的厚度。任选的源极选择层级导电层118可包括可用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可包括掺杂半导体材料(诸如掺杂多晶硅或掺杂非晶硅)，该掺杂半导体材料随后可通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可在30nm至200nm(诸如60nm至100nm)的范围内，但是也可使用更小和更大的厚度。
过程中源极层级材料层10'可形成在半导体衬底8(例如，硅晶圆)上的半导体器件的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于半导体衬底8的顶部表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。在一个实施方案中，过程中源极层级材料层10'可在随后要在其中形成直通存储器层级互连通孔结构的每个区域中具有开口。例如，过程中源极层级材料层10'可在存储器阵列区100中具有开口。
可对过程中源极层级材料层10'进行图案化以在其中随后要形成直通存储器层级互连通孔结构和直通介电接触通孔结构的区域中提供开口。过程中源极层级材料层10'的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。
在一个实施方案中，阶梯区200可沿着第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文中被称为第二水平方向hd2。在一个实施方案中，可在存储器阵列区100的区域内形成过程中源极层级材料层10'中的附加开口，在存储器阵列区的区域中随后将形成包括存储器堆叠结构的三维存储器阵列。可随后填充有场介电材料部分的外围器件区400可邻近阶梯区200提供。
半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文中被称为下层外围器件区700，该区定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780可在较低层级介电材料层760中形成。
较低层级金属互连结构780可电连接到半导体器件710(例如，CMOS器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且可定位在较低层级介电材料层760的层级处。随后可在较低层级金属互连结构780上直接形成直通存储器层级互连通孔结构，以提供与随后也要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的图案可被选择成使得金属垫结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可为随后要形成的直通存储器层级互连通孔结构提供着落垫结构。
参考图2，可形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的实施方案中，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文中被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文中被称为第二层层级等。
第一层交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但在本文中明确预期将间隔物材料层形成为导电层(由此消除了执行替换过程的需要)的实施方案。
在一个实施方案中，第一材料层和第二材料层可分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。可在过程中源极层级材料层10'上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。
如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以始终具有相同的厚度，或者可以具有不同的厚度。第二元件可以始终具有相同的厚度，或者可以具有不同的厚度。
交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
第一层交替堆叠(132,142)可包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。
可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料可以是可对于第一绝缘层132的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
随后可用导电电极代替第一牺牲材料层142的第二材料，导电电极可用作例如竖直NAND器件的控制栅极电极。根据本公开的方面，第一牺牲材料层142包括介电材料。在一个实施方案中，第一牺牲材料层142可以是包含氮化硅的材料层。
在一个实施方案中，第一绝缘层132可包括氧化硅，并且牺牲材料层可包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。
第一绝缘层132和第一牺牲材料层142的厚度可在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
随后可在第一层交替堆叠(132,142)上方形成第一绝缘帽盖层170。第一绝缘帽盖层170包括介电材料，该介电材料可以是可用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170包括与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可在20nm至300nm的范围内，但是也可使用更小和更大的厚度。
参考图3，可对第一绝缘帽盖层170和第一层交替堆叠(132,142)进行图案化以在阶梯区200中形成第一阶梯式表面。阶梯区200可包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，形成第一阶梯式表面，在第二阶梯式区域中，随后在第二层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。
可以例如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底部表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶部表面可在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。
可沉积介电填充材料(诸如无掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可从包括第一绝缘帽盖层170的顶部表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上的区的剩余部分构成第一后向阶梯式介电材料部分165。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶部表面的竖直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一后向阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的工艺中结构。
层间介电层180可任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180包括介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可包括掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可包括无掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可包括磷硅酸盐玻璃。层间介电层180的厚度可在30nm至300nm的范围内，但是也可使用更小和更大的厚度。
参考图4，各种第一层开口可形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'。可在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可通过第一各向异性蚀刻工艺转印穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口。各种第一层开口可包括第一层存储器开口和第一层支撑开口。
第一层存储器开口是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口可形成在第一层存储器开口的集群中。第一层存储器开口的每个集群可形成为第一层存储器开口的二维阵列。
第一层支撑开口是形成在阶梯区200中的开口，并且随后用于形成支撑柱结构。可穿过第一阶梯式表面的相应的水平表面形成穿过第一后向阶梯式介电材料部分165形成的第一层支撑开口的子集。
在一个实施方案中，第一各向异性蚀刻工艺可包括初始步骤，其中第一层交替堆叠(132,142)的材料与第一后向阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第一层开口的侧壁可以是基本上竖直的，或可以是锥形的。
在蚀刻通过交替堆叠(132,142)和第一后向阶梯式介电材料部分165之后，可以选择第一各向异性蚀刻工艺的最终部分的化学性质以便以比过程中源极层级材料层10'的平均蚀刻速率更高的蚀刻速率蚀刻穿过至少一个第二介电层768的一种或多种介电材料。例如，各向异性蚀刻工艺的最终部分可包括对于过程中源极层级材料层10'中的部件层内的半导体材料选择性地蚀刻该至少一个第二介电层768的一种或多种介电材料的步骤。在一个实施方案中，第一各向异性蚀刻工艺的最终部分可蚀刻通过源极选择层级导电层118、源极层级绝缘层117、较高源极层级半导体层116、较高牺牲衬垫105、源极层级牺牲层104和较低牺牲衬垫103，并且至少部分地进入较低源极层级半导体层112。第一各向异性蚀刻工艺的最终部分可包括用于蚀刻过程中源极层级材料层10'的各种半导体材料的至少一种蚀刻化学物质。随后可例如通过灰化移除光致抗蚀剂层。
任选地，第一层存储器开口和第一层支撑开口在层间介电层180的层级处的部分可通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可包含在稀氢氟酸中具有比第一绝缘层132(其可能包括无掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可使用各向同性蚀刻(诸如使用了HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口的横向尺寸。可任选地加宽第一层存储器开口的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。
可在各种第一层开口中形成牺牲第一层开口填充部分(148,128)。例如，在第一层开口中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括可随后对于第一绝缘层132和第一牺牲材料层142的材料选择性地移除的材料。
在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。任选地，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在另一实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在又另一实施方案中，牺牲第一层填充材料可包括可随后通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者可随后对于第一交替堆叠(132,142)的材料选择性地移除的硅基聚合物。
可从第一层交替堆叠(132,142)的最顶部层上方(诸如从层间介电层180上方)移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可使用平面化工艺凹陷到层间介电层180的顶部表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶部表面可用作蚀刻停止层或平面化停止层。
牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一交替堆叠(132,142)上方(诸如从层间介电层180的顶部表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶部表面可与层间介电层180的顶部表面共面。牺牲第一层开口填充部分(148,128)中的每一者可包括或可不包括其中的腔体。
参考图5，可在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可在第一交替堆叠(132,142)的顶部表面上形成材料层的第二交替堆叠(232,242)。第二交替堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括与第三材料不同的第四材料。在一个实施方案中，第三材料可与第一绝缘层132的第一材料相同，并且第四材料可与第一牺牲材料层142的第二材料相同。
在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，该牺牲材料可对于第二绝缘层232的第三材料选择性地移除。第二牺牲材料层242可包含绝缘材料、半导体材料或导电材料。随后可用导电电极代替第二牺牲材料层242的第四材料，导电电极可用作例如竖直NAND设备的控制栅极电极。
在一个实施方案中，每个第二绝缘层232可包括第二绝缘材料，并且每个第二牺牲材料层242可包括第二牺牲材料。在这种情况下，第二交替堆叠(232,242)可包括交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，该牺牲材料可对于第二绝缘层232的第三材料选择性地移除。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可与第一绝缘材料相同，并且第二牺牲材料可与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第二交替堆叠(232,242)中的每个第二牺牲材料层242可具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。
第二阶梯式区域中的第二阶梯式表面可使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在阶梯区200中形成，其中对至少一个掩模层的图案进行了适当的调整。可在阶梯区200中的第二阶梯式表面上方形成第二后向阶梯式介电材料部分265。
随后可在第二交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包括与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可包括氧化硅。在一个实施方案中，第一牺牲材料层(142)和第二牺牲材料层(242)可包括氮化硅。
一般来讲，可在过程中源极层级材料层10'上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可在至少一个交替堆叠(132,142,232,242)上的阶梯区上方形成至少一个后向阶梯式介电材料部分(165,265)。
参考图6，可穿过第二层结构(232,242,265,270)形成各种第二层开口。可在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以形成从中穿过的各种开口。开口的图案可与各种第一层开口的图案相同，该图案与牺牲第一层开口填充部分(148,128)相同。因此，可使用用于图案化第一层开口的光刻掩模来图案化光致抗蚀剂层。
可通过第二各向异性蚀刻工艺转移光致抗蚀剂层中的开口的图案使其穿过第二层结构(232,242,265,270)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口。各种第二层开口可包括第二层存储器开口249和第二层支撑开口229。
第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应的一个牺牲第一层存储器开口填充部分的顶部表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应的一个牺牲第一层支撑开口填充部分的顶部表面上。另外，每个第二层支撑开口229可形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二交替堆叠(232,242)与第二后向阶梯式介电材料部分265之间的面间表面。
第二各向异性蚀刻工艺可包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二后向阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第二层开口的侧壁可以是基本上竖直的，或可以是锥形的。每个第二层开口的底部周边可横向偏移，并且/或者可完全定位在下层牺牲第一层开口填充部分(148,128)的顶部表面的周边内。随后可例如通过灰化移除光致抗蚀剂层。
可使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一绝缘层(132)和第二绝缘层(232)、第一牺牲材料层(142)和第二牺牲材料层(242)、第一绝缘帽盖层(170)和第二绝缘帽盖层(270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。
图7A至图7D提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一者中发生相同的结构变化。
参考图7A，示出了图6的第一示例性器件结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。
参考图7B，可在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括介电金属氧化物层，该介电金属氧化物层基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可在1nm至20nm的范围内，但是也可使用更小和更大的厚度。随后，介电金属氧化物层可用作介电材料部分，该介电材料部分阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直重合侧壁，并且电荷存储层54可形成为单个连续层。另选地，牺牲材料层(142,242)可相对于绝缘层(132,232)的侧壁横向地凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可在2nm至20nm的范围内，但是也可使用更小和更大的厚度。
隧穿介电层56包括介电材料，可在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可在2nm至20nm的范围内，但是也可使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
半导体沟道材料层60L包括p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×1012/cm3至1.0×1018/cm3(诸如1.0×1014/cm3至1.0×1017/cm3)范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60L包括硼掺杂非晶硅或硼掺杂多晶硅并且/或者基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一实施方案中，半导体沟道材料层60L具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0×1012/cm3至1.0×1018/cm3(诸如1.0×1014/cm3至1.0×1017/cm3)范围内的原子浓度存在。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可在2nm至10nm的范围内，但是也可使用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体积中。
参考图7C，在每个存储器开口中的腔体49'未被半导体沟道材料层60L完全填充的情况下，可将介电芯层沉积在腔体49'中以填充每个存储器开口内的腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上面的介电芯层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶部表面凹陷至第二绝缘帽盖层270的顶部表面与第二绝缘帽盖层270的底部表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参考图7D，可在覆盖在介电芯62上面的腔体中沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可通过平面化工艺(诸如化学机械平面化(CMP)工艺)移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶部表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63中的掺杂剂浓度可在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
半导体沟道材料层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向包围竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，该存储器膜可以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。在一个实施方案中，每个存储器堆叠结构55竖直延伸穿过绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠，并且包括相应的竖直半导体沟道60和相应的存储器膜50。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层10'、第一层结构(132,142,170,165)、第二层结构(232,242,270,265)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。
参考图8A至图8D，示出了在形成存储器开口填充结构58之后的示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可具有与存储器开口填充结构58相同的一组部件。在一个实施方案中，存储器开口填充结构58的集群可沿着第一水平方向(例如，字线方向)hd1横向延伸，并且可沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2横向间隔开。存储器开口填充结构58的集群的组可沿第二水平方向hd2横向间隔开。可在横向间隔开的一对存储器开口填充结构58的组之间提供无存储器开口填充结构58和支撑柱结构20的区。在一个实施方案中，单元图案UP可沿着第二水平方向hd2周期性地重复。
参考图9A至图9D，可在第二层结构(232,242,270,265)上方形成第一接触层级介电层280。接触层级介电层280包括介电材料(诸如氧化硅)，并且可通过保形或非保形沉积工艺形成。例如，接触层级介电层280可包括未掺杂硅酸盐玻璃，并且可具有在100nm至600nm范围内的厚度，但是也可使用更小和更大的厚度。
光致抗蚀剂层(未示出)可被施加在接触层级介电层280上方，并且可被光刻图案化为其中的各种开口。光致抗蚀剂层的开口包括背侧沟槽开口，该背侧沟槽开口是线形开口，该线形开口具有各自均匀宽度并且沿着第一水平方向hd1横向延伸并且位于单元图案UP的相邻对之间的边界处，如图9D所示。此外，光致抗蚀剂层中的开口包括位于相应的相邻的一对背侧沟槽开口之间的隔离沟槽开口。隔离沟槽开口可包括具有内周边的壕沟形开口，该内周边完全位于外周边内。在一个实施方案中，内周边与外周边之间的横向距离可以是均匀的。另选地，隔离沟槽开口可形成为一对线沟槽开口，该对线沟槽开口彼此平行并且定位在相邻的一对背侧沟槽开口之间。可在存储器阵列区100的不存在存储器开口填充结构58的区域内形成用于隔离沟槽开口的每个壕沟形开口或每对线沟槽开口。光致抗蚀剂层中的开口可包括附加分立开口，该附加分立开口在本文中被称为通孔腔体开口。通孔腔体开口可形成在相应的壕沟形开口的内周边内或相应的一对线沟槽开口之间。
可执行各向异性蚀刻以将光致抗蚀剂层中的各种开口的图案转印穿过接触层级介电层280、第二层结构(232,242,270,265)和第一层结构(132,142,170,165)，并且转印到过程中源极层级材料层10'中并转印到至少一个第二介电层768中。各向异性蚀刻工艺蚀刻接触层级介电层280的未掩蔽部分、交替堆叠{(132,142),(232,242)}和其间的居间材料层(170,180)以及过程中源极层级材料层10'的上部区。各向异性蚀刻工艺的最终步骤对于金属垫结构788的金属材料可以是选择性的和/或对于源极层级牺牲层104的半导体材料可以是选择性的。
背侧沟槽79可形成在光致抗蚀剂层中的线形开口下方，穿过接触层级介电层280、第二层结构(232,242,270,265)和第一层结构(132,142,170,165)并进入过程中源极层级材料层10'中。可移除接触层级介电层280、第二层结构(232,242,270,265)、第一层结构(132,142,170,165)和过程中源极层级材料层10'的在光致抗蚀剂层中的线形开口下面的部分以形成背侧沟槽79。在一个实施方案中，背侧沟槽79可形成在沿着第二水平方向hd2横向间隔开的存储器开口填充结构58的组(例如，存储块)之间。源极层级牺牲层104的顶部表面可物理地暴露在每个背侧沟槽79的底部处。
隔离沟槽179可形成在光致抗蚀剂层中的隔离沟槽开口下方。隔离沟槽179可具有基本上竖直的侧壁，该侧壁延伸穿过光致抗蚀剂层中的隔离沟槽开口下面的接触层级介电层280、第二层结构(232,242,270,265)和第一层结构(132,142,170,165)。每个隔离沟槽179可竖直延伸到过程中源极层级材料层10'中，并且横向包围穿过过程中源极层级材料层10'的相应开口的外周边。隔离沟槽179可包括壕沟形沟槽，如图9D所示。另选地，隔离沟槽179可包括彼此平行的线沟槽对，如图9E所示。每个壕沟形沟槽或每对线沟槽定位在相邻的一对背侧沟槽79之间并且定位在存储器阵列区100中。
在隔离沟槽179形成为具有图9D所示的相应的内周边和相应的外周边的壕沟沟槽的情况下，则由隔离沟槽包围的第一层交替堆叠(132,142)和第二层交替堆叠(232,242)的每组邻接材料部分包括第一绝缘板132'、第一介电材料板142'、第二绝缘板232'和第二介电材料板242'的竖直交替序列。在隔离沟槽179形成为图9E所示的一对线沟槽的情况下，则定位在线沟槽对之间的第一层交替堆叠(132,142)和第二层交替堆叠(232,242)的每组邻接材料部分包括第一绝缘板132'、第一介电材料板142'、第二绝缘板232'和第二介电材料板242'的竖直交替序列。被隔离沟槽横向包围的第一绝缘层132的图案化部分包括第一绝缘板132'。被隔离沟槽横向包围的第一牺牲材料层142的图案化部分包括第一介电材料板142'。被第一层隔离沟槽横向包围的第一绝缘帽盖层170的图案化部分包括第一绝缘帽盖板170'。被隔离沟槽横向包围的层间介电层180的图案化部分包括层间介电板180'。每个第一层隔离沟槽内的第一绝缘层132和第一牺牲材料层142的图案化部分包括第一绝缘板132'和第一介电材料板142'的第一竖直交替序列。第一牺牲材料层142、第一介电材料板142'包括第一介电材料，诸如氮化硅。
被隔离沟槽横向包围的第二绝缘层232的图案化部分包括第二绝缘板232'。被隔离沟槽179横向包围的第二牺牲材料层242的图案化部分包括第二介电材料板242'。被第二层隔离沟槽横向包围的第二绝缘帽盖层270的图案化部分包括第二绝缘帽盖板270'。每个第二层隔离沟槽内的第二绝缘层232和第二牺牲材料层242的图案化部分包括第二绝缘板232'和第二介电材料板242'的第二竖直交替序列。第二牺牲材料层242和第二介电材料板242'包括第二介电材料，诸如氮化硅。绝缘板(132',232')和介电材料板(142',242')的每个竖直交替序列由绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠横向包围。背侧沟槽79与隔离沟槽179横向间隔开。
第一绝缘板132'中的每个第一绝缘板都可与过程中源层级材料层10'的顶部表面竖直间隔开与过程中源极层级材料层10'的顶部表面到第一层交替堆叠中的相应的第一绝缘层132的竖直距离相同的竖直距离。第一介电材料板142'中的每个第一介电材料板都可与过程中源极层级材料层10'的顶部表面竖直间隔开与过程中源极层级材料层10'的顶部表面到第一层交替堆叠中的相应的第一牺牲材料层142的竖直距离相同的竖直距离。第二绝缘板232'中的每个第二绝缘板都可与过程中源极层级材料层10'的顶部表面竖直间隔开与过程中源极层级材料层10'的顶部表面到第二层交替堆叠中的相应的第二绝缘层232的竖直距离相同的竖直距离。第二介电材料板242'中的每个第二介电材料板都可与过程中源极层级材料层10'的顶部表面竖直间隔开与过程中源极层级材料层10'的顶部表面到第二层交替堆叠中的相应的第二牺牲材料层242的竖直距离相同的竖直距离。
第一直通存储器层级通孔腔体879可形成在由隔离沟槽179限定的区域内(在隔离沟槽179形成为图9D所示的壕沟沟槽的情况下)，并且/或者可形成在由一对隔离沟槽179限定的区域内(在隔离沟槽179形成为图9E所示的在其间限定了条带的区域的线沟槽的情况下)。在一个实施方案中，第一直通存储器层级通孔腔体879可形成为穿过绝缘板(132',232')和介电材料板(142',242')的竖直交替序列中的相应一个竖直交替序列。每个第一直通存储器层级通孔腔体879可竖直延伸穿过绝缘板(132',232')和介电材料板(142',242')的相应的竖直交替序列内的每个板。金属垫结构788的顶部表面可在每个第一直通存储器层级通孔腔体879的底部处物理地暴露。
第二直通存储器层级通孔腔体579可形成为穿过后向阶梯式介电材料部分(165,265)。每个第二直通存储器层级通孔腔体579可竖直延伸穿过后向阶梯式介电材料部分(165,265)中的每一者。金属垫结构788的顶部表面可在每个第二直通存储器层级通孔腔体579的底部处物理地暴露。
根据本公开的方面，可通过执行各向异性蚀刻工艺来同时形成背侧沟槽79、隔离沟槽179、第一直通存储器层级通孔腔体879和第二直通存储器层级通孔腔体579。通过各向异性蚀刻工艺移除平面氮化硅衬垫766的位于直通存储器层级通孔腔体(879,579)下方的部分。在形成直通存储器层级通孔腔体(879,579)后，可通过平面氮化硅衬垫766中的开口物理地暴露较低层级金属互连结构760中的相应的一个较低层级金属互连结构的顶部表面的中心部分。可以例如通过灰化来移除光致抗蚀剂层。
参考图10A，可采用保形沉积工艺(诸如化学气相沉积工艺)来沉积介电沟槽衬垫层172L。可通过直接在每个背侧沟槽79、每个隔离沟槽179和每个直通存储器层级通孔腔体(879,579)的侧壁上保形沉积介电材料(诸如氧化硅、氮化硅或介电金属氧化物(诸如氧化铝、氧化钛、氧化钽、氧化钇、氧化镧等))来形成介电沟槽衬垫层172L。在一个实施方案中，介电沟槽衬垫层172L接触绝缘板(132',232')和介电材料板(142',242')的每个竖直交替序列内的每个板。介电沟槽衬垫层172L可具有大于2nm的厚度，诸如在4nm至40nm(诸如6nm至20nm)范围内的厚度，但是也可采用更小和更大的厚度。介电沟槽衬垫层172L可以是在示例性结构的整个横向范围上连续延伸的保形层。
参考图10B，可在背侧沟槽79、隔离沟槽179和直通存储器层级通孔腔体(879,579)中的每一者中沉积填充材料(其也被称为沟槽填充材料)，以形成填充材料层174L。填充材料包括可对于介电沟槽衬垫层172L的材料选择性地移除的材料。例如，如果介电沟槽衬垫层172L包括氧化硅，则填充材料可包括可对于氧化硅选择性地各向异性地或各向同性地去除的材料。通常，填充材料可包括半导体材料、绝缘材料或导电材料。在一个实施方案中，填充材料可为可保形地沉积以将背侧沟槽79、隔离沟槽179和直通存储器层级通孔腔体(879,579)内的体积填充至没有空隙或填充至其中具有小空隙的材料。
根据本公开的方面，填充材料可包括具有比金属材料(诸如钨)低的热膨胀系数(CTE)的材料，该金属材料随后将用于替换牺牲材料层。在一个实施方案中，填充材料可包括半导体材料(诸如非晶硅、多晶硅、硅-锗合金)或化合物半导体材料(诸如III-V族化合物半导体材料)。可选择沉积的填充材料的厚度，使得可将背侧沟槽79、隔离沟槽179和直通存储器层级通孔腔体(879,579)填充至没有空隙，或者填充至具有不显著影响填充材料的机械强度的小尺寸空隙。填充材料层174L可具有平面顶部表面。
参考图11A至图11E，可在填充材料层174L的水平顶部表面上方施加光致抗蚀剂层67。根据本发明的方面，光致抗蚀剂层67可被光刻图案化以在覆盖在隔离沟槽179上面的区域内形成开口。在一个实施方案中，可在隔离沟槽179中的每个隔离沟槽上方形成光致抗蚀剂层67中的开口，使得该开口的区域大于相应的下层隔离沟槽179的区域。在隔离沟槽179包括壕沟沟槽的情况下，覆盖在隔离沟槽179上面的光致抗蚀剂层67中的开口可包括在内周边与外周边之间具有较大横向距离的壕沟形开口。在这种情况下，在平面图(诸如透视俯视图)中，隔离沟槽179的内周边可定位在光致抗蚀剂层67中的壕沟形开口的内周边外部，并且隔离沟槽179的外周边可定位在光致抗蚀剂层67中的壕沟形开口的外周边内部。填充材料层174L的顶部表面的一部分可在光致抗蚀剂层67中的每个开口下方物理地暴露。在隔离沟槽179形成为限定包括第一直通存储器层级通孔腔体的相应区域的线沟槽对的情况下，覆盖在线沟槽中的相应的一个线沟槽上面的光致抗蚀剂层67中的每个开口可具有比线沟槽中的相应的一个线沟槽更大的区域。光致抗蚀剂层67中的开口的区域可包括用作隔离沟槽179的下层线沟槽的整个区域。
根据本发明的方面，可在背侧沟槽79中的每个背侧沟槽上方形成一行分立开口。一行分立开口可包括一组矩形开口，该组矩形开口沿第一水平方向(例如，字线方向)hd1布置，并且沿第二水平方向(例如，位线方向)hd2具有比相应下层背侧沟槽79的宽度大的宽度。每行分立开口内的分立开口可沿第一水平方向hd1以大于沿第二水平方向hd2的背侧沟槽79的宽度的开口间间距横向间隔开。填充材料层174L的顶部表面的一部分可在覆盖在背侧沟槽79上面的光致抗蚀剂层67中的每个开口下方物理地暴露。
参考图12A至图12E，可执行蚀刻工艺以使填充材料层174L的未被光致抗蚀剂层67掩蔽的部分凹陷。蚀刻工艺可包括各向异性蚀刻工艺(诸如反应离子蚀刻工艺)，并且/或者可包括各向同性蚀刻工艺(诸如湿法蚀刻工艺)。填充材料层174L的未掩蔽部分通过蚀刻工艺在光致抗蚀剂层67中的开口下方被移除。在一个实施方案中，填充材料层174L包括未掺杂或掺杂半导体材料(诸如多晶硅或非晶硅)，并且蚀刻工艺可包括采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺，或可包括采用包括SF6、C4F8、CF4、CHF3、C4F和/或氩的蚀刻化学物的反应离子蚀刻工艺。在一个实施方案中，可控制蚀刻工艺的持续时间，使得包括填充材料层174L的顶部表面的水平平面与填充材料层174L的凹陷表面之间的竖直距离可大于覆盖在接触层级介电层280上面的填充材料层174L的水平延伸部分的厚度。随后可例如通过灰化移除光致抗蚀剂层67。
参考图13A至图13E，可执行凹陷蚀刻工艺以使填充材料层174L凹陷。可选择凹陷蚀刻工艺的持续时间，使得可去除覆盖在包括介电沟槽衬垫层172L的最顶部表面的水平平面上面的填充材料层174L的整个水平延伸部分。在一个实施方案中，可选择凹陷蚀刻工艺的持续时间，使得背侧沟槽79和直通存储器层级通孔腔体(879,579)中的填充材料层174L的剩余部分具有与介电沟槽衬垫层172L的顶部表面基本上共面的顶部表面。在一个实施方案中，背侧沟槽79和直通存储器层级通孔腔体(879,579)中的填充材料层174L的剩余部分的顶部表面可具有位于接触层级介电层280的顶部表面处、上方或周围的顶部表面。
凹陷蚀刻工艺可包括各向同性蚀刻工艺(诸如湿法蚀刻工艺)或各向异性蚀刻工艺(诸如反应离子蚀刻工艺)。在图12A至图12E的处理步骤中所采用的蚀刻工艺中的任一蚀刻工艺可在改变蚀刻工艺的持续时间的情况下使用，以在图13A至图13E的处理步骤中提供凹陷蚀刻工艺。
如在图12A至图12E的处理步骤中形成的填充材料层174L的凹陷表面可通过凹陷蚀刻工艺进一步凹陷，使得定位在隔离沟槽179内的填充材料层174L的每个剩余部分具有定位在包括接触层级介电层280的顶部表面的水平平面下方的相应的顶部表面。保持在背侧沟槽179中的填充材料层174L的每个剩余部分构成沟槽填充材料部分175。在一个实施方案中，包括接触层级介电层280的顶部表面的水平平面与沟槽填充材料部分175的顶部表面之间的竖直距离可在从20nm至800nm(诸如60nm至400nm)的范围内，但也可采用更小和更大的竖直距离。
保持在背侧沟槽79中的填充材料层174L的每个剩余部分构成牺牲背侧沟槽填充结构75。保持在第一直通存储器层级通孔腔体879中的填充材料层174L的每个剩余部分构成第一牺牲通孔填充结构875。保持在第二直通存储器层级通孔腔体579中的填充材料层174L的每个剩余部分构成第二牺牲通孔填充结构575。
根据本公开的实施方案，通过从每个隔离沟槽179的上部部分移除填充材料的一部分而不从直通存储器层级通孔腔体(879,579)内部移除填充材料，凹陷腔体171可存在于每个沟槽填充材料部分175上方。位于凹槽腔体171下方的隔离沟槽179的下部部分中的填充材料的每个剩余部分包括沟槽填充材料部分175。根据图13E所述的本公开的实施方案，可在每个牺牲背侧沟槽填充结构75的上部部分中形成凹槽区71。在一个实施方案中，可通过使沉积在背侧沟槽79中的填充材料的部分竖直凹陷而在每个牺牲背侧沟槽填充结构75的上部部分中形成一行分立凹陷区71。凹陷区71中的每个凹陷区包括作为填充材料的相应部分75的凹陷表面的底部表面。从包括接触层级介电层280的顶部表面的水平平面测量的凹陷腔体171的深度和凹陷区71的深度可以是相同的，并且可在从20nm至800nm(诸如60nm至400nm)的范围内，但是也可采用更小和更大的深度。
参考图14A至图14E，介电填充材料可沉积在凹陷腔体171和凹陷区71中以及介电沟槽衬垫层172L的最顶部表面上。介电填充材料包括与牺牲材料层(142,242)的材料不同的介电材料。在一个实施方案中，介电填充材料可包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。介电填充材料可通过保形沉积工艺(诸如化学气相沉积工艺)进行沉积。沉积的介电填充材料可形成介电填充材料层176L，该介电填充材料层包括覆盖在接触层级介电层280和介电沟槽衬垫层172L的水平延伸部分上面的水平延伸部分，以及填充凹陷腔体171和凹陷区71中的相应一者的多个向下突出部分。介电填充材料层176L的水平延伸部分可包括平面顶部表面。
参考图15A至图15E，介电填充材料层176L的介电填充材料可从凹陷腔体171和凹陷区71的外部移除。例如，可执行凹陷蚀刻工艺来移除介电填充材料层176的水平延伸部分。在一个实施方案中，覆盖在接触层级介电层280的顶部表面上面的介电沟槽衬垫层172L的水平延伸部分可通过凹陷蚀刻工艺被附带地移除。凹陷蚀刻工艺可包括各向异性蚀刻工艺或各向同性蚀刻工艺。在一个实施方案中，介电填充材料层176L可包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，并且凹陷蚀刻工艺可包括采用稀氢氟酸的湿法蚀刻工艺或蚀刻介电填充材料层176L的氧化硅材料的反应离子蚀刻工艺。可选择凹陷蚀刻工艺的持续时间，使得介电填充材料层176L的水平延伸部分和介电沟槽衬垫层172L的水平延伸部分被移除。
填充凹陷腔体171的介电填充材料的每个剩余部分包括帽盖介电结构176。在一个实施方案中，每个帽盖介电结构176包括定位在第一水平平面内的平面顶部表面和定位在第二水平平面下方的底部表面，该第一水平平面定位在包括接触层级介电层280的顶部表面的水平平面内并且覆盖在交替堆叠{(132,142)，(232,242)}的最顶部表面上面，该第二水平平面包括交替堆叠{(132,142)，(232,242)}的最顶部表面并且与沟槽填充材料部分175的顶部表面接触。
填充凹陷区71的介电填充材料的每个剩余部分包括介电桥结构76。因此，包括与帽盖介电结构176相同材料的介电桥结构76定位在凹陷区71中。在一个实施方案中，每个介电桥结构76包括定位在第一水平平面内的平面顶部表面和定位在第二水平平面下方的底部表面，该第一水平平面定位在包括接触层级介电层280的顶部表面的水平平面内并且覆盖在交替堆叠{(132,142)，(232,242)}的最顶部表面上面，该第二水平平面包括交替堆叠{(132,142)，(232,242)}的最顶部表面并且与牺牲背侧沟槽填充结构75的凹陷表面接触。
保持在隔离沟槽179中的介电沟槽衬垫层172L的每个剩余部分在本文中被称为介电沟槽衬垫172。保持在隔离沟槽179中的介电沟槽衬垫层172L的每个剩余部分在本文中被称为背侧沟槽衬垫72'。保持在第一直通存储器层级通孔腔体879中的介电沟槽衬垫层172L的每个剩余部分在本文中被称为第一介电通孔衬垫872。保持在第二直通存储器层级通孔腔体579中的介电沟槽衬垫层172L的每个剩余部分在本文中被称为第二介电通孔衬垫572。
填充隔离沟槽179的所有结构的组合构成隔离沟槽填充结构(172,175,176)。每个隔离沟槽填充结构(172,175,176)是沟槽填充材料部分175、帽盖介电结构176以及横向包围沟槽填充材料部分175和帽盖介电结构176的介电沟槽衬垫172。
在一个实施方案中，每个隔离沟槽填充结构(172,175,176)可包括接触绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠的第一直侧壁以及接触绝缘板(132',232')和介电材料板(142',242')的竖直交替序列的第二直侧壁。第一直侧壁和第二直侧壁中的每一者从覆盖在交替堆叠{(132,142)，(232,242)}的最顶部表面的水平平面(诸如包括接触层级介电层280的顶部表面的水平平面)竖直延伸到过程中源极层级材料层10'的上部区中。在一个实施方案中，第一直侧壁和第二直侧壁包括介电沟槽衬垫172的表面。在这种情况下，过程中源极层级材料层10'通过介电沟槽衬垫172与沟槽填充材料部分175间隔开。
在一个实施方案中，隔离沟槽填充结构(172,175,176)具有管状(即，壕沟形)配置，接触竖直交替序列{(132',142')，(232',242')}的整个外侧壁，并且接触交替堆叠{(132,142)，(232,242)}内的每一层。通常，绝缘板(132',232')和介电材料板(142',242')的竖直交替序列可被交替堆叠{(132,142)，(232,242)}横向包围。隔离沟槽填充结构(172,175,176)可插入在交替堆叠{(132,142)，(232,242)}与竖直交替序列{(132',142')，(232',242')}之间。另选地，一对线形隔离沟槽填充结构(172,175,176)可限定其中提供第一直通存储器层级通孔腔体879的区。
根据本发明的方面，一行介电桥结构76可嵌入于每个背侧沟槽79的上部部分内。每个牺牲背侧沟槽填充结构75的顶部部分可以是堞形的(即，城垛形的)，并且可包括定位在一行介电桥结构76中的相邻介电桥结构76对之间的突出部分和定位在相应介电桥结构76下方的凹陷部分。在一个实施方案中，每行介电桥结构76内的每个介电桥结构76包括底部表面和一对横向侧壁，该底部表面接触牺牲背侧沟槽填充结构75的顶部水平表面，该对横向侧壁垂直于背侧沟槽79的纵向方向并且接触牺牲背侧沟槽填充结构75的侧壁。该行介电桥结构76中的每个介电桥结构76包括一对纵向侧壁，该对纵向侧壁接触相应背侧沟槽衬垫72'。
参考图16A至图16E，可通过执行选择性蚀刻工艺来移除牺牲背侧沟槽填充结构75、第一牺牲通孔填充结构875和第二牺牲通孔填充结构575的填充材料，该选择性蚀刻工艺对于接触层级介电层280、背侧沟槽衬垫72'、介电通孔衬垫(872,572)和帽盖介电结构176的材料选择性地蚀刻填充材料。帽盖介电结构176阻止选择性蚀刻工艺的蚀刻剂接近沟槽填充材料部分175。因此，沟槽填充材料部分175不被选择性蚀刻工艺移除。
可从背侧沟槽79和直通存储器层级通孔腔体(879,579)中的每一者内移除填充材料。选择性蚀刻工艺可包括各向同性蚀刻工艺。在说明性示例中，牺牲背侧沟槽填充结构75、第一牺牲通孔填充结构875和第二牺牲通孔填充结构575的填充材料可包括半导体材料(诸如非晶硅、多晶硅或硅-锗合金)，选择性蚀刻工艺可包括采用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺。可移除填充材料的沉积在背侧沟槽79中的部分(即，牺牲背侧沟槽填充结构75)，而不移除介电桥结构76。
任选地，可随后执行各向同性蚀刻工艺，以移除介电通孔衬垫572和背侧沟槽衬垫72'的未被介电桥结构76掩蔽的部分。例如，如果介电通孔衬垫572和背侧沟槽衬垫72'的部分包括氧化硅，则可执行采用稀氢氟酸的湿法蚀刻工艺，以移除介电通孔衬垫572和背侧沟槽衬垫72'的未遮蔽部分。背侧沟槽衬垫72'的每个剩余部分构成介电桥接衬垫72，该介电桥接衬垫接触介电桥接结构76中的相应的一个介电桥接结构的纵向侧壁。可通过在蚀刻介电通孔衬垫572和背侧沟槽衬垫72'的部分之前临时遮蔽直通存储器层级通孔腔体879来保留定位在直通存储器层级通孔腔体879中的介电通孔衬垫872。
在另选的实施方案中，可执行各向异性蚀刻工艺以移除介电通孔衬垫(872,572)和背侧沟槽衬垫72'的底部部分。在图16A至图16E的处理步骤之后，源极层级牺牲层104的顶部表面可被物理地暴露。
随后，可用源极层级材料层10替换过程中源极层级材料层10'。图17A至图17C示出了根据本公开的实施方案的在形成源极层级材料层10期间的存储器开口填充结构58和背侧沟槽79的顺序竖直剖面图。
参考图17A，可在各向同性蚀刻工艺中，将对于第一层交替堆叠(132,142)、第二层交替堆叠(232,242)、第一绝缘帽盖层(170)和第二绝缘帽盖层(270)、接触层级介电层280、较高牺牲衬垫105和较低牺牲衬垫103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽79中。例如，如果源极层级牺牲层104包括未掺杂非晶硅或未掺杂非晶硅锗合金，并且如果较高牺牲衬垫(105)和较低牺牲衬垫(103)包括氧化硅，则可使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH))来对于较高牺牲衬垫(105)和较低牺牲衬垫(103)选择性地移除源极层级牺牲层104。可在从中移除源极层级牺牲层104的体积中形成源极腔体109。
湿法蚀刻化学物质(诸如热TMY和TMAH)对于较高源极层级半导体层116和较低源极层级半导体层112的掺杂半导体材料具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质(诸如热TMY和TMAH)提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109时，在其中较高源极层级半导体层116的侧壁被物理地暴露的实施方案中或者在其中较低源极层级半导体层112的表面被物理地暴露的实施方案中，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每个存储器开口填充结构都可物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每个存储器开口填充结构都可包括物理暴露于源极腔体109的侧壁和底部表面。
参考图17B，可将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高牺牲衬垫(105)和较低牺牲衬垫(103)。可通过在源极腔体109以及较高牺牲衬垫(105)和较低牺牲衬垫(103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶部表面和较高源极层级半导体层116的底部表面可物理地暴露于源极腔体109。可通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。
参考图17C，可在源极腔体109周围的物理地暴露的半导体表面上沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反，该第一导电类型是竖直半导体沟道60的掺杂的导电类型。物理地暴露的半导体表面包括竖直半导体沟道60的外侧壁的底部部分和至少一个源极层级半导体层(112,116)的水平表面。例如，物理地暴露的半导体表面可包括竖直半导体沟道60的外侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底部表面。
在一个实施方案中，可通过选择性半导体沉积工艺在源极腔体109周围的物理地暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和n型掺杂剂前体气体可同时流入包括示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，以及n型掺杂剂前体气体诸如膦、胂或锑化氢。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理地暴露的半导体表面生长出原位掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂物的原子浓度可在1.0×1020/cm3至2.0×1021/cm3(诸如2.0×1020/cm3至8.0×1020/cm3)的范围内。最初形成的源极接触层114可以基本上由第二导电类型的半导体原子和掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。
可选择选择性半导体沉积工艺的持续时间以使得源极腔体109填充有源极接触层114。在一个实施方案中，可以通过从围绕源极腔体109的半导体表面选择性地沉积掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。
包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成源极层(112,114,116)。源极层(112,114,116)电连接到竖直半导体沟道60中的每个竖直半导体沟道的第一端(诸如底端)。包括源极层(112,114,116)、源极层级绝缘层117和源极选择层级导电层118的层组构成源极层级材料层10，其替换过程中源极层级材料层10'。通常，源极层级材料层10包括源极接触层114，该源极接触层包含掺杂半导体材料并且接触竖直半导体沟道60中的每个竖直半导体沟道的底端。源极层级材料层10可通过相应的隔离沟槽填充结构(172,175,176)的介电沟槽衬垫172与每个隔离沟槽填充结构(172,175,176)的沟槽填充材料部分175间隔开。
参考图18A至图18E，可执行氧化工艺来将半导体材料的物理地暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。
参考图19A和图19B，可对于绝缘层(132,232)、第一绝缘帽盖层(170)和第二绝缘帽盖层(270)、第一接触层级介电层280、介电半导体氧化物板122和环形介电半导体氧化物间隔物124选择性地移除牺牲材料层(142,242)。可例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一绝缘帽盖层(170)和第二绝缘帽盖层(270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的各向同性蚀刻剂引入背侧沟槽79中。
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(142,242)包括氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。可选择各向同性蚀刻工艺的持续时间，使得整个牺牲材料层(142,242)通过各向同性蚀刻工艺移除。
可在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括可形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及可形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可大于相应的背侧凹陷部(143,243)的高度。可在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可以基本上平行于衬底半导体层9的顶部表面延伸。背侧凹陷部(143,243)可由下层绝缘层(132,232)的顶部表面和上覆绝缘层(132,232)的底部表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可整个具有均匀高度。
第一背侧凹陷部143可由相应的介电壕沟结构176的外侧壁横向界定。因此，介电壕沟结构176的外侧壁物理地暴露于第一背侧凹陷部143。第二背侧凹陷部243可由相应介电壕沟结构176的外侧壁横向界定。因此，介电壕沟结构176的外侧壁物理地暴露于第二背侧凹陷部243。
在一个实施方案中，隔离沟槽填充结构(172,175,176)可具有管状配置(即，可以是壕沟形的)，并且可横向包围第一绝缘板132'、第一介电材料板142'、第二绝缘板232'和第二介电材料板242'的相应的竖直交替序列。在这种情况下，隔离沟槽填充结构(172,175,176)可阻挡各向同性蚀刻工艺的蚀刻剂，使得介电材料板(142',242')不被各向同性蚀刻工艺的蚀刻剂蚀刻。在另选的配置中，隔离沟槽填充结构(172,175,176)可提供为填充彼此平行的相应一对线沟槽的线沟槽填充结构对。在这种情况下，可选择各向同性蚀刻工艺的持续时间，使得各向同性蚀刻工艺不蚀刻定位在每对线沟槽填充结构之间的区的中心部分之间的交替堆叠{(132,142)，(232,242)}的区。牺牲材料层(142,242)的未蚀刻部分构成介电材料板(142',242')。绝缘层(132,232)的与介电材料板(142',242')具有区域重叠的部分用作绝缘板(132',232')。在这种情况下，绝缘板(132',232')可以是绝缘层(132,232)的部分。
参考图20A和图20B，背侧阻挡介电层(未示出)可任选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及接触层级介电层280上方。背侧阻挡介电层包括介电材料(诸如介电金属氧化物、氧化硅或它们的组合)。例如，背侧阻挡介电层可包括氧化铝。可通过保形沉积工艺(诸如原子层沉积或化学气相沉积)来形成背侧阻挡介电层。背侧阻挡介电层的厚度可在1nm至20nm(诸如2nm至10nm)的范围内，但是也可使用更小和更大的厚度。
可在多个背侧凹陷部(243,243)中、在背侧沟槽79的侧壁上、在直通存储器层级通孔腔体(879,579)的外围区以及在接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
在一个实施方案中，至少一种导电材料可包括至少一种金属材料，即包括至少一种金属元素的导电材料。可在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可包括导电金属氮化物衬垫，该导电金属氮化物衬垫包括导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
可在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可在多个第一背侧凹陷部143中形成多个第一导电层146，可在多个第二背侧凹陷部243中形成多个第二导电层246，并且可在每个背侧沟槽79的侧壁上和接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每一者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层(142)和第二牺牲材料层(242)可分别用第一导电层(146)和第二导电层(246)替换。具体地，每个第一牺牲材料层142可用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
可从背侧沟槽79内部并且从直通存储器层级通孔腔体(879,579)内部移除残余导电材料。具体地，可例如通过各向异性蚀刻或各向同性蚀刻来从每个背侧沟槽79的侧壁、从直通存储器层级通孔腔体(879,579)的侧壁以及从接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电层146和第二导电层的侧壁可物理地暴露于相应背侧沟槽79。
通常，定位在介电壕沟结构176外部的第一牺牲材料层142的剩余部分被第一导电层146替换，并且介电壕沟结构176外部的第二牺牲材料层242的剩余部分被第二导电层246替换。每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可填充有支撑柱结构20。存储器堆叠结构55中的每个存储器堆叠结构包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。下层外围器件区700中的半导体器件可包括字线开关器件，该字线开关器件被配置为控制到相应字线的偏置电压。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括交替堆叠{(132,146)，(232,246)}和竖直延伸穿过交替堆叠(132,146,232,246)的存储器堆叠结构55。
可在较低层级介电材料层760上方形成存储器元件的三维阵列。存储器元件的三维阵列包括：绝缘层(132,232)和导电层(146,246)的交替堆叠，该交替堆叠覆盖在源极层级材料层10内的半导体材料层上面；存储器堆叠结构55，该存储器堆叠结构竖直延伸穿过交替堆叠并且包括相应的竖直半导体沟道60和相应的存储器膜50；以及绝缘板(132',232')和介电材料板(142',242')的竖直交替序列，该竖直交替序列被交替堆叠{(132,146)，(232,246)}横向包围。
通常，可利用导电层(146,246)来替换牺牲材料层(142,242)的部分。包括导电层(146,246)的示例性结构的每个区包括绝缘层(132,232)和导电层(146,246)的交替堆叠，并且包括牺牲材料层(142,242)的剩余部分的示例性结构的每个区包括绝缘板(132',232')和介电材料板(142',242')的竖直交替序列。
参考图21A和图21B，介电材料(诸如氧化硅)可保形地沉积在背侧沟槽79和直通存储器层级通孔腔体(879,579)中，并且可被各向异性地蚀刻。背侧沟槽79中的介电材料的剩余的图案化竖直延伸部分包括背侧绝缘间隔物74。第一直通存储器层级通孔腔体879中的介电材料的剩余的图案化竖直延伸部分包括第一绝缘间隔物774。第二直通存储器层级通孔腔体579中的介电材料的剩余的图案化竖直延伸部分包括第二绝缘间隔物574。背侧绝缘间隔物74、第一绝缘间隔物774和第二绝缘间隔物574的横向厚度可具有在6nm至100nm(诸如12nm至50nm)的范围内的厚度，但是也可采用更小和更大的横向厚度。背侧绝缘间隔物74可形成在每个背侧沟槽79的外围部分处，第一绝缘间隔物874可形成在每个第一直通存储器层级通孔腔体879的外围部分处，并且第二绝缘间隔物574可形成在每个直通存储器层级通孔腔体579的外围部分处。
参考图22，可在接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以在随后形成附加接触通孔腔体的区域处形成开口。例如，可在后向阶梯式介电材料部分(165,265)的阶梯式表面的水平表面上方形成光致抗蚀剂层中的开口。可执行各向异性蚀刻工艺以将光致抗蚀剂层中的开口的图案转印穿过接触层级介电层层280并穿过后向阶梯式介电材料部分(165,265)。可在交替堆叠{(132,146)，(232,246)}的阶梯式表面上方形成层接触通孔腔体87。在存储器开口填充结构58的漏极区63上方形成漏极接触通孔腔体89。
参看图23A到23E，可将至少一种金属材料(诸如金属氮化物衬垫(例如，TiN、TaN或WN)和金属填充材料(例如，W、Cu、Mo、Ru、Co等)的组合)沉积在背侧沟槽79、直通存储器层级通孔腔体(879,579)、漏极接触通孔腔体89和层接触通孔腔体87的未填充体积中。可通过平面化工艺从包括接触层级介电层280的水平平面上方移除至少一种金属材料的多余部分。
背侧接触通孔结构78可形成在每个背侧沟槽79内。第一直通存储器层级互连通孔结构878可形成在每个第一直通存储器层级通孔腔体879中。第二直通存储器层级互连通孔结构578可形成在每个第二直通存储器层级通孔腔体579中。漏极接触通孔结构88可形成在漏极区63中的相应的一个漏极区的顶部表面上的漏极接触通孔腔体89中。层接触通孔结构86可形成在导电层(146,246)中的相应一者的顶部表面上的层接触通孔腔体87中。
在一个实施方案中，每个第一直通存储器层级互连通孔结构878接触较低层级金属互连结构780中的相应的一个较低层级金属互连结构(诸如金属垫结构788)的顶部表面的中心部分。每个第一直通存储器层级互连通孔结构878竖直延伸穿过绝缘板(132',232')和介电材料板(142',242')的相应的竖直交替序列内的每个板，并且接触较低层级金属互连结构780中的相应的一个较低层级金属互连结构的顶部表面的中心部分。
在一个实施方案中，每个第二直通存储器层级互连通孔结构578接触较低层级金属互连结构780中的相应的一个较低层级金属互连结构(诸如金属垫结构788)的顶部表面的中心部分。每个第二直通存储器层级互连通孔结构578竖直延伸穿过第二后向阶梯式介电材料部分265和第一后向阶梯式介电材料部分165，并且接触低层级金属互连结构780中的相应的一个较低层级金属互连结构的顶部表面的中心部分。
在一个实施方案中，每个背侧接触通孔结构78竖直延伸穿过绝缘层的交替堆叠{(132,146)，(232,246)}，接触源极层级材料层10中的一个源极层级材料层，并且包含与直通存储器层级互连通孔结构(878,578)相同的材料。背侧绝缘间隔物74横向包围每个背侧接触通孔结构78，并且接触交替堆叠{(132,146)，(232,246)}内的每一层。
在一个实施方案中，背侧接触通孔结构78可形成在每个背侧沟槽79内，可接触源极层级材料层10中的一个源极层级材料层，并且可包含与第一直通存储器层级互连通孔结构878和第二直通存储器层级互连通孔结构578相同的材料。每个背侧绝缘间隔物74横向包围相应的背侧接触通孔结构78，并且接触相应的交替堆叠{(132,146)，(232,246)}内的每一层。
每个第一绝缘间隔物874接触并横向包围相应的第一直通存储器层级互连通孔结构878，并且被绝缘板(132',232')和介电材料板(142',242')的竖直交替序列横向包围并接触。每个第二绝缘间隔物574接触并横向包围相应的第二直通存储器层级互连通孔结构578，并且被后向阶梯式介电材料部分(165,265)横向包围并接触。背侧绝缘间隔物74、第一绝缘间隔物874和第二绝缘间隔物574可具有相同的横向宽度和相同的介电材料成分。
在一个实施方案中，背侧绝缘间隔物74、第一绝缘间隔物874、第二绝缘间隔物574、背侧接触通孔结构78、第一直通存储器层级互连通孔结构878、第二直通存储器层级互连通孔结构578和帽盖介电结构176的顶部表面位于同一水平平面内，该同一水平平面定位在交替堆叠{(132,146)，(232,246)}的最顶部表面上方，诸如包括接触层级介电层280的顶部表面的水平平面。
背侧接触通孔结构78形成在通过移除填充材料的沉积在背侧沟槽79中的部分(即，通过移除牺牲背侧沟槽填充结构75)而形成的空隙内。在一个实施方案中，示例性结构可包括嵌入背侧沟槽79内的介电桥结构76。在一个实施方案中，背侧沟槽79中的每个背侧沟槽可包括相应的一行介电桥结构76，该行介电桥结构是介电桥结构76的相应子集。在一行介电桥结构76被嵌入在背侧沟槽79的上部部分内的情况下，其中定位在背侧沟槽79内的背侧接触通孔结构78的顶部部分可以是堞形的，并且可包括定位在该行介电桥结构76中的相邻的介电桥结构76对之间的突出部分。在一个实施方案中，该行介电桥结构76内的每个介电桥结构76可包括接触背侧绝缘间隔物74的水平延伸部分的底部表面，以及垂直于背侧沟槽79的纵向方向并且接触背侧绝缘间隔物74的竖直延伸部分的一对横向侧壁。因此，介电桥结构76可通过保持交替堆叠彼此间隔开而减少或防止交替堆叠塌陷或倾斜到背侧沟槽79中。
参考图24，可形成线层级介电材料层290和较高层级金属互连结构(98,96)。较高层级金属互连结构(98,96)可包括位线98和连接金属线(例如，字线互连部)96。可根据需要形成附加的较高层级介电材料层(未示出)和附加的较高层级金属互连结构(未示出)。
参考图25A和图25B，示出了在形成各种接触通孔结构(78,878,578)之后的示例性结构的另选的配置的俯视图。在示例性结构的另选的配置中，例如通过在图12A至图12E的处理步骤中省略在背侧沟槽79上方的光致抗蚀剂层中形成开口而省略介电桥结构76的形成。在这种情况下，每个背侧接触通孔结构78不是堞形的，并且每个背侧接触通孔结构78的整个顶部表面可定位在与接触层级介电层280的顶部表面相同的水平平面内。
参考所有附图并根据本公开的各种实施方案，提供了一种半导体结构，该半导体结构包括：半导体器件710，该半导体器件定位在衬底半导体层9的顶部表面；较低层级金属互连结构780，该较低层级金属互连结构嵌入较低层级介电材料层760中并电连接到半导体器件710并覆盖在衬底半导体层9上面；源极层级层材料层10，该源极层级层材料层覆盖在较低层级介电材料层760上面并且包括穿过其的开口；绝缘层(132,232)和导电层(146,246)的交替堆叠，该交替堆叠覆盖在源极层级材料层10上面；存储器堆叠结构55，该存储器堆叠结构竖直延伸穿过交替堆叠{(132,146)，(232,246)}并且包括相应的竖直半导体沟道60和相应的存储器膜50；绝缘板(132',232')和介电材料板(142',242')的竖直交替序列，该竖直交替序列被交替堆叠{(132,146)，(232,246)}横向包围；隔离沟槽填充结构(172,175,176)，该隔离沟槽填充结构插入在交替堆叠{(132,146)，(232,246)}与竖直交替序列{(132',232')，(142',242')}之间并且包括沟槽填充材料部分175和覆盖在沟槽填充材料部分175上面的帽盖介电结构176；以及第一直通存储器层级互连通孔结构878，该第一直通存储器层级互连通孔结构竖直延伸穿过竖直交替序列{(132',232')，(142',242')}内的每个板并且接触较低层级金属互连结构780中的一个较低层级金属互连结构的顶部表面。
在一个实施方案中，隔离沟槽填充结构(172,175,176)包括接触交替堆叠{(132,146)，(232,246)}的第一直侧壁和接触竖直交替序列{(132',232')，(142',242')}的第二直侧壁，其中第一直侧壁和第二直侧壁中的每一者从覆盖在交替堆叠{(132,146)，(232,246)}的最顶部表面上面的水平平面竖直延伸到源级层级材料层10的上部区中。
在一个实施方案中，隔离沟槽填充结构(172,175,176)包括横向包围沟槽填充材料部分175和帽盖介电结构176的介电沟槽衬垫172；并且第一直侧壁和第二直侧壁包括介电沟槽衬垫172的表面。在一个实施方案中，源极层级材料层10通过介电沟槽衬垫172与沟槽填充材料部分175间隔开。在一个实施方案中，沟槽填充材料部分175包含半导体材料。
在一个实施方案中，半导体结构包括：背侧沟槽79，该背侧沟槽竖直延伸穿过交替堆叠{(132,146)，(232,246)}；背侧接触通孔结构78，该背侧接触通孔结构定位在背侧沟槽79内，接触源极层级材料层10中的一个源极层级材料层，并且包含与第一直通存储器层级互连通孔结构878相同的材料；以及背侧绝缘间隔物74，该背侧绝缘间隔物横向包围背侧接触通孔结构78并且接触交替堆叠{(132,146)，(232,246)}内的每一层。
在一个实施方案中，半导体结构包括第一绝缘间隔物874，该第一绝缘间隔物接触并且横向包围第一直通存储器层级互连通孔结构878并且被竖直交替序列{(132',232')，(142',242')}横向包围。在一个实施方案中，第一绝缘间隔物874、第一直通存储器层级互连通孔结构878和帽盖介电结构176的顶部表面定位在同一水平平面内，该同一水平平面定位在交替堆叠{(132,146)，(232,246)}的最顶部表面上方。在一个实施方案中，背侧绝缘间隔物74和第一绝缘间隔物874具有相同的横向宽度和相同的介电材料成分。
在一个实施方案中，半导体结构包括嵌入在背侧沟槽79的上部部分内的一行介电桥结构76，其中背侧接触通孔结构78的顶部部分是堞形的并且包括定位在该行介电桥结构76中的相邻的介电桥结构76对之间的突出部分。在一个实施方案中，该行介电桥结构76内的每个介电桥结构包括：底部表面，该底部表面接触背侧绝缘间隔物74的水平延伸部分；以及一对横向侧壁，该对横向侧壁垂直于背侧沟槽79的纵向方向并且接触背侧绝缘间隔物74的竖直延伸部分。在一个实施方案中，隔离沟槽填充结构(172,175,176)包括横向包围沟槽填充材料部分175和帽盖介电结构176的介电沟槽衬垫172；并且该行介电桥结构76内的每个介电桥结构包括接触相应的介电桥衬垫的一对纵向侧壁，该介电桥衬垫具有与介电沟槽衬垫172相同的横向厚度和相同的材料成分。
在一个实施方案中，源极层级材料层10包括包含掺杂半导体材料的源极接触层114，该源极接触层接触竖直半导体沟道60中的每个竖直半导体沟道的底端。
在图25A所示的一个实施方案中，隔离沟槽填充结构(172,175,176)具有管状配置，接触竖直交替序列{(132',232')，(142',242')}的整个外侧壁，并且接触交替堆叠{(132,146)，(232,246)}内的每一层。任选地，隔离沟槽填充结构(172,175,176)包括一对线沟槽填充结构，如图25B所示。
在一个实施方案中，帽盖介电结构176包括：在第一水平平面内的平面顶部表面，该平面顶部表面覆盖在交替堆叠{(132,146)，(232,246)}的最顶部表面上面；以及底部表面，该底部表面定位在第二水平平面下方，该第二水平平面包括交替堆叠{(132,146)，(232,246)}的最顶部表面并且接触沟槽填充材料部分175的顶部表面。
本公开的各种实施方案可用于提供结构稳定的隔离沟槽填充结构(172,175,176)，该隔离沟槽填充结构在用导电层(146,246)替换牺牲材料层(142,242)期间减少绝缘层132的变形。在采用半导体材料作为沟槽填充材料部分175的填充材料的情况下，填充材料的低热膨胀系数可减小绝缘层(132,232)在导电层(146,246)的沉积期间的变形。帽盖介电结构176防止在各种处理步骤(诸如用以从背侧沟槽79并从直通存储器层级通孔腔体(879,579)移除填充材料的处理步骤)期间移除沟槽填充材料部分175。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种半导体结构，所述半导体结构包括：
半导体器件，所述半导体器件定位在衬底半导体层的顶部表面上；
较低层级金属互连结构，所述较低层级金属互连结构嵌入在较低层级介电材料层中并且电连接到所述半导体器件并覆盖在所述衬底半导体层上面；
源极层级材料层，所述源极层级材料层覆盖在所述较低层级金属互连结构上面并且包括穿过其的开口；
绝缘层和导电层的交替堆叠，所述交替堆叠覆盖在所述源极层级材料层上面；
存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所述交替堆叠并且包括相应的竖直半导体沟道和相应的存储器膜；
由所述交替堆叠横向包围的绝缘板和介电材料板的竖直交替序列；
隔离沟槽填充结构，所述隔离沟槽填充结构插入在所述交替堆叠与所述竖直交替序列之间，并且包括沟槽填充材料部分和覆盖在所述沟槽填充材料部分上面的帽盖介电结构；和
第一直通存储器层级互连通孔结构，所述第一直通存储器层级互连通孔结构竖直延伸穿过所述竖直交替序列内的每个板，并且接触所述较低层级金属互连结构中的一个较低层级金属互连结构的顶部表面。
2.根据权利要求1所述的半导体结构，其中所述隔离沟槽填充结构包括接触所述交替堆叠的第一直侧壁和接触所述竖直交替序列的第二直侧壁，其中所述第一直侧壁和所述第二直侧壁中的每一者从覆盖在所述交替堆叠的最顶部表面上面的水平平面竖直延伸到所述源级层级材料层的上部区中。
3.根据权利要求2所述的半导体结构，其中：
所述隔离沟槽填充结构包括横向包围所述沟槽填充材料部分和所述帽盖介电结构的介电沟槽衬垫；
所述第一直侧壁和所述第二直侧壁包括所述介电沟槽衬垫的表面；
所述源级层级材料层通过所述介电沟槽衬垫与所述沟槽填充材料部分间隔开；并且
所述源级层级材料层包括包含掺杂半导体材料的源极接触层，所述源极接触层接触所述竖直半导体沟道中的每个竖直半导体沟道的侧壁。
4.根据权利要求1所述的半导体结构，其中所述沟槽填充材料部分包含半导体材料。
5.根据权利要求4所述的半导体结构，其中所述半导体材料包含非晶硅。
6.根据权利要求1所述的半导体结构，所述半导体结构进一步包括：
背侧沟槽，所述背侧沟槽竖直延伸穿过所述交替堆叠；
背侧接触通孔结构，所述背侧接触通孔结构定位在所述背侧沟槽内，接触所述源极层级材料层中的一个源极层级材料层，并且包含与所述第一直通存储器层级互连通孔结构相同的材料；和
背侧绝缘间隔物，所述背侧绝缘间隔物横向包围所述背侧接触通孔结构，并且接触所述交替堆叠内的每一层。
7.根据权利要求6所述的半导体结构，所述半导体结构进一步包括第一绝缘间隔物，所述第一绝缘间隔物接触并横向包围所述第一直通存储器层级互连通孔结构，并且被所述竖直交替序列横向包围。
8.根据权利要求7所述的半导体结构，其中所述第一绝缘间隔物、所述第一直通存储器层级互连通孔结构和所述帽盖介电结构的顶部表面定位在同一水平平面内，所述同一水平平面定位在所述交替堆叠的最顶部表面上方。
9.根据权利要求7所述的半导体结构，其中所述背侧绝缘间隔物和所述第一绝缘间隔物具有相同的横向宽度和相同的介电材料成分。
10.根据权利要求6所述的半导体结构，所述半导体结构进一步包括嵌入在所述背侧沟槽的上部部分内的一行介电桥结构，其中所述背侧接触通孔结构的顶部部分是堞形的并且包括定位在所述行介电桥结构中的相邻的介电桥结构对之间的突出部分。
11.根据权利要求10所述的半导体结构，其中所述一行介电桥结构中的每个介电桥结构包括：
底部表面，所述底部表面接触所述背侧绝缘间隔物的水平延伸部分；和
一对横向侧壁，所述一对横向侧壁垂直于所述背侧沟槽的纵向方向并且接触所述背侧绝缘间隔物的竖直延伸部分。
12.根据权利要求10所述的半导体结构，其中：
所述隔离沟槽填充结构包括横向包围所述沟槽填充材料部分和所述帽盖介电结构的介电沟槽衬垫；并且
所述一行介电桥结构内的每个介电桥结构包括接触相应的介电桥衬垫的一对纵向侧壁，所述介电桥衬垫具有与所述介电沟槽衬垫相同的横向厚度和相同的材料成分。
13.根据权利要求1所述的半导体结构，其中所述隔离沟槽填充结构包括一对线沟槽填充结构。
14.根据权利要求1所述的半导体结构，其中所述隔离沟槽填充结构具有管状配置，接触所述竖直交替序列的整个外侧壁，并且接触所述交替堆叠内的每一层。
15.根据权利要求1所述的半导体结构，其中所述帽盖介电结构包括：
位于第一水平平面内的平面顶部表面，所述平面顶部表面覆盖在所述交替堆叠的最顶部表面上面；和
底部表面，所述底部表面定位在包括所述交替堆叠的所述最顶部表面并且接触所述沟槽填充材料部分的顶部表面的第二水平平面下方。
16.一种形成半导体结构的方法，所述方法包括：
在衬底半导体层的顶部表面上形成半导体器件；
形成较低层级金属互连结构，所述较低层级金属互连结构嵌入在较低层级介电材料层中并且电连接到所述衬底半导体层上方的所述半导体器件；
在所述较低层级介电材料层上方形成绝缘层和牺牲材料层的交替堆叠；
穿过所述交替堆叠形成存储器开口；
在所述存储器开口中形成存储器开口填充结构，其中所述存储器开口填充结构中的每个存储器开口填充结构包括相应的竖直半导体沟道和相应的竖直存储器元件堆叠；
穿过所述交替堆叠形成背侧沟槽、隔离沟槽和第一直通存储器层级通孔腔体；
在所述隔离沟槽中形成隔离沟槽填充结构，其中所述隔离沟槽填充结构包括沟槽填充材料部分和覆盖所述沟槽填充材料部分的帽盖介电结构；
用导电层替换所述牺牲材料层的部分，其中包括所述导电层的区包括所述绝缘层和所述导电层的交替堆叠，并且包括所述牺牲材料层的剩余部分的区包括绝缘板和介电材料板的竖直交替序列；
在所述背侧沟槽中形成背侧接触通孔结构；以及
在所述较低层级金属互连结构中的一个较低层级金属互连结构的顶部表面上的所述第一直通存储器层级通孔腔体中形成第一直通存储器层级互连通孔结构。
17.根据权利要求16所述的方法，所述方法进一步包括：
在所述背侧沟槽、隔离沟槽和第一直通存储器层级通孔腔体中的每一者内沉积填充材料；以及
通过从所述隔离沟槽的上部部分移除所述填充材料的一部分而不从所述第一直通存储器层级通孔腔体内移除所述填充材料来形成凹陷腔体，其中位于所述凹槽腔体下方的所述隔离沟槽的下部部分中的所述填充材料的剩余部分包括所述沟槽填充材料部分。
18.根据权利要求17所述的方法，所述方法进一步包括：
将介电填充材料沉积在所述凹陷腔体内以及所述绝缘层和所述牺牲材料层的所述交替堆叠上方；以及
从所述凹陷腔体外部移除所述介电填充材料，其中填充所述凹陷腔体的所述介电填充材料的剩余部分包括所述帽盖介电结构。
19.根据权利要求17所述的方法，所述方法进一步包括：
从所述背侧沟槽和所述第一直通存储器层级通孔腔体中的每一者的内部移除所述填充材料的部分；
在所述背侧沟槽的外围部分处形成背侧绝缘间隔物，并且在所述第一直通存储器层级通孔腔体的外围部分处形成第一绝缘间隔物，其中所述背侧接触通孔结构形成在所述背侧绝缘间隔物的侧壁上，并且所述第一直通存储器层级互连通孔结构形成在所述第一绝缘间隔物的侧壁上。
20.根据权利要求17所述的方法，所述方法进一步包括：
通过使沉积在所述背侧沟槽中的所述填充材料的部分竖直凹陷而形成凹陷区，其中所述凹陷区中的每个凹陷区包括作为所述填充材料的相应部分的凹陷表面的底部表面；
形成介电桥结构，所述介电桥结构包含与所述凹陷区中的所述帽盖介电结构相同的材料；以及
移除所述填充材料的沉积在所述背侧沟槽中的所述部分而不移除所述介电桥结构，其中所述背侧接触通孔结构形成在通过移除所述填充材料的沉积在所述背侧沟槽中的所述部分而形成的空隙内，并且所述背侧沟槽中的每个背侧沟槽包括相应的一行介电桥结构，所述相应的一行介电桥结构是所述介电桥结构的相应子集。
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