CN114730737A - 包括无梯式字线接触结构的三维存储器器件及其制造方法 - Google Patents

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CN114730737A CN202180006683.XA CN202180006683A CN114730737A CN 114730737 A CN114730737 A CN 114730737A CN 202180006683 A CN202180006683 A CN 202180006683A CN 114730737 A CN114730737 A CN 114730737A
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伊藤康一
长谷川秀明
飞冈明弘
李成泰
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Abstract

绝缘层和牺牲材料层的交替堆叠在衬底上方形成。穿过该交替堆叠形成存储器开口和支撑开口，并且分别在存储器开口和支撑开口中形成存储器开口填充结构和支撑柱结构。穿过交替堆叠形成延伸到牺牲材料层中的每个牺牲材料层的通孔腔体，而不在交替堆叠中形成任何阶梯式表面。可以在不与支撑柱结构重叠的区域中或者在包括至少一个支撑柱结构的区域中形成通孔腔体。在通孔腔体中形成牺牲通孔填充结构，并且用导电层替换牺牲材料层。移除牺牲通孔填充结构，并且可以在通孔腔体中形成管状介电间隔物和接触通孔结构的组合。

Description

包括无梯式字线接触结构的三维存储器器件及其制造方法
交叉引用
本申请要求2020年7月1日提交的美国非临时申请号16/918,463以及2020年7月1日提交的美国非临时申请号16/918,493的优先权权益，这些申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及包括无梯式字线接触结构的三维存储器器件及其制造方法。
背景技术
包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的包围栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的实施方案，提供了一种形成半导体器件的方法，该方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；穿过所述交替堆叠形成存储器开口；在存储器开口中形成存储器开口填充结构；形成竖直延伸穿过该交替堆叠的通孔腔体，而不在该交替堆叠中形成任何阶梯式表面；在通孔腔体中形成牺牲通孔填充结构；用导电层替换所述牺牲材料层；通过移除牺牲通孔填充结构来在通孔腔体的体积中形成空隙；在通孔腔体的侧壁上形成管状介电间隔物；以及在管状介电间隔物中的相应管状介电间隔物的内部侧壁上的通孔腔体的剩余体积中形成并且直接在导电层中的相应导电层的顶部表面上形成接触通孔结构。
根据本公开的另一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠定位在衬底上方；存储器开口，该存储器开口位于存储器阵列区中并且竖直延伸穿过该交替堆叠，并且在其中包括存储器开口填充结构；横向隔离的接触通孔组件，该横向隔离的接触通孔组件位于与该存储器阵列区相邻定位的接触区中，其中横向隔离的接触通孔组件中的每个横向隔离的接触通孔组件包括接触导电层中的相应导电层的顶部表面的接触通孔结构和横向包围接触通孔结构的管状介电间隔物，其中除接触导电层中的最顶部导电层的接触通孔结构之外的每个接触通孔结构延伸穿过覆盖在相应导电层上面的每个导电层并且被覆盖在相应导电层上面的每个导电层横向包围，并且其中该交替堆叠在接触区内不具有阶梯式表面。
根据本公开的又一个方面，提供了一种三维存储器器件，该三维存储器器件包括：位于衬底上方的绝缘层和导电层的交替堆叠；存储器开口，该存储器开口位于存储器阵列区中并且竖直延伸穿过该交替堆叠；存储器开口填充结构，该存储器开口填充结构位于存储器开口中，竖直延伸穿过该交替堆叠，并且包括介电材料；和横向隔离的接触通孔组件，该横向隔离的接触通孔组件位于接触区中，其中横向隔离的接触通孔组件中的每个横向隔离的接触通孔组件包括接触导电层中的相应导电层的顶部表面的接触通孔结构和横向包围该接触通孔结构的管状介电间隔物，其中支撑柱结构包括：第一支撑柱结构，第一支撑柱结构竖直延伸穿过该交替堆叠内的每个层；第二支撑柱结构，该第二支撑柱结构比第一支撑柱结构更短并且接触横向隔离的接触通孔组件中的相应横向隔离的接触通孔组件。
根据本公开的还一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；在存储器阵列区中穿过该交替堆叠形成存储器开口；在存储器开口中形成存储器开口填充结构；在接触区中穿过该交替堆叠形成支撑柱结构；通过执行各向异性蚀刻工艺在该接触区中形成通孔腔体，其中支撑柱结构中的第一支撑柱结构不通过该各向异性蚀刻工艺来蚀刻，并且支撑柱结构中的第二支撑柱结构的顶部部分通过该各向异性蚀刻工艺来蚀刻；在通孔腔体中形成牺牲通孔填充结构；用导电层替换所述牺牲材料层；通过移除牺牲通孔填充结构来在通孔腔体的体积中形成空隙；在通孔腔体的侧壁上形成管状介电间隔物；以及在管状介电间隔物中的相应管状介电间隔物的内部侧壁上的通孔腔体的剩余体积中形成并且直接在导电层中的相应导电层的顶部表面上形成接触通孔结构。
附图说明
图1A是根据本公开的第一实施方案的在半导体衬底上形成半导体器件、较低层级介电层、较低金属互连结构和过程中源极层级材料层之后的第一示例性结构的竖直剖面图。
图1B是图1A的第一示例性结构的俯视图。铰接竖直平面A-A'是图1A的竖直剖面图的平面。
图1C是沿着图1B的竖直平面C-C'的过程中源极层级材料层的放大视图。
图2是根据本公开的第一实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的第一示例性结构的竖直剖面图。
图3是根据本公开的第一实施方案的在形成第一层存储器开口和第一层支撑开口之后的第一示例性结构的竖直剖面图。
图4是根据本公开的第一实施方案的在形成各种牺牲填充结构之后的第一示例性结构的竖直剖面图。
图5A至图5D是根据本公开的第一实施方案的在形成第一通孔腔体期间的第一示例性结构的接触区的竖直剖面图。
图6A是根据本公开的实施方案的在对第一光致抗蚀剂层进行图案化之后的接触区的一部分的俯视图。
图6B是图6A的结构的竖直剖面图。
图7A是根据本公开的实施方案的在第一各向异性蚀刻工艺之后的接触区的一部分的俯视图。
图7B是图7A的结构的竖直剖面图。
图8A是根据本公开的实施方案的在第二各向异性蚀刻工艺之后的接触区的一部分的俯视图。
图8B是图8A的结构的竖直剖面图。
图9A是根据本公开的实施方案的在第三各向异性蚀刻工艺之后的接触区的一部分的俯视图。
图9B是图9A的结构的竖直剖面图。
图10是根据本公开的第一实施方案的在形成第一通孔腔体之后的第一示例性结构的接触区的竖直剖面图。
图11是根据本公开的第一实施方案的在形成第一通孔腔体之后的第一示例性结构的竖直剖面图。
图12是根据本公开的第一实施方案的在形成第一牺牲通孔填充结构之后的第一示例性结构的竖直剖面图。
图13是根据本公开的第一实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠之后的第一示例性结构的竖直剖面图。
图14是根据本公开的第一实施方案的在形成第二层存储器开口和第二层支撑开口之后的第一示例性结构的竖直剖面图。
图15是根据本公开的第一实施方案的在形成层间存储器开口和层间支撑开口之后的第一示例性结构的竖直剖面图。
图16A至图16D示出了根据本公开的第一实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。
图17是根据本公开的第一实施方案的在形成存储器开口填充结构和支撑柱结构之后的第一示例性结构的竖直剖面图。
图18A至图18K是根据本公开的第一实施方案的在形成第二通孔腔体期间的第一示例性结构的接触区的竖直剖面图。
图19A是根据本公开的第一实施方案的在形成第二牺牲通孔填充结构之后的第一示例性结构的竖直剖面图。
图19B是图19A的第一示例性结构的水平剖面图。
图20A是根据本公开的第一实施方案的在形成第一接触层级介电层和背侧沟槽之后的第一示例性结构的竖直剖面图。
图20B是沿着图20A的水平平面B-B'截取的第一示例性结构的水平剖面图。铰接竖直平面A-A'对应于图20A的竖直剖面图的平面。
图21是根据本公开的第一实施方案的在形成背侧沟槽间隔物之后的第一示例性结构的竖直剖面图。
图22A至图22E示出了根据本公开的第一实施方案的在形成源极层级材料层期间的存储器开口填充结构和背侧沟槽的顺序竖直剖面图。
图23是根据本公开的第一实施方案的在形成源极层级材料层之后的第一示例性结构的竖直剖面图。
图24是根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的竖直剖面图。
图25是根据本公开的第一实施方案的在形成导电层之后的第一示例性结构的竖直剖面图。
图26是根据本公开的第一实施方案的在形成背侧沟槽填充结构之后的第一示例性结构的竖直剖面图。
图27是根据本公开的第一实施方案的在通过移除牺牲通孔填充结构来形成通孔腔体之后的第一示例性结构的竖直剖面图。
图28是根据本公开的第一实施方案的在形成管状介电间隔物之后的第一示例性结构的竖直剖面图。
图29是根据本公开的第一实施方案的在形成接触通孔结构之后的第一示例性结构的竖直剖面图。
图30是根据本公开的第一实施方案的在形成漏极接触通孔结构之后的第一示例性结构的竖直剖面图。
图31是根据本公开的第二实施方案的在形成第一绝缘层和第一牺牲材料层的第一交替堆叠之后的第二示例性结构的竖直剖面图。
图32是根据本公开的第二实施方案的在形成第一层存储器开口之后的第二示例性结构的竖直剖面图。
图33是根据本公开的第二实施方案的在形成第一层存储器开口填充结构之后的第二示例性结构的竖直剖面图。
图34是根据本公开的第二实施方案的在形成第一层支撑开口之后的第二示例性结构的竖直剖面图。
图35A是根据本公开的第二实施方案的在形成第一层支撑柱结构之后的第二示例性结构的竖直剖面图。
图35B是图35B的第二示例性结构的俯视图。
图36是根据本公开的第二实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠之后的第二示例性结构的竖直剖面图。
图37是根据本公开的第二实施方案的在形成第二层存储器开口之后的第二示例性结构的竖直剖面图。
图38是根据本公开的第二实施方案的在形成层间存储器开口之后的第二示例性结构的竖直剖面图。
图39是根据本公开的第二实施方案的在形成存储器开口填充结构之后的第二示例性结构的竖直剖面图。
图40A是根据本公开的第二实施方案的在形成第二层支撑柱结构之后的第二示例性结构的竖直剖面图。
图40B是图40A的第二示例性结构的俯视图。
图41A是根据本公开的第二实施方案的在用于形成通孔腔体的第一各向异性蚀刻工艺之后的第二示例性结构的竖直剖面图。
图41B是图41A的第二示例性结构的俯视图。
图42是根据本公开的第二实施方案的在用于形成通孔腔体的第二各向异性蚀刻工艺之后的第二示例性结构的竖直剖面图。
图43是根据本公开的第二实施方案的在形成通孔腔体之后的第二示例性结构的竖直剖面图。
图44是根据本公开的第二实施方案的在形成牺牲通孔填充结构和接触层级介电层之后的第二示例性结构的竖直剖面图。
图45是根据本公开的第二实施方案的在用源极层级材料层替换过程中源层级材料层、用导电层替换牺牲材料层并且形成背侧沟槽填充结构之后的第二示例性结构的竖直剖面图。
图46是根据本公开的第二实施方案的在通过移除牺牲通孔填充结构来形成通孔腔体之后的第二示例性结构的竖直剖面图。
图47A是根据本公开的第二实施方案的在形成横向隔离的接触通孔组件之后的第二示例性结构的竖直剖面图。
图47B是图47A的第二示例性结构的俯视图。
图48A是根据本公开的第二实施方案的在形成横向隔离的接触通孔组件之后的第二示例性结构的第一另选构型的竖直剖面图。
图48B是图48A的第二示例性结构的透视俯视图。
图49是根据本公开的第二实施方案的处于第二示例性结构的第二另选构型的接触通孔结构和支撑柱结构的透视俯视图。
具体实施方式
本公开的实施方案涉及包括无梯式字线接触结构的三维存储器器件及其制造方法，其各个方面现在被详细地描述。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或相互间不直接接触，则这两个元件彼此“分离”或相互间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直地延伸穿过存储器层级的元件。
如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂后产生具有在1.0S/m至1.0×107S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，提供大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括呈提供在1.0×10-5S/m至1.0×107S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器设备的驱动器电路。
本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。单体三维NAND串定位在位于衬底上方的单体三维NAND串阵列中。三维NAND串阵列的第一设备层级中的至少一个存储器单元位于三维NAND串阵列的第二设备层级中的另一个存储器单元上方。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装或芯片可包括单个半导体裸片(或“裸片”)或多个半导体裸片。裸片是可独立地执行外部命令或报告状态的最小单元。通常，具有多个裸片的封装或芯片能够同时执行与其中裸片的总数一样多数量的外部命令。每个裸片包括一个或多个平面。可在同一裸片内的每个平面中执行相同的并发操作，但可能存在一些限制。在裸片是存储器裸片(即，包括存储器元件的裸片)的情况下，可在同一存储器裸片内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器裸片中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参考图1A至图1C，示出了根据本公开的实施方案的第一示例性结构。图1C是图1A和图1B所示的过程中源极层级材料层110'的放大视图。第一示例性结构包括衬底8和在其上形成的半导体器件710。衬底8包括至少其上部部分处的衬底半导体层9。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供与其他半导体器件的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
在半导体器件上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的氮化硅层(例如，氢扩散阻挡层)766以及至少一个第二介电层768。
介电层堆叠(其包括较低层级介电材料层760)用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构向和从半导体器件和随后要形成的直通存储器层级接触通孔结构的着落垫的各个节点提供电气布线。较低层级金属互连结构780形成在较低层级介电材料层760的介电层堆叠内，并且包括定位在氮化硅层766的底部表面下方并且任选地接触氮化硅层的底部表面的较低层级金属线结构。
例如，较低层级金属互连结构780可以形成在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。从第一介电材料层764选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极接触的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属线结构788，着落垫层级金属线结构被配置为用作随后要形成的直通存储器层级通孔结构的着落垫。
可以在第一介电材料层764(其可以为多个介电材料层)的最顶部介电材料层内形成着落垫层级金属线结构788。较低层级金属互连结构780中的每一个都可以包括金属氮化物衬垫和金属填充结构。着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面上直接形成氮化硅层766。
至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。从至少一个第二介电材料层768选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二介电材料层768可包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。
金属材料的任选层和半导体材料的层可以沉积在该至少一个第二介电材料层768的图案化凹陷部上方或内部，并且被光刻图案化以提供任选的导电板层6和过程中源极层级材料层110'。任选的导电板层6(如果存在)为流入或流出过程中源极层级材料层110'的电流提供高导电性传导路径。任选的导电材料层6包括导电材料诸如金属或重掺杂的半导体材料。任选的导电板层6例如可包括具有在3nm至100nm范围内的厚度的钨层，但是也可以使用更小和更大的厚度。可以在导电板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。导电板层6可用作完成器件中的特殊源极线。此外，导电板层6可包括蚀刻停止层并且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包括金属化合物材料，诸如导电金属氮化物(例如，TiN)和/或金属(例如，W)。任选的导电板层6的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。
过程中源极层级材料层110'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层110'可以从底部到顶部包括较低源极层级半导体层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116、源极层级绝缘层117和任选的源极选择层级导电层118。
较低源极层级半导体层112和较高源极层级半导体层116可包括掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级半导体层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级半导体层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级半导体层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。
源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可包括半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。
较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。
源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。可选的源极选择层级导电层118可包括可以用作源极选择层级栅极电极的导电材料。例如，可选的源极选择层级导电层118可包括掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。
过程中源极层级材料层110'可以形成在衬底8(例如，硅晶圆)上的半导体器件的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬底8的顶表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。
可以对任选的导电板层6和过程中源极层级材料层110'进行图案化以在其中随后要形成直通存储器层级接触通孔结构和直通介电接触通孔结构的区域中提供开口。导电板层6和过程中源极层级材料层110'的堆叠的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。
可以对任选的导电板层6和过程中源极层级材料层110’进行图案化，使得开口在其中随后要形成接触字线导电层的接触通孔结构的楼梯区200上方延伸。在一个实施方案中，接触区200可以沿着第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文称为第二水平方向hd2。在一个实施方案中，可以在存储器阵列区100的区域内形成任选的导电板层6和过程中源极层级材料层110'中的附加开口，在存储器阵列区的区中随后将形成包括存储器堆叠结构的三维存储器阵列。随后填充有场介电材料部分的外围器件区400可以邻近接触区200提供。
半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780形成在较低层级介电材料层760中。
较低层级金属互连结构780可以电连接到半导体器件710(例如，CMOS器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且定位在较低层级介电材料层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级接触通孔结构，以提供与随后要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的图案可被选择成使得着落垫层级金属线结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可为随后要形成的直通存储器层级接触通孔结构提供着落垫结构。
参见图2，随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包含第一材料，并且每个第二材料层可包含不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。
第一层交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但在本文中明确预期将间隔物材料层形成为导电层(由此消除了执行替换过程的需要)的实施方案。
在一个实施方案中，第一材料层和第二材料层可分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在过程中源极层级材料层110'上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。
如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以始终具有相同的厚度，或者可以具有不同的厚度。第二元件可以始终具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
第一层交替堆叠(132,142)可包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可用导电电极代替第一牺牲材料层142的第二材料，导电电极可用作例如竖直NAND设备的控制栅极电极。在一个实施方案中，第一牺牲材料层142可以是包含氮化硅的材料层。
在一个实施方案中，第一绝缘层132可包含氧化硅，并且牺牲材料层可包含氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。
第一绝缘层132和第一牺牲材料层142的厚度可在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
可随后在第一交替堆叠(132,142)上方形成第一绝缘帽盖层170。第一绝缘帽盖层170包含介电材料，该介电材料可以是可以用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可在20nm至300nm的范围内，但是也可使用更小和更大的厚度。
层间介电层180可以任选地沉积在第一层结构(132,142,170)上方。层间介电层180包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可包含掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含无掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可包含磷硅酸盐玻璃。层间介电层180的厚度可在30nm至300nm的范围内，但是也可使用更小和更大的厚度。
参考图3，各种第一层开口(149,129)可以形成为穿过层间介电层180和第一层结构(132,142,170)并且进入过程中源极层级材料层110'。可在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可以通过第一各向异性蚀刻工艺转印穿过层间介电层180和第一层结构(132,142,170)并且进入过程中源极层级材料层110'，以在同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可包括第一层存储器开口149和第一层支撑开口129。
第一层存储器开口149是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿着第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可形成为第一层存储器开口149的二维阵列。第一层支撑开口129是形成在接触区200中的开口，并且随后用于形成支撑柱结构。
第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第一层开口(149,129)的侧壁可以是基本上竖直的，或可以是锥形的。在一个实施方案中，第一各向异性蚀刻工艺的终端部分可以蚀刻通过源极选择层级导电层118、源极层级绝缘层117、较高源极层级半导体层116、较高牺牲衬垫105、源极层级牺牲层104和较低牺牲衬垫103，并且至少部分地进入较低源极层级半导体层112。第一各向异性蚀刻工艺的终端部分可以包括用于蚀刻过程中源极层级材料层110'的各种半导体材料的至少一种蚀刻化学物质。随后可例如通过灰化移除光致抗蚀剂层。
可选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可包含在稀氢氟酸中具有比第一绝缘层132(其可能包括无掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。
参考图4，可以在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如，可以在第一层开口(149,129)中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。
在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。任选地，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在另一个实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在又一个实施方案中，牺牲第一层填充材料可包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。
可从第一层交替堆叠(132,142)的最顶部层上方，诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可用作蚀刻停止层或平面化停止层。
牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。
图5A至图5D示出了在形成第一通孔腔体319期间第一示例性结构的接触区200中的结构变化。为了清楚起见，在图5A至图5D中未示出牺牲第一层支撑开口填充部分128。图6A至图9B提供了在形成第一通孔腔体319期间第一示例性结构的接触区200的另外的视图。在图6A至图9B中示出了牺牲第一层支撑开口填充部分128。
参考图5A、图6A和图6B，可以在层间介电层180上方施加第一掩模层411(诸如第一光致抗蚀剂和/或硬掩模层)，并且可以对该第一掩模层进行光刻图案化以形成穿过其中的开口。
参考图5A、图7A和图7B，可以执行第一各向异性蚀刻工艺以将第一掩模层411中的开口的图案转印穿过层间介电层180、第一绝缘帽盖层170、最顶部第一牺牲材料层142和最顶部第一绝缘层132。在一个实施方案中，第一绝缘层132、第一绝缘帽盖层170和层间介电层180可以包括氧化硅，并且第一牺牲材料层142可以包括氮化硅。在这种情况下，第一各向异性蚀刻工艺可以包括对于氮化硅选择性地蚀刻氧化硅的第一各向异性蚀刻步骤、对于氧化硅选择性地蚀刻氮化硅的第二各向异性蚀刻工艺，以及对于氮化硅选择性地蚀刻氧化硅的第三各向异性蚀刻工艺。第一通孔腔体319形成在第一掩模层411中的开口下方。随后可以例如通过灰化和/或选择性蚀刻移除第一掩模层411。
参考图5B、图8A和图8B，可以在层间介电层180上方施加第二掩模层412(例如，光致抗蚀剂和/或硬掩模)，并且可以对该第二掩模层进行光刻图案化以形成穿过其中的开口。第二掩模层412中的开口的图案包括与先前形成的第一通孔腔体319的区域重叠的第一开口子集，以及不与先前形成的第一通孔腔体319的区域重叠的第二开口子集。可以执行第二各向异性蚀刻工艺以将第二掩模层412中的开口的图案转印穿过层间介电层180和第一绝缘帽盖层170的下面部分(在先前形成的第一通孔腔体319不在相应开口下方的情况下)，并且穿过两个第一牺牲材料层142和两个第一绝缘层132以延伸至少一个先前形成的第一通孔腔体319的深度。在一个实施方案中，第一绝缘层132、第一绝缘帽盖层170和层间介电层180可以包括氧化硅，并且第一牺牲材料层142可以包括氮化硅。在这种情况下，第二各向异性蚀刻工艺可以包括蚀刻氧化硅的三个各向异性蚀刻步骤和蚀刻氮化硅的两个各向异性蚀刻步骤的交替序列。第一通孔腔体319形成在第二掩模层412中的开口下方。随后可以例如通过灰化和/或选择性蚀刻移除第二掩模层412。
参考图5C、图9A和图9B，可以在层间介电层180上方施加第三掩模层413(例如，光致抗蚀剂和/或硬掩模)，并且可以对该第三掩模层进行光刻图案化以形成穿过其中的开口。第三掩模层413中的开口的图案包括与先前形成的第一通孔腔体319的区域重叠的第一开口子集，以及不与先前形成的第一通孔腔体319的区域重叠的第二开口子集。可以执行第三各向异性蚀刻工艺以将第三掩模层413中的开口的图案转印穿过层间介电层180和第一绝缘帽盖层170的下面部分(在先前形成的第一通孔腔体319不在相应开口下方的情况下)，并且穿过四个第一牺牲材料层142和四个第一绝缘层132以延伸至少一个先前形成的第一通孔腔体319的深度。在一个实施方案中，第一绝缘层132、第一绝缘帽盖层170和层间介电层180可以包括氧化硅，并且第一牺牲材料层142可以包括氮化硅。在这种情况下，第三各向异性蚀刻工艺可以包括蚀刻氧化硅的五个各向异性蚀刻步骤和蚀刻氮化硅的四个各向异性蚀刻步骤的交替序列。第一通孔腔体319形成在第三掩模层413中的开口下方。随后可以例如通过灰化和/或选择性蚀刻移除第三掩模层413。
参考图5D，可以在层间介电层180上方施加第四掩模层414(例如，光致抗蚀剂和/或硬掩模)，并且可以对该第四掩模层进行光刻图案化以形成穿过其中的开口。第四掩模层414中的开口的图案包括与先前形成的第一通孔腔体319的区域重叠的第一开口子集，以及不与先前形成的第一通孔腔体319的区域重叠的第二开口子集。可以执行第四各向异性蚀刻工艺以将第四掩模层414中的开口的图案转印穿过层间介电层180和第一绝缘帽盖层170的下面部分(在先前形成的第一通孔腔体319不在相应开口下方的情况下)，并且穿过八个第一牺牲材料层142和八个第一绝缘层132。在一个实施方案中，第一绝缘层132、第一绝缘帽盖层170和层间介电层180可以包括氧化硅，并且第一牺牲材料层142可以包括氮化硅。在这种情况下，第四各向异性蚀刻工艺可以包括蚀刻氧化硅的九个各向异性蚀刻步骤和蚀刻氮化硅的八个各向异性蚀刻步骤的交替序列。第一通孔腔体319形成在第四掩模层414中的开口下方。随后可以例如通过灰化和/或选择性蚀刻移除第四掩模层414。
图5A至图9B的处理步骤仅示出了用于形成第一通孔腔体319的特定实施方案。一般来讲，可以通过顺序地执行N1组通孔形成处理步骤来形成第一通孔腔体319，其中N1是大于1的整数。例如，N1可以是在2至12诸如3至10的范围内的整数。对于不大于N1的每个正整数i(即，对于在0至N1+1之间的任何整数i)，每个第i组通孔形成处理步骤包括：第i个蚀刻掩模图案化步骤，其中第i个蚀刻掩模层(诸如掩模层(411、412、423或414))形成在第一交替堆叠(132,142)上方，并且被光刻图案化以形成穿过其中的开口；第i个各向异性蚀刻步骤，其中在第i个蚀刻掩模层中的开口下方蚀刻至少一对第一绝缘层132和第一牺牲材料层142；和第i个蚀刻掩模移除步骤，其中第i个蚀刻掩模层被移除。
在一个实施方案中，对于彼此不同并且选自在0至N1+1之间的范围内的整数的任一对j和k，第j个蚀刻掩模层包括与第k个蚀刻掩模层中的开口具有区域重叠的相应第一开口子集，以及不与第k个蚀刻掩模层中的开口具有任何区域重叠的相应第二开口子集。换句话说，任何选定蚀刻掩模层中的一些开口与任何其他蚀刻掩模层中的开口重叠，同时选定蚀刻掩模层中的一些其他开口不与另一个蚀刻掩模层中的开口的互补部分重叠。
在一个实施方案中，N1组通孔形成处理步骤内的各向异性蚀刻步骤可以在相应蚀刻掩模层中的每个开口下方蚀刻单对第一绝缘层132和第一牺牲材料层142。N1组通孔形成处理步骤内的另一个各向异性蚀刻步骤可以在相应蚀刻掩模层中的每个开口下方蚀刻两对第一绝缘层132和第一牺牲材料层142。N1组通孔形成处理步骤内的又一个各向异性蚀刻步骤可以在相应蚀刻掩模层中的每个开口下方蚀刻四对第一绝缘层132和第一牺牲材料层142。可以执行另外的各向异性蚀刻步骤以提供具有多达2N1–1种不同深度的第一通孔腔体319。
在一个实施方案中，整数N1可以在4至8的范围内，并且在N1组通孔形成处理步骤之后物理地暴露于第一通孔腔体319的第一牺牲材料层142的总数在2N1-1至2N1-1的范围内。例如，如果N1是6，则在六组通孔形成处理步骤之后物理地暴露于第一通孔腔体319的第一牺牲材料层142的总数在32至63的范围内。
参考图10和图11，示出了在形成第一通孔腔体319之后的第一示例性结构。第一牺牲材料层142中的每个第一牺牲材料层可以包括顶部表面的相应部分，该顶部表面的相应部分在形成第一通孔腔体319后物理地暴露于第一通孔腔体319中的相应第一通孔腔体。在形成第一通孔腔体319之前或期间，不在第一交替堆叠(132,142)中形成阶梯式表面。如本文所用，“阶梯式表面”是指一组连续的至少一个竖直或锥形笔直表面和其间没有区域重叠的至少两个水平表面。换句话说，彼此不重叠的至少两个水平表面通过至少一个竖直或锥形笔直表面彼此邻接，以提供阶梯式表面。根据本公开的方面，可以形成竖直延伸穿过第一交替堆叠(132,142)的第一通孔腔体319，而不在第一交替堆叠(132,142)中形成任何阶梯式表面。在一个实施方案中，第一通孔腔体319和牺牲第一层支撑开口填充部分128形成在相应区域中，使得第一通孔腔体319的区域不与牺牲第一层支撑开口填充部分128的区域重叠。
参考图12，可以在第一通孔腔体319中沉积第一牺牲通孔填充材料。第一牺牲通孔填充材料包括非晶硅、硅锗合金、非晶碳、类金刚石碳或硅基无机聚合物材料。可以通过平面化工艺诸如化学机械平面化工艺从包括层间介电层180的顶部表面的水平平面上方移除第一牺牲通孔填充材料的多余部分。填充第一通孔腔体319的第一牺牲通孔填充材料的每个剩余部分包括第一牺牲通孔填充结构318。
参考图13，可以在第一层结构(132,142,170,148,128,318)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可在第一交替堆叠(132,142)的顶表面上形成材料层的第二交替堆叠(232,242)。第二交替堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包含第三材料，并且每个第四材料层可包含与第三材料不同的第四材料。在一个实施方案中，第三材料可与第一绝缘层132的第一材料相同，并且第四材料可与第一牺牲材料层142的第二材料相同。
在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可对第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可用导电电极代替第二牺牲材料层242的第四材料，导电电极可用作例如竖直NAND设备的控制栅极电极。
在一个实施方案中，每个第二绝缘层232可包含第二绝缘材料，并且每个第二牺牲材料层242可包含第二牺牲材料。在这种情况下，第二交替堆叠(232,242)可包括交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可与第一绝缘材料相同，并且第二牺牲材料可与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第二交替堆叠(232,242)中的每个第二牺牲材料层242可具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。
随后可在第二交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可包含氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包含氮化硅。
一般来讲，绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠可以形成在过程中源极层级材料层110'上方。
参考图14，可以穿过第二层结构(232,242,270)形成各种第二层开口(249,229)。可以在第二绝缘帽盖层270上方施加掩模层(未示出)，并且可以对该掩模层进行光刻图案化以形成穿过其的各种开口。开口的图案可与各种第一层开口(149,129)的图案相同，其与牺牲第一层开口填充部分(148,128)相同。因此，可以使用用于对第一层开口(149,129)进行图案化的光刻掩模来对光致抗蚀剂层进行图案化。
掩模层中的开口的图案可以通过第二各向异性蚀刻工艺转印穿过第二层结构(232,242,270,72)，以在同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可包括第二层存储器开口249和第二层支撑开口229。
第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应一个的顶表面上。第二各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第二层开口(249,229)的侧壁可以是基本上竖直的，或可以是锥形的。每个第二层开口(249,229)的底部周边可以横向偏移，和/或可以完全定位在下面的牺牲第一层开口填充部分(148,128)的顶表面的周边内。随后可以例如通过灰化移除掩模层。
参考图15，可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一绝缘层和第二绝缘层(132,232)、第一牺牲材料层和第二牺牲材料层(142,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。
图16A至图16D提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。
参考图16A，示出了图15的第一示例性器件结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。
参考图16B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层52可以包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。另选地，牺牲材料层(142,242)可相对于绝缘层(132,232)的侧壁横向地凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
半导体沟道材料层60L包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可以具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60L包括硼掺杂非晶硅或硼掺杂多晶硅和/或基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60L具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体积中。
参见图16C，在每个存储器开口中的腔体49'未被半导体沟道材料层60L完全填充的情况下，可将介电芯层沉积在腔体49'中以填充每个存储器开口内的腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上面的介电芯层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷至第二绝缘帽盖层270的顶表面与第二绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图16D，可在覆盖在介电芯62上面的腔体中沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63的掺杂剂浓度可以在5.0×1018/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向包围竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层110'、第一层结构(132,142,170)、第二层结构(232,242,270)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。
参考图17，示出了在形成存储器开口填充结构58之后的第一示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。
可选地，可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含介电材料，诸如氧化硅。漏极选择层级隔离结构72可沿第一水平方向hd1横向延伸，并且可沿垂直于第一水平方向hd1的第二水平方向hd2横向地间隔开。
图17是根据本公开的第一实施方案的在形成存储器开口填充结构和支撑柱结构之后的第一示例性结构的竖直剖面图。
图18A至图18K示出了在形成第二通孔腔体329期间第一示例性结构中的接触区200的竖直剖面图。可以通过顺序地执行N2组通孔形成处理步骤来形成第二通孔腔体329，其中N2是大于1的整数。例如，N2可以是在2至12诸如3至10的范围内的整数。对于不大于N2的每个正整数i(即，对于在0至N2+1之间的任何整数i)，每个第i组通孔形成处理步骤包括：第i个蚀刻掩模图案化步骤，其中第i个蚀刻掩模层(诸如掩模层(421–431))形成在第二交替堆叠(232,242)上方，并且被光刻图案化以形成穿过其中的开口；第i个各向异性蚀刻步骤，其中在第i个蚀刻掩模层中的开口下方蚀刻至少一对第二绝缘层232和第二牺牲材料层242；和第i个蚀刻掩模移除步骤，其中第i个蚀刻掩模层被移除。
在一个实施方案中，对于彼此不同并且选自在0至N2+1之间的范围内的整数的任一对j和k，第j个蚀刻掩模层包括与第k个蚀刻掩模层中的开口具有区域重叠的相应第二开口子集，以及不与第k个蚀刻掩模层中的开口具有任何区域重叠的相应第二开口子集。换句话说，任何选定蚀刻掩模层中的一些开口与任何其他蚀刻掩模层中的开口重叠，同时选定蚀刻掩模层中的一些其他开口不与另一个蚀刻掩模层中的开口的互补部分重叠。
在一个实施方案中，N2组通孔形成处理步骤内的各向异性蚀刻步骤可以在相应蚀刻掩模层中的每个开口下方蚀刻单对第二绝缘层232和第二牺牲材料层242。N2组通孔形成处理步骤内的另一个各向异性蚀刻步骤可以在相应蚀刻掩模层中的每个开口下方蚀刻两对第二绝缘层232和第二牺牲材料层242。N2组通孔形成处理步骤内的又一个各向异性蚀刻步骤可以在相应蚀刻掩模层中的每个开口下方蚀刻四对第二绝缘层232和第二牺牲材料层242。可以执行另外的各向异性蚀刻步骤以提供具有多达2N2–1种不同深度的第二通孔腔体329。
在一个实施方案中，整数N2可以在4至8的范围内，并且在N2组通孔形成处理步骤之后物理地暴露于第二通孔腔体329的第二牺牲材料层242的总数在2N2-1至2N2-1的范围内。例如，如果N2是6，则在六组通孔形成处理步骤之后物理地暴露于第二通孔腔体329的第二牺牲材料层242的总数在32至63的范围内。
第二通孔腔体329包括延伸到第一牺牲通孔填充结构318中的相应第一牺牲通孔填充结构的顶部表面的第二通孔腔体329的子集。第一牺牲通孔填充结构318中的每个第一牺牲通孔填充结构具有物理地暴露于第二通孔腔体329中的相应第二通孔腔体的顶部表面。
第二牺牲材料层242中的每个第二牺牲材料层可以包括顶部表面的相应部分，该顶部表面的相应部分在形成第二通孔腔体329后物理地暴露于第二通孔腔体329中的相应第二通孔腔体。在形成第二通孔腔体329之前或期间，不在第二交替堆叠(232,242)中形成阶梯式表面。根据本公开的方面，可以形成竖直延伸穿过第二交替堆叠(232,242)的第二通孔腔体329，而不在接触区200内(即，在形成第一通孔腔体319和第二通孔腔体329的区内)的第二交替堆叠(232,242)或第一交替堆叠(132,142)中形成任何阶梯式表面。在一个实施方案中，第二通孔腔体329和牺牲第二层支撑开口填充部分228形成在相应区域中，使得第二通孔腔体329的区域不与牺牲第二层支撑开口填充部分228的区域重叠。
参考图19A和图19B，可以在第二通孔腔体329中沉积第二牺牲通孔填充材料。第二牺牲通孔填充材料包括非晶硅、硅锗合金、非晶碳、类金刚石碳或硅基无机聚合物材料。可以通过平面化工艺诸如化学机械平面化工艺从包括第二绝缘帽盖层270的顶部表面的水平平面上方移除第二牺牲通孔填充材料的多余部分。填充第二通孔腔体329的第二牺牲通孔填充材料的每个剩余部分包括第二牺牲通孔填充结构328。
参考图20A和图20B，可以在第二层结构(232,242,270,72)上方形成第一接触层级介电层280。接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，接触层级介电层280可包括未掺杂硅酸盐玻璃，并且可具有在100nm至600nm的范围内的厚度，但是也可使用更小和更大的厚度。
可以在接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对该光致抗蚀剂层进行光刻图案化以形成伸长开口，伸长开口沿着第一水平方向hd1在存储器开口填充结构58的集群之间延伸。可以通过将光致抗蚀剂层(未示出)中的图案转印穿过接触层级介电层280、第二层结构(232,242,270,72)和第一层结构(132,142,170)并且进入过程中源极层级材料层110'中来形成背侧沟槽79。可以移除接触层级介电层280、第二层结构(232,242,270,72)、第一层结构(132,142,170)和过程中源极层级材料层110'的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿第二水平方向hd2横向间隔开。
参考图21和图22A，可以在每个背侧沟槽79的侧壁上形成背侧沟槽间隔物77。例如，可以在背侧沟槽79中并且在接触层级介电层280上方沉积保形间隔物材料层，并且可以对该保形间隔物材料层进行各向异性蚀刻以形成背侧沟槽间隔物77。背侧沟槽间隔物77包括与源极层级牺牲层104的材料不同的材料。例如，背侧沟槽间隔物77可以包括包含氮化硅。
参考图22B，可以在各向同性蚀刻工艺中，将对于第一交替堆叠(132,142)、第二交替堆叠(232,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、接触层级介电层280、较高牺牲衬垫105和较低牺牲衬垫103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物77包含氮化硅，并且较高和较低牺牲衬垫(105,103)包含氧化硅，则可以使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH))来对于背侧沟槽间隔物77以及较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。在从中移除源极层级牺牲层104的体积中形成源极腔体109。
湿法蚀刻化学物质诸如热TMY和TMAH对于掺杂半导体材料(诸如较高源极层级半导体层116和较低源极层级半导体层112的p掺杂半导体材料和/或n掺杂半导体材料)具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热TMY和TMAH提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109和/或背侧沟槽间隔物77后，即使较高源极层级半导体层116的侧壁被物理暴露或者即使较低源极层级半导体层112的表面被物理暴露，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻也是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的第一示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一个都物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每个存储器开口填充结构包括物理暴露于源极腔体109的侧壁。
参考图22C，可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶部表面和较高源极层级半导体层116的底部表面可以物理暴露于源极腔体109。通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。
参考图22D，可在源极腔体109周围的物理暴露的半导体表面上沉积具有第二导电类型的掺杂的半导体材料。物理暴露的半导体表面包括竖直半导体沟道60的外部侧壁的底部部分和该至少一个源极层级半导体层的水平表面(诸如较高源极层级半导体层116的底部表面和/或较低源极层级半导体层112的顶部表面)。例如，物理暴露的半导体表面可以包括竖直半导体沟道60的外部侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底部表面。
在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和掺杂剂气体可以同时流入包括第一示例性结构的工艺室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，并且掺杂剂气体可包括掺杂剂原子(诸如膦、胂、锑或二硼烷)的氢化物。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理暴露的半导体表面生长具有第二导电类型掺杂的掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂物的原子浓度可在1.0×1020/cm3至2.0×1021/cm3(诸如2.0×1020/cm3至8.0×1020/cm3)的范围内。最初形成的源极接触层114可以基本上由第二导电类型的半导体原子和掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。
选择性半导体沉积工艺的持续时间可以选择成使得源极腔体109填充有源极接触层114，并且源极接触层114接触背侧沟槽间隔物77的内部侧壁的底端部分。在一个实施方案中，可以通过从源极腔体109周围的半导体表面选择性地沉积具有第二导电类型掺杂的掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。
包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成埋入式源极层(112,114,116)。包括埋入式源极层(112,114,116)、源极层级绝缘层117和源极选择层级导电层118的层组构成源极层级材料层110，其替换过程中源极层级材料层110'。
参考图22E和图23，可以使用各向同性蚀刻工艺来对于绝缘层(132,232)、第一绝缘帽盖层170和第二绝缘帽盖层270、接触层级介电层280和源极接触层114选择性地移除背侧沟槽间隔物77。例如，如果背侧沟槽间隔物77包括氮化硅，则可以执行使用了热磷酸的湿法蚀刻工艺来移除背侧沟槽间隔物77。在一个实施方案中，可以将移除背侧沟槽间隔物77的各向同性蚀刻工艺与后续各向同性蚀刻工艺相结合，该后续各向同性蚀刻工艺对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、接触层级介电层280和源极接触层114选择性地蚀刻牺牲材料层(142,242)。
可以执行氧化工艺以将半导体材料的物理暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。
参考图24，对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、接触层级介电层280、源极接触层114、介电半导体氧化物板122和环形介电半导体氧化物间隔物124选择性地移除牺牲材料层(142,242)。例如，可以例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)的材料、第一绝缘帽盖层和第二绝缘帽盖层(170,270)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可以包括氮化硅，绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)和存储器膜50的最外层的材料可以包括氧化硅材料。
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将第一示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。
在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可大于相应的背侧凹陷部(143,243)的高度。可在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可以基本上平行于衬底半导体层9的顶部表面延伸。背侧凹陷部(143,243)可由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可整个具有均匀高度。
参考图25，可以任选地在背侧凹陷部(143,243)和背侧沟槽79中以及在接触层级介电层280上方沉积背侧阻挡介电层44。背侧阻挡介电层44包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层44可包含氧化铝。可通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层44。背侧阻挡介电层44的厚度可在1nm至20nm诸如2nm至10nm的范围内，但是也可使用更小和更大的厚度。
可以在多个背侧凹陷部(143,243)中、在背侧沟槽79的侧壁上以及在接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
可在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可以在多个第一背侧凹陷部143中形成多个第一导电层146，可以在多个第二背侧凹陷部243中形成多个第二导电层246，并且可以在每个背侧沟槽79的侧壁上和接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可物理地暴露于相应背侧沟槽79。背侧沟槽可具有一对弯曲侧壁，该对弯曲侧壁具有沿着第一水平方向hd1的非周期性宽度变化和沿着竖直方向的非线性宽度变化。
每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可填充有支撑柱结构20。
在一些实施方案中，可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。定位在漏极选择栅极电极下方的导电层(146,246)的子集可用作定位在同一层级处的控制栅和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。
存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。下面的外围器件区700中的半导体器件可以包括字线开关器件，字线开关器件被配置为控制到相应字线的偏置电压。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。
参考图26，可以在背侧沟槽79中保形沉积介电材料诸如氧化硅以形成背侧沟槽填充结构176。
参考图27，穿过接触层级介电层280形成开口，例如通过在接触层级介电层280上方施加并图案化光致抗蚀剂层(未示出)，使得在覆盖在第二牺牲通孔填充结构328上面的每个区域中的光致抗蚀剂层中形成开口。可以执行各向异性蚀刻工艺以将光致抗蚀剂层中的开口的图案转印穿过接触层级介电层280。第二牺牲通孔填充结构328的顶部表面在各向异性蚀刻工艺之后被物理地暴露。
通过各向同性蚀刻工艺对于绝缘层(132,232)和背侧阻挡介电层44的材料选择性地移除第二牺牲通孔填充结构328和第一牺牲通孔填充结构318。例如，可以执行蚀刻第二牺牲通孔填充结构328的牺牲材料和第一牺牲通孔填充结构318的湿法蚀刻工艺，以移除第二牺牲通孔填充结构328和第一牺牲通孔填充结构318。接触通孔腔体85形成在从中移除了第二牺牲通孔填充结构328和第一牺牲通孔填充结构318的体积中。接触通孔腔体85包括形成在第一通孔腔体319和第二通孔腔体329的体积中的空隙。因此，接触通孔腔体85的体积可以与第一通孔腔体319和第二通孔腔体329的体积的并集相同。一般来讲，可以通过移除牺牲通孔填充结构(318,328)来形成接触通孔腔体85。如果需要，可以任选地通过在此时蚀刻来移除背侧阻挡介电44的在接触通孔腔体85的底部处的暴露部分。
参考图28，可以在接触通孔腔体85中保形沉积介电材料层。介电材料包括介电材料诸如氧化硅，并且可以通过保形沉积工艺(诸如化学气相沉积工艺)来沉积。介电材料层的厚度可以在5nm至100nm诸如10nm至50nm的范围内，但是也可以采用更小和更大的厚度。可以执行各向异性蚀刻工艺以移除介电材料层的水平部分。位于接触通孔腔体85的外围区处的介电材料层的每个剩余管状部分包括管状介电间隔物84。各向异性蚀刻工艺可以包括过度蚀刻步骤，该过度蚀刻步骤蚀刻穿过背侧阻挡介电层44(如果存在的话)的在每个接触通孔腔体85的底部处的物理暴露的水平部分，以暴露相应的下面的导电层(146,246)。
在形成管状介电间隔物84之前或之后，在移除牺牲通孔填充结构(318,328)之后，移除背侧阻挡介电层44的物理暴露部分。在移除牺牲通孔填充结构(318,328)后，背侧阻挡介电层44的圆柱形表面(例如，侧壁)物理地暴露于接触通孔腔体85的体积中的空隙。导电层(146,246)的顶部表面可以在每个接触通孔腔体85的底部处物理地暴露。
参考图29，可以在接触通孔腔体85中沉积至少一种导电材料。该至少一种导电材料可以包括例如任选的导电金属衬垫材料和导电填充材料。导电金属衬垫材料可以包括导电金属氮化物材料，诸如TiN、TaN和/或WN。导电金属衬垫材料可以例如通过化学机械沉积工艺来沉积。导电填充材料可以包括例如W、Ru、Co、Mo、Ti、Ta和/或Cu。导电填充材料可以通过物理气相沉积、化学气相沉积、电镀和/或化学镀来沉积。可以从包括接触层级介电层280的顶部表面的水平平面上方移除该至少一种导电材料的多余部分。
填充相应接触通孔腔体85的该至少一种导电材料的每个剩余部分构成接触通孔结构86。接触通孔结构86可以直接形成在背侧阻挡介电层44的暴露的圆柱形表面上。因此，接触通孔结构86形成在管状介电间隔物84中的相应管状介电间隔物的内部侧壁上的接触通孔腔体85的剩余体积中，并且直接形成在导电层(146,246)中的相应导电层的顶部表面上。在一个实施方案中，接触通孔结构86中的每个接触通孔结构可以直接形成在背侧阻挡介电层44的水平部分的相应侧壁上。管状介电间隔物84和接触通孔结构86的每个连续组合构成横向隔离的接触通孔组件(84,86)。
参考图30，可以穿过接触层级介电层280在位于存储器开口填充结构58内的漏极区63的顶部表面上形成漏极接触通孔结构88。在第一实施方案的先前描述的方面中，在形成通孔腔体329，然后形成接触通孔结构86之前形成存储器开口填充结构58。然而，在第一实施方案的另选方面，在存储器开口填充结构58之前形成通孔腔体329和/或接触通孔结构86。
参考图1A至图30并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层(132,232)和导电层(146,246)位于衬底8上方的交替堆叠{(132.146),(232,246)}；存储器开口49，该存储器开口位于存储器阵列区100中并且竖直延伸穿过交替堆叠{(132,146),(232,246)}，并且在其中包括存储器开口填充结构58；横向隔离的接触通孔组件(84,86)，该横向隔离的接触通孔组件位于与存储器阵列区100相邻定位的接触区200中，其中横向隔离的接触通孔组件(84,86)中的每个横向隔离的接触通孔组件包括接触导电层(146,246)中的相应导电层的顶部表面的接触通孔结构86和横向包围接触通孔结构86的管状介电间隔物84，其中除接触导电层(146,246)中的最顶部导电层的接触通孔结构86之外的每个接触通孔结构86延伸穿过覆盖在相应导电层上面的每个导电层并且被覆盖在相应导电层上面的每个导电层横向包围，并且其中交替堆叠{(132,146),(232,246)}在接触区200内不具有阶梯式表面。
在一个实施方案中，存储器开口填充结构58中的每个存储器开口填充结构包括竖直半导体沟道60和存储器膜50。在一个实施方案中，背侧阻挡介电层44可以位于交替堆叠{(132,146),(232,246)}内的每对竖直相邻的绝缘层(132,232)和导电层(146,246)之间，其中每个接触通孔结构86接触并延伸穿过背侧阻挡介电层44中的相应背侧阻挡介电层，所述相应背侧阻挡介电层接触相应导电层(146,246)的顶部表面。
在一个实施方案中，每个管状介电间隔物84包括环形底部表面，该环形底部表面接触背侧阻挡介电层44中的相应背侧阻挡介电层的顶部表面。在一个实施方案中，每个管状介电间隔物84竖直延伸穿过导电层(146,246)中的最顶部导电层，接触背侧阻挡介电层44中接触导电层(146,246)中的最顶部导电层的一个背侧阻挡介电层的相应圆柱形侧壁。
在一个实施方案中，每个接触通孔结构86的底部接触导电层(146,246)中的相应导电层的顶部表面处的界面边界。界面边界可以包括接触通孔结构86和导电层(146,246)中的相应导电层的顶部表面之间的晶界。如果接触通孔结构86和导电层(146,246)包括不同的导电材料，则界面边界可以包括组成边界，在该组成边界处，导电材料的组成在该组成边界的相对侧上是不同的。在一个实施方案中，每个接触通孔结构86的底部接触导电层(146,246)中的相应导电层的顶部表面，使得该顶部表面在所有水平方向上延伸经过接触通孔结构86的底部(即，接触通孔结构86接触内部部分而不是相应导电层(146,246)的顶部表面的末端边缘或端部部分)。
参考图31，根据本公开的第二实施方案的第二示例性结构可以与图2的第一示例性结构相同。
参考图32，可以执行图3的处理步骤，其中修改了光致抗蚀剂层中的开口的图案，以形成第一层存储器开口149而不形成第一层支撑开口。
参考图33，可以执行图4的处理步骤以形成牺牲第一层存储器开口填充部分148。
参考图34，可以在第二示例性结构上方施加光致抗蚀剂层(未示出)，并且可以对该光致抗蚀剂层进行光刻图案化以在接触区200的区域内形成开口。可以执行各向异性蚀刻工艺以形成穿过第一层交替堆叠(132,142)并进入过程中源极层级材料层110'的第一层支撑开口119。在一个实施方案中，第一层支撑开口119可以被布置成周期性二维阵列。
参考图35A和图35B，可以通过保形沉积工艺诸如化学气相沉积在第一层支撑开口119中沉积介电填充材料，诸如氧化硅。可以从包括层间介电层180的顶部表面的水平平面上方移除介电填充材料的多余部分。第一层支撑开口119中的介电填充材料的剩余部分包括第一层支撑柱结构222。
在另选实施方案中，在第一层支撑开口119中形成第一层支撑柱结构222之后形成第一层存储器开口149。
参考图36，可以执行图13的处理步骤以形成第二绝缘层232和第二导电层246的第二交替堆叠。
参考图37，可以执行图14的处理步骤，其中修改了光致抗蚀剂层中的开口的图案，以形成第二层存储器开口249而不形成第二层支撑开口。
参考图38，可以执行图15的处理步骤以形成层间存储器开口49。
参考图39，可以执行图16A至图16D的处理步骤以形成存储器开口填充结构58。
参考图40A和图40B，可以在第二示例性结构上方施加光致抗蚀剂层(未示出)，并且可以对该光致抗蚀剂层进行光刻图案化以在接触区200的区域内形成开口。光致抗蚀剂层中的开口的区域可以与第一层支撑柱结构222的区域重叠。可以执行各向异性蚀刻工艺以穿过第二层交替堆叠(232,242)形成第二层支撑开口。第一层支撑柱结构222的顶部表面可以在每个第二层支撑开口的底部处物理地暴露。在一个实施方案中，第二层支撑开口可以被布置成周期性二维阵列。
可以通过保形沉积工艺诸如化学气相沉积在第二层支撑开口中沉积介电填充材料，诸如氧化硅。可以从包括第二绝缘帽盖层270的顶部表面的水平平面上方移除介电填充材料的多余部分。第二层支撑开口中的介电填充材料的剩余部分包括第二层支撑柱结构224。第一层支撑柱结构222和第二层支撑柱结构224的每个连续组合构成层间支撑柱结构220，该层间支撑柱结构也被称为支撑柱结构220。
在另选实施方案中，在第二层支撑开口中形成第二层支撑柱结构224之后形成层间存储器开口49和存储器开口填充结构58。
参考图41A和图41B，可以在第二示例性结构上方施加第一掩模层411(例如，光致抗蚀剂和/或硬掩模层)，并且可以对该第一掩模层进行光刻图案化以在接触区200内形成开口。根据本公开的方面，第一掩模层411中的开口的区域可以与支撑柱结构220的区域重叠。在一个实施方案中，第一掩模层411中的开口中的一个或多个开口可以具有与支撑柱结构220中的至少一个支撑柱结构的整个区域重叠的相应区域。在一个实施方案中，第一掩模层411中的每个开口可以具有包括至少一个支撑柱结构220的整个区域的相应区域。在一个实施方案中，第一掩模层411中的一个或多个开口可以具有与支撑柱结构220的基础子集的区域相交的相应周边。在一个实施方案中，第一掩模层411中的每个开口可以具有与支撑柱结构220的基础子集的区域相交的相应周边。
可以执行第一各向异性蚀刻工艺以将第一掩模层411中的开口的图案转印穿过第二绝缘帽盖层270。在一个实施方案中，绝缘层(132,232)、绝缘帽盖层(170,270)和层间绝缘层180可以包括氧化硅，并且牺牲材料层(142,242)可以包括氮化硅。在这种情况下，第一各向异性蚀刻工艺可以包括对于氮化硅选择性地蚀刻氧化硅的各向异性蚀刻步骤。通孔腔体419形成在第一掩模层411中的开口下方。随后可以例如通过灰化和/或选择性蚀刻移除第一掩模层411。图41A和图41B的一组处理步骤被称为第一组通孔形成处理步骤。
参考图42，可以在第二示例性结构上方施加第二掩模层412(例如，光致抗蚀剂和/或硬掩模层)，并且可以对该第二掩模层进行光刻图案化以形成穿过其中的开口。第二掩模层412中的开口的图案包括与先前形成的第一通孔腔体419的区域重叠的第一开口子集，以及不与先前形成的第一通孔腔体419的区域重叠的第二开口子集。可以执行第二各向异性蚀刻工艺以将第二掩模层412中的开口的图案转印穿过第二绝缘帽盖层270的下面部分(在先前形成的第一通孔腔体419不存在于相应开口下方的情况下)，并且穿过两个第二牺牲材料层242和第二绝缘层232。在一个实施方案中，绝缘层(132,232)、绝缘帽盖层(170,270)和层间绝缘层180可以包括氧化硅，并且牺牲材料层(142,242)可以包括氮化硅。在这种情况下，第二各向异性蚀刻工艺可以包括蚀刻氧化硅的三个各向异性蚀刻步骤和蚀刻氮化硅的两个各向异性蚀刻步骤的交替序列。通孔腔体419形成在第二掩模层412中的开口下方。随后可以例如通过灰化和/或选择性蚀刻移除第二掩模层412。图42的一组处理步骤被称为第二组通孔形成处理步骤。
参考图43，可以通过顺序地执行N组通孔形成处理步骤来形成竖直延伸到每个牺牲材料层(142,242)的通孔腔体，其中N是大于1的整数。例如，N可以是在2至12诸如3至10的范围内的整数。对于不大于N的每个正整数i(即，对于在0至N+1之间的任何整数i)，每个第i组通孔形成处理步骤包括：第i个蚀刻掩模图案化步骤，其中第i个蚀刻掩模层(诸如掩模层)形成在交替堆叠{(132,142),(232,242)}上方，并且被光刻图案化以形成穿过其中的开口；第i个各向异性蚀刻步骤，其中在第i个蚀刻掩模层中的开口下方蚀刻至少一对绝缘层(132,232)和牺牲材料层(142,242)；和第i个蚀刻掩模移除步骤，其中第i个蚀刻掩模层被移除。
在一个实施方案中，对于彼此不同并且选自在0至N+1之间的范围内的整数的任一对j和k，第j个蚀刻掩模层包括与第k个蚀刻掩模层中的开口具有区域重叠的相应第一开口子集，以及不与第k个蚀刻掩模层中的开口具有任何区域重叠的相应第二开口子集。换句话说，任何选定蚀刻掩模层中的一些开口与任何其他蚀刻掩模层中的开口重叠，同时选定蚀刻掩模层中的一些其他开口不与另一个蚀刻掩模层中的开口的互补部分重叠。
在一个实施方案中，N组通孔形成处理步骤内的各向异性蚀刻步骤可以在相应蚀刻掩模层中的每个开口下方蚀刻单对绝缘层(132,232)和牺牲材料层(142,242)。N组通孔形成处理步骤内的另一个各向异性蚀刻步骤可以在相应蚀刻掩模层中的每个开口下方蚀刻两对绝缘层(132,232)和牺牲材料层(142,242)。N组通孔形成处理步骤内的又一个各向异性蚀刻步骤可以在相应蚀刻掩模层中的每个开口下方蚀刻四对绝缘层(132,232)和牺牲材料层(142,242)。可以执行另外的各向异性蚀刻步骤以提供具有多达2N–1种不同深度的通孔腔体419。
在一个实施方案中，整数N可以在4至8的范围内，并且在N组通孔形成处理步骤之后物理地暴露于通孔腔体419的牺牲材料层(142,242)的总数在2N-1至2N-1的范围内。例如，如果N是6，则在六组通孔形成处理步骤之后物理地暴露于通孔腔体419的牺牲材料层(142,242)的总数在32至63的范围内。
牺牲材料层(142,242)中的每个牺牲材料层可以包括顶部表面的相应部分，该顶部表面的相应部分在形成通孔腔体419后物理地暴露于通孔腔体419中的相应通孔腔体。在形成通孔腔体419之前或期间，不在交替堆叠{(132,142),(232,242)}中形成阶梯式表面。根据本公开的方面，可以形成竖直延伸穿过交替堆叠{(132,142),(232,242)}的通孔腔体419，而不在交替堆叠{(132,142),(232,242)}中形成任何阶梯式表面。
根据本公开的方面，可以在形成通孔腔体419期间蚀刻支撑柱结构220。在一个实施方案中，通孔腔体419中的至少一个通孔腔体可以与支撑柱结构220的相应子集具有区域重叠。在一个实施方案中，通孔腔体419中的每个通孔腔体可以与支撑柱结构220的相应子集具有区域重叠。一般来讲，可以通过执行各向异性蚀刻工艺在接触区中形成通孔腔体419。支撑柱结构220中的第一支撑柱结构220A不通过各向异性蚀刻工艺来蚀刻，并且支撑柱结构220中的第二支撑柱结构220B的顶部部分通过各向异性蚀刻工艺来蚀刻。在一个实施方案中，牺牲材料层(142,242)中的每个牺牲材料层包括顶部表面的相应部分，该顶部表面的相应部分在形成通孔腔体419后物理地暴露于通孔腔体419中的相应通孔腔体。
在一个实施方案中，第二支撑柱结构220B中的至少一个第二支撑柱结构的水平顶部表面可以在通孔腔体419中的一个通孔腔体的底部表面处物理地暴露。在一个实施方案中，第二支撑柱结构220B中的一个第二支撑柱结构的竖直侧壁或锥形侧壁表面可以在通孔腔体419中的一个通孔腔体的侧壁上物理地暴露。
参考图44，可以在通孔腔体419中沉积牺牲通孔填充材料。牺牲通孔填充材料包括非晶硅、硅锗合金、非晶碳、类金刚石碳或硅基无机聚合物材料。可以通过平面化工艺诸如化学机械平面化工艺从包括第二绝缘帽盖层270的顶部表面的水平平面上方移除第一牺牲通孔填充材料的多余部分。填充通孔腔体419的牺牲通孔填充材料的每个剩余部分包括牺牲通孔填充结构418。
接触层级介电层280可以形成在第二绝缘帽盖层270上方。接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，接触层级介电层280可包括未掺杂硅酸盐玻璃，并且可具有在100nm至600nm的范围内的厚度，但是也可使用更小和更大的厚度。
参考图45，可以执行图20A和图20B的处理步骤，以形成背侧沟槽79。可以执行图21、图22A至图22E和图23的处理步骤，以用源极层级材料层110替换过程中源极层级材料层110'。可以执行图24、图25和图26的处理步骤，以用导电层(146,246)替换牺牲材料层(142,242)并形成背侧沟槽填充结构176。在一个实施方案中，可以在背侧凹陷部(143,243)中的每个背侧凹陷部中并且在牺牲通孔填充结构418的底部表面上沉积任选的背侧阻挡介电层44。在沉积背侧阻挡介电层44之后，可以在背侧凹陷部(143,243)的剩余体积中形成导电层(146,246)。
参考图46，穿过接触层级介电层280形成开口，例如通过在接触层级介电层280上方施加并图案化光致抗蚀剂层(未示出)，使得在覆盖在牺牲通孔填充结构418上面的每个区域中的光致抗蚀剂层中形成开口。可以执行各向异性蚀刻工艺以将光致抗蚀剂层中的开口的图案转印穿过接触层级介电层280。第二牺牲通孔填充结构418的顶部表面在各向异性蚀刻工艺之后被物理地暴露。
通过各向同性蚀刻工艺对于绝缘层(132,232)、支撑柱结构220和背侧阻挡介电层44的材料选择性地移除牺牲通孔填充结构418。例如，可以执行蚀刻牺牲通孔填充结构418的牺牲材料的湿法蚀刻工艺以移除牺牲通孔填充结构418。接触通孔腔体85形成在从中移除牺牲通孔填充结构418的体积中。接触通孔腔体85包括形成在通孔腔体419的体积中的空隙。因此，接触通孔腔体85的体积可以与通孔腔体419的体积的并集相同。一般来讲，可以通过移除牺牲通孔填充结构418来形成接触通孔腔体85。任选地，可以蚀刻穿过在通孔腔体419的底部处暴露的背侧阻挡介电层44的水平部分，以暴露相应的下面的导电层(146,246)和至少一个支撑柱结构220的部分。
参考图47A和图47B，可以在接触通孔腔体85中保形沉积介电材料层。介电材料包括介电材料诸如氧化硅，并且可以通过保形沉积工艺(诸如化学气相沉积工艺)来沉积。介电材料层的厚度可以在5nm至100nm诸如10nm至50nm的范围内，但是也可以采用更小和更大的厚度。可以执行各向异性蚀刻工艺以移除介电材料层的水平部分。位于接触通孔腔体85的外围区处的介电材料层的每个剩余管状部分包括管状介电间隔物84。各向异性蚀刻工艺可以任选地包括过度蚀刻步骤，该过度蚀刻步骤蚀刻穿过背侧阻挡介电层44的在每个接触通孔腔体85的底部处的物理暴露的水平部分(在该步骤未在图46所示的步骤处执行的情况下)。至少一个支撑柱结构220的顶部表面和导电层(146,246)的顶部表面可以在每个接触通孔腔体85的底部处物理地暴露。
可以在接触通孔腔体85中沉积至少一种导电材料。该至少一种导电材料可以包括例如导电金属衬垫材料和导电填充材料。导电金属衬垫材料可以包括导电金属氮化物材料，诸如TiN、TaN和/或WN。导电金属衬垫材料可以例如通过化学机械沉积工艺来沉积。导电填充材料可以包括例如W、Ru、Co、Mo、Ti、Ta和/或Cu。导电填充材料可以通过物理气相沉积、化学气相沉积、电镀和/或化学镀来沉积。可以从包括接触层级介电层280的顶部表面的水平平面上方移除该至少一种导电材料的多余部分。
填充相应接触通孔腔体85的该至少一种导电材料的每个剩余部分构成接触通孔结构86。接触通孔结构86可以直接形成在背侧阻挡介电层44的圆柱形表面上。因此，接触通孔结构86形成在管状介电间隔物84中的相应管状介电间隔物的内部侧壁上的接触通孔腔体85的剩余体积中，并且直接形成在导电层(146,246)中的相应导电层的顶部表面上。在一个实施方案中，接触通孔结构86中的一个接触通孔结构可以直接形成在至少一个支撑柱结构220的顶部表面上。在一个实施方案中，接触通孔结构86中的每个接触通孔结构可以直接形成在相应的一组至少一个支撑柱结构220的顶部表面上。管状介电间隔物84和接触通孔结构86的每个连续组合构成横向隔离的接触通孔组件(84,86)。
随后，可以穿过接触层级介电层280在位于存储器开口填充结构58内的漏极区63的顶部表面上形成漏极接触通孔结构(未示出)。
参考图48A和图48B，可以通过形成具有在1度至20度范围内的锥角的通孔腔体419来从第二示例性结构得到第二示例性结构的第一另选构型。在这种情况下，横向隔离的接触通孔组件(84,86)中的至少一个横向隔离的接触通孔组件可以接触至少一个第二支撑柱结构220B的锥形侧壁。在一个实施方案中，横向隔离的接触通孔组件(84,86)中的每个横向隔离的接触通孔组件可以接触至少一个第二支撑柱结构220B的锥形侧壁。
参考图49，以透视俯视图示出了处于第二示例性结构的第二另选构型的接触通孔结构86和支撑柱结构220。在这种情况下，横向隔离的接触通孔组件(84,86)中的至少一个横向隔离的接触通孔组件可以接触多个第二支撑柱结构220B的锥形侧壁，而不接触第一支撑柱结构220A的顶部表面。在一个实施方案中，横向隔离的接触通孔组件(84,86)中的每个横向隔离的接触通孔组件可以接触多个第二支撑柱结构220B的锥形侧壁。
参考图31至图49并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层(132,232)和导电层(146,246)的交替堆叠，该交替堆叠定位在衬底8上方；存储器开口49，该存储器开口位于存储器阵列区100中并竖直延伸穿过该交替堆叠{(132,146),(232,246)}；存储器开口填充结构58，该存储器开口填充结构位于存储器开口中；支撑柱结构220，该支撑柱结构位于接触区200中，竖直延伸穿过该交替堆叠{(132,146),(232,246)}，并且包括介电材料；和横向隔离的接触通孔组件(84,86)，该横向隔离的接触通孔组件位于接触区200中，其中横向隔离的接触通孔组件(84,86)中的每个横向隔离的接触通孔组件包括接触导电层(146,246)中的相应导电层的顶部表面的接触通孔结构86和横向包围接触通孔结构86的管状介电间隔物84，其中支撑柱结构220包括：第一支撑柱结构220A，第一支撑柱结构竖直延伸穿过交替堆叠{(132,146),(232,246)}内的每个层；和第二支撑柱结构220B，该第二支撑柱结构比第一支撑柱结构220A更短(即，具有更小的最大竖直尺寸)，并且接触横向隔离的接触通孔组件(84,86)中的相应横向隔离的接触通孔组件。
在一个实施方案中，交替堆叠{(132,146),(232,246)}在接触区200内不具有阶梯式表面。在一个实施方案中，第二支撑柱结构220A的子集接触接触通孔结构86中的相应接触通孔结构的水平底部表面。在一个实施方案中，接触通孔结构86中的一个接触通孔结构接触第二支撑柱结构220B中的至少两个第二支撑柱结构的水平顶部表面。在一个实施方案中，接触通孔结构86中的一个接触通孔结构接触第二支撑柱结构220B中的至少一个第二支撑柱结构的整个水平顶部表面。在一个实施方案中，接触通孔结构86中的一个接触通孔结构接触多个第二支撑柱结构220的整个水平顶部表面。
在一个实施方案中，横向隔离的接触通孔组件(84,86)中的一个横向隔离的接触通孔组件接触第二支撑柱结构220B中的至少两个第二支撑柱结构，并且不接触第一支撑柱结构220A的子集并且被该子集横向包围。在一个实施方案中，管状介电间隔物84的外部侧壁具有锥角；并且第二支撑柱结构220B的子集接触管状介电间隔物84中的相应管状介电间隔物的锥形外部侧壁。在一个实施方案中，接触通孔结构86和管状介电间隔物84的顶部表面可以位于同一水平平面内。
在一个实施方案中，三维存储器器件可以包括位于交替堆叠{(132,146),(232,246)}内的每对竖直相邻的绝缘层(132,232)和导电层(146,246)之间的背侧阻挡介电层44，其中每个接触通孔结构86接触并延伸穿过背侧阻挡介电层44中的相应背侧阻挡介电层。在一个实施方案中，每个管状介电间隔物84包括环形底部表面，该环形底部表面接触背侧阻挡介电层44中的相应背侧阻挡介电层的顶部表面。在一个实施方案中，竖直延伸穿过导电层(146,246)中的最顶部导电层的每个管状介电间隔物84接触背侧阻挡介电层44中接触导电层(146,246)中的最顶部导电层的一个背侧阻挡介电层的相应圆柱形侧壁。
在一个实施方案中，存储器开口填充结构58中的每个存储器开口填充结构包括竖直半导体沟道60和存储器膜50。
本公开的实施方案通过省略交替堆叠的接触区中的阶梯式表面(即，楼梯区)的形成来简化器件制造方法。这减少了接触区的尺寸和对具有高纵横比的通孔腔体的需要。还省略了在楼梯区上方后向阶梯式介电层的大面积沉积和平面化。还可以改善工艺热预算和器件速度。此外，可以省略阶梯式表面处的介电击穿，这减少了楼梯区中竖直相邻的字线之间的短路。同样，用于形成接触通孔的反应离子蚀刻工艺可以由于离子溅射而使交替堆叠中的突出部平滑，这进一步减少了字线短路。另外，可以通过控制氧化物到氮化物蚀刻选择性和过度蚀刻量来减少接触区中的字线弯曲和塌缩，以在通孔腔体的底部处提供平坦表面。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (40)

1.一种形成半导体器件的方法，包括：
在衬底上方形成绝缘层和牺牲材料层的交替堆叠；
穿过所述交替堆叠形成存储器开口；
在所述存储器开口中形成存储器开口填充结构；
形成竖直延伸穿过所述交替堆叠的通孔腔体，而不在所述交替堆叠中形成任何阶梯式表面；
在所述通孔腔体中形成牺牲通孔填充结构；
用导电层替换所述牺牲材料层；
通过移除所述牺牲通孔填充结构来在所述通孔腔体的体积中形成空隙；
在所述通孔腔体的侧壁上形成管状介电间隔物；以及
在所述管状介电间隔物中的相应管状介电间隔物的内部侧壁上的所述通孔腔体的剩余体积中形成并且直接在所述导电层中的相应导电层的顶部表面上形成接触通孔结构。
2.根据权利要求1所述的方法，其中所述牺牲材料层中的每个牺牲材料层包含顶部表面的相应部分，所述顶部表面的相应部分在形成所述通孔腔体后物理地暴露于所述通孔腔体中的相应通孔腔体。
3.根据权利要求2所述的方法，其中形成所述通孔腔体包括顺序地执行N组通孔形成处理步骤，其中每个第i组通孔形成处理步骤包括：
第i个蚀刻掩模图案化步骤，其中第i个蚀刻掩模层形成在所述交替堆叠上方，并且被光刻图案化以形成穿过其中的开口；
第i个各向异性蚀刻步骤，其中在所述第i个蚀刻掩模层中的所述开口下方蚀刻至少一对绝缘层和牺牲材料层；以及
第i个蚀刻掩模移除步骤，其中所述第i个蚀刻掩模层被移除，
其中N是大于1的整数，并且i是在0至N+1之间的任何整数。
4.根据权利要求3所述的方法，其中对于彼此不同并且选自在0至N+1之间的范围内的整数的任一对j和k，第j个蚀刻掩模层中的开口包括与第k个蚀刻掩模层中的开口具有区域重叠的相应第一开口子集，以及不与所述第k个蚀刻掩模层中的所述开口具有任何区域重叠的相应第二开口子集。
5.根据权利要求3所述的方法，其中：
所述N组通孔形成处理步骤内的各向异性蚀刻步骤在相应蚀刻掩模层中的每个开口下方蚀刻单对绝缘层和牺牲材料层；
所述N组通孔形成处理步骤内的另一个各向异性蚀刻步骤在相应蚀刻掩模层中的每个开口下方蚀刻两对绝缘层和牺牲材料层；并且
所述N组通孔形成处理步骤内的又一个各向异性蚀刻步骤在相应蚀刻掩模层中的每个开口下方蚀刻四对绝缘层和牺牲材料层。
6.根据权利要求3所述的方法，其中：
所述整数N在4至8的范围内；并且
在所述N组通孔形成形成处理步骤的之后物理地暴露于所述通孔腔体的牺牲材料层的总数在2N-1至2N-1之间的范围内。
7.根据权利要求1所述的方法，其中通过以下步骤来形成所述牺牲通孔填充结构：
在所述通孔腔体中沉积牺牲填充材料；以及
从所述交替堆叠上方移除所述牺牲填充材料的部分。
8.根据权利要求1所述的方法，其中用所述导电层替换所述牺牲材料层包括：
形成竖直延伸穿过所述交替堆叠内的每个层的背侧沟槽；
对于所述绝缘层和所述牺牲通孔填充结构选择性地形成背侧凹陷部；以及
在所述背侧凹陷部中沉积至少一种导电材料。
9.根据权利要求8所述的方法，还包括在所述背侧凹陷部中的每个背侧凹陷部中并且在所述牺牲通孔填充结构的底部表面上沉积背侧阻挡介电层，其中在沉积所述背侧阻挡介电层之后，在所述背侧凹陷部的剩余体积中形成所述导电层。
10.根据权利要求9所述的方法，还包括在移除所述牺牲通孔填充结构之后移除所述背侧阻挡介电层的部分，其中所述接触通孔结构中的每个接触通孔结构直接形成在所述阻挡介电层的相应侧壁上。
11.根据权利要求9所述的方法，其中：
通过移除所述牺牲通孔填充结构，所述背侧阻挡介电层的圆柱形表面物理地暴露于所述通孔腔体的所述体积中的所述空隙；并且
所述接触通孔结构直接形成在所述背侧阻挡介电层的所述圆柱形表面上。
12.根据权利要求1所述的方法，其中：
所述存储器开口形成在存储器阵列区中；
所述通孔腔体形成在与所述存储器阵列区相邻的接触区中；并且
所述存储器开口填充结构中的每个存储器开口填充结构包括竖直半导体沟道和存储器膜。
13.根据权利要求12所述的方法，还包括：
在形成所述存储器开口的同时，在所述接触区中穿过所述交替堆叠形成支撑开口；以及
在形成所述存储器开口填充结构的同时，在所述支撑开口中形成支撑柱结构。
14.根据权利要求12所述的方法，其中所述通孔腔体和所述支撑柱结构形成在相应区域中，使得所述通孔腔体的区域不与所述支撑柱结构的区域重叠。
15.一种三维存储器器件，包括：
绝缘层和导电层的交替堆叠，所述交替堆叠定位在衬底上方；
存储器开口，所述存储器开口位于存储器阵列区中并且竖直延伸穿过所述交替堆叠，并且在其中包括存储器开口填充结构；
横向隔离的接触通孔组件，所述横向隔离的接触通孔组件位于与所述存储器阵列区相邻定位的接触区中，其中所述横向隔离的接触通孔组件中的每个横向隔离的接触通孔组件包括接触所述导电层中的相应导电层的顶部表面的接触通孔结构和横向包围所述接触通孔结构的管状介电间隔物，
其中除接触所述导电层中的最顶部导电层的接触通孔结构之外的每个接触通孔结构延伸穿过覆盖在所述相应导电层上面的每个导电层并且被覆盖在所述相应导电层上面的所述每个导电层横向包围，并且其中所述交替堆叠在所述接触区内不具有阶梯式表面。
16.根据权利要求15所述的三维存储器器件，其中所述存储器开口填充结构中的每个存储器开口填充结构包括竖直半导体沟道和存储器膜。
17.根据权利要求15所述的三维存储器器件，还包括背侧阻挡介电层，所述背侧阻挡介电层位于所述交替堆叠内的每对竖直相邻的绝缘层和导电层之间，其中每个接触通孔结构接触并延伸穿过所述背侧阻挡介电层中的相应背侧阻挡介电层，所述相应背侧阻挡介电层接触所述相应导电层的顶部表面。
18.根据权利要求17所述的三维存储器器件，其中每个管状介电间隔物包括环形底部表面，所述环形底部表面接触所述阻挡介电层中的相应阻挡介电层的顶部表面。
19.根据权利要求17所述的三维存储器器件，其中竖直延伸穿过所述导电层中的所述最顶部导电层的每个管状介电间隔物接触所述背侧阻挡介电层中接触所述导电层中的所述最顶部导电层的一个背侧阻挡介电层的相应圆柱形侧壁。
20.根据权利要求15所述的三维存储器器件，其中：
每个接触通孔结构的底部接触所述导电层中的所述相应导电层的所述顶部表面处的界面边界；并且
每个接触通孔结构的所述底部接触所述导电层中的所述相应导电层的所述顶部表面，使得所述顶部表面在所有水平方向上延伸经过所述接触通孔结构的所述底部。
21.一种三维存储器器件，包括：
绝缘层和导电层的交替堆叠，所述交替堆叠定位在衬底上方；
存储器开口，所述存储器开口位于存储器阵列区中并且竖直延伸穿过所述交替堆叠；
存储器开口填充结构，所述存储器开口填充结构位于所述存储器开口中；
支撑柱结构，所述支撑柱结构位于接触区中，竖直延伸穿过所述交替堆叠，并且包括介电材料；和
横向隔离的接触通孔组件，所述横向隔离的接触通孔组件位于所述接触区中，其中所述横向隔离的接触通孔组件中的每个横向隔离的接触通孔组件包括接触所述导电层中的相应导电层的顶部表面的接触通孔结构和横向包围所述接触通孔结构的管状介电间隔物，
其中所述支撑柱结构包括：
第一支撑柱结构，所述第一支撑柱结构竖直延伸穿过所述交替堆叠内的每个层；和
第二支撑柱结构，所述第二支撑柱结构比所述第一支撑柱结构更短并且接触所述横向隔离的接触通孔组件中的相应横向隔离的接触通孔组件。
22.根据权利要求21所述的三维存储器器件，其中所述交替堆叠在所述接触区内不具有阶梯式表面。
23.根据权利要求21所述的三维存储器器件，其中所述第二支撑柱结构的子集接触所述接触通孔结构中的相应接触通孔结构的水平底部表面。
24.根据权利要求23所述的三维存储器器件，其中所述接触通孔结构中的一个接触通孔结构接触所述第二支撑柱结构中的至少两个第二支撑柱结构的水平顶部表面。
25.根据权利要求23所述的三维存储器器件，其中所述接触通孔结构中的一个接触通孔结构接触所述第二支撑柱结构中的至少一个第二支撑柱结构的整个水平顶部表面。
26.根据权利要求21所述的三维存储器器件，其中所述横向隔离的接触通孔组件中的一个横向隔离的接触通孔组件接触所述第二支撑柱结构中的至少两个第二支撑柱结构，并且不接触所述第一支撑柱结构的子集并且被所述子集横向包围。
27.根据权利要求21所述的三维存储器器件，其中：
所述管状介电间隔物的外部侧壁具有锥角；并且
所述第二支撑柱结构的子集接触所述管状介电间隔物中的相应管状介电间隔物的锥形外部侧壁。
28.根据权利要求21所述的三维存储器器件，其中所述接触通孔结构和所述管状介电间隔物的顶部表面位于同一水平平面内。
29.根据权利要求21所述的三维存储器器件，还包括背侧阻挡介电层，所述背侧阻挡介电层位于所述交替堆叠内的每对竖直相邻的绝缘层和导电层之间，其中每个接触通孔结构接触并延伸穿过所述背侧阻挡介电层中的相应背侧阻挡介电层。
30.根据权利要求29所述的三维存储器器件，其中每个管状介电间隔物包括环形底部表面，所述环形底部表面接触所述阻挡介电层中的相应阻挡介电层的顶部表面。
31.根据权利要求30所述的三维存储器器件，其中竖直延伸穿过所述导电层中的最顶部导电层的每个管状介电间隔物接触所述背侧阻挡介电层中接触所述导电层中的所述最顶部导电层的一个背侧阻挡介电层的相应圆柱形侧壁。
32.根据权利要求21所述的三维存储器器件，其中所述存储器开口填充结构中的每个存储器开口填充结构包括竖直半导体沟道和存储器膜。
33.一种形成三维存储器器件的方法，包括：
在衬底上方形成绝缘层和牺牲材料层的交替堆叠；
在存储器阵列区中穿过所述交替堆叠形成存储器开口；
在所述存储器开口中形成存储器开口填充结构；
在接触区中穿过所述交替堆叠形成支撑柱结构；
通过执行各向异性蚀刻工艺在所述接触区中形成通孔腔体，其中所述支撑柱结构中的第一支撑柱结构不通过所述各向异性蚀刻工艺来蚀刻，并且所述支撑柱结构中的第二支撑柱结构的顶部部分通过所述各向异性蚀刻工艺来蚀刻；
在所述通孔腔体中形成牺牲通孔填充结构；
用导电层替换所述牺牲材料层；
通过移除所述牺牲通孔填充结构来在所述通孔腔体的体积中形成空隙；
在所述通孔腔体的侧壁上形成管状介电间隔物；以及
在所述管状介电间隔物中的相应管状介电间隔物的内部侧壁上的所述通孔腔体的剩余体积中形成并且直接在所述导电层中的相应导电层的顶部表面上形成接触通孔结构。
34.根据权利要求33所述的方法，其中所述牺牲材料层中的每个牺牲材料层包括顶部表面的相应部分，所述顶部表面的相应部分在形成所述通孔腔体后物理地暴露于所述通孔腔体中的相应通孔腔体。
35.根据权利要求34所述的方法，其中形成所述通孔腔体包括顺序地执行N组通孔形成处理步骤，其中每个第i组通孔形成处理步骤包括：
第i个蚀刻掩模图案化步骤，其中第i个蚀刻掩模层形成在所述交替堆叠上方，并且被光刻图案化以形成穿过其中的开口；
第i个各向异性蚀刻步骤，其中在所述第i个蚀刻掩模层中的所述开口下方蚀刻至少一对绝缘层和牺牲材料层；以及
第i个蚀刻掩模移除步骤，其中所述第i个蚀刻掩模层被移除，
其中N是大于1的整数，并且i是在0至N+1之间的任何整数。
36.根据权利要求35所述的方法，其中对于彼此不同并且选自在0至N+1之间的范围内的整数的任一对j和k，第j个蚀刻掩模层中的开口包括与第k个蚀刻掩模层中的开口具有区域重叠的相应第一开口子集，以及不与所述第k个蚀刻掩模层中的所述开口具有任何区域重叠的相应第二开口子集。
37.根据权利要求35所述的方法，其中：
所述N组通孔形成处理步骤内的各向异性蚀刻步骤在相应蚀刻掩模层中的每个开口下方蚀刻单对绝缘层和牺牲材料层；
所述N组通孔形成处理步骤内的另一个各向异性蚀刻步骤在相应蚀刻掩模层中的每个开口下方蚀刻两对绝缘层和牺牲材料层；并且
所述N组通孔形成处理步骤内的又一个各向异性蚀刻步骤在相应蚀刻掩模层中的每个开口下方蚀刻四对绝缘层和牺牲材料层。
38.根据权利要求33所述的方法，其中所述第二支撑柱结构中的一个第二支撑柱结构的水平顶部表面在所述通孔腔体中的一个通孔腔体的底部表面处物理地暴露。
39.根据权利要求33所述的方法，其中所述第二支撑柱结构中的一个第二支撑柱结构的锥形侧壁表面在所述通孔腔体中的一个通孔腔体的侧壁上物理地暴露。
40.根据权利要求33所述的方法，还包括：
在背侧凹陷部中的每个背侧凹陷部中并且在所述牺牲通孔填充结构的底部表面上沉积背侧阻挡介电层，其中在沉积所述背侧阻挡介电层之后，在所述背侧凹陷部的剩余体积中形成所述导电层；以及
在移除所述牺牲通孔填充结构之后移除所述背侧阻挡介电层的部分，其中穿过所述背侧阻挡介电层中的相应背侧阻挡介电层的水平延伸部分中的开口形成所述接触通孔结构中的每个接触通孔结构。
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