CN114830329A - 包含抗氧化接触结构的三维存储器器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体结构，该半导体结构包括：位于衬底半导体层的顶表面上的半导体器件、较低层级金属互连结构、源极层级材料层以及三维存储器阵列，该三维存储器阵列包括：绝缘层和导电层的交替堆叠，以及竖直延伸穿过该交替堆叠并且包括相应的竖直半导体沟道和相应的存储器膜的存储器堆叠结构。绝缘板和介电材料板的竖直交替序列被该交替堆叠横向围绕。直通存储器层级互连通孔结构竖直延伸穿过该竖直交替序列内的每个板并且接触该较低层级金属互连结构中的一者的顶表面的中心部分。至少一个氮化硅衬垫防止或减少该直通存储器层级互连通孔结构下方的该较低层级金属互连结构的氧化。

Description

包含抗氧化接触结构的三维存储器器件及其制造方法
相关申请
本申请要求提交于2020年11月19日的美国非临时申请号16/952,526的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地，涉及包括抗氧化接触结构的三维存储器器件及其制造方法。
背景技术
三维存储器器件可包括存储器堆叠结构。存储器堆叠结构覆盖在衬底上并且延伸穿过绝缘层和导电层的交替堆叠。存储器堆叠结构包括设置在导电层的层级处的存储器元件的竖直堆叠。外围器件可在交替堆叠和存储器堆叠结构下方设置在衬底上。
发明内容
根据本公开的一方面，提供了一种半导体结构，该半导体结构包括：位于衬底半导体层的顶表面上的半导体器件；较低层级金属互连结构，该较低层级金属互连结构嵌入在较低层级介电材料层中并且电连接到半导体器件并覆盖在衬底半导体层上面；源极层级材料层，该源极层级材料层覆盖在较低层级介电材料层上面并且包括穿过其中的开口；绝缘层和导电层的交替堆叠，该交替堆叠覆盖在源极层级材料层上面；存储器堆叠结构，该存储器堆叠结构竖直延伸穿过交替堆叠，并且包括相应的竖直半导体沟道和相应的存储器膜；绝缘板和介电材料板的竖直交替序列，该竖直交替序列被交替堆叠横向围绕；第一直通存储器层级互连通孔结构，该第一直通存储器层级互连通孔结构竖直延伸穿过竖直交替序列内的每个板并且接触较低层级金属互连结构中的一者的顶表面的中心部分；以及至少一个氮化硅衬垫，该至少一个氮化硅衬垫接触较低层级金属互连结构中的一者的顶表面的周边部分并且接触第一直通存储器层级互连通孔结构的侧壁的圆柱形底端部分。
根据本公开的一方面，提供了一种形成半导体结构的方法，该方法包括：在衬底半导体层的顶表面上形成半导体器件；形成较低层级金属互连结构，该较低层级金属互连结构嵌入在较低层级介电材料层中并且在衬底半导体层上方电连接到半导体器件；在较低层级介电材料层上方形成存储器元件的三维阵列，其中存储器元件的三维阵列包括：绝缘层和导电层的交替堆叠，该交替堆叠覆盖在源极层级材料层上面；存储器堆叠结构，该存储器堆叠结构竖直延伸穿过交替堆叠，并且包括相应的竖直半导体沟道和相应的存储器膜；以及绝缘板和介电材料板的竖直交替序列，该竖直交替序列被交替堆叠横向围绕；通过竖直交替序列内的每个板形成第一直通存储器层级通孔腔体；以及在第一直通存储器层级通孔腔体中形成第一直通存储器层级互连通孔结构，其中：第一直通存储器层级互连通孔结构接触较低层级金属互连结构中的一者的顶表面的中心部分；并且至少一个氮化硅衬垫接触较低层级金属互连结构中的一者的顶表面的周边部分并且接触第一直通存储器层级互连通孔结构的侧壁的圆柱形底端部分。
附图说明
图1A是根据本公开的第一实施方案的在半导体衬底上形成半导体器件、较低层级介电层、较低金属互连结构和过程中源极层级材料层之后的示例性结构的竖直剖面图。
图1B是图1A的过程中源极层级材料层的放大视图。
图2是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直剖面图。
图3是根据本公开的实施方案的在图案化第一层阶梯区域、第一后向阶梯式介电材料部分和层间介电层之后的示例性结构的竖直剖面图。
图4是根据本公开的实施方案的在形成第一层存储器开口、第一层支撑开口和各种牺牲填充结构之后的示例性结构的竖直剖面图。
图5是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。
图6是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的示例性结构的竖直剖面图。
图7A至图7D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。
图8A是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的竖直剖面图。
图8B是图8A的示例性结构的另一个竖直剖面图。
图8C是图8A和图8B的示例性结构的又一个竖直剖面图。
图8D是沿着图8B的水平平面D-D’的水平剖面图。竖直剖面平面B-B’是图8B的竖直剖面的平面。竖直剖面平面C-C’是图8C的竖直剖面的平面。
图9A是根据本公开的实施方案的在形成介电壕沟结构之后的示例性结构的竖直剖面图。
图9B是图9A的示例性结构的另一个竖直剖面图。
图9C是图9A和图9B的示例性结构的又一个竖直剖面图。
图9D是沿着图9B的水平平面D-D’的水平剖面图。竖直剖面平面B-B’是图9B的竖直剖面的平面。竖直剖面平面C-C’是图9C的竖直剖面的平面。
图10A是根据本公开的实施方案的在形成背侧沟槽和直通存储器层级通孔腔体之后的示例性结构的竖直剖面图。
图10B是图10A的示例性结构的另一个竖直剖面图。
图10C是图10A和图10B的示例性结构的又一个竖直剖面图。
图10D是沿着图10B的水平平面D-D’的水平剖面图。竖直剖面平面B-B’是图10B的竖直剖面的平面。竖直剖面平面C-C’是图10C的竖直剖面的平面。
图11A至图11C示出了根据本公开的实施方案的在形成源极层级材料层期间存储器开口填充结构和背侧沟槽的顺序竖直剖面图。
图12A是根据本公开的实施方案的在沉积保形氮化硅衬垫之后的示例性结构的竖直剖面图。
图12B是图12A的示例性结构的另一个竖直剖面图。
图12C是图12A和图12B的示例性结构的又一个竖直剖面图。
图13A是根据本公开的实施方案的在形成保形氧化硅衬垫之后的示例性结构的竖直剖面图。
图13B是图13A的示例性结构的另一个竖直剖面图。
图13C是图13A和图13B的示例性结构的又一个竖直剖面图。
图14A是根据本公开的实施方案的在图案化保形氧化硅衬垫和保形氮化硅衬垫之后的示例性结构的竖直剖面图。
图14B是图14A的示例性结构的另一个竖直剖面图。
图14C是图14A和图14B的示例性结构的又一个竖直剖面图。
图14D是沿着图14B的水平平面D-D’的水平剖面图。竖直剖面平面B-B’是图14B的竖直剖面的平面。竖直剖面平面C-C’是图14C的竖直剖面的平面。
图15A是根据本公开的实施方案的在形成介电半导体氧化物材料部分的氧化工艺之后的示例性结构的竖直剖面图。
图15B是图15A的示例性结构的另一个竖直剖面图。
图15C是图15A和图15B的示例性结构的又一个竖直剖面图。
图15D是沿着图15B的水平平面D-D’的水平剖面图。竖直剖面平面B-B’是图15B的竖直剖面的平面。竖直剖面平面C-C’是图15C的竖直剖面的平面。
图16A是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。
图16B是图16A的示例性结构的另一个竖直剖面图。
图16C是图16A和图16B的示例性结构的又一个竖直剖面图。
图16D是沿着图16B的水平平面D-D’的水平剖面图。竖直剖面平面B-B’是图16B的竖直剖面的平面。竖直剖面平面C-C’是图16C的竖直剖面的平面。
图17A是根据本公开的实施方案的在形成导电层之后的示例性结构的竖直剖面图。
图17B是图17A的示例性结构的另一个竖直剖面图。
图17C是图17A和图17B的示例性结构的又一个竖直剖面图。
图18A是根据本公开的实施方案的在形成绝缘间隔物之后的示例性结构的竖直剖面图。
图18B是图18A的示例性结构的另一个竖直剖面图。
图18C是图18A和图18B的示例性结构的又一个竖直剖面图。
图19A是根据本公开的实施方案的在形成各种接触通孔结构和较高层级金属互连结构之后的示例性结构的竖直剖面图。
图19B是图19A的示例性结构的另一个竖直剖面图。
图19C是图19A和图19B的示例性结构的又一个竖直剖面图。
图19D是沿着图19B的水平平面D-D’的水平剖面图。竖直剖面平面B-B’是图19B的竖直剖面的平面。竖直剖面平面C-C’是图19C的竖直剖面的平面。
图20A是根据本公开的实施方案的在形成各种接触通孔结构和较高层级金属互连结构之后的示例性结构的第一另选配置的竖直剖面图。
图20B是图20A的示例性结构的另一个竖直剖面图。
图21A是根据本公开的实施方案的在形成各种接触通孔结构和较高层级金属互连结构之后的示例性结构的第二另选配置的竖直剖面图。
图21B是图21A的示例性结构的另一个竖直剖面图。
图22A是根据本公开的实施方案的在形成各种接触通孔结构和较高层级金属互连结构之后的示例性结构的第三另选配置的竖直剖面图。
图22B是图22A的示例性结构的另一个竖直剖面图。
图22C是图22A和图22B的示例性结构的又一个竖直剖面图。
图22D是沿着图22B的水平平面D-D’的水平剖面图。竖直剖面平面B-B’是图22B的竖直剖面的平面。竖直剖面平面C-C’是图22C的竖直剖面的平面。
图23A是根据本公开的实施方案的在形成各种接触通孔结构和较高层级金属互连结构之后的示例性结构的第三另选配置的竖直剖面图。
图23B是图23A的示例性结构的另一个竖直剖面图。
具体实施方式
本公开的实施方案提供了包括抗氧化接触结构的三维存储器器件及其制造方法，其各种实施方案在本文中详细描述。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此不直接接触或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参考图1A和图1B，示出了根据本公开的实施方案的示例性结构。该示例性结构包括半导体衬底8和在其上形成的半导体器件710。半导体衬底8可包括至少其上部部分处的衬底半导体层9。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供半导体器件710之间的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
可在半导体器件上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的任选平面氮化硅衬垫766以及至少一个第二介电层768。平面氮化硅衬垫766优选地具有大于2nm的厚度，诸如在4nm至40nm(诸如6nm至20nm)范围内的厚度。介电层堆叠(其包括较低层级介电材料层760)可用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构提供通向和来自在半导体器件和随后要形成的直通存储器层级互连通孔结构的着落垫的各个节点的电气布线。较低层级金属互连结构780可在较低层级介电材料层760的介电层堆叠内形成并覆盖在场效应晶体管上。较低层级金属互连结构780可包括定位在平面氮化硅衬垫766的底表面下方并任选地接触该底表面的较低层级金属线结构。
例如，较低层级金属互连结构780可以形成在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。从第一介电材料层764选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极触点的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和金属垫结构788，该金属垫结构被配置为用作随后要形成的直通存储器层级互连通孔结构的着落垫。
可以在第一介电材料层764(其可以为多个介电材料层)的最顶部介电材料层内形成金属垫结构788。较低层级金属互连结构780中的每一者都可以包括金属氮化物衬垫788L和金属填充结构788F。金属垫结构788的顶表面和第一介电材料层764的最顶部表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在金属垫结构788的顶表面和第一介电材料层764的最顶部表面上直接形成平面氮化硅衬垫766(如果存在)。
平面氮化硅衬垫766可以是氮化硅衬垫，并且可在平面底表面与平面顶表面之间具有均匀厚度。根据本公开的一方面，平面硅氮化硅衬垫766的厚度可被选择成使得平面硅氮化硅衬垫766在随后的氧化工艺期间有效地充当扩散阻挡层，该氧化工艺在形成存储器元件的三维阵列之后并且在于其上形成直通存储器层级接触通孔结构之前执行。在一个实施方案中，平面氮化硅衬垫766可具有在4nm至100nm(诸如8nm至50nm)的范围内的厚度，但是也可采用更小和更大的厚度。平面硅氮化硅衬垫766可通过化学气相沉积工艺来沉积。
至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。从至少一个第二介电材料层768选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二介电材料层768可包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。
一般来讲，半导体器件710可形成在衬底半导体层9的顶表面上，并且嵌入在较低层级介电材料层760中并电连接到半导体器件710的较低层级金属互连结构780可形成在衬底半导体层9上方。平面氮化硅衬垫766可直接形成在较低层级金属互连结构780的子集的顶表面上。较低层级金属互连结构780的子集内的每个较低层级金属互连结构780的整个顶表面可被平面硅氮化硅衬垫766接触。
过程中源极层级材料层10'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层10'可以从底部到顶部包括较低源极层级材料层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116、源极层级绝缘层117和任选的源极选择层级导电层118。
较低源极层级材料层112和较高源极层级半导体层116可以包含掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级材料层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级材料层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级材料层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。
源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可包括半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。
较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。
源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。可选的源极选择层级导电层118可包括可以用作源极选择层级栅极电极的导电材料。例如，可选的源极选择层级导电层118可包括掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。
过程中源极层级材料层10'可以形成在半导体衬底8(例如，硅晶圆)上的半导体器件的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于半导体衬底8的顶表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。在一个实施方案中，过程中源极层级材料层10’可在其中随后要形成直通存储器层级互连通孔结构的每个区域中具有开口。例如，过程中源极层级材料层10’可具有存储器阵列区100中的开口。
可对过程中源极层级材料层10’进行图案化以在其中随后要形成直通存储器层级互连通孔结构和直通介电接触通孔结构的区域中提供开口。过程中源极层级材料层10'的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。
在一个实施方案中，楼梯区200可以沿着第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文称为第二水平方向hd2。在一个实施方案中，可在存储器阵列区100的区域内形成过程中源极层级材料层10'中的附加开口，在存储器阵列区的区域中随后将形成包括存储器堆叠结构的三维存储器阵列。可随后填充有场介电材料部分的外围器件区400可以邻近楼梯区200提供。
半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780可在较低层级介电材料层760中形成。
较低层级金属互连结构780可以电连接到半导体器件710(例如，CMOS器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且可定位在较低层级介电材料层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级互连通孔结构，以提供与随后也要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的图案可以被选择成使得金属垫结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可以为随后要形成的直通存储器层级互连通孔结构提供着落垫结构。
参见图2，可形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包含第一材料，并且每个第二材料层可包含不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的实施方案中，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。
第一层交替堆叠可以包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但在本文中明确预期将间隔物材料层形成为导电层(由此消除了执行替换过程的需要)的实施方案。
在一个实施方案中，第一材料层和第二材料层可分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在过程中源极层级材料层10’上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。
如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以始终具有相同的厚度，或者可以具有不同的厚度。第二元件可以始终具有相同的厚度，或者可以具有不同的厚度。
交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
第一层交替堆叠(132,142)可包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。
可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料可以是可对于第一绝缘层132的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
随后可用导电电极代替第一牺牲材料层142的第二材料，导电电极可用作例如竖直NAND设备的控制栅极电极。根据本公开的一方面，第一牺牲材料层142包括介电材料。在一个实施方案中，第一牺牲材料层142可以是包含氮化硅的材料层。
在一个实施方案中，第一绝缘层132可包含氧化硅，并且牺牲材料层可包含氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。
第一绝缘层132和第一牺牲材料层142的厚度可在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
第一绝缘帽盖层170随后可形成在第一层交替堆叠(132,142)上方。第一绝缘帽盖层170包含介电材料，该介电材料可以是可以用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可在20nm至300nm的范围内，但是也可使用更小和更大的厚度。
参考图3，可对第一绝缘帽盖层170和第一层交替堆叠(132,142)进行图案化以在阶梯区200中形成第一阶梯式表面。楼梯区200可以包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，形成第一阶梯式表面，在第二阶梯式区域中，随后在第二层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。
可以例如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶表面可在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。
可沉积介电填充材料(诸如无掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上的区的剩余部分构成第一后向阶梯式介电材料部分165。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一后向阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的工艺中结构。
层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可包含掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含无掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可包含磷硅酸盐玻璃。层间介电层180的厚度可在30nm至300nm的范围内，但是也可使用更小和更大的厚度。
参见图4，各种第一层开口可以形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10’。可在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可通过第一各向异性蚀刻工艺传递穿过层间介电层180和第一层结构(132,142,170,165)并且进入工艺中源极层级材料层10’，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口。各种第一层开口可包括第一层存储器开口和第一层支撑开口。
第一层存储器开口是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口可形成在第一层存储器开口的集群中。第一层存储器开口的每个集群可形成为第一层存储器开口的二维阵列。
第一层支撑开口是形成在阶梯区域200中的开口，并且随后用于形成支撑柱结构。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一后向阶梯式介电材料部分165形成的第一层支撑开口的子集。
在一个实施方案中，第一各向异性蚀刻工艺可包括初始步骤，其中第一层交替堆叠(132,142)的材料与第一后向阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第一层开口的侧壁可以是基本上竖直的，或可以是锥形的。
在蚀刻通过交替堆叠(132,142)和第一后向阶梯式介电材料部分165之后，可以选择第一各向异性蚀刻工艺的终端部分的化学性质以便以比过程中源极层级材料层10'的平均蚀刻速率更高的蚀刻速率蚀刻穿过至少一个第二介电层768的一种或多种介电材料。例如，各向异性蚀刻工艺的终端部分可以包括蚀刻至少一个第二介电层768的一种或多种介电材料的步骤，该介电材料对于在过程中源极层级材料层10’中的部件层内的半导体材料具有选择性。在一个实施方案中，第一各向异性蚀刻工艺的终端部分可以蚀刻通过源极选择层级导电层118、源极层级绝缘层117、较高源极层级半导体层116、较高牺牲衬垫105、源极层级牺牲层104和较低牺牲衬垫103，并且至少部分地进入较低源极层级半导体层112。第一各向异性蚀刻工艺的终端部分可包含用于蚀刻该工艺中源极层级材料层10'的各种半导体材料的至少一种蚀刻化学物质。随后可例如通过灰化移除光致抗蚀剂层。
任选地，第一层存储器开口和第一层支撑开口在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可包含在稀氢氟酸中具有比第一绝缘层132(其可能包括无掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可使用各向同性蚀刻(诸如使用了HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口的横向尺寸。可以任选地加宽第一层存储器开口的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着陆焊盘。
可以在各种第一层开口中形成牺牲第一层开口填充部分(148,128)。例如，在第一层开口中的每一者中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。
在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。任选地，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在另一个实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在又一个实施方案中，牺牲第一层填充材料可包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。
可从第一层交替堆叠(132,142)的最顶部层上方，诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可用作蚀刻停止层或平面化停止层。
牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。
参见图5，可以在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可在第一交替堆叠(132,142)的顶表面上形成材料层的第二交替堆叠(232,242)。第二交替堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包含第三材料，并且每个第四材料层可包含与第三材料不同的第四材料。在一个实施方案中，第三材料可与第一绝缘层132的第一材料相同，并且第四材料可与第一牺牲材料层142的第二材料相同。
在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可对第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可用导电电极代替第二牺牲材料层242的第四材料，导电电极可用作例如竖直NAND设备的控制栅极电极。
在一个实施方案中，每个第二绝缘层232可包含第二绝缘材料，并且每个第二牺牲材料层242可包含第二牺牲材料。在这种情况下，第二交替堆叠(232,242)可包括交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可与第一绝缘材料相同，并且第二牺牲材料可与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第二交替堆叠(232,242)中的每个第二牺牲材料层242可具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。
第二阶梯式区域中的第二阶梯式表面可使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在阶梯区域200中形成，其中对至少一个掩模层的图案进行了适当的调整。可在阶梯区域200中的第二阶梯式表面上方形成第二后向阶梯式介电材料部分265。
随后可在第二交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可包含氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包含氮化硅。
一般来讲，可在工艺中源极层级材料层10'上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可在至少一个交替堆叠(132,142,232,242)上的阶梯区域上方形成至少一个后向阶梯式介电材料部分(165,265)。
参见图6，可以穿过第二层结构(232,242,265,270)形成各种第二层开口。可在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以形成从中穿过的各种开口。开口的图案可与各种第一层开口的图案相同，其与牺牲第一层开口填充部分(148,128)相同。因此，可使用用于图案化第一层开口的光刻掩模来图案化光致抗蚀剂层。
可以通过第二各向异性蚀刻工艺转移光致抗蚀剂层中的开口的图案使其穿过第二层结构(232,242,265,270)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口。各种第二层开口可包括第二层存储器开口249和第二层支撑开口229。
第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应一个的顶表面上。另外，每个第二层支撑开口229可形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二交替堆叠(232,242)与第二后向阶梯式介电材料部分265之间的界面表面。
第二各向异性蚀刻工艺可包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二后向阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第二层开口的侧壁可以是基本上竖直的，或可以是锥形的。每个第二层开口的底部周边可以横向偏移，和/或可以完全定位在下面的牺牲第一层开口填充部分(148,128)的顶表面的周边内。随后可例如通过灰化移除光致抗蚀剂层。
可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一绝缘层和第二绝缘层(132,232)、第一牺牲材料层和第二牺牲材料层(142,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。
图7A至图7D提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。
参见图7A，示出了图6的第一示例性器件结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。
参见图7B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。另选地，牺牲材料层(142,242)可相对于绝缘层(132,232)的侧壁横向地凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
半导体沟道材料层60L包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可以具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60L包括硼掺杂非晶硅或硼掺杂多晶硅和/或基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60L具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体积中。
参见图7C，在每个存储器开口中的腔体49'未被半导体沟道材料层60L完全填充的情况下，可将介电芯层沉积在腔体49'中以填充每个存储器开口内的腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上面的介电芯层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷至第二绝缘帽盖层270的顶表面与第二绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图7D，可在覆盖在介电芯62上面的腔体中沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63中的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层10'、第一层结构(132,142,170,165)、第二层结构(232,242,270,265)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。
参见图8A至图8D，示出了在形成存储器开口填充结构58之后的示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。在一个实施方案中，存储器开口填充结构58的集群可沿着第一水平方向(例如，字线方向)hd1横向延伸，并且可沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2横向间隔开。存储器开口填充结构58的集群组可沿着第二水平方向hd2横向间隔开。没有存储器开口填充结构58和支撑柱结构20的区域可被设置在横向间隔开的一对存储器开口填充结构58的组之间。在一个实施方案中，单元图案UP可沿着第二水平方向hd2以周期性重复。
参见图9A至图9D，可以在第二层结构(232,242,270,265)上方形成接触层级介电层280。接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，接触层级介电层280可包括未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
可以在接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以在存储器阵列区100的其中不存在存储器开口填充结构58的区域内形成壕沟形状。可以执行各向异性蚀刻以形成壕沟沟槽，该壕沟沟槽具有基本上竖直的侧壁，该侧壁延伸穿过接触层级介电层280、在光致抗蚀剂层中的壕沟形开口下方的第二层结构(232,242,270,265)和第一层结构(132,142,170,165)。每个壕沟沟槽可竖直延伸到过程中源极层级材料层10’中，并且横向围绕穿过过程中源极层级材料层10’的相应开口的周边。可以例如通过灰化来移除光致抗蚀剂层。被壕沟沟槽围绕的第一层交替堆叠(132,142)和第二层交替堆叠(232,242)的连续材料部分的每个集合包括第一绝缘板132’、第一介电材料板142’、第二绝缘板232’和第二介电材料板142’的竖直交替序列。第一绝缘层132的被壕沟沟槽横向围绕的图案化部分包括第一绝缘板132’。第一牺牲材料层142的被壕沟沟槽横向围绕的图案化部分包括第一介电材料板142’。第一绝缘帽盖层170的被第一层壕沟沟槽横向围绕的图案化部分包括第一绝缘帽盖板170’。层间介电层180的被壕沟沟槽横向围绕的图案化部分包括层间介电板180’。第一绝缘层132和第一牺牲材料层142在每个第一层壕沟沟槽内的图案化部分包括第一绝缘板132’和第一介电材料板142’的第一竖直交替序列。第一牺牲材料层142、第一介电材料板142’包括第一介电材料，诸如氮化硅。
第二绝缘层232的被壕沟沟槽横向围绕的图案化部分包括第二绝缘板232’。第二牺牲材料层242的被壕沟沟槽横向围绕的图案化部分包括第二介电材料板242’。第二绝缘帽盖层270的被第二层壕沟沟槽横向围绕的图案化部分包括第二绝缘帽盖板270’。第二绝缘层232和第二牺牲材料层242在每个第二层壕沟沟槽内的图案化部分包括第二绝缘板232’和第二介电材料板242’的第二竖直交替序列。第二牺牲材料层242和第二介电材料板242’包括第二介电材料，诸如氮化硅。绝缘板(132’,232’)和介电材料板(142’,242’)的每个竖直交替序列被绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠横向围绕。
可以通过保形沉积工艺(诸如低压化学气相沉积)或自平面化沉积工艺(诸如旋涂)在壕沟沟槽中沉积介电材料诸如氧化硅。可以通过平面化工艺从接触层级介电层280的顶表面上方移除沉积的介电材料的多余部分。壕沟沟槽中的介电材料的剩余部分构成介电壕沟结构176。
在一个实施方案中，每个介电壕沟结构176可具有矩形框架的水平剖面形状。在这种情况下，每个介电壕沟结构176的外侧壁可包括沿着第一水平方向hd1横向延伸的一对纵向侧壁以及沿着第二水平方向hd2横向延伸的一对横向侧壁。每个介电壕沟结构176的内侧壁可包括沿着第一水平方向hd1横向延伸的一对纵向侧壁以及沿着第二水平方向hd2横向延伸的一对横向侧壁。
第一绝缘板132’中的每一者可与过程中源极层级材料层10’的顶表面竖直间隔开与第一层交替堆叠中的相应第一绝缘层132距过程中源极层级材料层10’的顶表面相同的竖直距离。第一介电材料板142’中的每一者可与过程中源极层级材料层10’的顶表面竖直间隔开与第一层交替堆叠中的相应第一介电材料层142距过程中源极层级材料层10’的顶表面相同的竖直距离。第二绝缘板232’中的每一者可与过程中源极层级材料层10’的顶表面竖直间隔开与第二层交替堆叠中的相应第二绝缘层232距过程中源极层级材料层10’的顶表面相同的竖直距离。第二介电材料板242’中的每一者可与过程中源极层级材料层10’的顶表面竖直间隔开与第二层交替堆叠中的相应第二介电材料层242距过程中源极层级材料层10’的顶表面相同的竖直距离。
参见图10A至图10D，可在接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以形成线形开口和分立开口。线形开口沿着第一水平方向hd1以相应的均匀宽度横向延伸，并且可沿着第二水平方向hd2以等于单元图案UP沿着第二水平方向hd2的宽度的周期性重复。光致抗蚀剂层中的分立开口的第一子集可形成在绝缘板(132’,232’)和介电材料板(142’,242’)的相应竖直交替序列上方。光致抗蚀剂层中的分立开口的第二子集可形成在后向阶梯式介电材料部分(165,265)上方。光致抗蚀剂层中的分立开口中的每一者可完全地形成在金属垫结构788中的相应一者的区域内。
可以执行各向异性蚀刻工艺以蚀刻接触层级介电层280、交替堆叠{(132,142)、(232,242)}和其间的中间材料层(170,180)，以及过程中源极层级材料层10’的较高区域的未掩蔽部分。各向异性蚀刻工艺的终端步骤可以对金属垫结构788的金属材料具有选择性并且/或者对源极层级牺牲层104的半导体材料具有选择性。
背侧沟槽79可在光致抗蚀剂层中的线形开口下面形成通过接触层级介电层280、第二层结构(232,242,270,265)和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'中。可以移除接触层级介电层280、第二层结构(232,242,270,265)、第一层结构(132,142,170,165)和过程中源极层级材料层10'的在光致抗蚀剂层中的线形开口下面的部分以形成背侧沟槽79。在一个实施方案中，背侧沟槽79可以形成在沿着第二水平方向hd2横向间隔开的存储器开口填充结构58的组之间。源极层级牺牲层104的顶表面可物理地暴露在每个背侧沟槽79的底部处。背侧沟槽79与介电壕沟结构176横向间隔开。
可以通过绝缘板(132’,232’)和介电材料板(142’,242’)的竖直交替序列中的相应一者形成第一直通存储器层级通孔腔体779。每个第一直通存储器层级通孔腔体779可竖直延伸穿过绝缘板(132’,232’)和介电材料板(142’,242’)的相应竖直交替序列内的每个板。金属垫结构788的顶表面可在每个第一直通存储器层级通孔腔体779的底部处物理地暴露。
可以通过后向阶梯式介电材料部分(165,265)形成第二直通存储器层级通孔腔体579。每个第二直通存储器层级通孔腔体579可竖直延伸穿过后向阶梯式介电材料部分(165,265)中的每一者。金属垫结构788的顶表面可在每个第二直通存储器层级通孔腔体579的底部处物理地暴露。
一般来讲，背侧沟槽79可通过执行各向异性蚀刻工艺与第一直通存储器层级通孔腔体779和第二直通存储器层级通孔腔体579的形成同时地形成。平面硅氮化硅衬垫766的在直通存储器层级通孔腔体(779,579)下面的部分通过各向异性蚀刻工艺移除。较低层级金属互连结构760中的相应一者的顶表面的中心部分可在直通存储器层级通孔腔体(779,579)形成时通过平面硅氮化硅衬垫766中的开口物理地暴露。
参见图11A，可以在各向同性蚀刻工艺中，将对于第一层交替堆叠(132,142)、第二层交替堆叠(232,242)、第一和第二绝缘帽盖层(170,270)、接触层级介电层280、较高牺牲衬垫105和较低牺牲衬垫103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，并且如果较高和较低牺牲衬垫(105,103)包含氧化硅，则可以使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH))来对于较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。可在从中移除源极层级牺牲层104的体积中形成源极腔体109。
湿法蚀刻化学物质诸如热TMY和TMAH对于较高源极层级半导体层116和较低源极层级半导体层112的掺杂半导体材料具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热TMY和TMAH提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109时，在其中较高源极层级半导体层116的侧壁被物理地暴露的实施方案中或者在其中较低源极层级半导体层112的表面被物理地暴露的实施方案中，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一者都可物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每一者都可包括物理暴露于源极腔体109的侧壁和底表面。
参考图11B，可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶部表面和较高源极层级半导体层116的底部表面可以物理暴露于源极腔体109。可通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。
参考图11C，可以在源极腔体109周围的物理上暴露的半导体表面上沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反，该第一导电类型是竖直半导体沟道60的掺杂的导电类型。物理地暴露的半导体表面包括竖直半导体沟道60的外侧壁的底部部分和至少一个源极层级半导体层(112,116)的水平表面。例如，物理暴露的半导体表面可以包括竖直半导体沟道60的外部侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底部表面。
在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和n型掺杂剂前体气体可同时流入包括示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，以及n型掺杂剂前体气体诸如膦、胂或锑化氢。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理上暴露的半导体表面生长出原位掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂物的原子浓度可在1.0×1020/cm3至2.0×1021/cm3的范围内，诸如2.0×1020/cm3至8.0×1020/cm3。最初形成的源极接触层114可以基本上由第二导电类型的半导体原子和掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。
可选择选择性半导体沉积工艺的持续时间以使得源极腔体109填充有源极接触层114。在一个实施方案中，可以通过从围绕源极腔体109的半导体表面选择性地沉积掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。
包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成源极层(112,114,116)。源极层(112,114,116)电连接到竖直半导体沟道60中的每一者的第一端(诸如底端)。包括源极层(112,114,116)、源极层级绝缘层117和源极选择层级导电层118的层的集合构成源极层级材料层10，其替换过程中源极层级材料层10’。一般来讲，源极层级材料层10包括源极接触层114，该源极接触层包括掺杂的半导体材料并且接触竖直半导体沟道60中的每一者。
参见图12A至图12C，氮化硅衬垫可通过保形沉积工艺来沉积，诸如化学气相沉积工艺。氮化硅衬垫在本文中被称为保形氮化硅衬垫771或第一保形氮化硅衬垫。保形氮化硅衬垫771可通过使氮化硅直接在每个直通存储器层级通孔腔体(779,579)和每个背侧沟槽79的侧壁上保形沉积来形成。在一个实施方案中，保形氮化硅衬垫771接触绝缘板(132’,232’)和介电材料板(142’,242’)的每个竖直交替序列内的每个板。保形氮化硅衬垫771可基本上由氮化硅组成，并且可以具有大于2nm的厚度，诸如在4nm至40nm(诸如6nm至20nm)的范围内的厚度，但是也可采用更小和更大的厚度。保形氮化硅衬垫771可以是在示例性结构的整个横向范围内连续延伸的保形层。
参见图13A至图13C，可以执行氧化工艺以将保形氮化硅衬垫771的至少表面部分转换成氧化硅衬垫，该氧化硅衬垫在本文中被称为保形氧化硅衬垫772或第一保形氧化硅衬垫。氧化工艺可以是热氧化工艺或等离子体氧化工艺。在执行热氧化工艺的情况下，可以采用湿氧化工艺、干氧化工艺或自由基氧化工艺(诸如原位蒸汽生成氧化工艺)。如果存在平面氮化硅衬垫766，则可以任选地执行氧化工艺足够的时间以将整个保形氮化硅衬垫771转化为保形氧化硅衬垫772。如果省略了平面氮化硅衬垫766，那么在仅将保形氮化硅衬垫771的表面部分转换为保形氧化硅衬垫772，但是保形氮化硅衬垫771的至少一部分保持在保形氧化硅衬垫772下方之后终止氧化工艺。例如，保形氮化硅衬垫771的至少2nm厚，诸如3nm至10nm厚的部分保持在保形氧化硅衬垫772下方。在直通存储器层级通孔腔体(779579)下面的平面氮化硅衬垫766和/或保形氮化硅衬垫771的底部部分可防止或减少金属垫结构788在形成保形氧化硅衬垫772期间的氧化。
在一个实施方案中，可以通过氧化保形氮化硅衬垫771的表面部分而不氧化保形氮化硅衬垫771的邻近直通存储器层级通孔腔体(779,579)的侧壁或邻近背侧沟槽79的侧壁的部分来形成保形氧化硅衬垫772。例如，氧化工艺的持续时间可被选择成使得保形氮化硅衬垫771的一部分不被氧化工艺氧化。在一个实施方案中，在氧化工艺之后保形氮化硅衬垫771的剩余部分的厚度可以在所沉积的保形氮化硅衬垫771的初始厚度的10％至90％的范围内，诸如20％至80％。保形氧化硅衬垫772可接触保形氮化硅衬垫771。在一个实施方案中，残留氮原子可存在于保形氧化硅衬垫772的靠近保形氮化硅衬垫771的界面部分内。在这种情况下，保形氧化硅衬垫772的界面部分可包括氮掺杂表面区域，该氮掺杂表面区域具有随着距保形氮化硅衬垫771的距离而减小的可变原子浓度的氮原子。
参见图14A至图14D，光致抗蚀剂层69可被施加在示例性结构上方，并且可被光刻图案化以覆盖直通存储器层级通孔腔体(779,579)而不覆盖背侧沟槽79。可以采用一系列各向同性蚀刻工艺来各向同性蚀刻保形氧化硅衬垫772和保形氮化硅衬垫771的未掩蔽部分。例如，可以执行采用氢氟酸的第一湿法蚀刻工艺以蚀刻保形氧化硅衬垫772的未掩蔽部分，并且可以采用采用热磷酸的组合的第二湿法蚀刻工艺来蚀刻保形氮化硅衬垫771的未掩蔽部分。随后可例如通过灰化移除光致抗蚀剂层69。
参见图15A至图15D，可以执行氧化工艺以将半导体材料的物理上暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。在直通存储器层级通孔腔体(779 579)下面的平面氮化硅衬垫766和/或保形氮化硅衬垫771的底部部分可防止或减少金属垫结构788在形成保形氧化硅衬垫772、介电半导体氧化物板122和环形介电半导体氧化物间隔物124期间的氧化。例如，如果金属垫结构788包括氮化钛金属氮化物衬垫788L，那么在氧化步骤期间氮化钛的氧化形成较高电阻率氧化钛。平面氮化硅衬垫766覆盖氮化钛金属氮化物衬垫788L的暴露顶部部分，而保形氮化硅衬垫771的底部部分防止氮化钛金属氮化物衬垫788L在直通存储器层级通孔腔体779暴露，并且因此减少或防止在一个或多个氧化步骤期间在金属垫结构788中形成高电阻率氧化钛。
参见图16A至图16D，牺牲材料层(142,242)可以对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、接触层级介电层280以及源极接触层114、介电半导体氧化物板122和环形介电半导体氧化物间隔物124被选择性地移除。可例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料，选择性地蚀刻牺牲材料层(142,242)的材料的各向同性蚀刻剂引入背侧沟槽79中。
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。各向同性蚀刻工艺的持续时间可被选择成使得整个牺牲材料层(142,242)通过各向同性蚀刻工艺移除。
可在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括可形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及可形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可大于相应的背侧凹陷部(143,243)的高度。可在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每一者可基本上平行于衬底半导体层9的顶表面延伸。背侧凹陷部(143,243)可由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可整个具有均匀高度。
第一横向凹陷部143可以由相应介电壕沟结构176的外侧壁横向界定。因此，介电壕沟结构176的外侧壁物理地暴露于第一横向凹陷部143。第二横向凹陷部243可以由相应介电壕沟结构176的外侧壁横向界定。因此，介电壕沟结构176的外侧壁物理地暴露于第二横向凹陷部243。
参见图17A至图17C，背侧阻挡介电层(未示出)可以可选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可以包含氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。
可以在多个背侧凹陷部(243,243)中、在背侧沟槽79的侧壁上以及在接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
可在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可在多个第一背侧凹陷部143中形成多个第一导电层146，可在多个第二背侧凹陷部243中形成多个第二导电层246，并且可在每个背侧沟槽79的侧壁上和接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电层146和第二导电层的侧壁可物理地暴露于相应背侧沟槽79。
一般来讲，第一牺牲材料层142的位于介电壕沟结构176外部的剩余部分被第一导电层146代替，并且第二牺牲材料层242的在介电壕沟结构176外部的剩余部分被第二导电层246代替。每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可填充有支撑柱结构20。存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。下面的外围器件区域700中的半导体器件可包括字线开关器件，这些字线开关器件被配置为控制到相应的字线的偏置电压。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括交替堆叠{(132,146)、(232,246)}和竖直延伸穿过交替堆叠(132,146,232,246)的存储器堆叠结构55。
存储器元件的三维阵列可形成在较低层级介电材料层760上方。存储器元件的三维阵列包括：绝缘层(132,232)和导电层(146,246)的交替堆叠，该交替堆叠覆盖在源极层级材料层10内的半导体材料层上面；存储器堆叠结构55，该存储器堆叠结构竖直延伸穿过交替堆叠并且包括相应的竖直半导体沟道60和相应的存储器膜50；以及绝缘板(132’,232’)和介电材料板(142’,242’)的竖直交替序列，该竖直交替序列被交替堆叠{(132,146)、(232,246)}横向围绕。
参见图18A至图18C，诸如氧化硅之类的介电材料可保形地沉积在背侧沟槽79和直通存储器层级通孔腔体(779,579)中，并且可被各向异性蚀刻。背侧沟槽79中的介电材料的剩余图案化竖直延伸部分包括背侧绝缘间隔物74。第一直通存储器层级通孔腔体779中的介电材料的剩余图案化竖直延伸部分包括第一绝缘间隔物774。第二直通存储器层级通孔腔体579中的介电材料的剩余图案化竖直延伸部分包括第二绝缘间隔物574。背侧绝缘间隔物74、第一绝缘间隔物774、第二绝缘间隔物574的横向厚度可具有在6nm至100nm范围内(诸如12nm至50nm)的厚度，但是也可采用更小和更大的厚度。
参见图19A至图19D，光致抗蚀剂层(未示出)可被施加在示例性结构上，并且可被光刻图案化以在覆盖在存储器开口填充结构58上面的区域中和覆盖在交替堆叠{(132,146)、(232,246)}的阶梯式表面上面的区域中形成开口。漏极接触通孔空腔形成在存储器开口填充结构58的漏极区63上方。层接触通孔腔体形成在交替堆叠{(132,146)、(232,246)}的阶梯式表面上方。
至少一种金属材料(诸如金属氮化物衬垫(例如，TiN、TaN或WN)和金属填充材料(例如，W、Cu、Mo、Ru、Co等)的组合)可被沉积在背侧沟槽79，直通存储器层级通孔腔体(779,579)、漏极接触通孔腔体以及层接触通孔腔体的未填充体积中。可以通过平面化工艺从包括接触层级介电层280的水平平面上方移除至少一种金属材料的多余部分。可以通过平面化工艺从包括接触层级介电层280的水平平面上方移除保形氧化硅衬垫772和保形氮化硅衬垫771(如果存在)的水平延伸部分。该实施方案可以减少或防止导电层的氧化，诸如钨和/或TiN。
背侧接触通孔结构76可形成在每个背侧沟槽79内。第一直通存储器层级互连通孔结构776可形成在每个第一直通存储器层级通孔腔体779中。第二直通存储器层级互连通孔结构576可形成在每个第二直通存储器层级通孔腔体579中。漏极接触通孔结构88可形成在漏极区63中的相应一者的顶表面上。层接触通孔结构86可形成在导电层(146,246)中的相应一者的顶表面上。
在一个实施方案中，每个第一直通存储器层级互连通孔结构776接触较低层级金属互连结构680中的相应一者(诸如金属垫结构788)的顶表面的中心部分。至少一个氮化硅衬垫(766,771)接触较低层级金属互连结构680中的相应一者的顶表面的周边部分并且接触第一直通存储器层级互连通孔结构776的侧壁的圆柱形底端部分。每个第一直通存储器层级互连通孔结构776竖直延伸穿过绝缘板(132’,232’)和介电材料板(142’,242’)的相应竖直交替序列内每个板，并且接触较低层级金属互连结构680中的相应一者的顶表面的中心部分。平面硅氮化硅衬垫771在多个较低层级金属互连结构780上方横向延伸并且接触其顶表面。
在第一直通存储器层级通孔腔体779内形成的每个保形氮化硅衬垫771在本文中被称为第一保形氮化硅衬垫，并且在第二直通存储器层级通孔腔体579内形成的每个保形氮化硅衬垫771在本文中被称为第二保形氮化硅衬垫。在第一直通存储器层级通孔腔体779内形成的每个保形氧化硅衬垫772在本文中被称为第一保形氧化硅衬垫，并且在第二直通存储器层级通孔腔体579内形成的每个保形氧化硅衬垫772在本文中被称为第二保形氧化硅衬垫。保形氮化硅衬垫771和保形氧化硅衬垫772中的每一者可以具有在水平平面内的顶表面，该水平平面包括直通存储器层级互连通孔结构(776,576)和背侧接触通孔结构76。
在一个实施方案中，每个背侧接触通孔结构76竖直延伸穿过绝缘层的交替堆叠{(132,146)、(232,246)}，接触源极层级材料层10中的一者，并且包括与直通存储器层级互连通孔结构(776,576)相同的材料。背侧绝缘间隔物74横向围绕每个背侧接触通孔结构76并且接触交替堆叠{(132,146)、(232,246)}内的每个层。
随后，可以形成线层级介电材料层290和较高层级金属互连结构(98,96)。较高层级金属互连结构(98,96)可包括位线98和连接金属线(例如，字线互连)96。可以根据需要形成附加较高层级介电材料层(未示出)和附加较高层级金属互连结构(未示出)。
参见图20A和图20B，通过省略平面硅氮化硅衬垫766的形成，可以从图19A至图19D的示例性结构中导出示例性结构的第一另选配置。在这种情况下，第一保形氮化硅衬垫和第二保形氮化硅衬垫771在氧化工艺期间充当氧化阻挡件，并且防止或减少下面的较低层级金属互连结构780(诸如金属垫结构788)的氧化。
参见图21A和图21B，通过将连续平面硅氮化硅衬垫766图案化成彼此间不互连的多个分立平面硅氮化硅衬垫766，可以从图19A至图19D的示例性结构中导出示例性结构的第二另选配置。在一个实施方案中，每个平面硅氮化硅衬垫不接触较低层级金属互连结构中的任何其他较低层级金属互连结构。平面氮化硅衬垫766以及第一保形氮化硅衬垫和第二保形氮化硅衬垫771在氧化工艺期间充当氧化阻挡件。平面氮化硅衬垫766优选地具有大于2nm的厚度，诸如在4nm至40nm(诸如6nm至20nm)范围内的厚度。优选地，平面硅氮化硅衬垫766从直通存储器层级通孔腔体(779,579)的边缘延伸至少300nm，诸如400nm至1微米。
参见图22A至图22D，通过在图12A至图12C的处理步骤处省略保形氮化硅衬垫771的形成，并且通过在图13A至图13C的处理步骤处通过氧化氮化硅衬垫771的整个厚度来形成保形氧化硅衬垫772，可以从图19A至图19D的示例性结构中导出示例性结构的第三另选配置。在第一直通存储器层级通孔腔体中在图19A至图19D的处理步骤处的平面化工艺之后保形氧化硅衬垫772的每个图案化部分包括第一保形氧化硅衬垫，并且在第二直通存储器层级通孔腔体中在图19A至图19D的处理步骤处的平面化工艺之后保形氧化硅衬垫772的每个图案化部分包括第二保形氧化硅衬垫。在这种情况下，每个第一保形氧化硅衬垫772可接触绝缘板(132’,232’)和介电材料板(142’,242’)的相应竖直交替序列内的每个板，并且横向围绕第一直通存储器层级互连通孔结构776。
参见图23A和图23B，通过将平面硅氮化硅衬垫766图案化成多个分立平面硅氮化硅衬垫766，可以从图22A和图22B的示例性结构的第三另选配置中导出示例性结构的第四另选配置。每个氮化硅衬垫766可接触相应的较低层级金属互连结构780(诸如金属垫结构788)的顶表面的整个周边。
在一个实施方案中，每个平面硅氮化硅衬垫766可完全位于包括源极层级材料层10的底表面的水平平面下方。每个平面氮化硅衬垫766可接触较低层级金属互连结构780中的至少一者的顶表面的整个周边。
参见所有附图并且根据本公开的各种实施方案，提供了一种半导体结构，该半导体结构包括：位于衬底半导体层9的顶表面上的半导体器件710；较低层级金属互连结构780，该较低层级金属互连结构嵌入在较低层级介电材料层760中并且电连接到半导体器件710并覆盖在衬底半导体层9上面；源极层级材料层10，该源极层级材料层覆盖在较低层级介电材料层760上面并且包括穿过其中的开口；绝缘层(132,232)和导电层(146,246)的交替堆叠，该交替堆叠覆盖在源极层级材料层10上面；存储器堆叠结构55，该存储器堆叠结构竖直延伸穿过交替堆叠{(132,146)、(232,246)}，并且包括相应的竖直半导体沟道60和相应的存储器膜50；绝缘板(132’,232’)和介电材料板(142’,242’)的竖直交替序列，该竖直交替序列被交替堆叠{(132,146)、(232,246)}横向围绕；第一直通存储器层级互连通孔结构776，该第一直通存储器层级互连通孔结构竖直延伸穿过竖直交替序列{(132’,142’)、(232’,242’)}内的每个板并且接触较低层级金属互连结构780中的一者的顶表面的中心部分；以及至少一个氮化硅衬垫(766,771)，该至少一个氮化硅衬垫接触较低层级金属互连结构680中的一者的顶表面的周边部分并且接触第一直通存储器层级互连通孔结构776的侧壁的圆柱形底端部分。
在一个实施方案中，至少一个氮化硅衬垫(766,771)包括第一保形氮化硅衬垫771，该第一保形氮化硅衬垫接触竖直交替序列{(132’,142’)、(232’,242’)}内的每个板。在一个实施方案中，半导体结构包括第一保形氧化硅衬垫772，该第一保形氧化硅衬垫接触保形氮化硅衬垫771的内圆柱形侧壁并且横向围绕第一直通存储器层级互连通孔结构776。在一个实施方案中，第一保形氧化硅衬垫772的界面部分包括氮掺杂表面区域，该氮掺杂表面区域具有随着距第一保形氮化硅衬垫771的距离而减小的可变原子浓度的氮原子。
在一个实施方案中，半导体结构包括第一绝缘间隔物774，该第一绝缘间隔物接触并横向围绕第一直通存储器层级互连通孔结构776并且被第一保形氧化硅衬垫772横向围绕。在一个实施方案中，第一保形氮化硅衬垫771在包括第一直通存储器层级互连通孔结构776的顶表面的水平平面内具有顶表面，并且至少一个氮化硅衬垫771具有大于2nm的厚度。
在一个实施方案中，半导体结构包括：背侧接触通孔结构76，该背侧接触通孔结构竖直延伸穿过交替堆叠{(132,146)、(232,246)}，接触源极层级材料层10中的一者，并且包括与第一直通存储器层级互连通孔结构776相同的材料；以及背侧绝缘间隔物74，该背侧绝缘间隔物横向围绕背侧接触通孔结构76并且接触交替堆叠{(132,146)、(232,246)}内的每个层。在一个实施方案中，源极层级材料层10包括源极接触层114，该源极接触层包括掺杂的半导体材料并且接触竖直半导体沟道60中的每一者。
在一个实施方案中，至少一个氮化硅衬垫(771,766)包括完全位于包括源极层级材料层10的底表面的水平平面下方的平面氮化硅衬垫766。
在一个实施方案中，平面氮化硅衬垫766接触较低层级金属互连结构780中的一者的顶表面的整个周边。在一个实施方案中，平面硅氮化硅衬垫766在较低层级金属互连结构780中的至少另一者上方横向延伸并且接触其顶表面。
在一个实施方案中，平面氮化硅衬垫766不接触较低层级金属互连结构780中的任何其他较低层级金属互连结构。在一个实施方案中，半导体结构还包括保形氮化硅衬垫771，该保形氮化硅衬垫接触竖直交替序列内的每个板；以及第一保形氧化硅衬垫772，该第一保形氧化硅衬垫接触竖直交替序列{(132’,142’)、(232’,242’)}内的每个板并且横向围绕保形氮化硅衬垫771，并接触第一直通存储器层级互连通孔结构776。
在一个实施方案中，半导体结构包括：至少一个后向阶梯式介电材料部分(165,265)，该至少一个后向阶梯式介电材料部分接触交替堆叠{(132,146)、(232,246)}的阶梯式表面；以及第二直通存储器层级互连通孔结构576，该第二直通存储器层级互连通孔结构竖直延伸穿过至少一个后向阶梯式介电材料部分(165,265)并且接触较低层级金属互连结构780中的另外一者的顶表面的中心部分；其中至少一个氮化硅衬垫(766,771)的一部分接触较低层级金属互连结构780中的另外一者的顶表面的周边部分并且接触第二直通存储器层级互连通孔结构576的侧壁的圆柱形底端部分。在一个实施方案中，至少一个氮化硅衬垫包括多个氮化硅衬垫(766,771)。
本公开的各种实施方案可用于防止较低层级金属互连结构780(诸如金属垫结构788)的子集在形成介电半导体氧化物板122、环形介电半导体氧化物间隔物124和保形氧化硅间隔物772期间的氧化。具体地，氧原子到每个金属垫结构788的金属氮化物衬垫788L的流动可以被至少一个氮化硅衬垫(766,771)阻挡，并且金属垫结构788与各种直通存储器层级互连通孔结构(776,576)之间的接触电阻的劣化可减小。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种半导体结构，包括：
半导体器件，所述半导体器件位于衬底半导体层的顶表面上；
较低层级金属互连结构，所述较低层级金属互连结构嵌入在较低层级介电材料层中并且电连接到所述半导体器件并覆盖在所述衬底半导体层上面；
源极层级材料层，所述源极层级材料层覆盖在所述较低层级介电材料层上面并且包括穿过其中的开口；
绝缘层和导电层的交替堆叠，所述交替堆叠覆盖在所述源极层级材料层上面；
存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所述交替堆叠，并且包括相应的竖直半导体沟道和相应的存储器膜；
绝缘板和介电材料板的竖直交替序列，所述竖直交替序列被所述交替堆叠横向围绕；
第一直通存储器层级互连通孔结构，所述第一直通存储器层级互连通孔结构竖直延伸穿过所述竖直交替序列内的每个板并且接触所述较低层级金属互连结构中的一者的顶表面的中心部分；以及
至少一个氮化硅衬垫，所述至少一个氮化硅衬垫接触所述较低层级金属互连结构中的所述一者的所述顶表面的周边部分并且接触所述第一直通存储器层级互连通孔结构的侧壁的圆柱形底端部分。
2.根据权利要求1所述的半导体结构，其中所述至少一个氮化硅衬垫包括第一保形氮化硅衬垫，所述第一保形氮化硅衬垫接触所述竖直交替序列内的每个板。
3.根据权利要求2所述的半导体结构，还包括第一保形氧化硅衬垫，所述第一保形氧化硅衬垫接触所述保形氮化硅衬垫的内圆柱形侧壁并且横向围绕所述第一直通存储器层级互连通孔结构。
4.根据权利要求3所述的半导体结构，其中所述第一保形氧化硅衬垫的界面部分包括氮掺杂表面区域，所述氮掺杂表面区域具有随着距所述第一保形氮化硅衬垫的距离而减小的可变原子浓度的氮原子。
5.根据权利要求3所述的半导体结构，还包括第一绝缘间隔物，所述第一绝缘间隔物接触并横向围绕所述第一直通存储器层级互连通孔结构并且被所述第一保形氧化硅衬垫横向围绕。
6.根据权利要求2所述的半导体结构，其中：
所述第一保形氮化硅衬垫在包括所述第一直通存储器层级互连通孔结构的顶表面的水平平面内具有顶表面；并且
所述至少一个氮化硅衬垫具有大于2nm的厚度。
7.根据权利要求2所述的半导体结构，还包括：
背侧接触通孔结构，所述背侧接触通孔结构竖直延伸穿过所述交替堆叠，接触所述源极层级材料层中的一者，并且包括与所述第一直通存储器层级互连通孔结构相同的材料；以及
背侧绝缘间隔物，所述背侧绝缘间隔物横向围绕所述背侧接触通孔结构并且接触所述交替堆叠内的每个层。
8.根据权利要求7所述的半导体结构，其中所述源极层级材料层包括源极接触层，所述源极接触层包括掺杂的半导体材料并且接触所述竖直半导体沟道中的每一者。
9.根据权利要求1所述的半导体结构，其中所述至少一个氮化硅衬垫包括完全位于包括所述源极层级材料层的底表面的水平平面下方的平面氮化硅衬垫。
10.根据权利要求9所述的半导体结构，其中所述平面硅氮化硅衬垫接触所述较低层级金属互连结构中的所述一者的所述顶表面的整个周边。
11.根据权利要求10所述的半导体结构，其中：
所述平面氮化硅衬垫从第一直通存储器层级通孔腔体的边缘横向延伸至少300nm；并且
所述至少一个氮化硅衬垫具有大于2nm的厚度。
12.根据权利要求10所述的半导体结构，其中所述平面硅氮化硅衬垫不接触所述较低层级金属互连结构中的任何其他较低层级金属互连结构。
13.根据权利要求9所述的半导体结构，还包括：
保形氮化硅衬垫，所述保形氮化硅衬垫接触所述竖直交替序列内的每个板；以及
第一保形氧化硅衬垫，所述第一保形氧化硅衬垫接触所述竖直交替序列内的每个板并且横向围绕所述保形氮化硅衬垫和所述第一直通存储器层级互连通孔结构。
14.根据权利要求1所述的半导体结构，还包括：
至少一个后向阶梯式介电材料部分，所述至少一个后向阶梯式介电材料部分接触所述交替堆叠的阶梯式表面；以及
第二直通存储器层级互连通孔结构，所述第二直通存储器层级互连通孔结构竖直延伸穿过所述至少一个后向阶梯式介电材料部分并且接触所述较低层级金属互连结构中的另外一者的顶表面的中心部分；
其中所述至少一个氮化硅衬垫的一部分接触所述较低层级金属互连结构中的所述另外一者的所述顶表面的周边部分并且接触所述第二直通存储器层级互连通孔结构的侧壁的圆柱形底端部分。
15.根据权利要求14所述的半导体结构，其中所述至少一个氮化硅衬垫包括多个氮化硅衬垫。
16.一种形成半导体结构的方法，包括：
在衬底半导体层的顶表面上形成半导体器件；
形成较低层级金属互连结构，所述较低层级金属互连结构嵌入在较低层级介电材料层中并且在所述衬底半导体层上方电连接到所述半导体器件；
在所述较低层级介电材料层上方形成存储器元件的三维阵列，其中所述存储器元件的三维阵列包括：绝缘层和导电层的交替堆叠，所述交替堆叠覆盖在源极层级材料层上面；存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所述交替堆叠，并且包括相应的竖直半导体沟道和相应的存储器膜；以及绝缘板和介电材料板的竖直交替序列，所述竖直交替序列被所述交替堆叠横向围绕；
通过所述竖直交替序列内的每个板形成第一直通存储器层级通孔腔体；以及
在所述第一直通存储器层级通孔腔体中形成第一直通存储器层级互连通孔结构；
其中：
所述第一直通存储器层级互连通孔结构接触所述较低层级金属互连结构中的一者的顶表面的中心部分；并且
至少一个氮化硅衬垫接触所述较低层级金属互连结构中的所述一者的所述顶表面的周边部分并且接触所述第一直通存储器层级互连通孔结构的侧壁的圆柱形底端部分。
17.根据权利要求16所述的方法，其中所述至少一个氮化硅衬垫包括第一保形氮化硅衬垫，所述第一保形氮化硅衬垫通过使氮化硅直接在所述第一直通存储器层级通孔腔体的侧壁上保形沉积而形成。
18.根据权利要求17所述的方法，还包括通过氧化所述第一保形氮化硅衬垫的表面部分而不氧化所述第一保形氮化硅衬垫的邻近所述第一直通存储器层级通孔腔体的所述侧壁的部分来形成第一保形氧化硅衬垫。
19.根据权利要求17所述的方法，还包括：
通过执行各向异性蚀刻工艺来与所述第一直通存储器层级通孔腔体的形成同时地形成背侧沟槽，其中所述第一保形氮化硅衬垫形成在所述背侧沟槽的侧壁上；以及
从所述背侧沟槽内部移除所述第一保形氮化硅衬垫的部分。
20.根据权利要求16所述的方法，其中：
所述至少一个氮化硅衬垫包括平面氮化硅衬垫，所述平面硅氮化物衬垫在形成所述存储器元件的三维阵列之前直接形成在所述较低层级金属互连结构的子集的顶表面上；并且
所述较低层级金属互连结构中的一者的顶表面的中心部分在所述第一直通存储器层级通孔腔体形成时通过所述平面硅氮化硅衬垫中的开口物理地暴露。
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