CN109075168A - 具有耐腐蚀复合间隙壁的三维存储器件 - Google Patents

具有耐腐蚀复合间隙壁的三维存储器件 Download PDF

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杨川
高晶
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张璐
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Abstract

公开了具有耐腐蚀复合间隙壁的三维(3D)存储器件及其形成方法的实施例。在一个示例中，3D存储器件包括衬底、设置在衬底上并包括多个导体/电介质层对的存储堆叠层、每个垂直延伸穿过存储堆叠层的多个存储器串、横向设置在多个存储器串之间的缝隙触点、以及横向设置在缝隙触点和存储器串中的至少一个之间的复合间隙壁。复合间隙壁包括第一氧化硅膜、第二氧化硅膜和横向设置在第一氧化硅膜和第二氧化硅膜之间的电介质膜。

Description

具有耐腐蚀复合间隙壁的三维存储器件
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储阵列和用于控制进出存储阵列的信号的外围设备。
发明内容
本文公开了具有耐腐蚀复合间隙壁的3D存储器件及其形成方法的实施例。
在一个示例中，3D存储器件包括衬底、设置在衬底上并包括多个导体/电介质层对的存储堆叠层、每个垂直延伸穿过存储堆叠层的多个存储器串、横向设置在多个存储器串之间的缝隙触点以及横向设置在缝隙触点和存储器串中的至少一个之间的复合间隙壁。复合间隙壁包括第一氧化硅膜、第二氧化硅膜和横向设置在第一氧化硅膜和第二氧化硅膜之间的电介质膜。
在另一个示例中，半导体器件包括衬底、设置在衬底之上的导体层、垂直延伸穿过导体层的触点、以及横向设置在触点和导体层之间的复合间隙壁。复合间隙壁包括低温氧化硅膜、高温氧化硅膜和横向设置在低温氧化硅膜和高温氧化硅膜之间的高介电常数(高k)电介质膜。
在不同的示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的存储器串。形成垂直延伸穿过电介质堆叠层的缝隙。通过用多个导体层穿过缝隙替换电介质/牺牲层对中的牺牲层，在衬底上形成包括多个导体/电介质层对的存储堆叠层。沿着缝隙的侧壁形成复合间隙壁。复合间隙壁包括第一氧化硅膜、第二氧化硅膜和横向形成在第一氧化硅膜和第二氧化硅膜之间的电介质膜。形成在缝隙中垂直延伸的缝隙触点。
附图说明
并入本文中并且构成说明书的部分的附图示出了本公开的实施例，并且与说明书一起进一步用来对本公开的原理进行解释，并且使相关领域技术人员能够实施和使用本公开。
图1示出了根据本公开的一些实施例的具有耐腐蚀复合间隙壁的示例性3D存储器件的横截面。
图2示出了根据本公开的一些实施例的具有耐腐蚀复合间隙壁的示例性3D存储器件的平面图。
图3示出了根据本公开的一些实施例的具有耐腐蚀复合间隙壁的示例性半导体器件的横截面。
图4A-4F示出了根据本公开的一些实施例的用于形成具有耐腐蚀复合间隙壁的3D存储器件的示例性制造工艺。
图5是根据本公开的一些实施例的用于形成具有耐腐蚀复合间隙壁的3D存储器件的示例性方法的流程图。
图6是根据本公开的一些实施例的用于形成耐腐蚀复合间隙壁的示例性方法的流程图。
将参考附图来描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在键合实施例描述特定特征、结构或特性时，键合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是可以替代地，至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上正交于衬底的横向表面。
在一些3D存储器件中，间隙壁用于电隔离存储单元的栅极导体(即，3D存储器件的字线)和栅缝隙中的触点(GLS，例如，用于阵列共源级(ACS)扇出)。例如，可以在由钨(W)制成的栅极导体和GLS中的触点之间使用间隙壁氧化物以用于绝缘以及防止钨扩散的阻隔体。高温氧化膜因其高品质而被称为良好的间隙壁氧化物。然而，对于通过使用六氟化钨(WF6)作为前驱体的化学气相沉积(CVD)工艺而制造的钨栅极导体，在钨沉积之后将在钨栅极导体的孔径中保留一定量的氟(F)。在下一个制造高温氧化膜的热处理期间，氟残留物会泄漏出来，从而腐蚀间隙壁氧化物。腐蚀可能减小间隙壁的厚度，从而增加泄漏风险并降低3D存储器件的可靠性。
根据本公开的各种实施例提供了一种具有耐腐蚀复合间隙壁的3D存储器件。通过在间隙壁中包括具有耐腐蚀的附加膜，可以防止间隙壁氧化物膜远离在钨栅极沉积期间残留的氟的损坏。在一些实施例中，复合间隙壁可包括保护钨栅极导体免受后续高温工艺的氧化的低温氧化硅膜和用作电绝缘体和钨扩散阻隔体的高温氧化硅膜。复合间隙壁还可以包括在两个氧化硅膜之间的耐腐蚀电介质膜，以防止在高温热氧化过程期间由氟原子和/或离子的扩散引起的对高温氧化硅膜的损坏。
此外，在一些实施例中，耐腐蚀电介质膜可包括高k电介质材料，例如氧化铝(Al2O3，也称为“矾土”)。耐腐蚀电介质膜的高k特性可以降低泄漏风险，从而进一步提高3D存储器件的可靠性。
图1示出了根据本公开的一些实施例的具有耐腐蚀复合间隙壁128的示例性3D存储器件100的横截面。3D存储器件100可包括衬底102，衬底102可包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上的锗(GOI)、或任何其他合适的材料。在一些实施例中，衬底102是减薄的衬底(例如，半导体层)，其通过研磨、湿法/干法蚀刻、化学机械抛光(CMP)或其任何组合而减薄。
3D存储器件100可以包括设置在衬底102之上的存储阵列器件，例如，NAND存储器串114的阵列，如图1所示。注意，x轴和y轴被包括在图1中，以进一步示出3D存储器件100中的组件的空间关系。衬底102包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，一个组件(例如，层或器件)是否在半导体器件(例如，3D存储器件100)的另一组件(例如，层或器件)“上”、“之上”或“之下”是在衬底在y方向上位于半导体器件的最低部平面中时、相对于半导体器件的衬底(例如，衬底102)在y方向(即，垂直方向)上所确定的。在整个本公开中均采用用于描述空间关系的相同概念。
3D存储器件100可以是单片3D存储器件的一部分。术语“单片”意指3D存储器件的组件(例如，外围设备和存储阵列器件)形成在单个衬底上。对于单片3D存储器件，由于外围设备处理和存储阵列器件处理的卷积，制造遇到额外的限制。例如，存储阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在同一衬底上的外围设备相关联的热预算的约束。
相反，3D存储器件100可以是非单片3D存储器件的一部分，其中组件(例如，外围设备和存储阵列器件)可以在不同的衬底上单独形成，然后例如以面对面的方式键合。在一些实施例中，存储阵列器件衬底(例如，衬底102)保持为键合的非单片3D存储器件的衬底，以及外围设备(例如，用于便于3D存储器件100的操作的任何合适的数字、模拟和/或混合信号外围电路，例如页面缓冲器、解码器和锁存器；未示出)被翻转并面向下朝向存储阵列器件(例如，NAND存储器串104)以用于混合键合。应当理解，在一些实施例中，存储阵列器件衬底(例如，衬底102)被翻转并面向下朝向外围设备(未示出)以进行混合键合，从而在键合的非单片3D存储器件中，存储阵列器件位于外围设备之上。存储阵列器件衬底(例如，衬底102)可以是减薄的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后段工序(BEOL)互连可以形成在减薄的存储阵列器件衬底的背面上。
在一些实施例中，3D存储器件100是NAND快闪存储器件，其中存储单元以垂直延伸在衬底102之上的NAND存储器串114的阵列的形式提供。存储阵列器件可以包括NAND存储器串114，其延伸穿过多个对，每个对包括导体层107和电介质层118(本文称为“导体/电介质层对”)。堆叠的导体/电介质层对在本文也称为“存储堆叠层”106。存储堆叠层106中的导体/电介质层对的数量(例如，32、64、96或128)可以设定3D存储器件100中的存储单元的数量。存储堆叠层106中的导体层107和电介质层108在垂直方向上交替。换句话说，除了在存储堆叠层106的顶部或底部处的导体/电介质层对之外，每个导体层107可以在两侧与两个电介质层108邻接，并且每个电介质层108可以在两侧与两个导体层107邻接。导体层107可各自具有相同的厚度或不同的厚度。类似地，电介质层108可各自具有相同的厚度或不同的厚度。导体层107可包括导体材料，其包括但不限于W、钴(Co)、铜(Cu)、铝(Al)、多晶硅(多晶硅)、掺杂硅、硅化物或其任何组合。电介质层108可包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图1所示，每个NAND存储器串104可以包括垂直延伸穿过存储堆叠层106的沟道结构110。沟道结构110可以包括填充有半导体材料(例如，作为半导体沟道112)和电介质材料(例如，作为存储膜114)的沟道孔。在一些实施例中，半导体沟道112包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜114是复合层，包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻隔层。每个NAND存储器串104可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道112、隧穿层、存储层和阻隔层按此顺序从柱的中心朝向外表面径向布置。隧穿层可包括氧化硅、氮氧化硅或其任何组合。存储层可包括氮化硅、氮氧化硅、硅或其任何组合。阻隔层可包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，阻隔层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一个示例中，阻隔层可以包括高k电介质材料，例如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)。
在一些实施例中，NAND存储器串104和存储堆叠层106共同来自NAND存储单元堆叠层105。存储堆叠层106中的导体层107(每个是字线的一部分)可以用作NAND存储单元堆叠层105中的存储单元的栅极导体。导体层107可以包括多个NAND存储单元堆叠层105的多个控制栅极，并且可以作为在存储堆叠层106的边缘处结束(例如，在存储堆叠层106的阶梯结构中)的字线横向延伸。在一些实施例中，NAND存储单元堆叠层105还包括栅极电介质层116和横向设置在导体层107和存储膜114之间的胶合层118。栅极电介质层116可以增加每个存储单元的栅极电容，以及由于其在控制栅极上的全面覆盖而抑制从一个栅极到其相邻栅极的漏电流。栅极电介质层116可包括但不限于氮化硅、高k电介质、或其任何组合的材料，高k电介质例如为氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)。胶合层118(也称为“粘合层”、“种子层”或“阻隔层”)可包括一个或多个层，用于增加导体层107(栅极导体)和栅极电介质层116之间的粘附性。胶合层118的材料可包括但不限于钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其任何组合。在一些实施例中，NAND存储单元堆叠层105包括由钨制成的栅极导体层107、包括Ti/TiN的胶合层118、由高k电介质材料制成的栅极电介质层116、以及沟道结构110。
在一些实施例中，NAND存储器串104包括两个半导体插塞120和122，每个半导体插塞位于垂直方向上的相应端。半导体插塞120和122中的每一个可以与沟道结构110的相应端接触。半导体插塞120可以位于NAND存储器串104的下端并且与沟道结构110(例如，在沟道结构的下端上)和衬底102接触。如本文所使用的，组件(例如，NAND存储器串104)的“上端”是在y方向上远离衬底102的端部，并且组件(例如，NAND存储器串104)的“下端”是在衬底102位于3D存储器件100的最低平面中时在y方向上更靠近衬底102的端部。半导体插塞120可以包括半导体材料，例如硅，其从衬底102外延生长。应当理解，在一些实施例中，半导体插塞120包括作为衬底102的一部分的单晶硅。半导体插塞120可以用作由NAND存储器串104的源极选择栅控制的沟道。
半导体插塞122可以位于NAND存储器串104的上端并且与沟道结构110接触(例如，在沟道结构110的上端上)。半导体插塞122可包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，半导体插塞122包括填充有作为胶合层的Ti/TiN和作为导体的钨的开口。通过在3D存储器件100的制造期间覆盖沟道结构110的上端，半导体插塞122可以用作蚀刻停止层以防止蚀刻填充在沟道结构110中的电介质，例如氧化硅和氮化硅。在一些实施例中，半导体插塞122还用作NAND存储器串104的漏极。
如图1所示，3D存储器件100还包括缝隙结构124。每个缝隙结构124可以垂直延伸穿过存储堆叠层106。缝隙结构124也可以横向延伸以将存储堆叠层106分成多个块。缝隙结构124可包括缝隙触点126，其通过用导电材料填充缝隙开口而形成，导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。缝隙结构124还可包括复合间隙壁128，其横向设置在缝隙触点126和NAND存储器串104之间，以使缝隙触点126与NAND存储单元堆叠层105中的周围的导体层107(栅极导体)电绝缘。结果，缝隙结构124可以将3D存储器件100分成多个存储块和/或存储指状物。
在一些实施例中，复合间隙壁128包括在NAND存储单元堆叠层105(以及其中的NAND存储器串104)和缝隙触点126之间横向堆叠的第一氧化硅膜130和第二氧化硅膜132。第一氧化硅膜130可以包括通过低温工艺形成的低温氧化硅膜，以防止导体层107氧化。相反，第二氧化硅膜132可包括通过高温工艺形成的高温氧化硅膜，使得其膜质量高于其低温对应物。在第二氧化硅膜132生长期间，由于导体层107已经被第一氧化硅膜130绝缘，所以可以避免导体层107的氧化。在一些实施例中，低温工艺在不高于约400℃(例如，在400℃以下)进行，而高温工艺在不低于约400℃(例如，在400℃以上)进行。在一些实施例中，低温工艺在不高于约600℃(在600℃以下)进行，而高温工艺在不低于约600℃(例如，在600℃以上)进行。低温工艺和高温工艺可以是相同类型的工艺，例如CVD或原子层沉积(ALD)，但是在不同温度下进行。或者低温工艺和高温工艺可以是不同的工艺。例如，低温工艺是低温(LT)CVD或ALD，而高温工艺是热氧化。
在一些实施例中，电介质膜134横向设置在第一氧化硅膜130和第二氧化硅膜132之间。电介质膜134可以用作阻隔体，以防止由先前的栅极形成工艺留下的氟原子和/或离子进一步腐蚀氧化膜(例如，第二氧化硅膜132)。例如，即使在彻底的清洗工艺之后，氟原子或离子可能仍然潜藏在导体层107中，导体层107具有由CVD工艺中分解六氟化钨前驱体而形成的钨。氟原子和/或离子可逐渐向氧化物膜(例如，第二氧化硅膜132)迁移，从而降解或甚至损害氧化物膜的绝缘性。应当理解，在用除钨之外的导电材料形成导体层107时，也可以在CVD工艺中使用除六氟化钨之外的氟化物基前驱体，其也可能引起氟迁移。
为了提高防止氟原子和/或离子的扩散，电介质膜134可以包括高k电介质材料，其包括但不限于氮化硅、氧化铝(Al2O3)、氧化铪(HfO2)、钽氧化物(Ta2O5)、氧化锆(ZrO2)、氧化钛(TiO2)或其任意组合。在一些实施例中，高k电介质材料包括具有高于氮化硅(k>7)的介电常数或k值的任何电介质。在一些实施例中，高k电介质材料包括具有高于氧化硅(k>3.9)的介电常数或k值的任何电介质。根据一些实施例，电介质膜134和栅极电介质层116包括相同的高k电介质材料，例如氧化铝。应理解，在一些实施例中，电介质膜134包括与栅极电介质层116不同的电介质材料。
电介质膜134可以具有在约1nm和约10nm之间，例如在1nm和10nm之间的厚度(在横向方向上)。在一些实施例中，电介质膜134的厚度在约3nm与约7nm之间，例如在3nm与7nm之间(例如，3nm、3.5nm、4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、由下端通过任何这些值限定的任何范围、或处于由这些值中的任何两个限定的任何范围)。这可以确保电子穿过电介质膜直接隧穿的可能性变得可以忽略不计。电介质膜134还可以减少陷阱辅助隧穿的机会。例如，氢原子或离子可以更容易地被捕获在氧化硅中而不是高k电介质材料(例如氧化铝)中，从而迫使漏电流增加。总之，通过包括电介质膜134，可以进一步减小穿过复合间隙壁128的漏电流。
在一些实施例中，电介质膜134包括横向堆叠的多个电介质子膜。也就是说，电介质膜134可以是包括多种电介质材料的复合电介质膜。在一些实施例中，每个电介质子膜包括不同的电介质材料，例如不同的高k电介质材料。在一些实施例中，至少一些电介质子膜包括相同的电介质材料，例如相同的高k电介质材料。上述厚度范围可以指复合电介质膜的总厚度。
在一些实施例中，缝隙触点126用作由相同存储块或相同存储指状物中的NAND存储器串104共享的ACS的触点。因此，缝隙触点126可以被称为多个NAND存储器串104的“共源极触点”。在一些实施例中，衬底102包括掺杂区136(包括处于期望掺杂水平的p型或n型掺杂剂)，并且，缝隙触点126的下端与衬底102中的掺杂区136接触。因此，缝隙触点126可以通过掺杂区136电连接到NAND存储器串104的ACS。在一些实施例中，两个导体层107(栅极导体)和缝隙触点126(共源极触点)包括相同的导电材料，例如钨。
图2示出了根据本公开的一些实施例的具有耐腐蚀复合间隙壁201的示例性3D存储器件200的平面图。可以基于图1中的横截面线A-A来构造3D存储器件200。应注意，x轴和z轴包括在图2中以进一步示出3D存储器件200中的组件的空间关系。如图2所示，3D存储器件200包括NAND存储单元堆叠层202A和202B，每个NAND存储单元堆叠层设置在缝隙结构204的相对侧。每个NAND存储单元堆叠层202A或202B还包括两个NAND存储器串，总共构成3D存储器件200中的四个NAND存储器串206A、206B、206C和206D，如图2所示。由于它们的结构全部相同，因此仅采用NAND存储器串206A来详细描述其结构。NAND存储器串206A可以包括由存储膜210包覆的标称上圆形的半导体沟道208。NAND存储器串206A可以进一步被栅极电介质层212和胶合层214围绕。导体层216可以填充在上述结构之外的矩形平面，以用作NAND存储单元堆叠层202A中的存储单元的栅极导体。也就是说，根据一些实施例，半导体沟道208、存储膜210、栅极电介质层212、胶合层214和导体层216按此顺序从NAND存储器串206A的中心径向布置。
缝隙结构204可以在z方向上跨越整个衬底，将NAND存储器串206A，206B、206C和206D分成两个存储块，如图2所示。在一些实施例中，缝隙结构204关于z轴对称，并且如果从内向外来数组件的话，包括缝隙触点218、第二氧化硅膜220、电介质膜222和第一氧化硅膜224。如图2所示，如果导体层216和缝隙触点218之间的绝缘由于氟原子和/或离子的侵入而劣化，则绝缘层上的漏电流可能增加。导体层216甚至可能与缝隙触点218短路，从而破坏整个存储块。为了防止氟迁移和由此产生的泄漏，第一氧化硅膜224、电介质膜222和第二氧化硅膜220可以形成耐腐蚀复合间隙壁201，其电绝缘缝隙触点218和NAND存储单元堆叠层202A或202B(及其中的组件，例如，导体层216和NAND存储器串206A)。缝隙触点218可以横向地设置在NAND存储单元堆叠层202A(包括NAND存储器串206A和206B)和NAND存储单元堆叠层202B(包括NAND存储器串206C和206D)之间。复合间隙壁201可以横向地设置在缝隙触点218和NAND存储单元堆叠层202A(包括NAND存储器串206A和206B)之间，或者横向地设置在缝隙触点218和NAND存储单元堆叠层202B(包括NAND存储器串206C和206D)之间。如图2所示，缝隙结构204(以及其中的缝隙触点218和复合间隙壁201)在平面图中呈标称条纹状。上述3D存储器件200的组件可以共享与上面关于3D存储器件100描述的相同的尺寸和材料，因此将不再详细重复。
应当理解，使用复合间隙壁来保护触点层免受由相邻导体层的氟迁移引起的漏电流可以实施在各种半导体结构中。在一些实施例中，复合间隙壁的使用可以扩展到通用半导体器件。此外，导体层可以是任何形式，包括横向互连线和垂直互连接入(通孔)触点，只要由于制造过程氟离子和/或原子存在于导体层中。在一些实施例中，触点层可以是柱形或任何其他形状，只要复合间隙壁可以充分形成在触点层周围即可。
例如，图3示出了根据本公开的一些实施例的具有耐腐蚀复合间隙壁304的示例性半导体器件300的横截面。半导体器件300可以是任何合适的逻辑或存储器件。根据一些实施例，半导体器件300包括每个均设置在衬底301上的导体层302、复合间隙壁304和触点层306。导体层302还可以包括互连线308A和308B，以及形成在一个或多个层间电介质(ILD)层312(也称为“金属间电介质(IMD)层”)中的通孔触点310A和310B。导体层302可以由导电材料(例如由氟基前驱体形成的钨)制成。触点层306可以是具有圆形横截面的通孔触点。触点层306可包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。复合间隙壁304可包括低温氧化硅膜314、高k电介质膜316和横向堆叠在导体层302和触点层306之间的高温氧化硅膜318。复合间隙壁304的材料和尺寸可以与3D存储器件100中的复合间隙壁128的相同。由于高k电介质膜316是复合间隙壁304的一部分，导体层306和通孔触点310B之间的电绝缘可以大大增强，并且可以大大减少由氟原子和/或离子引起的对高温氧化硅膜318的损坏。
图4A-4F示出了根据一些实施例的用于形成具有耐腐蚀复合间隙壁的3D存储器件的示例性制造工艺。图5是根据一些实施例的用于形成具有耐腐蚀复合间隙壁的3D存储器件的示例性方法500的流程图。图6是根据一些实施例的用于形成耐腐蚀复合间隙壁的示例性方法600的流程图。图4-6中示出的3D存储器件的示例包括图1-2中示出的3D存储器件100和200。将一起描述图4-6。应当理解，方法500和600中所示的操作不是详尽的，并且可以在任何所例举的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图5-6中所示不同的顺序执行。
参照图5，方法500开始于操作502，其中在衬底上形成电介质堆叠层。衬底可以是硅衬底。电介质堆叠层可包括多个电介质/牺牲层对。如图4A所示，以特写视图给出电介质堆叠层402的顶部。在衬底(未示出)上形成成对的第一电介质层406和第二电介质层(称为“牺牲层”)408(本文统称为“电介质层对”)。可选地，可以在衬底上沉积电介质层406和牺牲层408以形成电介质堆叠层402。在一些实施例中，每个电介质层406包括氧化硅层，并且每个牺牲层408包括氮化硅。电介质堆叠层402可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
方法500前进到操作504，如图5所示，其中形成垂直延伸穿过电介质堆叠层的存储器串。如图4A所示，形成垂直延伸穿过电介质堆叠层402的存储器串410。在一些实施例中，形成存储器串410的制造工艺还包括形成沟道孔，该沟道孔通过例如湿法蚀刻和/或干法蚀刻垂直延伸穿过电介质堆叠层402。在一些实施例中，形成存储器串410的制造工艺还包括形成半导体沟道412和横向设置在半导体沟道412和电介质堆叠层402的电介质层对之间的存储膜414。半导体沟道412可包括半导体材料，例如多晶硅。存储膜414可以是复合电介质层，例如隧穿层、存储层和阻隔层的组合。存储膜414中的每个层可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。半导体沟道412和存储膜414可以通过一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合)形成。
在一些实施例中，半导体插塞416形成在存储器串410的上端。首先，可以在存储器串410的上端形成凹槽。可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合)填充凹槽来形成半导体插塞416。在一些实施例中，沉积多晶硅以填充凹槽，然后进行CMP工艺以去除多余的多晶硅。在一些实施例中，沉积复合金属层，例如Ti/TiN/W，以填充凹槽，然后进行CMP工艺以去除多余的金属层。
方法500前进到操作506，如图5所示，其中形成垂直延伸穿过电介质堆叠层的缝隙。缝隙可以是缝隙结构的一部分，例如GLS。如图4A所示，形成垂直延伸穿过电介质堆叠层402的缝隙418。可以首先通过穿过电介质堆叠层402的电介质(例如，氧化硅和氮化硅)的湿法蚀刻和/或干法蚀刻来形成缝隙418。在一些实施例中，通过例如穿过缝隙418的离子注入和/或热扩散，在每个缝隙418下方的衬底中形成掺杂区(例如，图1中的掺杂区136)。应理解，根据一些实施例，掺杂区可以在较早的制造阶段中形成，例如，在形成缝隙418之前形成。
方法500前进到操作508，如图5所示，其中通过用多个导体层替换电介质/牺牲层对中的牺牲层，在衬底上形成存储堆叠层。因此，存储堆叠层包括多个导体/电介质层对。在一些实施例中，形成存储堆叠层包括穿过缝隙蚀刻电介质/牺牲层对中的牺牲层，以及穿过缝隙沉积导体/电介质层对中的导体层。导体层的沉积可以使用含氟的前驱体。例如，导体层包括钨，并且前驱体包括六氟化钨。在一些实施例中，在沉积导体层之前，在每个导体/电介质层对中沉积栅极电介质层。
如图4B所示，通过对电介质层406选择性的湿法蚀刻和/或干法蚀刻去除电介质堆叠层402中的牺牲层408(如图4A所示)。在完全蚀刻出牺牲层408之后，可以形成连接到缝隙418的横向凹槽420。在一些实施例中，通过将缝隙418暴露于热磷酸来促进蚀刻工艺，通过该热磷酸在氧化硅上优先蚀刻氮化硅。
如图4C所示，栅极电介质层422、胶合层424和导体层426(栅极导体)按此顺序随后沿着缝隙418和横向凹槽420的侧壁形成。在一些实施例中，首先沿着缝隙418和横向凹槽420的侧壁沉积栅极电介质层422，然后沿着栅极电介质层422沉积胶合层424。然后可以沿着胶合层424沉积导体层426。根据一些实施例，然后通过湿法蚀刻和/或干法蚀刻部分地去除胶合层424和导体层426。图4C示出了形成NAND存储单元的控制栅极的制造工艺，其被称为栅极替换或字线替换工艺。
栅极电介质层422、胶合层424和导体层426可以通过一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合)来形成。栅极电介质层422可包括电介质材料，其包括氮化硅、高k电介质或其任何组合，高k电介质例如为氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)。胶合层424可包括薄膜材料，其包括但不限于钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其任何组合。导体层426可包括导电材料，其包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施例中，栅极电介质层422、胶合层424和导体层426各自通过CVD工艺形成，在CVD工艺中，反应气体(包括前驱体)穿过缝隙418到达横向凹槽420并沿缝隙418和横向凹槽420的侧壁反应和沉积。在一些实施例中，用于沉积导体层426的CVD工艺使用含氟的前驱体418。例如，导体层426包括钨，并且CVD工艺中使用的前驱体包括六氟化钨。
方法500前进到操作510，如图5所示，其中沿着缝隙的侧壁形成复合间隙壁。复合间隙壁可包括第一氧化硅膜、第二氧化硅膜和横向形成在第一氧化硅膜和第二氧化硅膜之间的电介质膜。参照图6，公开了用于形成复合间隙壁的示例性方法600。方法600开始于操作602，其中沿着缝隙的侧壁形成第一氧化硅膜。在一些实施例中，第一氧化硅膜的形成处于不高于400℃的第一温度。
如图4D所示，通过PVD、CVD、ALD、任何其它合适的工艺或任何组合，沿着缝隙418的侧壁(以及横向凹槽420的剩余空间)填充(例如，沉积)氧化硅来形成第一氧化硅膜440。在一些实施例中，第一氧化硅膜440包括在不高于400℃的工艺温度下形成的低温氧化硅，这是防止导体层426严重氧化的警示措施。在一些实施例中，用于形成第一氧化硅膜440的工艺温度不高于600℃。例如，形成低温氧化硅的工艺包括但不限于LT CVD或LT ALD。
方法600前进到操作604，如图6所示，其中沿着第一氧化硅膜形成电介质膜。电介质膜可包括高k电介质材料，例如氧化铝。在一些实施例中，电介质膜的厚度在约1nm和约10nm之间，例如在约3nm和约7nm之间。
如图4E所示，通过PVD、CVD、ALD、任何其他合适的工艺或其任何组合，穿过缝隙418沿第一氧化硅膜440填充(例如，沉积)电介质材料来形成电介质膜450。电介质膜450可以用作覆盖第一氧化硅膜440的包覆层。电介质膜450可以包括高k电介质材料，其包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、钽氧化物(Ta2O5)、氧化锆(ZrO2)、氧化钛(TiO2)或其任何组合。在一些实施例中，电介质膜450由氧化铝制成，已知氧化铝比氧化硅对氟离子和原子更耐腐蚀。电介质膜450的厚度(在横向方向上)可以形成在约1nm和约10nm之间，例如在1nm和10nm之间。在一些实施例中，电介质膜450的厚度在约3nm与约7nm之间，例如在3nm与7nm之间(例如，3nm、3.5nm、4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、由下端通过任何这些值限定的任何范围、或处于由这些值中的任何两个限定的任何范围)。
方法600前进到操作606，如图6所示，其中沿着电介质膜形成第二氧化硅膜。在一些实施例中，第二氧化硅膜的形成处于高于用于形成第一氧化硅膜的第一温度的第二温度，例如不低于400℃。
如图4F所示，通过PVD、CVD、ALD、任何其他合适的工艺或其任何组合沿电介质膜450填充(例如，沉积)氧化硅来形成第二氧化硅膜460。第二氧化硅膜460可以用作覆盖电介质膜450的包覆层。在一些实施例中，第二氧化硅膜460包括在不低于400℃的工艺温度下形成的高温氧化硅，这是增加氧化膜质量的措施，从而导致第二氧化硅膜460中更好的绝缘电阻。在一些实施例中，用于形成第二氧化硅膜460的工艺温度不低于600℃。例如，用于形成高温氧化硅的工艺包括但不限于热氧化。
应当注意，第一氧化硅膜、电介质膜和第二氧化硅膜可以统称为复合间隙壁，以强调其独特的结构。还应理解，复合间隙壁的制造工艺可应用于任何其他类型的半导体器件，以在两个导体层之间获得更大的电绝缘，如果它们中的至少一个含有氟原子和/或离子的残余物。因此，在半导体器件中使用复合间隙壁可以以很小的成本提高器件的可靠性。
返回参考图5，方法500前进到操作512，如图5所示，其中形成在缝隙中垂直延伸的缝隙触点。如图4F所示，通过PVD、CVD、ALD、任何其它合适的工艺或其任何组合，将导电材料填充(例如，沉积)到缝隙418的剩余空间中来形成缝隙触点462。根据一些实施例，缝隙触点462用作共源极触点。在一些实施例中，缝隙触点462包括导电材料，其包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一个示例中，缝隙触点462由钨制成。
根据本公开的一个方面，3D存储器件包括衬底、设置在衬底上并且包括多个导体/电介质层对的存储堆叠层、每个垂直延伸穿过存储堆叠层的多个存储器串、在多个存储器串之间横向设置的缝隙触点、以及在缝隙触点和存储器串中的至少一个之间横向设置的复合间隙壁。复合间隙壁包括第一氧化硅膜、第二氧化硅膜和横向设置在第一氧化硅膜和第二氧化硅膜之间的电介质膜。
在一些实施例中，电介质膜包括高k电介质材料。根据一些实施例，高k电介质材料包括氧化铝。在一些实施例中，电介质膜的厚度在约1nm和约10nm之间。根据一些实施例，电介质膜的厚度在约3nm和约7nm之间。
在一些实施例中，第一氧化硅膜包括低温氧化硅膜，并且第二氧化硅膜包括高温氧化硅膜。根据一些实施例，低温氧化硅膜横向设置在存储器串中的至少一个和电介质膜之间，并且高温氧化硅膜横向设置在电介质膜和缝隙触点之间。
在一些实施例中，电介质膜包括横向堆叠的多个电介质子膜。多个电介质子膜包括多种电介质材料。
在一些实施例中，每个导体/电介质层对包括含钨的导体层。根据一些实施例，缝隙触点包括钨。
在一些实施例中，每个存储器串包括垂直延伸穿过导体/电介质层对的半导体沟道、以及横向设置在导体/电介质层对和半导体沟道之间的存储膜。
在一些实施例中，缝隙触点和复合间隙壁中的每一个在平面图中呈标称条纹状。
在一些实施例中，缝隙触点电连接到存储器串中的至少两个存储器串的源极。
根据本公开的另一方面，半导体器件包括衬底、设置在衬底之上的导体层、垂直延伸穿过导体层的触点、以及横向设置在触点和导体层之间的复合间隙壁。复合间隙壁包括低温氧化硅膜、高温氧化硅膜和横向设置在低温氧化硅膜和高温氧化硅膜之间的高k电介质膜。
在一些实施例中，高k电介质膜包括氧化铝。在一些实施例中，电介质膜的厚度在约1nm和约10nm之间。根据一些实施例，电介质膜的厚度在约3nm和约7nm之间。
在一些实施例中，低温氧化硅膜横向设置在导体层和高k电介质膜之间，并且高温氧化硅膜横向设置在高k电介质膜和触点之间。
在一些实施例中，高k电介质膜包括横向堆叠的多个高k电介质子膜。根据一些实施例，多个高k电介质子膜包括多个高k电介质材料。
在一些实施例中，导体层包括钨。在一些实施例中，触点包括钨。
在一些实施例中，触点和复合间隙壁中的每一个在平面图中呈标称条纹状。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的存储器串。形成垂直延伸穿过电介质堆叠层的缝隙。通过用多个导体层穿过缝隙替换电介质/牺牲层对中的牺牲层，在衬底上形成包括多个导体/电介质层对的存储堆叠层。沿着缝隙的侧壁形成复合间隙壁。复合间隙壁包括第一氧化硅膜、第二氧化硅膜和在第一氧化硅膜和第二氧化硅膜之间横向形成的电介质膜。形成在缝隙中垂直延伸的缝隙触点。
在一些实施例中，为了形成存储堆叠层，穿过缝隙蚀刻多个电介质/牺牲层对中的牺牲层；并且，穿过缝隙沉积多个导体/电介质层对中的导体层。
在一些实施例中，在沉积导体层之前，在每个导体/电介质层对中沉积栅极电介质层。
在一些实施例中，导体层的沉积使用含氟的前驱体。根据一些实施例，导体层包括钨，并且前驱体包括六氟化钨。
在一些实施例中，为了形成复合间隙壁，沿着缝隙的侧壁形成第一氧化硅膜；沿着第一氧化硅膜形成电介质膜；并且沿着电介质膜形成第二氧化硅膜。根据一些实施例，第一氧化硅膜的形成处于第一温度，并且第二氧化硅膜的形成处于高于第一温度的第二温度。在一些实施例中，第一温度不高于400℃，而第二温度不低于400℃。
在一些实施例中，电介质膜包括高k电介质材料。根据一些实施例，高k电介质材料包括氧化铝。在一些实施例中，电介质膜的厚度在约1nm和约10nm之间。根据一些实施例，电介质膜的厚度在约3nm和约7nm之间。
对特定实施例的上述说明因此将揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物来进行限定。

Claims (36)

1.一种三维(3D)存储器件，包括：
衬底；
存储堆叠层，其设置在所述衬底上并包括多个导体/电介质层对；
多个存储器串，每个所述存储器串垂直延伸穿过所述存储堆叠层；
在所述多个存储器串之间横向设置的缝隙触点；以及
复合间隙壁，其横向设置在所述缝隙触点和所述存储器串中的至少一个之间，
其中所述复合间隙壁包括第一氧化硅膜、第二氧化硅膜和横向设置在所述第一氧化硅膜和所述第二氧化硅膜之间的电介质膜。
2.如权利要求1所述的3D存储器件，其中所述电介质膜包括高介电常数(高k)电介质材料。
3.如权利要求2所述的3D存储器件，其中所述高k电介质材料包括氧化铝。
4.如权利要求1-3中任一项所述的3D存储器件，其中所述电介质膜的厚度在约1nm和约10nm之间。
5.如权利要求4所述的3D存储器件，其中所述电介质膜的厚度在约3nm与约7nm之间。
6.如权利要求1-5中任一项所述的3D存储器件，其中所述第一氧化硅膜包括低温氧化硅膜，并且所述第二氧化硅膜包括高温氧化硅膜。
7.如权利要求6所述的3D存储器件，其中所述低温氧化硅膜横向设置在所述存储器串中的所述至少一个和所述电介质膜之间，并且所述高温氧化硅膜横向设置在所述电介质膜和所述缝隙触点之间。
8.如权利要求1-7中任一项所述的3D存储器件，其中所述电介质膜包括横向堆叠的多个电介质子膜。
9.如权利要求8所述的3D存储器件，其中所述多个电介质子膜包括多个电介质材料。
10.如权利要求1-9中任一项所述的3D存储器件，其中每个所述导体/电介质层对包括含钨的导体层。
11.如权利要求1至10中任一项所述的3D存储器件，其中，所述缝隙触点包括钨。
12.如权利要求1-11中任一项所述的3D存储器件，其中每个所述存储器串包括：
垂直延伸穿过所述导体/电介质层对的半导体沟道；以及
横向设置在所述导体/电介质层对和所述半导体沟道之间的存储膜。
13.如权利要求1-12中任一项所述的3D存储器件，其中，所述缝隙触点和所述复合间隙壁中的每一个在平面图中呈标称条纹状。
14.如权利要求1-13中任一项所述的3D存储器件，其中，所述缝隙触点电连接到所述存储器串中的至少两个存储器串的源极。
15.一种半导体器件，包括：
衬底；
设置在所述衬底之上的导体层；
垂直延伸穿过所述导体层的触点；以及
复合间隙壁，其横向设置在所述触点和所述导体层之间，
其中所述复合间隙壁包括低温氧化硅膜、高温氧化硅膜和横向设置在所述低温氧化硅膜和所述高温氧化硅膜之间的高介电常数(高k)电介质膜。
16.如权利要求15所述的半导体器件，其中所述高k电介质膜包括氧化铝。
17.如权利要求15或16所述的半导体器件，其中所述高k电介质膜的厚度在约1nm和约10nm之间。
18.如权利要求17所述的半导体器件，其中所述高k电介质膜的厚度在约3nm和约7nm之间。
19.如权利要求18所述的半导体器件，其中所述低温氧化硅膜横向设置在所述导体层和所述高k电介质膜之间，并且所述高温氧化硅膜横向设置在所述高k电介质膜与所述触点之间。
20.如权利要求15-19中任一项所述的半导体器件，其中所述高k电介质膜包括横向堆叠的多个高k电介质子膜。
21.如权利要求20所述的半导体器件，其中所述多个高k电介质子膜包括多个高k电介质材料。
22.如权利要求15-21中任一项所述的半导体器件，其中所述导体层包括钨。
23.如权利要求15-22中任一项所述的半导体器件，其中所述触点包括钨。
24.如权利要求15-23中任一项所述的半导体器件，其中所述触点和所述复合间隙壁中的每一个在平面图中呈标称条纹状。
25.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层；
形成垂直延伸穿过所述电介质堆叠层的存储器串；
形成垂直延伸穿过所述电介质堆叠层的缝隙；
通过用多个导体层穿过所述缝隙替换所述电介质/牺牲层对中的牺牲层，在所述衬底上形成包括多个导体/电介质层对的存储堆叠层；
沿着所述缝隙的侧壁形成复合间隙壁，所述复合间隙壁包括第一氧化硅膜、第二氧化硅膜和横向形成在所述第一氧化硅膜和所述第二氧化硅膜之间的电介质膜；以及
形成在所述缝隙中垂直延伸的缝隙触点。
26.如权利要求25所述的方法，其中形成所述存储堆叠层包括：
穿过所述缝隙蚀刻所述多个电介质/牺牲层对中的所述牺牲层；以及
穿过所述缝隙沉积所述多个导体/电介质层对中的所述导体层。
27.如权利要求26所述的方法，还包括在沉积所述导体层之前在每个导体/电介质层对中沉积栅极电介质层。
28.如权利要求26或27所述的方法，其中所述导体层的沉积使用含氟的前驱体。
29.如权利要求28所述的方法，其中所述导体层包括钨，并且所述前驱体包括六氟化钨。
30.如权利要求25-29中任一项所述的方法，其中形成所述复合间隙壁包括：
沿着所述缝隙的侧壁形成所述第一氧化硅膜；
沿着所述第一氧化硅膜形成所述电介质膜；以及
沿着所述电介质膜形成所述第二氧化硅膜。
31.如权利要求30所述的方法，其中所述第一氧化硅膜的形成处于第一温度，并且所述第二氧化硅膜的形成处于高于所述第一温度的第二温度。
32.如权利要求31所述的方法，其中所述第一温度不高于400℃，并且所述第二温度不低于400℃。
33.如权利要求25-32中任一项所述的方法，其中所述电介质膜包括高介电常数(高k)电介质材料。
34.如权利要求33所述的方法，其中所述高k电介质材料包括氧化铝。
35.如权利要求25-34中任一项所述的方法，其中所述电介质膜的厚度在约1nm与约10nm之间。
36.如权利要求35所述的方法，其中所述电介质膜的厚度在约3nm与约7nm之间。
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