CN109887918A - 形成三维存储器的方法以及三维存储器 - Google Patents
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Abstract
本发明涉及一种形成三维存储器的方法以及三维存储器。该方法包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的第一堆栈，所述衬底位于所述半导体结构的背面侧，所述第一堆栈位于所述半导体结构的正面侧；形成从所述正面侧穿过所述第一堆栈的多个第一沟道孔；在所述第一沟道孔内填充牺牲层；翻转所述半导体结构，并减薄所述衬底；形成从背面侧堆叠在所述第一堆栈上的第二堆栈；形成穿过所述第二堆栈且到达所述牺牲层的多个第二沟道孔；去除所述牺牲层；以及在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构。
Description
技术领域
本发明主要涉及半导体制造方法，尤其涉及形成三维存储器的方法以及三维存储器。
背景技术
为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心(core)区。沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中。通常通过单次刻蚀来形成堆叠层的沟道孔。但是为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层。在这种趋势下，单次刻蚀的方法在处理成本上越来越高，在处理能力上越来越没有效率。
一些改进方法在形成下堆栈后先刻蚀下沟道孔，暂时在下沟道孔中填充牺牲层，再堆叠上堆栈且刻蚀上沟道孔，然后形成填充上、下沟道孔的沟道结构。这种方法被称为单次沟道形成(Single Channel Formation,SCF)方法。这种方法有许多缺点。例如，需要沉积-刻蚀-沉积步骤以获得良好的填充效果，尤其是在顶部的几层中不形成凹坑，这些步骤导致工艺成本上升，且过多的牺牲层填充会引起晶圆翘曲。又如，牺牲层可能会有残留，或者去除牺牲层可能会引起硅外延层损坏，从而导致存储单元无法工作。再例如，当上、下沟道孔对准不良时，刻蚀用的等离子体也会损坏堆栈的堆叠层，填充沟道结构的过程中也容易造成提前封口，尤其是在上、下堆栈的接合位置。
发明内容
本发明提供一种形成三维存储器的方法以及三维存储器，在提高堆叠层数的同时，工艺简单且三维存储器不易产生缺陷。
本发明的一个方面提出一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的第一堆栈，所述衬底位于所述半导体结构的背面侧，所述第一堆栈位于所述半导体结构的正面侧；形成从所述正面侧穿过所述第一堆栈的多个第一沟道孔；在所述第一沟道孔内填充牺牲层；翻转所述半导体结构，并减薄所述衬底；形成从背面侧堆叠在所述第一堆栈上的第二堆栈；形成穿过所述第二堆栈且到达所述牺牲层的多个第二沟道孔；去除所述牺牲层；以及在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构。
在本发明的一实施例中，所述半导体结构还具有位于所述衬底和所述第一堆栈之间的刻蚀停止层，其中减薄所述衬底的步骤停留在所述刻蚀停止层。
在本发明的一实施例中，在所述多个第一沟道孔内填充牺牲层之后还包括：在所述半导体结构的正面侧形成保护盖层。
在本发明的一实施例中，去除所述牺牲层时露出位于所述第一堆栈之下的所述保护盖层。
在本发明的一实施例中，在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构之前还包括：修整所述多个第一沟道孔和多个第二沟道孔的轮廓。
在本发明的一实施例中，修整所述多个第一沟道孔和多个第二沟道孔的轮廓的步骤包括：在所述多个第一沟道孔和多个第二沟道孔内形成保护层，其中在所述多个第二沟道孔内的保护层比在所述多个第一沟道孔内的保护层薄；垂直刻蚀所述多个第一沟道孔和多个第二沟道孔以扩展所述多个第一沟道孔和多个第二沟道孔的接合部；以及去除残留的保护层。
在本发明的一实施例中，在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构后还包括：形成接触所述垂直沟道结构两端的导电触点。
在本发明的一实施例中，上述方法还包括在所述半导体结构的背面侧形成阵列共源极层，所述阵列共源极层的一部分延伸到所述多个第一沟道孔内形成接触所述垂直沟道结构一端的导电触点。
在本发明的一实施例中，在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构时，所述多个垂直沟道结构内的沟道层延伸到所述半导体结构的背面侧，且所述方法还包括，将延伸的沟道层替换为绝缘层。
在本发明的一实施例中，所述多个第二沟道孔相对所述多个第一沟道孔在所述衬底的延伸方向上存在偏移。
本发明还提出一种三维存储器，包括：堆叠的第一堆栈和第二堆栈；位于所述第一堆栈中的多个第一沟道孔；位于所述第二堆栈的多个第二沟道孔，每个第二沟道孔对应一个第一沟道孔；位于所述第一堆栈之下的阵列共源极层，所述阵列共源极层的一部分延伸到所述多个第一沟道孔内形成第一导电触点；以及位于所述多个第一沟道孔和第二沟道孔中的多个垂直沟道结构，每个所述垂直沟道结构一端接触所述第一导电触点。
在本发明的一实施例中，三维存储器还包括位于所述第一堆栈和第二堆栈之间的导电层，所述导电层沿着所述第一堆栈的表面延伸。
在本发明的一实施例中，三维存储器还包括位于所述第一堆栈和第二堆栈之间的隔离层，所述隔离层与含硅材料具有高刻蚀选择比。
在本发明的一实施例中，三维存储器还包括所述第一堆栈与所述阵列共源极层之间的第一绝缘层和第二绝缘层，所述第二绝缘层位于所述第一绝缘层之上，所述多个垂直沟道结构中的沟道层穿过所述第二绝缘层，且通过所述第一绝缘层与所述阵列共源极层隔离。
在本发明的一实施例中，所述第一堆栈中的底部选择栅位于所述第二绝缘层之上，所述多个垂直沟道结构中的沟道层穿过所述底部选择栅。
在本发明的一实施例中，三维存储器还包括接触每个所述垂直沟道结构另一端的第二导电触点。
在本发明的一实施例中，所述第二沟道孔相对所述第一沟道孔在所述第一堆栈的延伸方向上存在偏移。
在本发明的一实施例中，所述三维存储器为电荷俘获型存储器或浮栅型存储器。
在本发明的三维存储器及其形成方法中，在半导体结构的正面侧和背面侧分别形成沟道孔，再一并形成沟道结构。与已知的一次形成沟道结构的方法相比，本发明的方法更简单，而且即使相邻沟道孔的对准不良，也不容易导致所制造的三维存储器产生缺陷。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A-1H是一种三维存储器中一次形成沟道结构的过程示意图。
图2是一种沟道孔对准不良的三维存储器示意图。
图3是本发明一实施例的形成三维存储器的方法流程图。
图4A-4L是本发明一实施例的形成三维存储器的示例性过程中的剖面示意图。
图5是本发明一实施例的形成三维存储器的垂直沟道结构的导电触点的方法流程图。
图6A-6D是本发明一实施例的形成三维存储器的垂直沟道结构的导电触点的示例性过程中的剖面示意图。
图7A-7D是本发明一实施例的形成三维存储器的栅极层和源极导电柱的示例性过程中的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
本发明的实施例描述形成三维存储器的方法以及三维存储器，在提高堆叠层数的同时，工艺简单且三维存储器不易产生缺陷。
三维存储器的堆叠层(stack)由多个堆栈(deck)堆叠而成。现有的单次形成沟道结构方法需要反复进行沟道孔内的牺牲层沉积-刻蚀的过程，工艺复杂，同时还会造成三维存储器的一些缺陷。
图1A-1H是一种三维存储器中一次形成沟道结构的过程示意图。此示例使用SCF(Single Channel Formation)方法，首先如图1A所示，形成穿过第一堆栈12且到达衬底11的第一沟道孔12a，其次如图1B所示，在第一沟道孔12a底部形成硅外延层12b，并以氧化层保护硅外延层12b的表面，之后如图1C所示用牺牲层12c填充第一沟道孔12a，并进行平坦化；之后如图1D所示，在第一堆栈12上堆叠第二堆栈13，且形成穿过第二堆栈13的第二沟道孔13a，刻蚀停止于第一沟道孔12a的牺牲层12c；之后如图1E所示，去除第一沟道孔12a中的牺牲层12c；之后如图1F所示，单次填充存储器层13b和沟道层13c；之后如图1G所示，击穿第一沟道孔12a底部的存储器层13b和沟道层13c，露出硅外延层12b；之后如图1H所示，第一沟道孔12a底部形成接触硅外延层12b的沟道层，在沟道孔内填充绝缘层13d，且在第二沟道孔13a顶部形成导电插塞14。
上述方法对沉积牺牲层12c步骤的要求较高，不能在第一堆栈12顶部的几层中产生如图1D的凹坑R，否则会影响堆叠层的沉积质量(诸如：薄膜连续性，均匀性等)。再者，如果牺牲层12c有残留，或者硅外延层12b被损坏，都会影响到三维存储器的读/写/擦除性能。最严重的情况下，如图2所示，如果第一堆栈12和第二堆栈13对准不良，在形成第二沟道孔13a的刻蚀过程中(图1D)，不仅极易损伤上下堆栈结合处第一沟道孔12a上部叠层，亦会造成该处第一沟道孔12a中牺牲层移除(图1E)不干净而形成残留；对准不良亦会造成SCF过程中击穿第一沟道孔12a底部叠层与硅外延层形成连接(图1G)的工艺窗口过小，引起接触不良或接触电阻过大，从而导致沟道孔与源极的电性连接失败。
图3是本发明一实施例的形成三维存储器的方法流程图。图4A-4L是本发明一实施例的形成三维存储器的示例性过程中的剖面示意图。下面参考图3-4L所示描述本实施例的形成三维存储器的方法。
在步骤302，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括阵列区，阵列区可包括核心区和字线连接区。从垂直方向看，核心区可具有衬底和位于衬底上的堆叠的第一堆栈。
在图4A所示例的半导体结构中，半导体结构400a可包括衬底401、位于衬底401上的第一堆栈410以及硬掩模层402。第一堆栈410可为第一材料层411和第二材料层412交替层叠的叠层。第一材料层411可为栅极层或后栅工艺的栅极牺牲层。第二材料层412可为介质层。在此为了描述方便，将衬底401在半导体结构400a中的所在侧称为背面侧，将第一堆栈410在半导体结构中是所在侧称为正面侧。在一实施例中，衬底401和第一堆栈410可设置刻蚀停止层403，以便在后续的步骤中让刻蚀停留在层403处。
在本发明的实施例中，衬底401的材料例如是硅。第一材料层411和第二材料层412例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底401上交替沉积氮化硅和氧化硅，形成第一堆栈410。另外，硬掩模层402的材料例如是氧化硅。刻蚀停止层403需要与衬底401的材料有达到期望阈值的高刻蚀选择比。刻蚀停止层403的材料可以是不导电的，例如是氧化铝、氧化铪等，刻蚀停止层403的材料也可以是导电的，例如钨、铜、钴等。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。在某些情况下刻蚀停止层403可省略而使用其他使刻蚀停止的手段，例如合适的刻蚀工艺。此外，所举例的各层的材料仅仅是示例性的，例如衬底401还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等；第一材料层411和第二材料层412也可以分别是多晶硅和氮化硅(或氧化硅或其它介电材料)，或者分别是金属和氧化硅(或氮化硅或其它介电材料)，或者分别是氮化硅(或例如多晶硅等其它牺牲材料和氧化硅(或其它介电材料)；硬掩膜层402也可以是无定型碳、氮氧化硅、碳化硅等。
在步骤304中，形成从正面侧穿过第一堆栈的多个第一沟道孔。
在此步骤中，在第一堆栈中形成多个垂直于衬底表面的第一沟道孔。第一沟道孔用来容纳后续将形成的存储元件。
可使用一道光刻制程在核心区的第一堆栈形成第一沟道孔。例如，可使用一个光掩模对核心区进行曝光，配合相应的刻蚀，形成第一沟道孔。
在图4B所示例的半导体结构的剖面图中，可在半导体结构400b中刻蚀第一堆栈410，形成第一沟道孔413。第一沟道孔413到达刻蚀停止层403。
在步骤306中，在第一沟道孔内填充牺牲层。
在此步骤中，在第一沟道孔中填充牺牲层，以保护第一沟道孔。填充牺牲层的方法可以是向第一沟道孔中填充牺牲材料，然后进行平坦化。可填充牺牲材料的方法可以采用化学气相沉积(CVD)、原子层沉积(ALD)、旋涂法(Spin-on Coating)或其他合适的具有较高覆盖/填充能力的沉积方法。
在图4C所示例的半导体结构的剖面图中，可在半导体结构400c的第一沟道孔413中填充牺牲层414。牺牲层414的材料可以是多晶硅、旋涂碳、光阻、有机物等与第一材料层411和第二材料层412具有高的刻蚀选择比材料。
在步骤308中，在半导体结构的正面侧形成保护盖层。
保护盖层用以在衬底晶背打薄过程中，保护正面侧图案不受损伤，并承载叠层材料及图案，使其不至于皲裂、刮伤甚至破片。
在图4D所示例的半导体结构的剖面图中，可在半导体结构400d的正面侧形成保护盖层404。保护盖层404与牺牲层414之间可具有刻蚀选择比。举例来说，可以在碳或者光阻材料的牺牲层414之上形成多晶硅的保护盖层404；或者可以在多晶硅的牺牲层414之上形成碳的保护盖层404。保护盖层404可在整个半导体结构400d的正面延伸。需要指出的是，此步骤为翻转后的半导体结构提供基底。在一些实施例中，可以不形成保护盖层404。
在步骤310中，翻转半导体结构，并减薄衬底。
在此步骤中，翻转半导体结构，使之正面侧朝下，而背面侧朝上。此时衬底将位于半导体结构的上侧。接着，可以减薄位于半导体结构上侧的衬底。
举例来说，可先如图4E那样翻转半导体结构400e，然后在图4F所示例的半导体结构的剖面图中，可从半导体结构400f的背面侧减薄衬底401，使之完全被去除，露出刻蚀停止层403。减薄衬底401的方式可以是刻蚀，刻蚀步骤停留在刻蚀停止层403。在图未示的替代实施例中，可保留衬底401的部分厚度。
在步骤312中，形成从背面侧堆叠在第一堆栈上的第二堆栈。
在此步骤中，形成第二堆栈以便与第一堆栈组成堆叠层(stack)。第二堆栈的结构与第一堆栈的结构可以是类似的。例如，第二堆栈包括相互堆叠的第一材料层和第二材料层。可以理解，第二堆栈与第一堆栈也可以在结构、材料等方面有所不同。当存在刻蚀停止层时，第一堆栈和第二堆栈被刻蚀停止层隔开。当不存在刻蚀停止层时，第一堆栈和第二堆栈可被绝缘层隔开。
在步骤314中，形成穿过第二堆栈且到达牺牲层的多个第二沟道孔。
在此步骤中，可以在第二堆栈中形成多个垂直于第二堆栈表面的第二沟道孔，第二沟道孔对应第一沟道孔。第二沟道孔用来容纳后续将形成的存储元件。在理想的情况下，第二沟道孔对准第一沟道孔。在实际情况中，第二沟道孔相对于第一沟道孔存在偏移。
可使用一道光刻制程在核心区的第二堆栈形成第二沟道孔。例如，可使用一个光掩模对核心区进行曝光，配合相应的刻蚀，形成第二沟道孔。在此所使用的光掩模可以与形成第一沟道孔所使用的光掩模相同。当存在刻蚀停止层时，刻蚀的第二沟道孔可以停留在刻蚀停止层。
步骤312和314的示例可参考图4G半导体结构400g的剖面图，其中第二堆栈420可为第一材料层421和第二材料层422交替层叠的叠层。第一材料层421和第二材料层422的材料可以与第一材料层411和第二材料层412相同。第二堆栈420中可形成第二沟道孔423。
在步骤316中，去除牺牲层。
在此，去除第一沟道孔中的牺牲层，使得第一沟道孔和第二沟道孔完全被打开。
参考图4H的半导体结构的剖面图，在半导体结构400h中去除了牺牲层，使得第一沟道孔413也被露出。去除牺牲层后，在存在保护盖层404的情况下，保护盖层404也被露出。
在步骤318中，修整多个第一沟道孔和多个第二沟道孔的轮廓。
在此步骤中，通过修整沟道孔的轮廓，使之尺寸均匀。尤其是消除沟道孔接合部处的窄或不平整的轮廓。可以理解，当沟道孔轮廓较好时，此步骤可以省略。
在图4I-4K的半导体结构剖面图中，首先，在半导体结构400i的多个第一沟道孔413和第二沟道孔423内形成保护层405，其中在第二沟道孔323内的保护层比在第一沟道孔413内的保护层薄。在第二沟道孔323顶部的保护层也比第二沟道孔与第一沟道孔接合部处的保护层薄。这一步骤可通过在干刻蚀过程中的沉积工艺来实现。其次，在半导体结构400j中，垂直刻蚀多个第一沟道孔413和多个第二沟道孔423以扩展多个第一沟道孔413和多个第二沟道孔423的接合部。此步骤可通过干刻蚀过程中的等离子刻蚀来实现，这一步骤中使用高偏压来确保等离子的垂直刻蚀。经过此步骤处理，第一沟道孔413和第二沟道孔423的轮廓变得更为垂直和平整，且尺寸在垂直方向上更加均匀。再者，在半导体结构400k中，去除残留的保护层，露出第一沟道孔413和第二沟道孔423的表面。
在步骤320中，在第一沟道孔和第二沟道孔中形成垂直沟道结构。
在此步骤中，一次性地在第一沟道孔和第二沟道孔中形成垂直的沟道结构。垂直沟道结构可包括在沟道孔内从外到内设置的阻挡层、电荷捕获层和隧穿层。这些层构成存储器层。存储器层可以不是设置在第一沟道孔内的介质层，而是设置在第一材料层中靠近第一沟道孔的横向沟槽内的浮栅结构。垂直沟道结构还可包括位于存储器层内的沟道层。
在图4L的半导体结构剖面图中，依次形成阻挡层413a、电荷捕获层413b、隧穿层413c、沟道层413d和填充层413e，组成垂直沟道结构。这些层不但形成于沟道孔内，也覆盖在半导体结构400l上。
在本发明的实施例中，阻挡层413a和隧穿层413c的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层413b的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层413a、电荷捕获层413b、隧穿层413c可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层413d、的示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K(介电常数)氧化层；沟道层413d的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。填充层413e可以起到支撑物的作用。填充层413e的材料可以是氧化硅。填充层413e可以是实心的，在不影响器件可靠性的前提下也可以是中空的。
前文的实施例描述了形成三维存储器的基本结构的过程。下面将描述三维存储器的后续结构的示例性过程。可以理解，下述描述仅仅是示例的，可以用各种已知的方法来代替如下的示例性过程。
图5是本发明一实施例的形成三维存储器的垂直沟道结构的导电触点的方法流程图。图6A-6D是本发明一实施例的形成三维存储器的垂直沟道结构的导电触点的示例性过程中的剖面示意图。参考图5-6D所示，该方法包括如下步骤：
在步骤502，形成阵列共源极层和接触垂直沟道结构的第一导电触点。
在此步骤中，可一并形成三维存储器的阵列共源极层(Array Common Source,ACS)和第一导电触点。第一导电触点是由阵列共源极层的一部分延伸到第一沟道孔内而形成，且接触垂直沟道结构一端。
在图6A的半导体结构剖面图中，可将半导体结构表面的填充层313e替换为掺杂或者植入多晶硅，作为阵列共源极层406，阵列共源极层406的一部分突出到沟道孔的凹陷内，形成第一导电触点415。
在步骤504，翻转半导体结构，且去除保护盖层。
在此步骤中，先翻转半导体结构，使其正面侧朝上，然后去除位于半导体结构正面侧的保护盖层，从而露出垂直沟道结构。
在图6B的半导体结构剖面图中，半导体结构被翻转，保护盖层404位于半导体结构正面侧。在图6C的半导体结构剖面图中，去除保护盖层404，露出垂直沟道结构中的各层。
在步骤506，形成接触垂直沟道结构的第二导电触点。
在此步骤中，在半导体结构的正面侧形成第二导电触点，接触垂直沟道结构的另一端。
在图6D的半导体结构剖面图中，可在半导体结构的正面侧形成凹陷后，在凹陷内形成导电插塞，作为第二导电触点416。导电插塞的材料可以是多晶硅。形成导电插塞的方式可以是沉积。
由此，形成了垂直沟道结构的两个导电触点。在此之后，可以继续形成三维存储器的其他结构。可以理解，下述针对后续步骤的描述仅仅是示例的，可以用各种已知的方法来代替如下的示例性过程。
图7A-7D是本发明一实施例的形成三维存储器的栅极层和源极导电柱的示例性过程中的剖面示意图。参考图7A所示，通过栅线隙417去除第一堆栈410和第二堆栈420组成的堆叠层中的第二材料层，形成多个间隙。在此步骤中，同时将沿着半导体结构表面延伸的沟道层413d(后文简称为水平沟道层)去除。然后如图7B所示，在去除水平沟道层后的间隙中填充绝缘层413f，从而确保留下的垂直沟道层413d与阵列共源极层406绝缘。接着如图7C所示，在各间隙中填充金属作为导电层407。金属的材料例如是TiN、W、Co或其组合。最后如图7D所示，在栅线隙中形成导电柱418，导电柱418接触掺杂区419，掺杂区419接触阵列共源极层406。
前文所说的沉积步骤，可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
至此，三维存储器的核心区结构的工艺基本完成。在这些工艺完成后，再加上常规的工艺，即可得到本发明实施例的三维存储器，例如图6D所示的三维存储器。举例来说，当三维存储器为电荷俘获型存储器时，图6D所示的半导体结构中的第一堆栈410和第二堆栈420为伪栅极堆栈，第一材料层411和421为栅极牺牲层，则本发明的方法还包括将第一堆栈和第二堆栈中的第一材料层411和421替换为栅极层，如图7A-7D所示。又如，当三维存储器为浮栅型存储器时，第一堆栈410和第二堆栈420为栅极堆栈，第一堆栈和第二堆栈中的第一材料层411和421为栅极层，在图6D之后不需经过材料替换的步骤。
本发明的实施例描述一种三维存储器，三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stair step,SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。从垂直方向看，阵列区可具有衬底和堆叠结构，在核心区的堆叠层上形成有沟道孔阵列。图7D是根据本发明一实施例的三维存储器件的剖面示意图。如图7D所示，三维存储器400可包括阵列共源极层406、第一堆栈410和第二堆栈420。第一堆栈410和第二堆栈420位于阵列共源极层406上且依次堆叠。第一堆栈410包括间隔的多个第一栅极层411。多个第一栅极层411中相邻的第一栅极层411之间例如可以由第一绝缘层412隔开。类似地，第二堆栈420包括间隔的第二栅极层421。多个第二栅极层421中相邻的第二栅极层421之间例如可以由第二绝缘层422隔开。第一栅极层411和第二栅极层421的层数与三维存储器200的层数有关。
第一堆栈410中具有多个第一沟道孔413。第二堆栈310中具有多个第二沟道孔323，每个第二沟道孔423对应一个第一沟道孔413。每个第二沟道孔323基本上与一个第一沟道孔413对准。然而由于工艺及所使用的光刻机精密度所限，第一沟道孔413相对于第二沟道孔423在衬底401的延伸方向(图中X方向)上可以存在一定程度的偏移，如图7D所示的那样。每个第一沟道孔413和第二沟道孔423内有垂直沟道结构。垂直沟道结构可沿沟道孔413的径向从外向内设置的阻挡层413a、电荷捕获层413b、隧穿层413c、沟道层413d和填充层413e。
阵列共源极层406的一部分延伸到第一沟道孔413内形成第一导电触点415。第一导电触点415接触垂直沟道结构的第一端(图中下端)。另外，在垂直沟道结构的第二端(图中上端)设有第二导电触点416。
在一实施例中，三维存储器还包括位于第一堆栈410和第二堆栈420之间的导电层403，导电层403沿着第一堆栈的表面延伸，这是由前述工艺中的刻蚀停止层遗留的。导电的刻蚀停止层在三维存储器中作为虚拟字线，可以在三维存储器工作时被施加电压用来促进第一堆栈和第二堆栈的接合部的反型。
在另一实施例中，导电层403可替换为不导电的隔离层，这是由前述工艺中的刻蚀停止层遗留的。这里的隔离层与含硅材料具有达到期望阈值的高刻蚀选择比。
继续参考图7D所示，在于第一堆栈410于阵列共源极406之间设有第一绝缘层408和第二绝缘层409。第二绝缘层409位于第一绝缘层408之上。垂直沟道结构中的沟道层413d穿过第二绝缘层409，且通过第一绝缘层408与阵列共源极层406隔离。另外，本实施例中第一堆栈410的底部选择栅411a会位于第二绝缘层409之上。垂直沟道结构中的沟道层413d穿过底部选择栅411a。垂直沟道结构中的阻挡层413a等结构也会穿过底部选择栅411a。这样，底部选择栅411a会与第一导电触点415隔离。相比之下，常规沟道结构中需要设置硅外延层，提高了制造成本。而且底部选择栅与硅外延层位于同一水平位置，二者之间需要进行额外的隔离。
在本发明的实施例中，第一沟道孔413和第二沟道孔423可为圆柱形孔，尽管并非作为限定。
在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷捕获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层413d示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K(介电常数)氧化层；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。
图7D所示的三维存储器为电荷存储型存储器(CTF)，其中电荷捕获层是通过介电层来实现电荷存储。然而可以理解，本发明的实施例还可以实施在浮栅型存储器中，其中电荷捕获层是通过浮置栅极来实现。电荷捕获层例如包括多晶硅材料。
可以理解，有关存储器层和沟道层的结构及其形成工艺并非本发明的重点，本文参考图7D描述的结构可以有其他本领域技术人员所知晓的变化，因此在此描述的存储器层和沟道层的结构及其形成工艺并不构成本发明的限制。
三维存储器件的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND或者3D NOR闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
Claims (18)
1.一种形成三维存储器的方法，包括以下步骤：
提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的第一堆栈，所述衬底位于所述半导体结构的背面侧，所述第一堆栈位于所述半导体结构的正面侧；
形成从所述正面侧穿过所述第一堆栈的多个第一沟道孔；
在所述第一沟道孔内填充牺牲层；
翻转所述半导体结构，并减薄所述衬底；
形成从背面侧堆叠在所述第一堆栈上的第二堆栈；
形成穿过所述第二堆栈且到达所述牺牲层的多个第二沟道孔；
去除所述牺牲层；以及
在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构。
2.根据权利要求1所述的方法，其特征在于，所述半导体结构还具有位于所述衬底和所述第一堆栈之间的刻蚀停止层，其中减薄所述衬底的步骤停留在所述刻蚀停止层。
3.根据权利要求1所述的方法，其特征在于，在所述多个第一沟道孔内填充牺牲层之后还包括：在所述半导体结构的正面侧形成保护盖层。
4.根据权利要求3所述的方法，其特征在于，去除所述牺牲层时露出位于所述第一堆栈之下的所述保护盖层。
5.根据权利要求1所述的方法，其特征在于，在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构之前还包括：修整所述多个第一沟道孔和多个第二沟道孔的轮廓。
6.根据权利要求5所述的方法，其特征在于，修整所述多个第一沟道孔和多个第二沟道孔的轮廓的步骤包括：
在所述多个第一沟道孔和多个第二沟道孔内形成保护层，其中在所述多个第二沟道孔内的保护层比在所述多个第一沟道孔内的保护层薄；
垂直刻蚀所述多个第一沟道孔和多个第二沟道孔以扩展所述多个第一沟道孔和多个第二沟道孔的接合部；以及
去除残留的保护层。
7.根据权利要求1所述的方法，其特征在于，在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构后还包括：形成接触所述垂直沟道结构两端的导电触点。
8.根据权利要求7所述的方法，其特征在于，还包括在所述半导体结构的背面侧形成阵列共源极层，所述阵列共源极层的一部分延伸到所述多个第一沟道孔内形成接触所述垂直沟道结构一端的导电触点。
9.根据权利要求1所述的方法，其特征在于，在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构时，所述多个垂直沟道结构内的沟道层延伸到所述半导体结构的背面侧，且所述方法还包括，将延伸的沟道层替换为绝缘层。
10.根据权利要求1所述的方法，其特征在于，所述多个第二沟道孔相对所述多个第一沟道孔在所述衬底的延伸方向上存在偏移。
11.一种三维存储器，包括：
堆叠的第一堆栈和第二堆栈；
位于所述第一堆栈中的多个第一沟道孔；
位于所述第二堆栈的多个第二沟道孔，每个第二沟道孔对应一个第一沟道孔；
位于所述第一堆栈之下的阵列共源极层，所述阵列共源极层的一部分延伸到所述多个第一沟道孔内形成第一导电触点；以及
位于所述多个第一沟道孔和第二沟道孔中的多个垂直沟道结构，每个所述垂直沟道结构一端接触所述第一导电触点。
12.根据权利要求11所述的三维存储器，其特征在于，还包括位于所述第一堆栈和第二堆栈之间的导电层，所述导电层沿着所述第一堆栈的表面延伸。
13.根据权利要求11所述的三维存储器，其特征在于，还包括位于所述第一堆栈和第二堆栈之间的隔离层，所述隔离层与含硅材料具有高刻蚀选择比。
14.根据权利要求11所述的三维存储器，其特征在于，还包括所述第一堆栈与所述阵列共源极层之间的第一绝缘层和第二绝缘层，所述第二绝缘层位于所述第一绝缘层之上，所述多个垂直沟道结构中的沟道层穿过所述第二绝缘层，且通过所述第一绝缘层与所述阵列共源极层隔离。
15.根据权利要求14所述的三维存储器，其特征在于，所述第一堆栈中的底部选择栅位于所述第二绝缘层之上，所述多个垂直沟道结构中的沟道层穿过所述底部选择栅。
16.根据权利要求11所述的三维存储器，其特征在于，还包括接触每个所述垂直沟道结构另一端的第二导电触点。
17.根据权利要求11所述的三维存储器，其特征在于，所述第二沟道孔相对所述第一沟道孔在所述第一堆栈的延伸方向上存在偏移。
18.如权利要求11所述的三维存储器件，其特征在于，所述三维存储器为电荷俘获型存储器或浮栅型存储器。
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