TWI488265B - 立體垂直式記憶體的製作方法 - Google Patents
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Description
本發明大體上係關於一種立體垂直式記憶體之製作方法，更具體言之，其係關於一種具有U形管通道結構的立體垂直式記憶體之製作方法。
對於傳統的平面式記憶體結構而言，記憶單元(cell)中的閘極、源極、以及汲極等部件皆係設置在同一平面上，故有效記憶單元的面積(一般為4F2
，F為曝光機台之極限)僅能依靠改變曝光機台的曝光線寬(CD)來微縮化(scale down)，其記憶體單位面積下所能製作的記憶單元數目很難有突破性的成長。特別係現今的記憶體製程已進入了線寬40奈米(nm)以下之世代，具備如此線寬能力的曝光機台所費不貲，故製程技術的開發成本十分昂貴。現今業界中有開發出許多製程，得以使用現有的曝光機台製作出尺寸更為微縮的元件或結構，然該些製程大多相當複雜，容易導致產品良率的下降，是為其一大缺點。再者，對於平面式記憶體結構而言，當尺寸微縮到一定程度以下時，相鄰記憶單元之間必定會有嚴重的干擾效應，導致電性的劣化。上述諸多原因無疑對記憶體尺寸的微縮是一大阻礙。
鑑於現今平面式記憶體結構在尺寸微縮方面已到達了瓶頸，業界遂開始研究開發立體垂直式的記憶體結構，以期記憶體的記憶單元數目能有突破性的成長。在立體垂直式記憶體結構中，記憶體的控制閘係呈垂直堆疊設置，故可以大幅地降低有效記憶單元所需之面積(一般為6F2
/N，F為曝光機台之極限，N為控制閘的疊層數目)，且其所使用之製程皆可以現有的製程機台來進行，無須投資鉅額的成本在高階製程機台或是新技術上。
現今業界有兩種受矚目的立體垂直式記憶體技術，一者為Pipe-shaped bit cost scalable(P-BiCS，暫譯為管狀位元成本尺寸可變式技術)，一者為Terabit Cell Array Transistor(TCAT，暫譯為兆位元記憶單元陣列電晶體)，目前該兩記憶體技術皆有其優缺利弊所在。
就P-BiCS技術而言，其記憶體結構請參考“2009 Symposium on VLSI Technology Digest of Technical Papers”技術文摘中第7-1節，標題名為“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices”的技術論文中的FIG.2所示，儲存訊號會從上層的來源線(source line,SL)經由一U形管狀的通道路徑(pipe connection,PC)傳至同樣位於上層的位元線(bit line,BL)，其沿途會經過多個堆疊設置的控制閘(control gate,CG)，達到資料儲存效果。P-BiCS技術的優點在於其來源線(source line,SL)係設置在記憶體結構的
上層，故可使用金屬材料來製作，具有較低的阻質。但是在現有的P-BiCS製程中，其控制閘CG部分並無法使用金屬材質來製作，故字元線的的RC值較高，對記憶體電性有不好的影響，且其於後續製程中亦不易進行字元線(word line,WL)的接觸製程。
另一方面，就TCAT技術而言，其記憶體結構請參考“2009 Symposium on VLSI Technology Digest of Technical Papers”技術文摘中第10A-1節，標題名為“Novel Vertical-Stacked-Array-Transistor(VSAT)for ultra-high-density and cost-effect NAND Flash memory devices and SSD(Solid State Drive)”的技術論文中的FIG.1及FIG.2所示，儲存訊號係從底部的源極端來源線(SSL)往上經過多層堆疊的控制閘CG結構而到達位於上層的位元線BL，達成資料儲存效果。TCAT技術的優點在於其製程得以採用金屬材料來製作控制閘CG，故具有較低的字元線RC值。TCAT技術的缺點在於其來源線SL是形成在底部的多晶矽層上，無法以金屬材料來製作，故來源線SL的阻值較高，對記憶體電性有不好的影響。
是以，上述現行的兩種立體垂直式記憶體技術都仍有其製程與結構上先天的缺陷存在，如何改良並克服該些缺點是為所述技術領域的技術人員仍須努力研究之課題。
有鑑於上述先前技術中固有的諸項缺失，本案發明人遂特以提出了一種新穎的立體垂直式記憶體製程方法，以此方法製得的記憶體結構可兼具上述P-BiCS技術與TCAT技術的諸項優點，改良了現有立體垂直式記憶體製程的不足之處。
本發明之製程方法係以P-BiCS記憶體結構為基礎，以替換方式在記憶單元中形成金屬控制閘，克服了P-BiCS技術的缺點，並維持P-BiCS技術固有的優點。
本發明的目的即在於提供一種新穎的立體垂直式記憶體製作方法，其步驟包含在一基底的犧牲底層上形成由多個絕緣介層與犧牲介層所交替層疊而成的一多層結構、將該多層結構分隔為一第一多層結構及一第二多層結構、在該第一多層結構與該第二多層結構周圍形成絕緣層包覆住該第一多層結構與該第二多層結構、形成多個通孔從第一多層結構與第二多層結構的頂面貫穿至底面、經由該些通孔移除第一多層結構與第二多層結構中的犧牲介層以空出多個介層空間、經由該些通孔在該些介層空間中形成金屬層、形成多個通孔從第一多層結構與第二多層結構的頂面貫穿至底面、經由該些通孔移除基底上的犧牲底層，以空出一底部空間、以及在該些通孔及該底部空間中形成連通的通道結構。
無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。
在下文的細節描述中，元件符號會標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例方式來表示及描述。這類實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。再者，本發明通篇說明書與隨附申請專利範圍中會使用某些詞彙來指稱特定的組成元件。該領域的技藝人士將理解到，半導體元件製造商可能會以不同的名稱來指稱一相同的元件，如絕緣層與介電層等。
現在下文中將提供實施例並搭配圖示來說明本發明之方法流程。其中，第1~12圖係依序繪示出根據本發明較佳實施例中一新穎的立體垂直式記憶體結構(如一立體垂直式的NAND flash)的製作流程示意圖，該些圖中的部分視角方向，如正面與部分側面等，將以截面方式來表示其內部的細部特徵；第13圖則繪示出本發明立體垂直式記憶體結構中的各金屬控制閘與一梳狀接觸結構連接的示意圖。
本發明之製程方法為目前習知的U形管狀(U-shaped/pipe-shaped)立體垂直式記憶體結構暨其製作方法的改良，其整合了前述先前技術中的P-BiCS記憶體結構及TCAT記憶體結構的諸多優點，可使用金屬材料來製作控制閘(control gate,
CG)與來源線(source line,SL)等構件，進而解決習知垂直式記憶體結構中字元線的RC值及來源線的阻質過高等問題。
首先請參照第1圖，在流程初始，一基底100會被提供來作為本發明中立體垂直式記憶體結構的設置基礎。基底100可為一單晶矽晶圓或SOI類似的基材。基底100上會依序形成有一絕緣層101及一主動層103，其中絕緣層101的材質可為不導電的氧化矽(SiO2
)，其可隔絕下層的基底100與上層的主動層103，亦可作為一蝕刻停止層之用。主動層103的材質可為多晶矽，其可作為立體垂直式記憶體結構的後閘極(back gate,BG)並可透過離子佈植方式在其上形成特定的導電區域。本發明記憶體結構中的U形管底部通道部位即會行經主動層103以連接其上的所建構出的兩垂直通道部位，此部分於後述實施例中將有具體之說明。
為了於後續製程中製作出U形管通道結構的底部通道，主動層103上會先以微影蝕刻製程形成一淺凹槽105，作為底部通道的預設空間。淺凹槽105中會填滿一層犧牲底層107。此犧牲底層107的材質可為氮化矽(SiN)，其在蝕刻製程中與周遭多晶矽材質之主動層103會具有高度的蝕刻選擇比，故有利於後續製程中以蝕刻或化學機械研磨(CMP)方式將犧牲底層107移除。
在完成上述基部之設置後，犧牲底層107與主動層103的共同表面上會形成一多層結構ML。此多層結構ML所涵蓋的範圍係從犧牲底層107延伸至周遭部分的主動層103。
在本發明實施例中，多層結構ML是由多層的絕緣介層109與犧牲介層111交替堆疊設置而成，其材質可分別為氧化矽(SiO2
)及氮化矽(SiN)，兩者在蝕刻製程中會具有高度的蝕刻選擇比，得以於後續製程中選擇性地移除犧牲介層111。多層結構ML的最頂層與最底層須為絕緣介層109，以分別與下方的主動層103及上方所預定形成的來源線(source line,SL)與位元線(bit line,BL)結構達到電性絕緣。在本發明中，多層結構ML的疊層數可為8,16或32層以上。疊層的數目越多，單位面積下可製作出的有效記憶單元(cell)數目亦就越多。在本發明的較佳實施例中，多層結構ML中最頂層的犧牲介層111a部位係預定來形成選擇閘極結構(select gate,SG)，而其下方複數個犧牲介層111b則分別預定來形成控制閘極(control gate,CG)。在較佳的情況下，犧牲介層111a的厚度較厚，約為犧牲介層111b厚度的兩到三倍。
接著請參照第2圖，在完成多層結構ML之製作後，覆蓋一圖形化光阻113在多層結構ML上並進行一非等向性蝕刻製程E1來在多層結構ML的中央蝕刻出一狹縫115。此非等向性蝕刻製程E1會在多層結構ML底部的犧牲底層107上停止。如此，多層結構ML會被拆分為一第一多層結構ML1及一第二多層結構ML2。在本發明中，上述拆分動作之目的除了在於將多層結構ML拆為兩部位以分別供作為U形管通道結構的左右兩垂直通道部位的設置基礎，在另一方面，狹縫115的形成亦使得後續狹縫115中可填入介層材質以形成
一共同的支撐體結構，以利後續U形管通道結構之製作，其於後述第3圖的實施例中將有具體的說明。
現在請參照第3圖。在蝕刻出狹縫115後，接著進行一沉積製程在兩多層結構ML1及ML2周圍覆蓋上層間介電層(ILD)117。層間介電層117的材質可與多層結構ML中的絕緣介層109材質相同，如氧化矽(SiO2
)，使得層間介電層117與各絕緣介層109結合共構成一支撐體結構119。為圖示簡明之故，第3圖以後的圖示將不再以邊線來區隔層間介電層117與兩多層結構ML1及ML2，僅以一支撐體結構119來概括之。形成此支撐體結構119的意義在於其可於後續犧牲介層111的替換步驟及U形管通道各構件的製作步驟中作為一支撐結構之用。
須注意者，在本發明實施例中，各絕緣介層109的周圍實際上都是為層間介電層117所掩蓋，絕緣介層109是被包覆在支撐體結構119中，如第3圖中的虛線所示。為方便說明之故，第3圖以後的圖示暨其實施例說明都將如第3圖所示般略去絕緣介層109周圍部分的層間介電層117，以截面方式清楚地表示出多層結構ML中的細部特徵。
接著請參照第4圖，在形成共同的支撐體結構119後，兩多層結構ML1與ML2上會分別形成多個通孔121貫穿整個多層結構。在較佳的情況下，通孔121以沿著第4圖中的X軸方向排列為佳，且多層結構ML1中的每一通孔皆會與另一多層結構ML2中的一通孔對應，以分別作為U形管通道
結構中的左右兩垂直通道部位。通孔121可使用微影製程以及反應性離子蝕刻(RIE)製程來形成，其會貫穿由犧牲介層111與絕緣介層109所構成的多層結構ML1與ML2，直至最底部的絕緣介層109為止。須注意，為了清楚表示出多層結構ML1/ML2中的細部特徵之故，圖中省略了通孔121周圍部分的犧牲介層111，以截面方式表示出通孔121內部的情況。在實際中，通孔121是完全為犧牲介層111以及絕緣介層109所圍繞的。
接著請參照第5圖，在多層結構中形成通孔121後，位於各絕緣介層109之間的犧牲介層111會以一蝕刻製程E2來加以移除，留下具有多個介層空間123的支撐體結構119。上述的蝕刻製程E2可為一採用熱磷酸的濕蝕刻製程，在蝕刻中，熱磷酸會經由通孔121向下流經支撐體結構119中的各犧牲介層111，氮化矽(SiN)材質之犧牲介層111可與熱磷酸反應而被蝕去，進而在支撐體結構119內部留下多個交替間隔排列、並由通孔121上下連通的介層空間123。
接下來請參照第6圖，上述步驟所形成的介層空間123中會被填入金屬材質，其經由上下連通各介層空間123的通孔121來填入如鎢、鈦、鈷、鎳或是其合金等材料，以在介層空間123中形成金屬層125結構，如此即完成了以金屬材質替換原先氮化矽材質的犧牲介層111之動作。此金屬層125係為後續用來製作金屬控制閘(metal CG)暨其內部的阻擋層(barrier)、儲存層(storage layer)、穿隧層(tunnel)、及通道層
(channel)等結構之基礎。在形成金屬層125後，支撐體結構119上方所沉積形成之金屬層127會以一回蝕或化學機械研磨製程來將其移除。須注意，本圖中為清楚表示出通孔部位中所形成的材質之故，通孔121的周圍部位有部分的金屬層125在圖中係被省略。實際中，本步驟所形成的金屬層125係填滿了各個介層空間123，包括通孔121。第6圖以後的圖示都將以此方式來表示通孔內部的細節特徵。
本發明透過支撐體結構119以及通孔121來達成金屬層之置換。金屬材質的控制閘會較習知技術中多晶矽材質之控制閘具有較低的阻值，有利於整體記憶體結構之電性表現。
接著請參照第7圖，在各介層空間123中形成有金屬層125的情況下，接下來的步驟仿同第4圖，兩多層結構ML1與ML2中原先形成通孔121的位置處會再次形成多個垂直的通孔131。通孔131可使用反應性離子蝕刻(RIE)等非等向性蝕刻製程來形成，其貫穿由絕緣介層109與金屬層125所形成的多層結構ML1與ML2，直至底部的犧牲底層107為止。如此，各金屬層125中會具有上下連通的通孔131從支撐體結構119的頂面貫穿至底面，以俾進行後續U形通道管結構之製作。
同樣請參照第7圖，在形成通孔131後，接著在通孔131的側壁上形成一層薄阻障層133。阻障層133的材質可為多晶矽，其係用作為金屬層125與後續製程中於通孔內部所形成的其他層結構(如穿隧層或通道層)之間的阻障結構。其形
成方式可例如為先全面性沉積一阻障層材料，再回蝕刻去除部份之阻障層材料，使各通孔131的側壁上形成此層薄阻障層133。從圖中的左半部位以截面方式表示出阻障層133係沿著金屬層125中通孔131的內側壁分佈，右半部位則表示出阻障層133係為圍繞在通孔131周圍的管狀薄膜結構。
接下來，同樣請參照第7圖，在形成管狀的阻障層133後，仿同前述第5圖之步驟，進行一蝕刻製程E3經由通孔131來蝕去支撐體結構119底部的犧牲底層107。上述的蝕刻製程E3可為一採用熱磷酸的濕蝕刻製程，在蝕刻中，熱磷酸會經由通孔131向下流至底部的犧牲底層107，氮化矽(SiN)材質之犧牲底層107可與熱磷酸反應而被蝕去，進而在支撐體結構119底部空出一淺凹槽形狀的底部空間135。此底部空間135將於後續製程中用來形成U形管結構的水平通道部位，以連接左右兩邊的垂直通道部位。須注意為說明方便之故，第7圖中係同時表示出底部空間135與犧牲底層107存在的情形。實際上在上述步驟完成後，犧牲底層107會被完全蝕去，而空出整個底部空間135。
接著請參照第8圖，在完成上述結構後，接下來在管狀的阻障層133內側壁以及底部空間135的周圍壁面上形成一層穿隧層137。上述穿隧層137可為一穿隧氧化層-儲存層-穿隧氧化層的複合層結構，如氧化矽-氮化矽-氧化矽(ONO)複合層結構，其從外圍的阻障層133依序往通孔內部方向分佈。該儲存層之材質亦可使用氧化鋁(Al2
O3
)。其中，穿隧層
137中的氮化矽層係受到內側與外側不導電的氧化矽層所包覆，形成一如同管狀電容的結構。在此設置下，氮化矽層係可作為整個U形管狀立體垂直式記憶體結構的儲存層，內側與外側的氧化矽層則作為氮化矽層與外部層結構之間的絕緣層。如此，除了頂層以外的每一金屬層125即可視為是一金屬控制閘來控制所環接的儲存層(即穿隧層137複合層結構中的氮化矽層)中所儲存的電荷之釋放與否，進而達成資料儲存之效果。須注意上述的管狀穿隧層137係延伸連接至下方底部空間135中壁面上所形成之穿隧層137。
同樣請參照第8圖，在前述形成穿隧層137之步驟後，接下來在通孔131及剩餘的底部空間135中填滿導電材料以形成一通道層139，如一n型或p型的多晶矽層。此通道層139會為穿隧層137結構所包覆，兩者共同從支撐體結構119頂面的通孔往下延伸經過底部空間135而連往另一側的通孔，形成了一U形管的通道結構。在左右兩垂直通道部位中，除了頂層的金屬層係分別預定作為源極端以及汲極端的選擇閘極，其餘各金屬層125係圍繞著所經過的穿隧層137及通道層139，以作為個別的金屬控制閘(CG)來控制資料之儲存。以圖中所示的多層結構為例，一個U形管通道結構將會通過八個金屬層125，意即代表在單一的U形管通道結構的構成面積下可作成六個記憶單元(Cell)結構，是為一相當高密度的立體垂直式記憶體結構。另一方面，如第8圖所示，於U形管通道結構完成後須進行一化學機械研磨(CMP)製程，
使得垂直管狀通道結構與支撐體結構119頂面齊平。
接下來請參照第9圖，在完成前述U形管通道結構之製作後，接著即是進行選擇閘極以及接觸插塞之製作。在本發明中，源極端與汲極端之選擇閘以及接觸插塞係先後製作。首先，在整個支撐體結構119上形成一絕緣層143。絕緣層143之材質可為四氧乙基矽酯(Tetra-Ethyl-Ortho-Silicate,TEOS)或氧化矽，其用以隔絕選擇閘與其上方所要形成的來源線(SL)及位元線(BL)等結構。接著，於多層結構ML1上方的絕緣層143中形成多個接觸洞145，每一接觸洞145係分別對應到一U形管通道結構的左側垂直通道。利用各接觸洞145進行一回蝕刻製程，以將最上層的金屬層(即選擇閘極)125a部位通孔中的通道層139移除，然後依序利用例如氫氟酸以及磷酸移除暴露出的穿隧層137複合層結構中的氧化矽層以及氮化矽層，使得選擇閘極的通孔僅保留阻障層133以及原穿隧層137中最外側的氧化矽層，該氧化矽層係作為選擇閘極介電層。
接著，如第10圖所示，在金屬層(即選擇閘極)125a部位的通孔及其上方的接觸洞145中填滿導電材料，如一n型或p型的多晶矽層，以形成一接觸插塞147。接觸插塞147係用以連接下方的選擇閘極以及後續上方所形成的來源線。
接著，如第11圖所示，於絕緣層143上形成一來源線(SL)149，其與下方複數個接觸插塞147電性連接，如此，即完成源極端選擇閘極(SGS)以及來源線的製作。須注意，為清
楚表達來源線149與接觸插塞147之間的連結關係，第11圖中並未表示出多層結構ML上方的絕緣層143。就本發明設計而言，儲存訊號可經由來源線149傳入U形管狀通道結構中，並在途中與最外圍作為控制閘的金屬層125產生電場，使得中介的穿隧層137中產生電荷。該些電荷會被固限在穿隧層137中，達成資料儲存之效果。在本發明實施例中，由於U形管狀通道結構之設計，來源線149會設置在整體結構的上方，故其可以金屬材料來製作，如鎢、鈦、鈷、鎳或是其合金等材料，有別於習知技術中以摻雜多晶矽的方式來製作，故其具有較低的阻值，有利於整體記憶體結構之電性表現。
接下來請參照第12圖，在完成前述源極端選擇閘極(SGS)以及來源線(SL)149之製作後，接著即是進行汲極端選擇閘極(SGD)以及位元線(BL)之製作。如同前述製作來源線149之步驟，於多層結構ML2上方的絕緣層143中形成多個接觸洞，每一接觸洞係分別對應到一U形管通道結構的右側垂直通道。利用各接觸洞進行一回蝕刻製程，將最上層的金屬層(即汲極端選擇閘極)125a部位的通道層139與穿隧層137移除，並在選擇閘極125a部位的通孔及其上方之接觸洞中填入接觸插塞151。接著，於絕緣層143上形成複數位元線(BL)153，其中每一位元線153與下方的一接觸插塞151電性連接，如此，即完成汲極端選擇閘極(SGD)以及位元線(BL)的製作。須注意，為清楚表達來源線149與接觸插塞151之間的連結關
係，第12圖中並未表示出多層結構ML上方的絕緣層143。如此，從來源線149傳來的儲存訊號便可經由U形管通道結構傳至對應的位元線153，如圖中的箭頭所示。上述位元線153之製作步驟可包含先形成一層導體材料層，如一金屬層，之後再以微影蝕刻製程將該導體材料層圖形化為多條位元線153。在本發明其他實施例中，位元線153亦可與下方的來源線149重疊，兩者間隔有一絕緣層。
在本發明較佳實施例中，支撐體結構119中的金屬層125(金屬控制閘)可自支撐體結構119向外延伸至兩側來進行接觸(Contact)製程。如第13圖所示，延伸至兩側的多層結構ML1或ML2會設計成階梯狀的疊層態樣，其中，越下層的金屬層125會比較上層的金屬層125向外延伸至更外側的位置處。如此，各金屬層125上進行接觸之區域將不會重疊，並可分別對應到一字元線161位置。以如此設置，複數條平行排列的字元線161皆可分別透過一字元線插塞163來與多層結構ML1或ML2中的一金屬層125電性連接。須注意本實施例為了說明方便之故而將字元線插塞163周圍的介電層隱去。在實際中，字元線插塞163是藉由在該介電層中所形成的接觸洞中填入金屬材質而製成。
承上述實施例，由於本發明記憶體結構中的控制閘極(即金屬層125)是採用金屬材料來製作，其於蝕刻製程中具有較高的蝕刻選擇比，故僅使用單道的蝕刻製程就可在介電層中形成深淺不一的接觸洞結構，進而達成上述本實施例中的階
梯狀字元線接觸態樣，是為一高裕度、低製作成本的接觸製程。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧基底
101‧‧‧絕緣層
103‧‧‧主動層
105‧‧‧淺凹槽
107‧‧‧犧牲底層
109‧‧‧絕緣介層
111‧‧‧犧牲介層
111a‧‧‧犧牲介層
111b‧‧‧犧牲介層
113‧‧‧光阻
115‧‧‧狹縫
117‧‧‧層間介電層
119‧‧‧支撐體結構
121‧‧‧通孔
123‧‧‧介層空間
125‧‧‧金屬層
125a‧‧‧金屬層(選擇閘極)
127‧‧‧金屬層
131‧‧‧通孔
133‧‧‧阻障層
135‧‧‧底部空間
137‧‧‧穿隧層
139‧‧‧通道層
143‧‧‧絕緣層
145‧‧‧接觸洞
147‧‧‧接觸插塞
149‧‧‧來源線
151‧‧‧接觸插塞
153‧‧‧位元線
161‧‧‧字元線
163‧‧‧字元線插塞
本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：第1~12圖係依序繪示出根據本發明較佳實施例中一新穎的立體垂直式記憶體結構的製作流程示意圖；以及第13圖繪示出本發明立體垂直式記憶體結構中的各金屬控制閘與一梳狀接觸結構連接的示意圖。
須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。此外，圖中相同的參考符號大致上會用來標示修改後或不同實施例中對應或類似的特徵。
100‧‧‧基底
101‧‧‧絕緣層
103‧‧‧主動層
109‧‧‧絕緣介層
119‧‧‧支撐體結構
125‧‧‧金屬層
125a‧‧‧金屬層
133‧‧‧阻障層
137‧‧‧穿隧層
139‧‧‧通道層
147‧‧‧接觸插塞
149‧‧‧來源線
151‧‧‧接觸插塞
153‧‧‧位元線
Claims (17)
- 一種立體垂直式記憶體的製作方法，其步驟包含：提供一基底，該基底具有一犧牲底層；在該犧牲底層上形成由多個絕緣介層與多個犧牲介層所交替層疊而成的一多層結構；將該多層結構分隔為一第一多層結構及一第二多層結構；在該第一多層結構與該第二多層結構周圍形成絕緣層包覆住該第一多層結構與該第二多層結構；形成多個通孔分別從該第一多層結構與該第二多層結構的頂面貫穿至底面；經由該些通孔完全移除該第一多層結構與該第二多層結構中的該些犧牲介層，以空出多個介層空間；經由該些通孔在該些介層空間中形成金屬層，以取代該些被移除的犧牲介層；移除該些通孔中的金屬層；經由該些通孔移除該犧牲底層，以空出一底部空間；以及在該些通孔及該底部空間中形成連通的通道結構。
- 如申請專利範圍第1項所述的立體垂直式記憶體的製作方法，其中形成該通道結構之步驟包含依序在該些通孔的側壁上形成阻障層、穿隧層、及通道層。
- 如申請專利範圍第2項所述的立體垂直式記憶體的製作方法，其中該阻障層為一多晶矽層。
- 如申請專利範圍第2項所述的立體垂直式記憶體的製作方法，其中該穿隧層為一穿隧氧化層-儲存層-穿隧氧化層的複合層結構。
- 如申請專利範圍第4項所述的立體垂直式記憶體的製作方法，其中該儲存層之材質包含氮化矽(SiN)或氧化鋁(Al2 O3 )。
- 如申請專利範圍第4項所述的立體垂直式記憶體的製作方法，其中該穿隧氧化層之材質為氧化矽(SiO2 )。
- 如申請專利範圍第4項所述的立體垂直式記憶體的製作方法，其中該通道層為一n型或p型的多晶矽層。
- 如申請專利範圍第1項所述的立體垂直式記憶體的製作方法，其中該第一多層結構與該第二多層結構的最上層的該些介層空間中所形成的該金屬層係作為選擇閘極，該第一多層結構上的選擇閘極為源極端選擇閘極，該第二多層結構上的選擇閘極為汲極端選擇閘極。
- 如申請專利範圍第8項所述的立體垂直式記憶體的製作方法，更包含在形成該通道結構後移除該些選擇閘極部位之該些通孔中的部分該穿隧層及該通道層，以填入接觸插塞。
- 如申請專利範圍第9項所述的立體垂直式記憶體的製作方法，更包含在填入該些接觸插塞後在該第一多層結構與該第二多層結構上方分別形成一條來源線與複數條位元線，其中該來源線與該第一多層結構上的該些接觸插塞電性連接，每一該位元線分別與該第二多層結構上的一該接觸插塞電性連接。
- 如申請專利範圍第10項所述的立體垂直式記憶體的製作方法，其中該來源線之材質包含鎢、鈦、鈷、鎳或是其合金等金屬材質。
- 如申請專利範圍第10項所述的立體垂直式記憶體的製作方法，其中該位元線之材質包含鎢、鈦、鈷、鎳或是其合金等金屬材質。
- 如申請專利範圍第1項所述的立體垂直式記憶體的製作方法，其中該第一多層結構與該第二多層結構的最上層 以外的該些介層空間中所形成的該些金屬層係作為控制閘極。
- 如申請專利範圍第1項所述的立體垂直式記憶體的製作方法，其中該些通孔是以反應性離子蝕刻製程形成。
- 如申請專利範圍第1項所述的立體垂直式記憶體的製作方法，其中該犧牲介層或該犧牲底層是以採用熱磷酸的濕蝕刻製程來移除。
- 如申請專利範圍第1項所述的立體垂直式記憶體的製作方法，更包含將該些金屬層延伸為階梯狀的疊層，以分別藉由一字元線插塞與一字元線電性連接。
- 如申請專利範圍第1項所述的立體垂直式記憶體的製作方法，其中該第一多層結構與該第二多層結構的最上層的犧牲介層厚度約為下方其餘犧牲介層厚度的兩到三倍。
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