TWI789295B

TWI789295B - 記憶裝置

Info

Publication number: TWI789295B
Application number: TW111116000A
Authority: TW
Inventors: 李智雄
Original assignee: 旺宏電子股份有限公司
Priority date: 2022-04-27
Filing date: 2022-04-27
Publication date: 2023-01-01
Also published as: TW202343758A

Abstract

提供一種記憶裝置。記憶裝置包含堆疊結構、配置於堆疊結構中的下隔離結構與配置於堆疊結構中的二記憶胞串列。堆疊結構包含多個導電層。下隔離結構具有位在堆疊結構的下部之上表面。下隔離結構使多個導電層中的至少一導電層分開為第一導電條帶與第二導電條帶，第一導電條帶與第二導電條帶彼此電性隔離。二記憶胞串列分別電性連接第一導電條帶與第二導電條帶。

Description

記憶裝置

本發明係有關於記憶裝置，且特別有關於包含下隔離結構之記憶裝置。

近年來，三維記憶裝置由於可達到更高的儲存容量且具有更優異的電子特性而廣泛應用於各種領域中。然而，隨著三維記憶裝置之儲存密度與集成度(integration)提升，記憶裝置中的元件之間的干擾問題變得更加嚴重。

因此，有需要提出改良的記憶裝置，其可減少記憶裝置運作時之干擾問題。

本發明係有關於包含下隔離結構之記憶裝置，以減少記憶裝置運作時之干擾問題。

根據本發明之一實施例，提供記憶裝置。記憶裝置包含堆疊結構、配置於堆疊結構中的下隔離結構、以及配置於堆疊結構中的二記憶胞串列。堆疊結構包含多個導電層。下隔離結構具有位在堆疊結構的下部之上表面。下隔離結構使多個導電層中的至少一導電層分開為第一導電條帶與第二導電條帶，第一導電條帶與第二導電條帶彼此電性隔離。二記憶胞串列分別電性連接第一導電條帶與第二導電條帶。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下。

以下係提出相關實施例，配合圖式以詳細說明本揭露所提出之記憶裝置及其製造方法。然而，本揭露並不以此為限。實施例中之敘述，例如細部結構、製造方法之步驟和材料應用等，僅為舉例說明之用，本揭露欲保護之範圍並非僅限於所述態樣。相關技術領域者當可在不脫離本揭露之精神和範圍之前提下，對實施例之結構和製造方法加以變化與修飾，以符合實際應用所需。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式係簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖式僅作敘述實施例之用，而非用以限縮本揭露保護範圍。相同或相似的元件符號用以代表相同或相似的元件。

說明書與申請專利範圍中所使用的序數例如「第一」、「第二」、「第三」等用詞是為了修飾元件，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的順序、或是製造方法上的順序，該些序數的使用，僅是用來使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚區分。

本發明之多個實施例可應用於多種不同的三維(3-dimensional; 3D)堆疊記憶結構。例如，實施例可應用於，但不限於，三維反及閘快閃記憶裝置(NAND flash memory devices)。

請同時參照第1A圖與第1B圖，第1A圖係繪示根據本發明之一實施例之記憶裝置10的俯視示意圖，第1B圖係為沿著第1A圖中的剖面線P1繪示之記憶裝置10的剖面示意圖。記憶裝置10可包含基板100、堆疊結構S、多個柱元件103、至少一上隔離結構104、至少一下隔離結構105、以及多個隔離元件106。

堆疊結構S配置於基板100上。堆疊結構S可包含沿著第一方向D1交錯堆疊的多個絕緣層101和多個導電層102。第一方向D1、第二方向D2和第三方向D3可相互垂直。第一方向D1可為基板100之上表面的法線方向。第一方向D1可例如是Z方向，第二方向D2可例如是X方向，第三方向D3可例如是Y方向。多個絕緣層101使多個導電層102相互隔離。為簡明起見，第1B圖未示出堆疊結構S的所有層，堆疊結構S中的層的數量當可依需求調整。在一實施例中，堆疊結構S中的導電層102具有在第一方向D1上的厚度T1，厚度T1約為200-350埃(angstrom;

)。

多個柱元件103分散地配置於堆疊結構S中。柱元件103可沿著第一方向D1延伸通過堆疊結構S。柱元件103可包含記憶層121、通道層122、絕緣柱123與接墊124。記憶層121可圍繞通道層122。記憶層121可具有管狀，例如是一端開口、另一端閉口之管狀。通道層122可配置於記憶層121與絕緣柱123之間，且圍繞絕緣柱123。通道層122可具有管狀，例如是一端開口、另一端閉口之管狀。記憶層121之下部被移除以暴露通道層122的一部分。通道層被暴露的部分電性連接基板100。在另一示例中，記憶層121可具有兩端開口之管狀。記憶層121之底部被移除以暴露通道層122的一部分。通道層被暴露的部分電性連接基板100。接墊124可配置於通道層122與絕緣柱123上，且被記憶層121圍繞。接墊124可電性連接至通道層122。

至少一上隔離結構104配置於堆疊結構S中。上隔離結構104可沿著第一方向D1延伸且貫穿堆疊結構S中的一或多個絕緣層101及/或一或多個導電層102。例如，在第1B圖所示的實施例中，上隔離結構104可配置於堆疊結構S的上部，且可貫穿位在堆疊結構S的上部的四個絕緣層101與三個導電層102。具體而言，上隔離結構104貫穿多個導電層102中最遠離基板100的三個導電層102，且使這三個導電層102的每一者被分開為導電條帶133、134、135、136，導電條帶133、導電條帶134、導電條帶135與導電條帶136彼此電性隔離。在一實施例中，上隔離結構104可使位在堆疊結構S的上部的至少三個導電層102分開。舉例而言，上隔離結構104可使位在堆疊結構S的上部的3-7個導電層102分開。

至少一下隔離結構105配置於堆疊結構S中。下隔離結構105可沿著第一方向D1延伸且貫穿堆疊結構S中的一或多個絕緣層101及/或一或多個導電層102。例如，在第1B圖所示的實施例中，下隔離結構105可配置於堆疊結構S的下部，且貫穿位在堆疊結構S的下部的四個絕緣層101與三個導電層102。下隔離結構105的上表面105u可位在堆疊結構S的下部。在一示例中，下隔離結構105可從上表面105u延伸至基板100。下隔離結構105貫穿多個導電層102中最接近基板100的至少三個導電層102，且使這至少三個導電層102的每一者被分開為導電條帶131、132。導電條帶131（例如第一導電條帶）與導電條帶132（例如第二導電條帶）可分別位在下隔離結構105的相對兩側。導電條帶131與導電條帶132彼此電性隔離。在一實施例中，下隔離結構105可使位在堆疊結構S的下部的至少三個導電層102分開。舉例而言，下隔離結構105可使位在堆疊結構S的下部的3-10個導電層102分開。

在此實施例中，上隔離結構104的數量多於下隔離結構105，多個上隔離結構104中的一上隔離結構104可和下隔離結構105在第一方向D1上至少部分重疊。在一實施例中，在包含第二方向D2和第三方向D3之平面上，下隔離結構105的位置可大致對齊於多個上隔離結構104中的一上隔離結構104（例如，第1A圖中以虛線表示和一上隔離結構104大致對齊的下隔離結構105）。

多個隔離元件106分散地配置於堆疊結構S中。如第1A圖所示，隔離元件106可為沿著第二方向D2延伸的條帶(stripe)。如第1B圖所示，隔離元件106可沿著第一方向D1延伸通過堆疊結構S。隔離元件106可包含隔離膜141與導電膜142。隔離膜141可配置於導電膜142與堆疊結構S之間。隔離膜141可用以使導電膜142電性隔離於多個導電層102。隔離膜141之底部被移除以暴露導電膜142的一部分。導電膜142被暴露的部分電性連接基板100。隔離元件106可作為源極線(source line)，例如共同源極線(common source line)。

記憶裝置10還可包含配置於堆疊結構S中的複數個記憶胞串列。每一記憶胞串列可包含沿著第一方向D1配置的多個記憶胞，記憶胞可定義於導電層102與柱元件103之通道層122交錯處的記憶層121中。為簡明起見，第1A-1B圖中僅標示出四個記憶胞串列M1、M2、M3、M4，但實務上記憶裝置可包含更多的記憶胞串列。記憶胞串列M1可共用其所在的柱元件103之通道層122。記憶胞串列M1可電性連接此通道層122、導電條帶131與導電條帶133。記憶胞串列M2可共用其所在的柱元件103之通道層122，記憶胞串列M2可電性連接此通道層122、導電條帶131與導電條帶134。記憶胞串列M3可共用其所在的柱元件103之通道層122，記憶胞串列M3可電性連接此通道層122、導電條帶132與導電條帶135。記憶胞串列M4可共用其所在的柱元件103之通道層122，記憶胞串列M4可電性連接此通道層122、導電條帶132與導電條帶136。

在一實施例中，記憶裝置10可包含分別電性連接於記憶胞串列之相對兩端的至少一串列選擇線(string selection line)與至少一接地選擇線(ground selection line)。例如，記憶裝置10中最遠離基板100的三個導電層102（導電條帶133、134、135、136）可作為用於記憶胞串列之串列選擇線。定義於導電條帶133、134、135、136與柱元件103之通道層122交錯處的記憶層121中的記憶胞可作為串列選擇電晶體(transistor)。記憶裝置10中最接近基板100的三個導電層102（導電條帶131、132）可作為用於記憶胞串列之接地選擇線。定義於導電條帶131、132與柱元件103之通道層122交錯處的記憶層121中的記憶胞可作為接地選擇電晶體。記憶裝置10中的其他導電層102（例如未被上隔離結構104與下隔離結構105分開的導電層102）可作為字元線(word line)。在記憶裝置10中，作為串列選擇線的導電層102被上隔離結構104分開為導電條帶133、134、135、136。導電條帶133、134、135、136彼此電性隔離。因此分別電性連接記憶胞串列M1、M2、M3、M4的串列選擇電晶體可透過不同串列選擇線獨立控制。在記憶裝置10中，作為接地選擇線的導電層102被下隔離結構105分開為導電條帶131、132。導電條帶131、132彼此電性隔離。因此分別電性連接記憶胞串列M1、M2的接地選擇電晶體可透過一共同的接地選擇線加以控制。分別電性連接記憶胞串列M3、M4的接地選擇電晶體可透過另一共同的接地選擇線加以控制。

記憶裝置10還可包含至少一第一上導電結構107與至少一第二上導電結構108。至少一第一上導電結構107與至少一第二上導電結構108可配置於堆疊結構S上方。第一上導電結構107與第二上導電結構108可分別電性連接於不同柱元件103的通道層122與接墊124。在此實施例中，第一上導電結構107與第二上導電結構108配置於沿著第三方向D3排列的八個柱元件103上方（如第1A圖所示），第一上導電結構107電性連接於這八個柱元件103中的四個柱元件103之通道層122（如第1B圖所示）與記憶胞串列M1、M2、M3、M4，第二上導電結構108電性連接於這八個柱元件103中的其他四個柱元件103之通道層122（在第1B圖中以虛線表示）與其他記憶胞串列。第一上導電結構107與第二上導電結構108可作為位元線(bit line)。

在一實施例中，記憶裝置10可包含多個區塊(block)，多個隔離元件106使多個區塊相互隔離。每一區塊可包含多個子區塊(sub-block)，多個上隔離結構104使多個子區塊相互隔離。可以子區塊為單位對記憶裝置10進行操作，例如讀取操作或抹除操作等。

第1C圖係為沿著第1A圖中的剖面線P1-1繪示之記憶裝置10的剖面示意圖。在一實施例中，記憶裝置10還可包含分散地配置於堆疊結構S中的多個管狀元件109。管狀元件109可沿著第一方向D1延伸通過堆疊結構S，且配置於上隔離結構104之下。管狀元件109可包含記憶層151、虛設(dummy)通道層152與絕緣柱153。記憶層151可圍繞虛設通道層152。記憶層151可具有管狀，例如是一端開口、另一端閉口之管狀。虛設通道層152可配置於記憶層151與絕緣柱153之間，且圍繞絕緣柱153。虛設通道層152可具有管狀，例如是一端開口、另一端閉口之管狀。管狀元件109之記憶層151可相似於柱元件103之記憶層121。管狀元件109之絕緣柱153可相似於柱元件103之絕緣柱123。在一實施例中，虛設通道層152可意指不具有驅動電路的通道層。在一實施例中，虛設通道層152可理解為電性浮接(floating)的元件。

在一實施例中，控制電路，例如CMOS邏輯電路，可配置於記憶裝置10之周邊區域(periphery region)，以形成控制電路置於陣列附近的架構(CMOS next to array; CnA)。在一實施例中，控制電路，例如CMOS邏輯電路，可配置於記憶裝置10之下方區域，以形成控制電路置於陣列之下的架構(CMOS under array; CuA)。在一實施例中，控制電路，例如CMOS邏輯電路，可接合記憶裝置10，以形成控制電路接合陣列的架構(CMOS bonded array; CbA)。

請參照第1D圖。第1D圖係繪示第1B圖所示之記憶裝置10中的記憶胞串列M1、M2、M3、M4的等效電路圖。在第1B圖中，每一記憶胞串列M1、M2、M3、M4電性連接至三條串列選擇線與三條接地選擇線，但為簡明起見，第1D圖僅示出分別連接至一記憶胞串列的相對兩端的一條串列選擇線與一條接地選擇線。

複數條字元線WL（例如是導電層102）電性連接記憶胞串列M1、M2、M3、M4。記憶胞串列M1、M2、M3、M4電性連接於位元線BL（例如是第一上導電結構107）與源極線SL之間。

串列選擇線SSL1（例如是導電條帶133）與接地選擇線GSL1（例如是導電條帶131）電性連接於記憶胞串列M1之相對兩端。串列選擇線SSL1電性連接於位元線BL與記憶胞串列M1之間，串列選擇線SSL1與記憶胞串列M1之交會處可定義為串列選擇電晶體161。接地選擇線GSL1電性連接於源極線SL與記憶胞串列M1之間，接地選擇線GSL1與記憶胞串列M1之交會處可定義為接地選擇電晶體165。串列選擇線SSL2（例如是導電條帶134）與接地選擇線GSL1（例如是導電條帶131）電性連接於記憶胞串列M2之相對兩端。串列選擇線SSL2電性連接於位元線BL與記憶胞串列M2之間，串列選擇線SSL2與記憶胞串列M2之交會處可定義為串列選擇電晶體162。接地選擇線GSL1電性連接於源極線SL與記憶胞串列M2之間，接地選擇線GSL1與記憶胞串列M2之交會處可定義為接地選擇電晶體166。串列選擇線SSL3（例如是導電條帶135）與接地選擇線GSL2（例如是導電條帶132）電性連接於記憶胞串列M3之相對兩端。串列選擇線SSL3電性連接於位元線BL與記憶胞串列M3之間，串列選擇線SSL3與記憶胞串列M3之交會處可定義為串列選擇電晶體163。接地選擇線GSL2電性連接於源極線SL與記憶胞串列M3之間，接地選擇線GSL2與記憶胞串列M3之交會處可定義為接地選擇電晶體167。串列選擇線SSL4（例如是導電條帶136）與接地選擇線GSL2（例如是導電條帶132）電性連接於記憶胞串列M4之相對兩端。串列選擇線SSL4電性連接於位元線BL與記憶胞串列M4之間，串列選擇線SSL4與記憶胞串列M4之交會處可定義為串列選擇電晶體164。接地選擇線GSL2電性連接於源極線SL與記憶胞串列M4之間，接地選擇線GSL2與記憶胞串列M4之交會處可定義為接地選擇電晶體168。

當第1D圖所示之記憶裝置10處於讀取操作期間，例如是對記憶胞串列M1中的一被選擇的記憶胞進行讀取操作，對電性連接記憶胞串列M1的串列選擇線SSL1施加一電壓以開啟電性連接串列選擇線SSL1的串列選擇電晶體161，並對電性連接記憶胞串列M1的接地選擇線GSL1施加一電壓以開啟電性連接接地選擇線GSL1的接地選擇電晶體165。由於記憶胞串列M1與記憶胞串列M2皆電性連接至接地選擇線GSL1，電性連接記憶胞串列M2的接地選擇電晶體166亦會在此讀取操作中被開啟。

在此讀取操作中，記憶胞串列M3與記憶胞串列M4未電性連接接地選擇線GSL1，電性連接記憶胞串列M3與記憶胞串列M4的接地選擇電晶體167與接地選擇電晶體168可保持關閉，電性連接記憶胞串列M3與記憶胞串列M4之通道層122中不會產生電容。在一實施例中，電性連接記憶胞串列M3與記憶胞串列M4之通道層122可為電性浮接(floating)狀態。

請同時參照第2A圖與第2B圖，第2A圖係繪示根據本發明之另一實施例之記憶裝置20的俯視示意圖，第2B圖係為沿著第2A圖中的剖面線P2繪示之記憶裝置20的剖面示意圖。記憶裝置20和記憶裝置10的差異在於，記憶裝置20之堆疊結構S2可不同於記憶裝置10之堆疊結構S，且記憶裝置20之下隔離結構205的數量與配置不同於記憶裝置10之下隔離結構105。記憶裝置20與記憶裝置10之差異具體說明如下。

記憶裝置20可包含配置於基板100上的堆疊結構S2。堆疊結構S2可包含沿著第一方向D1交錯堆疊的多個絕緣層101和多個導電層102。多個絕緣層101使多個導電層102相互隔離。堆疊結構S2還可包含配置於多個導電層102下方且位於基板100上的導電層202。導電層202和導電層102之間可配置絕緣層101。導電層202和基板100之間可配置絕緣層101。為簡明起見，第2B圖未示出堆疊結構S2的所有層，堆疊結構S2中的層的數量當可依需求調整。

記憶裝置20可包含配置於堆疊結構S2中的多個下隔離結構205。下隔離結構205可沿著第一方向D1延伸且貫穿堆疊結構S2中導電層202。例如，在第2B圖所示的實施例中，下隔離結構205可配置於堆疊結構S2的下部，下隔離結構205的上表面205u位在堆疊結構S2的下部且貫穿位在堆疊結構S2的下部的導電層202。具體而言，下隔離結構205貫穿堆疊結構S2中最接近基板100的導電層（例如導電層202），且多個下隔離結構205使導電層202被分開為導電條帶231、232、233、234。導電條帶231、232、233、234彼此電性隔離。導電條帶231（例如第一導電條帶）與導電條帶232（例如第二導電條帶）可分別位在下隔離結構205的相對兩側。導電條帶232與導電條帶233可分別位在下隔離結構205的相對兩側。導電條帶233與導電條帶234可分別位在下隔離結構205的相對兩側。

在一實施例中，記憶裝置20之上隔離結構104的數量可等於下隔離結構205的數量，上隔離結構104在第三方向D3上的配置可大致相似於下隔離結構205在第三方向D3上的配置。下隔離結構205可介於由上隔離結構104所定義的多個子區塊之間。在一實施例中，多個上隔離結構104可分別和多個下隔離結構205在第一方向D1上至少部分重疊。在一實施例中，在包含第二方向D2和第三方向D3之平面上，下隔離結構205的位置可大致對齊於上隔離結構104（例如，第2A圖中以虛線表示和上隔離結構104分別大致對齊的下隔離結構205）。

在堆疊結構S2中，導電層102（亦可理解為未被下隔離結構205分開的導電層）具有在第一方向D1上的厚度T1。接近堆疊結構S2之底部的至少一導電層202（亦可理解為做為至少一接地選擇線且被下隔離結構205分開的導電層）具有在第一方向D1上的厚度T2，厚度T2可大於厚度T1。在一實施例中，厚度T2係介於厚度T1的3-10倍。在一實施例中，導電層102的厚度T1約為200-350埃(angstrom;

)。接近堆疊結構S2之底部的至少一導電層202的厚度T2約為1000-2500埃。厚度T2和厚度T1的比值（T2/T1）可介於4至7之間。在一示例中，導電層202的材質可不同於導電層102。導電層102包含鎢。導電層202包含多晶矽。

記憶裝置20之記憶胞串列M1電性連接導電條帶231與導電條帶133。記憶裝置20之記憶胞串列M2電性連接導電條帶232與導電條帶134。記憶裝置20之記憶胞串列M3電性連接導電條帶233與導電條帶135。記憶裝置20之記憶胞串列M4電性連接導電條帶234與導電條帶136。導電條帶133、134、135、136可作為用於記憶胞串列之串列選擇線，定義於導電條帶133、134、135、136與柱元件103之通道層122交錯處的記憶層121中的記憶胞可作為串列選擇電晶體。導電條帶231、232、233、234可作為用於記憶胞串列之接地選擇線，定義於導電條帶231、232、233、234與柱元件103之通道層122交錯處的記憶層121中的記憶胞可作為接地選擇電晶體。記憶裝置20中的其他導電層102（例如未被上隔離結構104分開的導電層102）可作為字元線。在記憶裝置20中，分別電性連接記憶胞串列M1、M2、M3、M4的串列選擇電晶體可透過不同串列選擇線獨立控制；分別電性連接記憶胞串列M1、M2、M3、M4的接地選擇電晶體可透過不同接地選擇線獨立控制。

請參照第2C圖。第2C圖係繪示第2B圖所示之記憶裝置20中的記憶胞串列M1、M2、M3、M4的等效電路圖。在第2B圖中，每一記憶胞串列M1、M2、M3、M4電性連接至三條串列選擇線與一條接地選擇線，但為簡明起見，第2C圖僅示出分別連接至一記憶胞串列的相對兩端的一條串列選擇線與一條接地選擇線。

串列選擇線SSL1（例如是導電條帶133）與接地選擇線GSL1（例如是導電條帶231）電性連接於記憶胞串列M1之相對兩端。串列選擇線SSL1電性連接於位元線BL與記憶胞串列M1之間，串列選擇線SSL1與記憶胞串列M1之交會處可定義為串列選擇電晶體161。接地選擇線GSL1電性連接於源極線SL與記憶胞串列M1之間，接地選擇線GSL1與記憶胞串列M1之交會處可定義為接地選擇電晶體265。串列選擇線SSL2（例如是導電條帶134）與接地選擇線GSL2（例如是導電條帶232）電性連接於記憶胞串列M2之相對兩端。串列選擇線SSL2電性連接於位元線BL與記憶胞串列M2之間，串列選擇線SSL2與記憶胞串列M2之交會處可定義為串列選擇電晶體162。接地選擇線GSL2電性連接於源極線SL與記憶胞串列M2之間，接地選擇線GSL2與記憶胞串列M2之交會處可定義為接地選擇電晶體266。串列選擇線SSL3（例如是導電條帶135）與接地選擇線GSL3（例如是導電條帶233）電性連接於記憶胞串列M3之相對兩端。串列選擇線SSL3電性連接於位元線BL與記憶胞串列M3之間，串列選擇線SSL3與記憶胞串列M3之交會處可定義為串列選擇電晶體163。接地選擇線GSL3電性連接於源極線SL與記憶胞串列M3之間，接地選擇線GSL3與記憶胞串列M3之交會處可定義為接地選擇電晶體267。串列選擇線SSL4（例如是導電條帶136）與接地選擇線GSL4（例如是導電條帶234）電性連接於記憶胞串列M4之相對兩端。串列選擇線SSL4電性連接於位元線BL與記憶胞串列M4之間，串列選擇線SSL4與記憶胞串列M4之交會處可定義為串列選擇電晶體164。接地選擇線GSL4電性連接於源極線SL與記憶胞串列M4之間，接地選擇線GSL4與記憶胞串列M4之交會處可定義為接地選擇電晶體268。

當第2C圖所示之記憶裝置20處於讀取操作期間，例如是對記憶胞串列M1中的一被選擇的記憶胞進行讀取操作，對電性連接記憶胞串列M1的串列選擇線SSL1施加一電壓以開啟電性連接串列選擇線SSL1的串列選擇電晶體161，並對電性連接記憶胞串列M1的接地選擇線GSL1施加一電壓以開啟電性連接接地選擇線GSL1的接地選擇電晶體265。

在此讀取操作中，記憶胞串列M2、記憶胞串列M3與記憶胞串列M4未電性連接接地選擇線GSL1，電性連接記憶胞串列M2的接地選擇電晶體266、電性連接記憶胞串列M3的接地選擇電晶體267、以及電性連接記憶胞串列M4的接地選擇電晶體268可保持關閉，電性連接記憶胞串列M2、記憶胞串列M3與記憶胞串列M4之通道層122中不會產生電容。在一實施例中，電性連接記憶胞串列M2、記憶胞串列M3與記憶胞串列M4之通道層122可為電性浮接狀態。

在一比較例中，記憶裝置未包含下隔離結構，記憶胞串列M1、M2、M3、M4皆電性連接至同一條接地選擇線。在記憶裝置之操作中，對接地選擇線施加電壓會開啟配置於記憶胞串列M1、M2、M3、M4和接地選擇線交會處之所有接地選擇電晶體，使得記憶胞串列M1、M2、M3、M4皆被施加於皆地選擇線的電壓影響，並使電性連接記憶胞串列M1、M2、M3、M4之通道層皆產生電容，進而造成字元線負載(load)增加與讀取干擾等問題。

在本發明的一實施例中，如第1A-1D圖所示，下隔離結構105使位於堆疊結構S的下部的至少一導電層102分開為彼此電性隔離且可作為接地選擇線的導電條帶131（例如第一導電條帶）與導電條帶132（例如第二導電條帶），電性連接至不同接地選擇線的記憶胞串列可被分別控制。具體而言，對其中一條接地選擇線施加電壓會開啟電性連接記憶胞串列M1、M2的接地選擇電晶體165、166或電性連接記憶胞串列M3、M4的接地選擇電晶體167、168，而不會使電性連接記憶胞串列M1、M2、M3、M4之通道層皆產生電容。因此，相較於比較例，此實施例之字元線負載減輕50%，並可降低讀取干擾之問題。

在本發明的另一實施例中，如第2A-2C圖所示，多個下隔離結構205使位於堆疊結構S2的下部的導電層202分開為彼此電性隔離且可作為接地選擇線的導電條帶231（例如第一導電條帶）、導電條帶232（例如第二導電條帶）、導電條帶233與導電條帶234，電性連接至不同接地選擇線的記憶胞串列可被分別控制。具體而言，對其中一條接地選擇線施加電壓會開啟分別電性連接記憶胞串列M1、M2、M3、M4之接地選擇電晶體265、266、267、268中的一者，而不會使電性連接記憶胞串列M1、M2、M3、M4之通道層皆產生電容。因此，相較於比較例，此實施例之字元線負載減輕75%，並可降低讀取干擾之問題。

第3-10圖係繪示根據本發明之一實施例之用以製造記憶裝置之方法。

請參照第3圖。提供基板100。層堆疊S3形成於基板100上。層堆疊S3可包含沿著第一方向D1交錯堆疊的至少一絕緣層101和至少一介電層302。舉例而言，可藉由依序沉積絕緣層101與介電層302以形成層堆疊S3。基板100可包含摻雜(doped)或未摻雜(undoped)半導體材料，例如矽。但本發明不以此為限。絕緣層101可包含氧化物例如氧化矽(silicon oxide)，或其它合適的介電材料。介電層302可包含氮化物例如氮化矽(silicon nitride)，或其它合適的介電材料。在一實施例中，絕緣層101與介電層302包含不同材料。

請參照第4圖。在層堆疊S3中形成下隔離結構105。下隔離結構105可朝著基板100向下延伸。下隔離結構105可沿著第一方向D1與第二方向D2延伸，且使層堆疊S3中的至少一絕緣層101與至少一介電層302分開為相互隔離的兩部分。舉例而言，可對層堆疊S3進行蝕刻(etching)處理，例如是溼式蝕刻(wet etching)或乾式蝕刻(dry etching)，以移除部分的層堆疊S3形成溝槽401；溝槽401沿著第一方向D1向下延伸且停止於基板100的上表面100u上；溝槽401使層堆疊S3之側壁（同時也作為溝槽401之側壁）暴露，且使基板100之部分上表面100u（同時也作為溝槽401之底部）暴露；接著，再藉由沉積處理使下隔離結構105形成於溝槽401中。下隔離結構105可包含介電材料，例如氧化物。

請參照第5圖。在層堆疊S3上形成絕緣堆疊結構S4。絕緣堆疊結構S4可覆蓋下隔離結構105的上表面105u與層堆疊S3的上表面501u。下隔離結構105與層堆疊S3可位於絕緣堆疊結構S4之下。絕緣堆疊結構S4可包含沿著第一方向D1交錯堆疊的多個絕緣層101和多個介電層302。舉例而言，可藉由依序沉積絕緣層101與介電層302以形成絕緣堆疊結構S4。在一實施例中，絕緣堆疊結構S4中的層的數量可多於層堆疊S3中的層的數量。

請參照第6圖。形成多個柱元件103。多個柱元件103可分散地配置於絕緣堆疊結構S4與層堆疊S3中。多個柱元件103可配置於下隔離結構105的相對兩側。柱元件103可沿著第一方向D1延伸通過絕緣堆疊結構S4與層堆疊S3。在一實施例中，柱元件103之形成可包含以下步驟。圖案化(patterning)絕緣堆疊結構S4與層堆疊S3以形成相互隔離的多個孔洞601，舉例而言，可藉由微影製程(photolithography process)以圖案化絕緣堆疊結構S4與層堆疊S3。孔洞601沿著第一方向D1向下延伸，且停止於基板100；孔洞601使絕緣堆疊結構S4與層堆疊S3之側壁（同時也作為孔洞601之側壁）暴露，且使基板100（同時也作為孔洞601之底部）暴露。接著，可藉由沉積處理以使記憶層121襯裡式形成於孔洞601中，並藉由蝕刻處理移除記憶層121之底部。通道層122可沉積於記憶層121之側壁上且透過記憶層121暴露之底部接觸基板100。可藉由沉積處理使絕緣柱123填充孔洞601內的剩餘空間。接著，可藉由回蝕(etching back)處理及/或化學機械平坦化(chemical-mechanical planarization; CMP)處理以移除部分的通道層122與部分的絕緣柱123，並暴露記憶層121之部分側壁。接著，可藉由沉積處理以使接墊124形成於通道層122與絕緣柱123上。透過施行上述包含於第6圖之步驟，可在絕緣堆疊結構S4與層堆疊S3中形成柱元件103。

記憶層121可包含多層結構(multilayer structure)，例如，記憶層121可包含配置於通道層122的外側壁上的穿隧層(tunnel layer)、配置於穿隧層的外側壁上的儲存層(storage layer)、以及配置於儲存層的外側壁上的阻擋層(blocking layer)。在一實施例中，記憶層121可包含記憶體技術領域中已知的多層結構，例如ONO（氧化物-氮化物-氧化物）結構、ONONO（氧化物-氮化物-氧化物-氮化物-氧化物）結構、ONONONO（氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物)結構、SONOS (矽-氧化矽-氮化矽-氧化矽-矽）結構、BE-SONOS（能帶隙矽-氧化矽-氮化矽-氧化矽-矽）結構、TANOS （氮化鉭-氧化鋁-氮化矽-氧化矽-矽）結構、MA BE-SONOS（金屬-高介電常數材料能帶隙矽-氧化矽-氮化矽-氧化矽-矽）結構及其組合。通道層122可包含半導體材料，例如摻雜或未摻雜半導體材料。在一實施例中，通道層122可包含多晶矽(polysilicon)，例如摻雜的多晶矽或未摻雜的多晶矽。絕緣柱123可包含氧化物例如氧化矽，或其它合適的介電材料。接墊124可包含半導體材料，例如金屬矽化物(silicide)、摻雜的半導體材料或未摻雜的半導體材料。在一實施例中，接墊124可包含多晶矽，例如摻雜的多晶矽或未摻雜的多晶矽。

請參照第7圖。在絕緣堆疊結構S4與層堆疊S3中形成多個狹縫701。舉例而言，可對絕緣堆疊結構S4與層堆疊S3進行蝕刻處理，以移除部分的絕緣堆疊結構S4與部分的層堆疊S3形成沿著第一方向D1延伸的狹縫701；當此蝕刻處理進行至稍微超過層堆疊S3的下表面702b時停止蝕刻。狹縫701使絕緣堆疊結構S4與層堆疊S3之側壁（同時也作為狹縫701之側壁）暴露，且使基板100（同時也作為狹縫701之底部）暴露。

請參照第8圖。將絕緣堆疊結構S4與層堆疊S3中的多個介電層302置換為導電層102，並在狹縫701中形成隔離元件106。舉例而言，可透過狹縫701進行蝕刻處理以移除絕緣堆疊結構S4與層堆疊S3中的多個介電層302，從而形成多個絕緣層101之間的空間。用以移除介電層302的蝕刻處理不會移除下隔離結構105。為了確保下隔離結構105不會在此蝕刻處理中被移除，下隔離結構105之材料的蝕刻選擇性可不同於介電層302之材料的蝕刻選擇性，例如，在一蝕刻處理中，介電層302之材料的蝕刻速率可高於下隔離結構105之材料的蝕刻速率；透過控制蝕刻處理進行的時間，可移除介電層302並保留下隔離結構105。

在一實施例中，下隔離結構105使層堆疊S3分開為相互隔離的兩部分，可透過配置於下隔離結構105之相對兩側的多個狹縫701進行蝕刻處理以移除層堆疊S3中位於下隔離結構105兩側的介電層302。

接著，以導電材料填充多個絕緣層101之間的空間，形成介於多個絕緣層101之間的導電層102。形成於下隔離結構105之相對兩側的介電層302（即層堆疊S3中的介電層302）被導電材料取代後形成導電層102，下隔離結構105使這些導電層102分開為彼此電性隔離的導電條帶131、132。導電層102可包含，例如多晶矽或金屬等導電材料。在一實施例中，導電層102可包含鎢(tungsten; W)。在一實施例中，下隔離結構105上的至少部分的導電層102可做為閘極。上述包含於第8圖之步驟可被理解為閘極取代(gate replacement)製程。在形成導電層102之後，形成包含多個絕緣層101和多個導電層102的堆疊結構S。

在形成導電層102之後，使隔離膜141形成於狹縫701的側壁上，再以導電膜142填充狹縫701內的剩餘空間。隔離膜141與導電膜142可例如是藉由沉積處理來形成。隔離膜141可包含介電材料，例如二氧化矽。導電膜142可包含，例如多晶矽或金屬等導電材料。在一實施例中，導電膜142可包含鎢。

請參照第9圖。在堆疊結構S中形成多個上隔離結構104。上隔離結構104可形成於堆疊結構S之上部，且沿著第一方向D1通過堆疊結構S中的一或多個絕緣層101及/或一或多個導電層102。舉例而言，可對堆疊結構S進行蝕刻處理以移除部分的堆疊結構S形成溝槽901，溝槽901沿著第一方向D1向下延伸，通過一或多個導電層102（例如3-7個導電層102）後停止於絕緣層101中；溝槽901使堆疊結構S之部分側壁（同時也作為溝槽901之側壁）暴露，且使絕緣層101（同時也作為溝槽901之底部）暴露；接著，再藉由沉積處理使上隔離結構104形成於溝槽901中。上隔離結構104可包含氧化物，或其它合適的介電材料。

請參照第10圖。在堆疊結構S上形成至少一第一上導電結構107與至少一第二上導電結構108。第一上導電結構107與第二上導電結構108可沿著第三方向D3延伸且交錯配置於堆疊結構S上。第一上導電結構107與第二上導電結構108可包含例如金屬等導電材料。

在一實施例中，上述製造方法還可包含形成多個管狀元件109。管狀元件109之形成示例性說明如下（未繪示）。在第6圖所示之步驟中形成更多的柱元件103，其中一些柱元件103可在第9圖所示之步驟中被處理以形成管狀元件109。用以形成管狀元件109之柱元件103可形成於預定形成上隔離結構104之處。在第9圖所示之步驟中，上隔離結構104之形成可包含，對用以形成管狀元件109之柱元件103進行蝕刻處理以移除柱元件103的上部，形成管狀元件109；再藉由沉積處理使上隔離結構104形成於管狀元件109上。管狀元件109之記憶層151可和柱元件103之記憶層121包含相似的材料。管狀元件109之虛設通道層152可和柱元件103之通道層122包含相似的材料。管狀元件109之絕緣柱153可和柱元件103之絕緣柱123包含相似的材料。

在一實施例中，可通過施行示例性繪示於第3-10圖之方法，得到如第1A-1C圖所述的記憶裝置10。

第11-18圖係繪示根據本發明之另一實施例之用以製造記憶裝置之方法。

請參照第11圖。提供基板100。層堆疊S6形成於基板100上。層堆疊S6可包含多個絕緣層101與介於多個絕緣層101之間的導電層202。舉例而言，可藉由在基板100上依序沉積絕緣層101與導電層202以形成層堆疊S6。導電層202可包含導電材料，例如金屬或多晶矽。

請參照第12圖。在層堆疊S6中形成多個下隔離結構205。多個下隔離結構205可朝著基板100向下延伸。多個下隔離結構205可沿著第一方向D1與第二方向D2延伸，且使導電層202與至少一絕緣層101分開為相互隔離的多個部分。下隔離結構205可使導電層202分開為彼此電性隔離的導電條帶231、232、233、234。舉例而言，可對層堆疊S6進行蝕刻處理以移除部分的絕緣層101與部分的導電層202形成溝槽1201，溝槽1201沿著第一方向D1向下延伸，停止於基板100的上表面100u上或停止於基板100與導電層202之間的絕緣層101中。接著，再藉由沉積處理使下隔離結構205形成於溝槽1201中。下隔離結構205可包含介電材料，例如氧化物。

請參照第13圖。在層堆疊S6上形成絕緣堆疊結構S7。絕緣堆疊結構S7可覆蓋下隔離結構205的上表面205u與層堆疊S6的上表面1301u。下隔離結構205與層堆疊S6可位於絕緣堆疊結構S7之下。絕緣堆疊結構S7可包含沿著第一方向D1交錯堆疊的多個絕緣層101和多個介電層302。舉例而言，可藉由依序沉積絕緣層101與介電層302以形成絕緣堆疊結構S7。

請參照第14圖。形成多個柱元件103。多個柱元件103可分散地配置於絕緣堆疊結構S7與層堆疊S6中。柱元件103可沿著第一方向D1延伸通過絕緣堆疊結構S7與層堆疊S6。在一實施例中，柱元件103之形成可包含以下步驟。圖案化絕緣堆疊結構S7與層堆疊S6以形成相互隔離的多個孔洞1401，舉例而言，可藉由微影製程以圖案化絕緣堆疊結構S7與層堆疊S6。孔洞1401沿著第一方向D1向下延伸，且停止於基板100；孔洞1401使絕緣堆疊結構S7與層堆疊S6之側壁（同時也作為孔洞1401之側壁）暴露，且使基板100（同時也作為孔洞1401之底部）暴露。接著，可藉由沉積處理以使記憶層121襯裡式形成於孔洞1401中，並藉由蝕刻處理移除記憶層121之底部。通道層122可沉積於記憶層121之側壁上且透過記憶層121暴露之底部接觸基板100。藉由沉積處理使絕緣柱123填充孔洞1401內的剩餘空間。接著，可藉由回蝕處理及/或化學機械平坦化處理以移除部分的通道層122與部分的絕緣柱123，並暴露記憶層121之部分側壁。接著，可藉由沉積處理以使接墊124形成於通道層122與絕緣柱123上，形成柱元件103。

請參照第15圖。在絕緣堆疊結構S7與層堆疊S6中形成多個狹縫1501。舉例而言，可對絕緣堆疊結構S7與層堆疊S6進行蝕刻處理，以移除部分的絕緣堆疊結構S7與部分的層堆疊S6形成沿著第一方向D1延伸的狹縫1501；當此蝕刻處理進行至稍微超過層堆疊S6的下表面1502b時停止蝕刻；狹縫1501使絕緣堆疊結構S7與層堆疊S6之側壁（同時也作為狹縫1501之側壁）暴露，且使基板100（同時也作為狹縫1501之底部）暴露。

請參照第16圖。將絕緣堆疊結構S7的多個介電層302置換為導電層102，並在狹縫1501中形成隔離元件106。舉例而言，可透過狹縫1501進行蝕刻處理以移除絕緣堆疊結構S7中的多個介電層302，從而形成多個絕緣層101之間的空間。接著，以導電材料填充多個絕緣層101之間的空間，形成介於多個絕緣層101之間的導電層102。用以移除介電層302的蝕刻處理不會移除導電層202與下隔離結構205。在一實施例中，至少部分的導電層102可做為閘極。上述包含於第16圖之步驟可被理解為閘極取代製程。在形成導電層102之後，形成包含多個絕緣層101、多個導電層102與導電層202的堆疊結構S2。

在形成導電層102之後，使隔離膜141形成於狹縫1501的側壁上，再以導電膜142填充狹縫1501內的剩餘空間。隔離膜141與導電膜142可例如是藉由沉積處理來形成。

請參照第17圖。在堆疊結構S2中形成多個上隔離結構104。上隔離結構104可形成於堆疊結構S2之上部，且沿著第一方向D1通過堆疊結構S2中的一或多個絕緣層101及/或一或多個導電層102。舉例而言，可對堆疊結構S2進行蝕刻處理以移除部分的堆疊結構S2形成溝槽1701，溝槽1701沿著第一方向D1向下延伸，通過一或多個導電層102（例如3-7個導電層102）後停止於絕緣層101中；溝槽1701使堆疊結構S2之部分側壁（同時也作為溝槽1701之側壁）暴露，且使絕緣層101（同時也作為溝槽901之底部）暴露；接著，再藉由沉積處理使上隔離結構104形成於溝槽1701中。

請參照第18圖。在堆疊結構S2上形成至少一第一上導電結構107與至少一第二上導電結構108。第一上導電結構107與第二上導電結構108可沿著第三方向D3延伸且交錯配置於堆疊結構S2上。

在一實施例中，上述製造方法還可包含形成多個管狀元件109。管狀元件109之形成示例性說明如下（未繪示）。在第14圖所示之步驟中形成更多的柱元件103，其中一些柱元件103可在第17圖所示之步驟中被處理以形成管狀元件109。用以形成管狀元件109之柱元件103可形成於預定形成上隔離結構104之處。在第17圖所示之步驟中，上隔離結構104之形成可包含，對用以形成管狀元件109之柱元件103進行蝕刻處理以移除柱元件103的上部，形成管狀元件109；再藉由沉積處理使上隔離結構104形成於管狀元件109上。管狀元件109之記憶層151可和柱元件103之記憶層121包含相似的材料。管狀元件109之虛設通道層152可和柱元件103之通道層122包含相似的材料。管狀元件109之絕緣柱153可和柱元件103之絕緣柱123包含相似的材料。

在一實施例中，可通過施行示例性繪示於第11-18圖之方法，得到如第2A-2B圖所述的記憶裝置20。在第11-18圖之方法中，導電條帶231、232、233、234比導電層102更早形成，此實施例之方法可應用於包含多個下隔離結構之記憶裝置。

如第1A圖、第1B圖、第2A圖與第2B圖所示，記憶裝置10包含介於二個隔離元件106之間的三個上隔離結構104與一個下隔離結構105，記憶裝置20包含介於二個隔離元件106之間的三個上隔離結構104與三個下隔離結構205，但本發明不以此為限，本發明提供之技術方案可應用於包含更多或更少的上隔離結構及/或下隔離結構及/或柱元件之記憶裝置。以下將以第19-20圖示例性說明：

請參照第19圖。第19圖係繪示根據本發明之一實施例之記憶裝置40的俯視示意圖。

記憶裝置40可包含基板（未繪示）、配置於基板上的堆疊結構S8、沿著第一方向D1延伸通過堆疊結構S8的多個柱元件103、配置於堆疊結構S8的上部的至少一上隔離結構104、配置於堆疊結構S8的下部的至少一下隔離結構1905、配置於上隔離結構104下方的管狀元件109、多個隔離元件106、以及多個上導電結構（未繪示）。堆疊結構S8可類似於第1B圖之堆疊結構S，或可類似於第2B圖之堆疊結構S2。下隔離結構1905可類似於第1B圖之下隔離結構105，或可類似於第2B圖之下隔離結構205。在包含第二方向D2和第三方向D3之平面上，記憶裝置40之下隔離結構1905的位置可大致對齊於上隔離結構104（例如，第19圖中以虛線表示和上隔離結構104大致對齊的下隔離結構1905）。在此實施例中，下隔離結構1905使堆疊結構S8中的至少一導電層分開為兩條導電條帶，這兩條導電條帶藉由下隔離結構1905彼此電性隔離，且可分別作為接地選擇線。

在記憶裝置40中，配置於兩隔離元件106之間的柱元件103的數量少於第1A圖所示之記憶裝置10中的兩隔離元件106之間的柱元件103的數量。在記憶裝置40中，配置於兩隔離元件106之間的上隔離結構104的數量少於第1A圖所示之記憶裝置10中的兩隔離元件106之間的上隔離結構104的數量。記憶裝置40之製造方法與具體結構可依據前述說明類推得出。

請參照第20圖。第20圖係繪示根據本發明之一實施例之記憶裝置50的俯視示意圖。

記憶裝置50可包含基板（未繪示）、配置於基板上的堆疊結構S9、沿著第一方向D1延伸通過堆疊結構S9的多個柱元件103、配置於堆疊結構S9的上部的多個上隔離結構104、配置於堆疊結構S9的下部的多個下隔離結構2005、配置於上隔離結構104下方的管狀元件109、多個隔離元件106、以及多個上導電結構（未繪示）。堆疊結構S9可類似於第2B圖之堆疊結構S2。下隔離結構2005可類似於第2B圖之下隔離結構205。在包含第二方向D2和第三方向D3之平面上，記憶裝置50之下隔離結構2005的位置可大致對齊於上隔離結構104（例如，第20圖中以虛線表示和上隔離結構104分別大致對齊的下隔離結構2005）。在此實施例中，多個下隔離結構2005使堆疊結構S9中的至少一導電層分開為五條導電條帶，這五條導電條帶藉由下隔離結構2005彼此電性隔離，且可分別作為接地選擇線。

在記憶裝置50中，配置於兩隔離元件106之間的柱元件103的數量多於第2A圖所示之記憶裝置20中的兩隔離元件106之間的柱元件103的數量。在記憶裝置50中，配置於兩隔離元件106之間的上隔離結構104的數量多於第2A圖所示之記憶裝置20中的兩隔離元件106之間的上隔離結構104的數量。記憶裝置50之製造方法與具體結構可依據前述說明類推得出。

本發明提供包含下隔離結構之記憶裝置及其製造方法，下隔離結構使記憶裝置中的部分導電層分開為彼此電性隔離的多個導電條帶。透過這樣的配置，可降低單一導電條帶，例如接地選擇線，控制的記憶胞串列的數量。具體而言，本發明提供之下隔離結構可應用於記憶裝置的一區塊中，使此區塊中的記憶胞串列由多條接地選擇線控制；在記憶裝置操作期間，一電壓施加於電性連接至包含被選擇的記憶胞之記憶胞串列之一接地選擇線（以下以選取接地選擇線表示），以開啟電性連接選取接地選擇線的一或多個接地選擇電晶體，此時區塊中的電性連接其他接地選擇線（以下以未選取接地選擇線表示）的一或多個接地選擇電晶體可保持關閉，電性連接至未選取接地選擇線的一或多個記憶胞串列不會被施加於選取接地選擇線之電壓影響，電性連接至未選取接地選擇線的一或多個通道層不會產生電容。也就是說，在本發明之記憶裝置中，被操作電壓影響的記憶胞串列的數量降低，可有效降低字元線負載並減少讀取干擾之問題。此外，在本發明提供之製造方法中，被下隔離結構分開的導電層可形成於下隔離結構之前，其有助於提升記憶裝置中的下隔離結構之數量，並降低區塊中單一接地選擇線控制的記憶胞串列數量，以降低字元線負載與讀取干擾之問題。本發明之記憶裝置可進一步包含管狀元件，配置管狀元件可提升製程容許範圍(process window)。

綜上所述，雖然本發明已以實施例揭露如上，然而其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍前提下，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10,20,40,50:記憶裝置 100:基板 100u,105u,205u,501u:上表面 101:絕緣層 102,202:導電層 103:柱元件 104:上隔離結構 105,205,1905,2005:下隔離結構 106:隔離元件 107:第一上導電結構 108:第二上導電結構 109:管狀元件 121,151:記憶層 122:通道層 123,153:絕緣柱 124:接墊 131,132,133,134,135,136,231,232,233,234:導電條帶 141:隔離膜 142:導電膜 152:虛設通道層 161,162,163,164:串列選擇電晶體 165,166,167,168,265,266,267,268:接地選擇電晶體 302:介電層 401,901,1201,1701:溝槽 601,1401:孔洞 701,1501:狹縫 702b,1502b:下表面 BL:位元線 D1:第一方向 D2:第二方向 D3:第三方向 GSL1,GSL2,GSL3,GSL4:接地選擇線 M1,M2,M3,M4:記憶胞串列 P1,P1-1,P2:剖面線 S,S2,S8,S9:堆疊結構 S3,S6:層堆疊 S4,S7:絕緣堆疊結構 SL:源極線 SSL1,SSL2,SSL3,SSL4:串列選擇線 T1,T2:厚度 WL:字元線

第1A圖係繪示根據本發明之一實施例之記憶裝置的俯視示意圖；第1B圖係為沿著第1A圖中的剖面線P1繪示之記憶裝置的剖面示意圖；第1C圖係為沿著第1A圖中的剖面線P1-1繪示之記憶裝置的剖面示意圖；第1D圖係繪示根據本發明之一實施例之記憶裝置的等效電路圖；第2A圖係繪示根據本發明之另一實施例之記憶裝置的俯視示意圖；第2B圖係為沿著第2A圖中的剖面線P2繪示之記憶裝置的剖面示意圖；第2C圖係繪示根據本發明之另一實施例之記憶裝置的等效電路圖；第3-10圖係繪示根據本發明之一實施例之用以製造記憶裝置之方法；第11-18圖係繪示根據本發明之另一實施例之用以製造記憶裝置之方法；第19圖係繪示根據本發明之又一實施例之記憶裝置的俯視示意圖；及第20圖係繪示根據本發明之又一實施例之記憶裝置的俯視示意圖。

10:記憶裝置

103:柱元件

104:上隔離結構

105:下隔離結構

106:隔離元件

107:第一上導電結構

108:第二上導電結構

109:管狀元件

D1:第一方向

D2:第二方向

D3:第三方向

M1,M2,M3,M4:記憶胞串列

P1,P1-1:剖面線

Claims

一種記憶裝置，包含：一堆疊結構，包含多個導電層；一下隔離結構，配置於該堆疊結構中且具有一上表面位在該堆疊結構的下部，該下隔離結構使該些導電層中的至少一導電層分開為一第一導電條帶與一第二導電條帶，該第一導電條帶與該第二導電條帶彼此電性隔離；以及二記憶胞串列，配置於該堆疊結構中且分別電性連接該第一導電條帶與該第二導電條帶。
如請求項1所述之記憶裝置，更包含一第一通道層與一第二通道層，該第一通道層與該第二通道層係為管狀且通過該堆疊結構，該第一通道層與該第二通道層配置於該下隔離結構的相對兩側，電性連接於該第一導電條帶的該些記憶胞串列中的一者電性連接該第一通道層，電性連接於該第二導電條帶的該些記憶胞串列中的另一者電性連接該第二通道層。
如請求項1所述之記憶裝置，更包含配置於該堆疊結構中的一上隔離結構，其中該上隔離結構沿著一第一方向延伸且使配置於該堆疊結構之上部的至少一導電層分開，該上隔離結構和該下隔離結構在該第一方向上至少部分重疊。
如請求項1所述之記憶裝置，更包含配置於該堆疊結構中的至少一上隔離結構，其中該至少一上隔離結構中的每一者沿著一第一方向延伸且使配置於該堆疊結構之上部的至少一導電層分開，該至少一上隔離結構中的一者和該下隔離結構在該第一方向上至少部分重疊。
如請求項3所述之記憶裝置，更包含配置於該堆疊結構之上部的多於一個的該上隔離結構、以及配置於該堆疊結構之下部的多於一個的該下隔離結構，其中該些上隔離結構的每一者和該些下隔離結構的每一者在該第一方向上至少部分重疊。
如請求項1所述之記憶裝置，其中該下隔離結構使該些導電層中的至少三個該導電層分開。
如請求項1所述之記憶裝置，其中接近該堆疊結構之一底部的至少一導電層包含和該些導電層中的其他導電層不同的材料。
如請求項7所述之記憶裝置，其中接近該堆疊結構之該底部的該至少一導電層包含多晶矽。
如請求項7所述之記憶裝置，其中該些導電層中未被該下隔離結構分開的一導電層具有一第一厚度，接近該堆疊結構之該底部的該至少一導電層具有一第二厚度，該第二厚度大於該第一厚度。
如請求項9所述之記憶裝置，其中該第二厚度和該第一厚度的比值介於4至7之間。