CN107968093A - 一种提高共源极钨墙与钨栅极之间击穿电压的3d nand制备方法 - Google Patents
一种提高共源极钨墙与钨栅极之间击穿电压的3d nand制备方法 Download PDFInfo
- Publication number
- CN107968093A CN107968093A CN201711140454.9A CN201711140454A CN107968093A CN 107968093 A CN107968093 A CN 107968093A CN 201711140454 A CN201711140454 A CN 201711140454A CN 107968093 A CN107968093 A CN 107968093A
- Authority
- CN
- China
- Prior art keywords
- gate line
- tungsten
- clearance layer
- line clearance
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims abstract description 53
- 229910052721 tungsten Inorganic materials 0.000 title claims abstract description 53
- 239000010937 tungsten Substances 0.000 title claims abstract description 53
- 238000002360 preparation method Methods 0.000 title claims abstract description 18
- 230000015556 catabolic process Effects 0.000 title claims abstract description 12
- 230000008021 deposition Effects 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 208000019451 Gillespie syndrome Diseases 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims description 26
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 3
- 238000010276 construction Methods 0.000 claims description 3
- 239000000945 filler Substances 0.000 claims description 3
- 238000000465 moulding Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 238000000227 grinding Methods 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 2
- 230000015654 memory Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000739 chaotic effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供了一种提高共源极钨墙与钨栅极之间击穿电压的3D NAND制备方法，所述方法包括如下步骤：提供一具有沟道槽的衬底堆叠结构，在沟道槽中进行第一次栅极线间隙层(GLSP)低温氧化物沉积；进行第二次栅极线间隙层高温氧化物沉积；第一次栅极线间隙层和第二次栅极线间隙层的回刻蚀；在沟道槽填充沉积共源极钨(W)墙；共源极钨(W)墙的表面平坦化。本发明第二次栅极线间隙线的材料采用高温原子层沉积氧化物代替现有技术中采用的低温氧化物，由于高温氧化物具有更高的致密度，因此会提高所制备的3D NAND的共源极钨墙与钨栅极之间的击穿电压，提高器件的电气性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存栅极线隔离结构成形的工艺。
背景技术
为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，具有三维(3D)结构的存储器件今年来的研究逐渐升温，通过将存储器单元三维地布置在衬底之上来提高集成密度。
3D NAND存储器是一种存储单元三维堆叠的闪存器件，主要为垂直沟道外设置水平堆叠金属栅层，金属栅层通常为W栅极(W gate)。在三维堆叠结构中设置沟道槽，槽中填充钨(W)金属作为共源极(array common source，ACS)钨(W)墙，钨(W)墙与堆叠结构中钨(W)栅极之间沉积填充氧化物作为间隙层(spacer)。
参考图1a-1c，现有技术中，上述结构的制备工艺如下：
S1，参考图1a，提供一具有沟道槽1衬底堆叠结构，在沟道槽1中进行第一次栅极线间隙层(GLSP)低温氧化物2沉积；然后进行第一次离子注入(IMP)，然后进行第二次栅极线间隙层低温氧化物3的沉积，再进行第二次离子注入；
S2，参考图1b，第一次栅极线间隙层2和第二次栅极线间隙层3的刻蚀；
S3，参考图1c，在沟道槽1中进行TI/TIN的沉积，然后进行共源极钨墙4的沉积，最后通过化学机械研磨使得共源极钨墙4表面平坦。
然而，上述现有技术中，由于均采用低温氧化物(LTO)作为间隙层，而低温氧化物的沉积质量较差，致密度低，导致钨(W)栅极与共源极(ACS)钨之间的击穿电压低，导致器件的电气性能较差。
因此，如何改进上述结构的制备工艺，提高钨(W)栅极与共源极(ACS)钨之间的击穿电压，提高器件的性能是本领域技术人员所致力研究的方向。
发明内容
针对现有技术中的上述缺陷，本发明的目的在于提供一种提高共源极钨墙与钨栅极之间击穿电压的3D NAND制备方法，所述方法通过改进间隙层的沉积填充方式，进而改进隔离性能，从而提高击穿电压。
为了实现上述目的，本发明采用的技术方案如下：
一种提高共源极钨墙与钨栅极之间击穿电压的3D NAND制备方法，所述方法包括如下步骤：
提供一具有沟道槽的衬底堆叠结构，
在沟道槽中进行第一次栅极线间隙层(GLSP)低温氧化物沉积；
进行第二次栅极线间隙层高温氧化物沉积；
第一次栅极线间隙层和第二次栅极线间隙层的回刻蚀；
在沟道槽填充沉积共源极(ACS)钨(W)墙；
共源极钨(W)墙的表面平坦化。
进一步，所述衬底堆叠结构，具体为，在衬底表面形成有多层交错堆叠的层间氧化硅介质层及钨栅极层，所述钨栅极层形成于相邻的层间氧化硅介质层之间；所述堆叠结构中还包括沟道孔及沟道孔中的侧壁堆叠结构和填充插塞。
进一步，所述第一次栅极线间隙层(GLSP)低温氧化物沉积采用原子层沉积(ALD)工艺，所述第一次栅极线间隙层低温氧化物填充塞挡在钨栅极在沟道槽中端头处防止钨(W)的氧化。
进一步，第二次栅极线间隙层高温氧化物沉积采用高温原子层沉积(ALD)工艺，优选第二次栅极线间隙层高温氧化物为二氧化硅。
进一步，所述回刻蚀为将衬底堆叠结构上面沉积的第一次栅极线间隙层和第二次栅极线间隙层刻蚀去除，并通过回刻蚀对沟道槽中的第二次栅极线间隙层高温氧化物进行塑形。
进一步，第一次栅极线间隙层和第二次栅极线间隙层的回刻蚀后，在沟道槽填充沉积共源极钨(W)墙前，还包括在沟道槽中沉积阻挡层的步骤。
进一步，所述阻挡层为钛与氮化钛(Ti/TiN)复合结构。
进一步，所述表面平坦化为采用化学机械研磨工艺(CMP)。
在第一次栅极线间隙层低温氧化物沉积后，第二次栅极线间隙层高温氧化物沉积前，还可以包括第一次离子注入(IMP)。第二次栅极线间隙层高温氧化物沉积步骤后，所述第一次栅极线间隙层和第二次栅极线间隙层的回刻蚀前，还可以包括第二次离子注入(IMP)的步骤。
与现有技术相比，本发明的有益效果主要体现在：
本发明第二次栅极线间隙线的材料采用高温原子层沉积氧化物代替现有技术中采用的低温氧化物，由于高温氧化物具有更高的致密度，因此会提高所制备的3D NAND的共源极钨墙与钨栅极之间的击穿电压，提高器件的电气性能。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-1c，为现有技术中共源极钨墙及间隙层制备工艺的流程图；
图2a-2c，为本发明实施方式的提高共源极钨墙与钨栅极之间击穿电压的3D NAND制备方法工艺的流程图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2a-2c，一种提高共源极钨墙与钨栅极之间击穿电压的3D NAND制备方法，所述方法包括如下步骤：
S100，参考图2a，提供一具有沟道槽400的衬底堆叠结构，所述衬底堆叠结构具体为，在衬底100表面形成有多层交错堆叠的层间氧化硅介质层200及钨栅极层300，所述钨栅极层300形成于相邻的层间氧化硅介质层200之间；所述堆叠结构中还包括沟道孔及沟道孔中的侧壁堆叠结构500和填充插塞600；
S200，继续参考图2a，在沟道槽中进行第一次栅极线间隙层(GLSP)低温氧化物700沉积；所述第一次栅极线间隙层(GLSP)低温氧化物沉积700采用原子层沉积(ALD)工艺，所述第一次栅极线间隙层低温氧化物填充塞挡在钨栅极层300在沟道槽400中端头处防止钨(W)的氧化；
S300，继续参考图2a，进行第二次栅极线间隙层高温氧化物800沉积；所述第二次栅极线间隙层高温氧化物二氧化硅800沉积采用高温原子层沉积(ALD)工艺；
S400，参考图2b，进行第一次栅极线间隙层低温氧化物700和第二次栅极线间隙层高温氧化物800的回刻蚀；所述回刻蚀为将衬底堆叠结构上面沉积的第一次栅极线间隙层低温氧化物700和第二次栅极线间隙层高温氧化物800刻蚀去除，并通过回刻蚀对沟道槽中的第二次栅极线间隙层高温氧化物800进行塑形；
S500，参考图2c，在沟道槽400中沉积阻挡层，所述阻挡层为钛与氮化钛(Ti/TiN)复合结构；
S600，继续参考图2c，在沟道槽填充沉积共源极钨(W)墙900；
S700，继续参考图2c，共源极钨(W)墙的表面平坦化；所述表面平坦化为采用化学机械研磨工艺(CMP)。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种提高共源极钨墙与钨栅极之间击穿电压的3D NAND制备方法，其特征在于，所述方法包括如下步骤：
提供一具有沟道槽的衬底堆叠结构，
在沟道槽中进行第一次栅极线间隙层(GLSP)低温氧化物沉积；
进行第二次栅极线间隙层高温氧化物沉积；
第一次栅极线间隙层和第二次栅极线间隙层的回刻蚀；
在沟道槽填充沉积共源极(ACS)钨(W)墙；
共源极(ACS)钨(W)墙的表面平坦化。
2.如权利要求1所述的3D NAND制备方法，其特征在于，所述衬底堆叠结构，具体为，在衬底表面形成有多层交错堆叠的层间氧化硅介质层及钨栅极层，所述钨栅极层形成于相邻的层间氧化硅介质层之间；所述堆叠结构中还包括沟道孔及沟道孔中的侧壁堆叠结构和填充插塞。
3.如权利要求1所述的3D NAND制备方法，其特征在于，所述第一次栅极线间隙层(GLSP)低温氧化物沉积采用原子层沉积(ALD)工艺，所述第一次栅极线间隙层低温氧化物填充塞挡在钨栅极在沟道槽中端头处防止钨(W)的氧化。
4.如权利要求1所述的3D NAND制备方法，其特征在于，第二次栅极线间隙层高温氧化物沉积采用高温原子层沉积(ALD)工艺。
5.如权利要求4所述的3D NAND制备方法，其特征在于，第二次栅极线间隙层高温氧化物为二氧化硅。
6.如权利要求1所述的3D NAND制备方法，其特征在于，所述回刻蚀为将衬底堆叠结构上面沉积的第一次栅极线间隙层和第二次栅极线间隙层刻蚀去除，并通过回刻蚀对沟道槽中的第二次栅极线间隙层高温氧化物进行塑形。
7.如权利要求1所述的3D NAND制备方法，其特征在于，第一次栅极线间隙层和第二次栅极线间隙层的回刻蚀后，在沟道槽填充沉积共源极钨(W)墙前，还包括在沟道槽中沉积阻挡层的步骤。
8.如权利要求7所述的3D NAND制备方法，其特征在于，所述阻挡层为钛与氮化钛(Ti/TiN)复合结构。
9.如权利要求1所述的3D NAND制备方法，其特征在于，所述表面平坦化为采用化学机械研磨工艺(CMP)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711140454.9A CN107968093B (zh) | 2017-11-16 | 2017-11-16 | 一种提高共源极钨墙与钨栅极之间击穿电压的3d nand制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711140454.9A CN107968093B (zh) | 2017-11-16 | 2017-11-16 | 一种提高共源极钨墙与钨栅极之间击穿电压的3d nand制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107968093A true CN107968093A (zh) | 2018-04-27 |
| CN107968093B CN107968093B (zh) | 2020-08-25 |
Family
ID=62001145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711140454.9A Active CN107968093B (zh) | 2017-11-16 | 2017-11-16 | 一种提高共源极钨墙与钨栅极之间击穿电压的3d nand制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107968093B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109075168A (zh) * | 2018-07-24 | 2018-12-21 | 长江存储科技有限责任公司 | 具有耐腐蚀复合间隙壁的三维存储器件 |
| CN109844949A (zh) * | 2019-01-18 | 2019-06-04 | 长江存储科技有限责任公司 | 三维存储器件的源极接触结构及该存储器件的制造方法 |
| TWI789295B (zh) * | 2022-04-27 | 2023-01-01 | 旺宏電子股份有限公司 | 記憶裝置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0493027A (ja) * | 1990-08-09 | 1992-03-25 | Seiko Epson Corp | 半導体装置 |
| CN101022079A (zh) * | 2006-02-13 | 2007-08-22 | 中芯国际集成电路制造(上海)有限公司 | 将四乙氧基硅烷用于形成高压器件栅氧层的方法 |
| CN105845689A (zh) * | 2015-02-02 | 2016-08-10 | 三星电子株式会社 | 具有电荷存储层的竖直存储器装置及其制造方法 |
| US20160284718A1 (en) * | 2015-03-24 | 2016-09-29 | SanDisk Technologies, Inc. | Common Source Line with Discrete Contact Plugs |
-
2017
- 2017-11-16 CN CN201711140454.9A patent/CN107968093B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0493027A (ja) * | 1990-08-09 | 1992-03-25 | Seiko Epson Corp | 半導体装置 |
| CN101022079A (zh) * | 2006-02-13 | 2007-08-22 | 中芯国际集成电路制造(上海)有限公司 | 将四乙氧基硅烷用于形成高压器件栅氧层的方法 |
| CN105845689A (zh) * | 2015-02-02 | 2016-08-10 | 三星电子株式会社 | 具有电荷存储层的竖直存储器装置及其制造方法 |
| US20160284718A1 (en) * | 2015-03-24 | 2016-09-29 | SanDisk Technologies, Inc. | Common Source Line with Discrete Contact Plugs |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109075168A (zh) * | 2018-07-24 | 2018-12-21 | 长江存储科技有限责任公司 | 具有耐腐蚀复合间隙壁的三维存储器件 |
| US11205658B2 (en) | 2018-07-24 | 2021-12-21 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with corrosion-resistant composite spacer |
| US11594552B2 (en) | 2018-07-24 | 2023-02-28 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with corrosion-resistant composite spacer |
| CN109844949A (zh) * | 2019-01-18 | 2019-06-04 | 长江存储科技有限责任公司 | 三维存储器件的源极接触结构及该存储器件的制造方法 |
| US10971517B2 (en) | 2019-01-18 | 2021-04-06 | Yangtze Memory Technologies Co., Ltd. | Source contact structure of three-dimensional memory devices and fabrication methods thereof |
| TWI789295B (zh) * | 2022-04-27 | 2023-01-01 | 旺宏電子股份有限公司 | 記憶裝置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107968093B (zh) | 2020-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107968091A (zh) | 一种共源极钨墙与钨栅极之间高质量间隙层的3d nand制备方法 | |
| Kim et al. | A stacked memory device on logic 3D technology for ultra-high-density data storage | |
| CN109891582A (zh) | 使用虚设键合触点和虚设互连的混合键合 | |
| CN107464817A (zh) | 一种3d nand闪存的制作方法 | |
| CN107946310B (zh) | 一种采用气隙作为介电层的3d nand闪存制备方法及闪存 | |
| CN110581138B (zh) | 半导体元件及其制作方法 | |
| CN105993074A (zh) | 用于升压和泄漏改进的堆叠薄沟道 | |
| CN107968093A (zh) | 一种提高共源极钨墙与钨栅极之间击穿电压的3d nand制备方法 | |
| CN104241523B (zh) | 三维半导体器件及其制造方法 | |
| CN104952873A (zh) | 半导体器件及其制造方法 | |
| CN109742084A (zh) | 电子设备、三维存储器及其制作方法 | |
| CN107482017A (zh) | 一种3d nand闪存沟道孔的制备工艺 | |
| CN110676221B (zh) | 半导体元件及其制作方法 | |
| CN107706191A (zh) | 一种3d nand闪存沟道孔多晶硅连接层形成方法 | |
| CN107731741B (zh) | 一种改善接触孔插塞氧化物凹陷的工艺方法 | |
| CN107946313A (zh) | 一种3d nand闪存堆叠结构的制备方法及3d nand闪存 | |
| CN107731839B (zh) | 一种3d nand闪存结构及其制作方法 | |
| CN107994027A (zh) | 一种sono刻蚀中负载效应影响的减轻方法 | |
| CN107731840B (zh) | 一种3d nand闪存结构的制备工艺 | |
| CN107731824B (zh) | 一种3d nand闪存的制作方法 | |
| CN107591408B (zh) | 一种3d nand闪存结构及其制作方法 | |
| CN208738259U (zh) | 双垂直沟道晶体管和集成电路存储器 | |
| CN107731671A (zh) | 改善硅外延生长中离子注入硼元素扩散的工艺 | |
| CN107994030B (zh) | 一种基于氧化物-石墨烯薄膜堆叠的3d nand闪存制备方法及闪存 | |
| CN207529977U (zh) | 集成电路和电子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |