TWI718566B

TWI718566B - 立體記憶體陣列裝置與乘積累加方法

Info

Publication number: TWI718566B
Application number: TW108121696A
Authority: TW
Inventors: 葉騰豪; 呂函庭
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-06-21
Filing date: 2019-06-21
Publication date: 2021-02-11
Also published as: TW202101254A

Abstract

一種立體記憶體陣列裝置，包括區塊、位元線、字元線、源極線、互補式金屬氧化物半導體（CMOS）與源極線感測放大器。每一區塊包括含多個NAND串的陣列，且NAND串中的每一記憶胞存儲一個或多個權重值。位元線作為訊號輸入端分別耦接所有區塊內沿一方向排列的串選擇線。字元線分別耦接記憶胞，且相同層的字元線作為卷積層，以對輸入的訊號執行卷積運算。不同源極線則耦接不同區塊內的所有接地選擇線，以獨立收集各區塊內的NAND串的總和電流。作為開關的CMOS設置於區塊底下並耦接至各個源極線，以傳輸所述總和電流至SL SA，並經SL SA輸出各區塊的乘積累加結果。

Description

立體記憶體陣列裝置與乘積累加方法

本發明是有關於一種立體記憶體陣列技術，且特別是有關於一種立體記憶體陣列裝置與使用立體記憶體陣列進行乘積累加方法。

人工智慧(Artificial Intelligence，AI)是指透過電腦程式來呈現人類智慧的技術。目前已經在影像辨識、語言分析、棋類遊戲等方面達到優越的水準。

以影像辨識的AI網絡為例，卷積神經網路(Convolutional neural network，CNN)是目前廣泛用於處理影像辨識的方案，其中包括許多乘積累加(multiply-accumulate，MAC)的計算。然而，因為MAC計算需求大量的權重值(weight，w_i,j)，因此需要大量的存儲密度，且計算值的傳輸時間也會因資訊量大而發生延遲。因此目前最新的高級AI硬體解決方案旨在提供高性能和低功耗的MAC解決方案。

本發明提供一種立體記憶體陣列裝置，能用更少的數據移動直接在記憶體陣列中執行乘積累加(multiply-accumulate，MAC)，以節省功率和延遲。

本發明另提供一種使用立體記憶體陣列進行乘積累加(MAC)的方法，能實現記憶體內運算(In Memory Computing，IMC)或稱記憶體處理器(processor-in-memory，PIM)的MAC運算，並達到更高的類比權重分辨率。

本發明的立體記憶體陣列裝置，包括多個區塊(blocks)、多條位元線、多條字元線、多個源極線、多個互補式金屬氧化物半導體(CMOS)與多個源極線感測放大器(Source Line Sensing Amplifier，SL SA)。每個區塊包括一陣列，所述陣列包括在Z方向延伸的多個反及閘串(NAND strings)，每個NAND串包括串選擇線(SSL)、接地選擇線(GSL)以及串聯連接於串選擇線與接地選擇線之間的多個記憶胞，且每個記憶胞存儲一個或多個權重值(weight，w_i,j)。位元線分別耦接這些區塊內沿Y方向排列的多個串選擇線，其中每一條位元線都作為訊號輸入端(x_i)。至於字元線則分別耦接所述多個記憶胞(w_i,j)，其中相同層的數條字元線作為卷積層(convolution layer)，以對從位元線輸入的所有訊號執行卷積運算(

)。多個源極線則分別耦接各別區塊內的所有NAND串的接地選擇線，以獨立收集各別區塊內的所述NAND串的總和電流(summed current)。CMOS設置於區塊底下，且每個CMOS耦接至每個源極線作為開關。源極線感測放大器則經由CMOS耦接至各別的源極線，以接收各區塊內的所述總和電流並與至少一參考位準(reference level)進行比較，來輸出各區塊的乘積累加(multiply-accumulate，MAC)結果。

在本發明的一實施例中，上述立體記憶體陣列裝置還可包括多個共通源極線(CSL)開關，設置於所述源極線之間，以控制所述源極線彼此斷路或接通。

在本發明的一實施例中，上述立體記憶體陣列裝置還可包括多個串選擇線(SSL)驅動器，分別耦接每個NAND串中的串選擇線(SSL)，經組態以驅動所述串選擇線或使其浮置。

在本發明的一實施例中，上述參考位準若是參考電壓位準，則所述源極線感測放大器包括電阻或電容，以轉換上述總和電流為電壓訊號。

在本發明的一實施例中，上述源極線感測放大器包括NOR型感測放大器。

在本發明的一實施例中，上述記憶胞包括快閃記憶胞。

在本發明的一實施例中，上述多條位元線的數量為1,000~100,000。

本發明的方法是使用立體記憶體陣列來進行乘積累加，所述立體記憶體陣列至少包括多條位元線、耦接所述位元線的多個NAND串、耦接各所述NAND串的多條字元線、分別耦接不同區塊內的所述多個NAND串的多個源極線、耦接所述多個源極線的多個源極線開關以及耦接至所述多個源極線開關的多個源極線感測放大器，其中每個NAND串包括串選擇線(SSL)、接地選擇線(GSL)以及串聯連接於串選擇線與接地選擇線之間的多個記憶胞。每個記憶胞存儲一個或多個權重值(weight)，且相同層的數條字元線作為卷積層(convolution layer)。所述方法包括開啟所有區塊內的每個NAND串的串選擇線(SSL)，並從位元線將不同訊號輸入不同區塊內的NAND串，再施加參考電壓(Vref)至相同卷積層的所有字元線，並施加通過電壓(Vpass)至其餘未選的字元線，並開啟所有源極線開關，以從每個源極線傳輸各區塊內的所述NAND串的總和電流至每個源極線感測放大器，以使用每個源極線感測放大器接收所述總和電流，並與至少一參考位準(reference level)進行比較，而輸出各區塊的乘積累加結果。

在本發明的另一實施例中，所述總和電流比所述參考位準大則所述乘積累加結果為「高」輸出。

在本發明的另一實施例中，所述總和電流比所述參考位準小則所述乘積累加結果為「低」輸出。

基於上述，本發明採用獨立的源極線收集不同區塊的NAND串記憶體陣列的電流，並搭配CMOS在陣列之下(CMOS under Array，CuA)的技術，可將字元線訊號與源極線訊號按照不同的區塊分隔開，而達到收集每個區塊的NAND串總和電流作為MAC結果，以實現記憶體內運算(IMC)或稱記憶體處理器(PIM)的MAC運算，繼而提高類比權重的分辨率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10:基底

100、Block_n、Block_n+1:區塊

102、BL_m、BL_m+1:位元線

104、WL1~WL4:字元線

106、SL_n、SL_n+1:源極線

108:互補式金屬氧化物半導體

110、506、SL SA:源極線感測放大器

112:NAND串

114、SSL1、SSL2:串選擇線

116、GSL:接地選擇線

118:記憶胞

120、612:導電柱

122:電荷儲存結構

124:垂直通道結構

126:絕緣填充物

128:導電插塞

130:汲極端接墊

132:絕緣層

134:源極端接墊

136:絕緣隔離結構

138:PMOS

140:NMOS

142、602:內連線

500:半導體晶片

502:頁面緩衝器

504:列解碼器

508:其他電路

600:層間介電層

604:導電堆疊

606:導電層

608a、608b:插塞結構

610:絕緣材料

614:溝渠

BL_m switch、BL_m+1 switch:位元線開關

CSL switch:共通源極線開關

D:汲極

G:閘極

NW:N井

PW:P井

Vref:參考電壓位準

S:源極

SL switch:源極線開關

SSL1 driver、SSL2 driver:串選擇線驅動器

圖1是依照本發明的第一實施例的一種立體記憶體陣列裝置的剖面示意圖。

圖2是第一實施例中的立體記憶體陣列的電路圖。

圖3是依照本發明的第二實施例的一種使用立體記憶體陣列來進行乘積累加的電路圖。

圖4是使用第二實施例的立體記憶體陣列來進行訓練的電路圖。

圖5是包含依照本發明的第三實施例的一種立體記憶體陣列裝置的半導體晶片之佈局示意圖。

圖6A至圖6G是第三實施例的立體記憶體陣列裝置的製造流程示意圖。

以下參考圖式提供對本發明實施例的詳細說明。應理解，圖式並不旨在將技術限制於具體揭露的結構性實施例及方法，而是可使用其他特徵、元件、方法及實施例來實踐所述技術。闡述較佳實施例以說明本發明技術而非限制其範疇，本發明技術的範疇是由申請專利範圍界定。本發明所述技術領域中具有通常知識者將基於以下說明認識到各種等效變化形式。在各種實施例中，通常使用相似的元件符號來代表相似的元件。

請參照圖1，第一實施例的立體記憶體陣列裝置包括多個區塊(blocks)100、多條位元線102、多條字元線104、多個源極線106、多個互補式金屬氧化物半導體(CMOS)108與多個源極線感測放大器(Source Line Sensing Amplifier，SL SA)110。雖然圖中僅顯示兩個區塊100，但應知區塊100的數量可根據需求增加為數十個至數百個，但本發明並不限於此。每個區塊100包括一陣列，所述陣列包括在Z方向延伸的多個NAND串(NAND strings)112，每個NAND串112包括串選擇線(SSL)114、接地選擇線(GSL)116以及串聯連接於串選擇線114與接地選擇線116之間的多個記憶胞118，且每個記憶胞118存儲一個或多個權重值(weight，w_i,j)，例如單層晶胞(single level cell，SLC)可以存儲一個權重值，多層晶胞(multi level cell，MLC)則可存儲兩個權重值，依此類推三層晶胞(triple level cell，TLC)可以存儲三個權重值。在一實施例中，記憶胞118例如快閃記憶胞，且可為閘極全環(gate all around，GAA)胞。在本實施例中，每個NAND串112中的記憶胞118是位在一導電柱120與字元線104之間的交叉點處。所述導電柱120包括電荷儲存結構122和垂直通道結構124。電荷儲存結構122 可包括快閃記憶體技術常用的多層介電電荷捕獲結構，如氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)；氧化物-氮化物-氧化物-氮化物-氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)；氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(oxide-nitride-oxide-nitride-oxide-nitride-oxide，ONONONO)；矽-氧化物-氮化物-氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)；能帶間隙工程矽-氧化物-氮化物-氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)；氮化鉭、氧化鋁、氮化矽、氧化矽、矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)；以及金屬-高k值能帶間隙工程矽-氧化物-氮化物-氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)；或其他電荷捕獲層或者該些層的組合。所述垂直通道結構124例如一層或多層多晶矽膜。另外，可用絕緣填充物126(如二氧化矽)來填充導電柱120的內部。

在圖1中，位元線102分別耦接每個區塊100內沿Y方向排列的多個串選擇線114，譬如經由導電插塞128與汲極端接墊130作電性連接，其中汲極端接墊130連接至電荷儲存結構122及垂直通道結構124。雖然圖中僅顯示一條位元線102，但應知位元線102的數量可達數百至數十萬，如1,000~100,000，並密集分布於所有區塊100上方。每一條位元線102均可作為訊號輸入端(x_i)輸入不同的偏壓(V_BL)。至於字元線104則分別耦接所述多個記憶胞(w_i,j) 118，且不同層的字元線104之間具有絕緣層132而構成由導電材料與絕緣材料交替堆疊的結構。雖然圖中僅顯示四層的字元線104，但應知字元線104的數量(層數)可達數十至數百，但本發明並不限於此。在本實施例中，相同層的數條字元線104可作為卷積層(convolution layer)，以對從位元線102輸入的所有訊號執行卷積運算(

)。上述位元線102可為金屬導線。上述字元線104的導電材料可以是N+或P+多晶矽材料、或者根據與電荷儲存結構122的相容性而選擇的其他導電材料，譬如金屬、金屬氮化物、金屬化合物、或金屬與金屬化合物的組合。

請繼續參照圖1，源極線106分別耦接各別區塊100內的所有NAND串112的接地選擇線116，以獨立收集各別區塊100內的所有NAND串112的總和電流(summed current)。舉例來說，一個源極線106耦接一個區塊100內的所有接地選擇線116，譬如經由源極端接墊134作電性連接，其中源極端接墊134連接至電荷儲存結構122及垂直通道結構124。由於不同區塊100的源極線106不相連，所以各別區塊100的的NAND串112總和電流能被各別輸出。此外，不同區塊100之間及不同的源極線106之間可設置絕緣隔離結構136將不同區塊100分隔開，並將不同的源極線106分隔開。

CMOS 108是設置於區塊100底下，且每個CMOS 108耦接至每個源極線106作為開關用。由於CMOS 108直接形成於NAND串112下方的基底10，本實施例的立體記憶體陣列裝置同時具有高存儲密度、低成本與節省製造周期的效果。CMOS 108通常包括PMOS 138與NMOS 140，若是NAND串112被應用於MAC計算，則其中一個MOS可作為開關用，譬如圖中的NMOS 140的汲極D經由內連線142與單個源極線106接觸，達到電路上的耦接。源極線感測放大器110則經由CMOS 108耦接至各別的源極線106。圖1的源極線感測放大器110是以電路形式繪製，這代表源極線感測放大器110是從周邊電路連至區塊100下的CMOS 108，但本發明並不限於此，如經由電路設計，也可將源極線感測放大器110整合於區塊100範圍內(如區塊100上方或下方)。源極線感測放大器110在接收各區塊100內的所述總和電流後會將其與至少一參考位準(reference level)進行比較，來輸出各區塊100的乘積累加(multiply-accumulate，MAC)結果。在本實施例中，參考位準若是參考電壓位準V_ref，則源極線感測放大器110可包括電阻或電容，以轉換上述總和電流為電壓訊號。在一實施例中，上述源極線感測放大器110例如NOR型感測放大器。

由於圖1顯示的是一個截面的結構示意圖，所以請見對應的電路圖(圖2)，以便詳細地說明立體記憶體陣列裝置中NAND串、位元線、字元線以及源極線的關係。

在圖2中，Block_n代表第n個區塊、Block_n+1代表第n+1個區塊、BL_m代表第m個位元線、BL_m+1代表第m+1個位元線、SL_n代表第n個源極線、SL_n+1代表第n+1個源極線。每個區塊包括一陣列，每一陣列包括在Z方向延伸的數個NAND串，每一個NAND串包括串選擇線SSL1或SSL2、接地選擇線GSL以及串聯連接於串選擇線及接地選擇線之間的記憶胞。位元線BL_m和BL_m+1耦接沿Y方向排列的串選擇線SSL1和SSL2，字元線WL1、WL2、WL3、WL4分別耦接記憶胞。源極線SL_n耦接區塊Block_n內的所有NAND串的接地選擇線GSL，源極線SL_n+1則耦接區塊Block_n+1內的所有NAND串的接地選擇線GSL。因此，由不同位元線BL_m和BL_m+1輸入的不同偏壓(V_BL)數據沿Y方向傳輸至區塊Block_n和Block_n+1，而經由不同的源極線SL_n和SL_n+1沿X方向傳輸並傳遞給源極線感測放大器(未示出)。每個區塊Block_n和Block_n+1中的串選擇線SSL1和SSL2的附加維度提供多個單元以對權重求和，而提供了更高的類比權重分辨率。

圖3是依照本發明的第二實施例的一種使用立體記憶體陣列來進行乘積累加(MAC)的電路圖，其中使用與圖2相同的電路表達立體記憶體陣列中NAND串、位元線、字元線以及源極線的電路連接關係，且相關說明可參照圖2的說明，於此不再贅述。

請參照圖3，第二實施例的立體記憶體陣列除了NAND串、位元線BL_m和BL_m+1、字元線WL1~WL4以及源極線SL_n和SL_n+1，還有耦接源極線SL_n和SL_n+1的源極線開關SL switch以及耦接至源極線開關SL switch的多個源極線感測放大器SL SA，其中每一個NAND串中的一個記憶胞相當於存儲一個或多個權重值(weight)，而相同層的字元線作為卷積層(convolution layer)、即字元線WL1是第一層卷積層、字元線WL2是第二層卷積層；依此類推。在本實施例中，立體記憶體陣列裝置還可包括多個共通源極線開關CSL switch，設置於源極線SL_n和SL_n+1之間，以控制源極線SL_n和SL_n+1彼此斷路或接通。另外，立體記憶體陣列裝置還可包括多個串選擇線驅動器SSL1 driver和SSL2 driver，串選擇線驅動器SSL1 driver耦接X方向的每個NAND串中的串選擇線SSL1，經組態以驅動串選擇線SSL1或使其浮置；串選擇線驅動器SSL2 driver耦接X方向的每個NAND串中的串選擇線SSL2，經組態以驅動串選擇線SSL2或使其浮置。上述增設的共通源極線開關CSL switch以及/或是串選擇線驅動器SSL1 driver和SSL2 driver，能使立體記憶體陣列除了應用於MAC操作，還可用於訓練(training)的編程(PGM)操作、編程驗證(program verify，PV)操作及抹除(ERS)操作。

在本實施例的方法中，開啟所有區塊(Block_n、Block_n+1)內的每個NAND串的串選擇線(SSL1、SSL2)，並關閉共通源極線開關CSL switch，從位元線BL_m、BL_m+1將不同訊號輸入區塊內的NAND串，其中開啟串選擇線SSL2、SSL2的方式是施加相同電壓V_DDI至串選擇線驅動器SSL1 driver和SSL2 driver；位元線BL_m、BL_m+1則是接受其頁緩衝器(PB)電路的輸入訊號再傳送至所有區塊內。頁緩衝器電路與位元線BL_m、BL_m+1之間可設置位元線開關BL_m switch、BL_m+1 switch。然後施加參考電壓(Vref)至相同卷積層的所有字元線WL4，並施加通過電壓(Vpass)至其餘未選的字元線WL1~WL3，並開啟所有源極線開關SL switch，以從源極線SL_n傳輸區塊Block_n內的NAND串的總和電流至其耦接的源極線感測放大器SL SA、從源極線SL_n+1傳輸區塊Block_n+1內的NAND串的總和電流至其耦接的源極線感測放大器SL SA。在這樣的操作下，相同層的字元線WL4作為卷積層(convolution layer)對從位元線BL_m、BL_m+1輸入的所有訊號執行卷積運算，得到區塊Block_n的總和電流I_{SL_n}=V_{BL_m}×w _(1-1,2)+V_{BL_m+1}×w _(2-1,2)+V_{BL_m}×w _(1-2,2)+V_{BL_m+1}×w _(2-2,2)；依此類推。

本實施例中，源極線感測放大器SL SA例如NOR型感測放大器，其為高速(~300ns)感測放大器並且能夠在短時間內感測多位準電流。當來自各個區塊的總和電流進入各個源極線感測放大器SL SA，若是所述參考位準(reference level，V_ref)為參考電壓位準，則可經由內部的電阻或電容將總和電流先轉換為電壓訊號，再與參考位準V_ref進行比較，以輸出各區塊的乘積累加(MAC)結果。舉例來說，若是總和電流比所述參考位準V_ref大，則所述乘積累加結果為「高」輸出；反之，若是總和電流比所述參考位準V_ref小，則所述乘積累加結果為「低」輸出。在一實施例中，上述參考位準可以是多個參考值，以進行有層次的MAC結果輸出。

圖4是使用第二實施例的立體記憶體陣列來進行訓練(training)的電路圖，其中使用與圖3相同的電路且相關說明可參照圖3的說明，於此不再贅述。

由於人工智慧是透過電腦程式來呈現人類智慧的技術，所以須先進行大量的訓練才能實際應用。圖4即為進行訓練的電路，其中需打開所有共通源極線開關CSL switch以產生共通源極線路徑，並關閉所有源極線開關SL switch，因此圖4省略不參與電路的源極線開關SL switch與源極線感測放大器SL SA。

在編程(PGM)操作的時候，多條位元線BL_m、BL_m+1同時從其PB電路提供編程樣式(program patterns)。一次只能編程一頁；例如，一次只能打開一個選定區塊Block_n的一個特定SSL1，並關閉其他SSL2以防止在未選擇的頁面上編程重複代碼。通常，在PGM操作期間共通源極線CSL偏壓V_DDI例如2.3V，而其他區塊Block_n+1的所有字元線WL1~WL4都是浮置的。被選的字元線是施加Vpgm(如16V~26V)，所選區塊Block_n中的其他WL是Vpass。

在編程驗證(program verify，PV)操作的時候可檢測/驗證PGM結果是否從其PB電路通過。一次只能驗證一頁；例如，一次只能打開一個選定區塊Block_n的一個特定SSL。關閉其他SSL以防止收集錯誤信息。通常，在PV操作期間，CSL偏壓Vss例如0V且V_BL例如0.5V~1V，而其他區塊Block_n+1的所有字元線WL1~WL4都是浮置的。每個PB電路可以通過在PB內部的內部電容來判斷所選記憶胞是高Vt還是低Vt。當一個記憶胞Vt夠高時，這個記憶胞將在剩餘的PGM期間被禁止。被選的字元線是施加用於驗證的Vref，所選區塊Block_n中的其他WL是Vpass。

在編程抹除(ERS)操作的時候，關閉所有位元線開關BL_m switch、BL_m+1 switch，並關閉所有串選擇線驅動器SSL1 driver和SSL2 driver，以使所有SSL閘極訊號都是浮置的，以防止熱載子干擾。在CSL節點供應20V，以提高通道電位。對所選區塊Block_n的接地選擇線GSL閘極施加約6V~8V的偏壓，以產生閘極引致汲極漏電源(GIDL source)。而所選區塊Block_n的每個WL閘極偏壓為0V，以進行FN抹除(Fowler-Nordheim(FN)Erase)。至於未選的區塊Block_n+1的所有WL和GSL閘極偏壓保持浮置，因此閘極偏置將在ERS期間耦接作為ERS抑制。

以上操作所使用的偏壓值僅為示例性的數值，本發明並不限於此。

圖5是根據本發明技術的半導體晶片的佈局示意圖。

在圖5中，半導體晶片500包括頁面緩衝器(page buffer)502、列解碼器(XDEC)504、源極線感測放大器(SL SA)506、其他電路508等，其中頁面緩衝器502的佈局內設有本發明的立體記憶體陣列裝置，源極線感測放大器506即為本發明的立體記憶體陣列裝置中的源極線感測放大器。列解碼器504是閘極解碼器。以下將針對頁面緩衝器502內的立體記憶體陣列的製造流程進行說明。

圖6A至圖6H是第三實施例的立體記憶體陣列裝置的製造流程示意圖，其中使用與第一實施例相同的元件符號表達相同的構件，且相關說明可參照第一實施例的說明，於此不再贅述。

請參照圖6A，先在基板10形成多個互補式金屬氧化物半導體(CMOS)108。CMOS 108的製程可參照現有技術，且CMOS 108通常包括PMOS 138與NMOS 140。然後，在CMOS 108上形成層間介電層600與內連線602，且圖中雖顯示一層層間介電層600，但應知為了配合其餘電路的連接，層間介電層600與內連線602的層數實際上可為多層，特別是在NMOS 140端形成有與後續源極線(SL)相連的內連線142。

然後，請參照圖6B，於CMOS 108上方形成導電堆疊604。導電堆疊604包括源極線106、數層導電層606與位於各層導電層606之間的絕緣層132，其中源極線106通常為金屬層，所以在其表面可先形成一層如摻雜多晶矽的導電層作為源極端接墊134。而圖中的內連線142與源極線106接觸。

接著，請參照圖6C，由於立體記憶體陣列具有多層的導電層606，為了降低導電層606的整體電阻率，以減少閘極電阻與電容所造成的訊號傳遞延遲現象，本實施例是利用多道微影蝕刻製程，將偶數層與奇數層的導電層606製成階梯狀，以利插塞結構608a、608b連至外部電路。舉例來說，圖6C是以單一個區塊邊緣的五層導電層606為例，並省略其餘結構層，其中連至雙數層導電層606的插塞結構608a沿一方向排列在階梯狀的導電堆疊604上，連至單數層導電層606的插塞結構608b一樣沿所述方向排列在階梯狀的導電堆疊604上，但位置在插塞結構608a後方。然而，本發明並不限於此，前述電路的連接方式也可參照其它現有技術。

然後，請參照圖6D，蝕刻去除頂部的絕緣層132與其下的一層導電層，以形成串選擇線114。之後，可在串選擇線114之間填入絕緣材料610。

隨後，請參照圖6E，在導電堆疊604中形成多個導電柱612。詳細來說，可在導電堆疊604中形成數個貫通開口並露出源極端接墊134，再依序於貫通開口內形成電荷儲存結構122和垂直通道結構124，以便在導電柱612與作為字元線的導電層606之間的交叉點處形成記憶胞118，且導電層成為字元線104與接地選擇線116。另外，在導電柱612的內部可填通絕緣填充物126。然後，在導電柱612頂部形成一層如摻雜多晶矽的導電層作為汲極端接墊130。

接著，請參照圖6F，為了隔絕不同區塊100的訊號，利用蝕刻製程將兩個區塊100的所有線路(含接地選擇線116、字元線104與源極線106)切開，而形成溝渠614。

然後，請參照圖6G，先在溝渠614內填充絕緣隔離結構136，再進行平坦化製程，直到露出最頂部的絕緣層132。然後，在區塊100上形成導電插塞128與位元線102，以耦接所有區塊100內串選擇線114。此外，在形成導電插塞128之前，可先製作周邊電路的連線(如圖6C的插塞結構608a、608b等)。

綜上所述，本發明將立體NAND串的記憶體陣列應用於MAC運算，其中採用獨立的源極線收集不同區塊的NAND串記憶體陣列的電流，並搭配CuA技術，可將字元線訊號與源極線訊號按照不同的區塊分隔開，而達到收集每個區塊的NAND串總和電流作為MAC結果，以實現記憶體內運算(IMC)，並藉此提高類比權重的分辨率。而且，本發明還可整合於現存立體NAND串的製程中。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10：基底 100：區塊 102：位元線 104：字元線 106：源極線 108：互補式金屬氧化物半導體 110：源極線感測放大器 112：NAND串 114：串選擇線 116：接地選擇線 118：記憶胞 120：導電柱 122：電荷儲存結構 124：垂直通道結構 126：絕緣填充物 128：導電插塞 130：汲極端接墊 132：絕緣層 134：源極端接墊 136：絕緣隔離結構 138：PMOS 140：NMOS 142：內連線 D：汲極 G：閘極 S：源極 NW：N井 PW：P井 V _ref：參考電壓位準

Claims

一種立體記憶體陣列裝置，包括：多個區塊（blocks），各所述區塊包括一陣列，所述陣列包括在Z方向延伸的多個NAND串（NAND strings），各所述NAND串包括一串選擇線（SSL）、一接地選擇線（GSL）以及串聯連接於所述串選擇線及所述接地選擇線之間的多個記憶胞，其中各所述記憶胞存儲一個或多個權重值（weight，w _i,j ）；多條位元線，分別耦接所述多個區塊內沿Y方向排列的所述多個串選擇線，其中各所述位元線作為訊號輸入端（x _i ）；多條字元線，分別耦接所述多個記憶胞，其中相同層的所述多條字元線作為一卷積層（convolution layer），以對從所述位元線輸入的訊號執行卷積運算（
）；多個源極線，分別耦接所述區塊內的所有所述NAND串的所述多個接地選擇線，以獨立收集各所述區塊內的所述多個NAND串的總和電流；多個互補式金屬氧化物半導體（CMOS），設置於所述多個區塊底下，且每個CMOS耦接至各所述源極線作為開關；以及多個源極線感測放大器，經由所述多個CMOS分別耦接所述多個源極線，以接收各所述區塊內的所述總和電流並與至少一參考位準（reference level）進行比較，以輸出各所述區塊的乘積累加（multiply-accumulate，MAC）結果。
如申請專利範圍第1項所述的立體記憶體陣列裝置，更包括多個共通源極線開關，設置於所述多個源極線之間，以控制所述多個源極線斷路或接通。
如申請專利範圍第1項所述的立體記憶體陣列裝置，更包括多個串選擇線驅動器，分別耦接各所述NAND串中的所述串選擇線，經組態以驅動所述串選擇線或使其浮置。
如申請專利範圍第1項所述的立體記憶體陣列裝置，其中所述參考位準為參考電壓位準，則所述源極線感測放大器包括電阻或電容，以轉換所述總和電流為電壓訊號。
如申請專利範圍第1項所述的立體記憶體陣列裝置，其中所述源極線感測放大器包括NOR型感測放大器。
如申請專利範圍第1項所述的立體記憶體陣列裝置，其中所述記憶胞包括快閃記憶胞。
如申請專利範圍第1項所述的立體記憶體陣列裝置，其中所述多條位元線的數量為1,000~100,000。
一種使用立體記憶體陣列進行乘積累加（multiply-accumulate，MAC）的方法，所述立體記憶體陣列至少包括多條位元線、耦接所述位元線的多個NAND串、耦接各所述NAND串的多條字元線、分別耦接不同區塊內的所述多個NAND串的多個源極線、耦接所述多個源極線的多個源極線開關以及耦接至所述多個源極線開關的多個源極線感測放大器，其中各所述NAND串包括一串選擇線（SSL）、一接地選擇線（GSL）以及串聯連接於所述串選擇線及所述接地選擇線之間的多個記憶胞，其中各所述記憶胞存儲一個或多個權重值（weight），且相同層的所述多條字元線作為一卷積層（convolution layer），所述方法包括：開啟所有所述區塊內的各所述NAND串的所述串選擇線；從所述多條位元線將不同訊號輸入所述不同區塊內的所述多個NAND串；施加參考電壓（Vref）至相同的所述卷積層的所述多條字元線，並施加通過電壓（Vpass）至其餘未選的字元線；開啟所有所述源極線開關，以從各所述源極線傳輸各所述區塊內的所述多個NAND串的總和電流至各所述源極線感測放大器；以及使用各所述源極線感測放大器接收所述總和電流，並與至少一參考位準（reference level）進行比較，以輸出各所述區塊的乘積累加結果。
如申請專利範圍第8項所述的使用立體記憶體陣列進行乘積累加的方法，其中所述總和電流比所述至少一參考位準大則所述乘積累加結果為「高」輸出。
如申請專利範圍第8項所述的使用立體記憶體陣列進行乘積累加的方法，其中所述總和電流比所述至少一參考位準小則所述乘積累加結果為「低」輸出。