TW201916015A - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施形態提供一種可高速地動作之半導體記憶裝置。 實施形態之半導體記憶裝置包含第1及第2導電體以及第1至第4支柱。第1導電體於第1方向上延伸設置，作為第1字元線發揮功能。第1支柱通過第1導電體而設置，與第1導電體之交叉部分作為第1記憶胞發揮功能。第2導電體於第1方向上延伸設置，作為包含於感測放大器且連接於第1記憶胞之第1電晶體之閘極電極發揮功能。第2支柱於第1方向上之第2導電體之一端部分設置於第2導電體上。第3支柱於第1方向上之第2導電體之另一端部分設置於第2導電體上。第4支柱配置於第2支柱與第3支柱之間，設置於第2導電體上。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有記憶胞三維地積層而成之NAND(Not AND，反及)型快閃記憶體。
實施形態提供一種可高速地動作之半導體記憶裝置。 實施形態之半導體記憶裝置包含第1及第2導電體以及第1至第4支柱。第1導電體於第1方向上延伸設置，作為第1字元線發揮功能。第1支柱通過第1導電體而設置，與第1導電體之交叉部分作為第1記憶胞發揮功能。第2導電體於第1方向上延伸設置，作為包含於感測放大器且連接於第1記憶胞之第1電晶體之閘極電極發揮功能。第2支柱於第1方向上之第2導電體之一端部分設置於第2導電體上。第3支柱於第1方向上之第2導電體之另一端部分設置於第2導電體上。第4支柱配置於第2支柱與第3支柱之間，設置於第2導電體上。
以下，參照圖式對實施形態進行說明。圖式係模式性者。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同之符號。構成參照符號之字符後之數字、及構成參照符號之數字後之字符係為了區分藉由包含相同之字符及數字之參照符號加以參照且具有相同之構成之要素彼此而使用。於無需相互區分包含相同之字符及數字之參照符號所表示之要素之情形時，該等要素係藉由僅包含相同之字符及數字之參照符號加以參照。 [1]第1實施形態 以下，對第1實施形態之半導體記憶裝置進行說明。 [1-1]構成 [1-1-1]半導體記憶裝置10之整體構成 圖1係表示第1實施形態之半導體記憶裝置10之整體構成之一例之方塊圖。如圖1所示，半導體記憶裝置10具備記憶胞陣列11、列解碼器模組12A及12B、感測放大器模組13、輸入輸出電路14、暫存器15、邏輯控制器16、定序器17、就緒/忙碌控制電路18、以及電壓產生電路19。 記憶胞陣列11包含區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係與位元線及字元線建立關聯之複數個非揮發性記憶胞之集合，例如成為資料之抹除單位。半導體記憶裝置10例如可藉由應用MLC(Multi-Level Cell，多層單元)方式來使各記憶胞記憶2位元以上之資料。 列解碼器模組12A及12B可基於位址暫存器15B中保持之區塊位址，選擇執行各種動作之對象之區塊BLK。而且，列解碼器模組12A及12B可將自電壓產生電路19供給之電壓傳輸至所選擇之區塊BLK。關於列解碼器模組12A及12B之詳細情況於下文敍述。 感測放大器模組13可將從記憶胞陣列11讀出之資料DAT經由輸入輸出電路14輸出至外部控制器。又，感測放大器模組13可將自外部控制器經由輸入輸出電路14獲取之寫入資料DAT傳輸至記憶胞陣列11。 輸入輸出電路14可與外部控制器之間收發例如8位元寬之輸入輸出信號I/O(I/O1～I/O8)。例如輸入輸出電路14將自外部控制器接收到之輸入輸出信號I/O中所包含之寫入資料DAT傳輸至感測放大器模組13，將從感測放大器模組13傳輸之讀出資料DAT作為輸入輸出信號I/O發送至外部控制器。 暫存器15包含狀態暫存器15A、位址暫存器15B、指令暫存器15C。狀態暫存器15A例如保持定序器17之狀態信息STS，並基於定序器17之指示將該狀態信息STS傳輸至輸入輸出電路14。位址暫存器15B保持從輸入輸出電路14傳輸之位址信息ADD。位址信息ADD中所包含之區塊位址、行位址、及頁面位址例如分別用於列解碼器模組12、感測放大器模組13、及定序器17。指令暫存器15C保持從輸入輸出電路14傳輸之指令CMD。 邏輯控制器16可基於自外部控制器接收到之各種控制信號，控制輸入輸出電路14及定序器17。作為各種控制信號，例如使用晶片賦能信號/CE、指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、寫入賦能信號/WE、讀出賦能信號/RE、及寫入保護信號/WP。信號/CE係用於激活半導體記憶裝置10之信號。信號CLE係將輸入至半導體記憶裝置10之信號為指令CMD通知給輸入輸出電路14之信號。信號ALE係將輸入至半導體記憶裝置10之信號為位址信息ADD通知給輸入輸出電路14之信號。信號/WE及/RE係分別對輸入輸出電路14命令例如輸入輸出信號I/O之輸入及輸出之信號。信號/WP係例如於電源接通斷開時用於使半導體記憶裝置10為保護狀態之信號。 定序器17可基於位址暫存器15B中保持之位址信息ADD、及指令暫存器15C中保持之指令CMD而控制半導體記憶裝置10整體之動作。例如定序器17控制列解碼器模組12、感測放大器模組13、電壓產生電路19等而執行寫入動作或讀出動作等各種動作。 就緒/忙碌控制電路18可基於定序器17之動作狀態而產生就緒/忙碌信號RBn。信號RBn係將半導體記憶裝置10為受理來自外部控制器之命令之就緒狀態、或為不受理命令之忙碌狀態通知給外部控制器之信號。 電壓產生電路19可基於定序器17之控制產生所需之電壓，並將所產生之電壓供給至記憶胞陣列11、列解碼器模組12、感測放大器模組13等。例如電壓產生電路19根據頁面位址而對與選擇字元線對應之信號線、及與非選擇字元線對應之信號線分別施加所需之電壓。 [1-1-2]記憶胞陣列11之構成 圖2係表示第1實施形態之半導體記憶裝置10中所包含之記憶胞陣列11之構成例之電路圖，表示記憶胞陣列11內之1個區塊BLK之詳細之電路構成之一例。如圖2所示，區塊BLK包含例如4個串單元SU0～SU3。 各串單元SU包含與位元線BL0～BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS包含例如記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2。 記憶胞電晶體MT具備控制閘極及電荷累積層，可非揮發性地記憶資料。各NAND串NS中所包含之記憶胞電晶體MT0～MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。同一區塊BLK中所包含之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。再者，於以下之說明中，將每個串單元SU中連接於共用字元線WL之複數個記憶胞電晶體MT所記憶之1位元資料之集合稱為“頁面”。因此，於1個記憶胞電晶體MT中記憶2位元資料之情形時，1個串單元SU內連接於共用字元線WL之複數個記憶胞電晶體MT之集合記憶2頁面之資料。 選擇電晶體ST1及ST2用於選擇各種動作時之串單元SU。與同一行位址對應之NAND串NS中所包含之選擇電晶體ST1之汲極共通連接於對應之位元線BL。串單元SU0～SU3各自所包含之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。於同一區塊BLK內，選擇電晶體ST2之源極共通連接於源極線SL，選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。 於以上所說明之記憶胞陣列11之電路構成中，字元線WL0～WL7針對每個區塊BLK而設置。位元線BL0～BLm於複數個區塊BLK間共有。源極線SL於複數個區塊BLK間共有。再者，各區塊BLK所包含之串單元SU之個數與各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數只不過為一例，可設計為為任意個數。字元線WL以及選擇閘極線SGD及SGS之根數基於記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數而變更。 又，於以上所說明之記憶胞陣列11之電路構成中，藉由1個串單元SU內連接於共用字元線WL之複數個記憶胞電晶體MT之閾值電壓所形成之閾值分佈之一例示於圖3中。圖3表示1個記憶胞電晶體MT記憶2位元資料之情形時之閾值分佈、讀出電壓、及資料之分配之一例，縱軸與記憶胞電晶體MT之個數對應，橫軸與記憶胞電晶體MT之閾值電壓Vth對應。 如圖3所示，複數個記憶胞電晶體MT基於記憶之2位元資料而形成4個閾值分佈。將該4個閾值分佈自閾值電壓較低者依序稱為“ER”位準、“A”位準、“B”位準、“C”位準。於MLC方式中，例如對“ER”位準、“A”位準、“B”位準、及“C”位準分別分配“10(Lower(低位)、Upper(高位))”資料、“11”資料、“01”資料、及“00”資料。 而且，於以上所說明之閾值分佈中，於相鄰之閾值分佈之間分別設定讀出電壓。例如讀出電壓AR設定於“ER”位準下之最大閾值電壓與“A”位準下之最小閾值電壓之間，用於判定記憶胞電晶體MT之閾值電壓包含於“ER”位準之閾值分佈、抑或包含於“A”位準以上之閾值分佈之動作。其他讀出電壓BR及CR亦設定為與讀出電壓AR相同。讀出電壓BR設定於“A”位準之閾值分佈與“B”位準之閾值分佈之間，讀出電壓CR設定於“B”位準之閾值分佈與“C”位準之閾值分佈之間。若對記憶胞電晶體MT施加讀出電壓BR，則與“ER”及“A”位準對應之記憶胞電晶體成為接通狀態，與“B”位準及“C”位準對應之記憶胞電晶體成為斷開狀態。若對記憶胞電晶體MT施加讀出電壓CR，則與“ER”位準、“A”位準、及“B”位準對應之記憶胞電晶體成為接通狀態，與“C”位準對應之記憶胞電晶體成為斷開狀態。對於較最高之閾值分佈中之最大閾值電壓高之電壓，設定讀出導通電壓Vread。閘極被施加讀出導通電壓Vread之記憶胞電晶體MT不依存於記憶之資料而成為接通狀態。 再者，以上所說明之1個記憶胞電晶體MT中記憶之資料之位元數與記憶胞電晶體MT之相對於閾值分佈之資料之分配只不過為一例，但並不限定於此。例如1位元或3位元以上之資料亦可記憶於1個記憶胞電晶體MT，其他各種資料之分配亦可相對於各閾值分佈而應用。 [1-1-3]列解碼器模組12之構成 圖4係表示第1實施形態之半導體記憶裝置10中所包含之列解碼器模組12A及12B之詳細構成例之方塊圖，表示記憶胞陣列11中所包含之各區塊BLK與列解碼器模組12A及12B之關係。如圖4所示，列解碼器模組12A包含複數個列解碼器RDA，列解碼器模組12B包含複數個列解碼器RDB。 複數個列解碼器RDA與偶數區塊(例如BLK0、BLK2、…)分別對應設置，複數個列解碼器RDB與奇數區塊(例如BLK1、BLK3、…)分別對應設置。具體而言，例如區塊BLK0及BLK2分別與不同之列解碼器RDA建立關聯，區塊BLK1及BLK3分別與不同之列解碼器RDB建立關聯。 經由列解碼器RDA及RDB之任一者對各區塊BLK施加自電壓產生電路19供給之電壓。列解碼器RDA對偶數區塊之字元線WL自字元線WL之延伸方向之一側施加電壓，列解碼器RDB對奇數區塊之字元線WL自字元線WL之延伸方向之另一側施加電壓。而且，如圖4所示，針對以上所說明之構成定義區域AR1及AR2。 區域AR1及AR2係於字元線WL之延伸方向(區塊BLK之延伸方向)上分割記憶胞陣列11而定義之區域，區域AR1與字元線WL之延伸方向之一側之區域對應，區域AR2與字元線WL之延伸方向之另一側之區域對應。記憶胞陣列11於區域AR1連接有列解碼器模組12A，於區域AR2連接有列解碼器模組12B。於以下之說明中，將接近連接有與各區塊BLK對應之列解碼器RDA或RDB之區域之區域稱為“Near(近)”，將遠離連接有與各區塊BLK對應之列解碼器RDA或RDB之區域之區域稱為“Far(遠)”。即，例如於區塊BLK0，區域AR1與Near側對應，區域AR2與Far側對應。同樣地，於區塊BLK1，區域AR2與Near側對應，區域AR1與Far側對應。 [1-1-4]感測放大器模組13及電壓產生電路19之構成 圖5係表示第1實施形態之半導體記憶裝置10中所包含之感測放大器模組13及電壓產生電路19之詳細構成例之方塊圖。如圖5所示，感測放大器模組13包含複數個感測放大器組SAG以及電晶體TL、TR、及TD，電壓產生電路19包含BLC驅動器DR。 複數個感測放大器組SAG例如沿字元線WL之延伸方向排列。各感測放大器組SAG例如包含沿位元線BL之延伸方向排列之8個感測放大器單元SAU0～SAU7。於各感測放大器單元SAU分別連接有1根位元線BL。感測放大器模組13整體中所包含之感測放大器單元SAU之個數例如與位元線BL之根數對應。 又，複數個感測放大器組SAG包含與設置於區域AR1之記憶胞所連接之位元線BL對應之感測放大器組、及與設置於區域AR2之記憶胞所連接之位元線BL對應之感測放大器組。例如於讀出動作中，於選擇偶數區塊之情形時，與區域AR1對應之感測放大器單元SAU讀出設置於選擇區塊之Near側之記憶胞之資料，與區域AR2對應之感測放大器單元SAU讀出設置於選擇區塊之Far側之記憶胞之資料。同樣地，於選擇奇數區塊之情形時，與區域AR1對應之感測放大器單元SAU讀出設置於選擇區塊之Far側之記憶胞之資料，與區域AR2對應之感測放大器單元SAU讀出設置於選擇區塊之Near側之記憶胞之資料。 對電晶體TL、TR、及TD之閘極分別輸入控制信號SELL、SELR、及RPD。控制信號SELL、SELR、及RPD係藉由例如定序器17產生之控制信號。電晶體TL、TR、及TD之一端共通連接於BLC驅動器DR之輸出節點。BLC驅動器DR基於未圖示之電荷泵所產生之電壓而產生控制信號BLC，經由電晶體TL、TR、及TD將控制信號BLC供給至各感測放大器單元SAU。被輸入控制信號BLC之電晶體之閘極電極於感測放大器模組13上與字元線WL並排地配線。關於將控制信號BLC供給至感測放大器模組13之配線之具體構造於下文敍述。 圖5中分別以配線L0～L7表示對感測放大器單元SAU0～SAU7各者供給控制信號BLC之配線。電晶體TL之另一端連接於配線L0～L7之一端。電晶體TR之另一端連接於配線L0～L7之另一端。電晶體TD之另一端連接於配線L0～L7之一端及另一端間。再者，電晶體TD之另一端亦可於配線L0～L7之一端及另一端間連接於複數個部位。又，感測放大器模組13亦可包含複數個電晶體TD。 以上所說明之第1實施形態之感測放大器單元SAU之電路構成之一例示於圖6中。如圖6所示，感測放大器單元SAU包含以可相互收發資料之方式連接之感測放大器部SA、以及閂鎖電路SDL、LDL、UDL、及XDL。 感測放大器部SA於例如讀出動作中，感測於對應之位元線BL中讀出之資料，判定讀出之資料係“0”抑或“1”。如圖6所示，感測放大器部SA包含p通道MOS電晶體20、n通道MOS電晶體21～27、及電容器28。 電晶體20之一端連接於電源線，電晶體20之閘極連接於節點INV。電晶體21之一端連接於電晶體20之另一端，電晶體21之另一端連接於節點COM，電晶體21之閘極被輸入控制信號BLX。電晶體22之一端連接於節點COM，電晶體22之另一端連接於對應之位元線BL，電晶體22之閘極被輸入控制信號BLC。電晶體23之一端連接於節點COM，電晶體23之另一端連接於節點SRC，電晶體23之閘極連接於節點INV。電晶體24之一端連接於電晶體20之另一端，電晶體24之另一端連接於節點SEN，電晶體24之閘極被輸入控制信號HLL。電晶體25之一端連接於節點SEN，電晶體25之另一端連接於節點COM，電晶體25之閘極被輸入控制信號XXL。電晶體26之一端接地，電晶體26之閘極連接於節點SEN。電晶體27之一端連接於電晶體26之另一端，電晶體27之另一端連接於匯流排LBUS，電晶體27之閘極被輸入控制信號STB。電容器28之一端連接於節點SEN，電容器28之另一端被輸入時脈CLK。 以上所說明之控制信號BLX、HLL、XXL、及STB例如藉由定序器17產生。又，對連接於電晶體20之一端之電源線施加例如半導體記憶裝置10之電源電壓即電壓Vdd，對節點SRC施加例如半導體記憶裝置10之接地電壓即電壓Vss。 閂鎖電路SDL、LDL、UDL、及XDL可暫時保持讀出資料。閂鎖電路XDL連接於輸入輸出電路14，用於感測放大器單元SAU與輸入輸出電路14之間之資料之輸入輸出。如圖6所示，閂鎖電路SDL具備反相器30及31、以及n通道MOS電晶體32及33。 反相器30之輸入節點連接於節點LAT，反相器30之輸出節點連接於節點INV。反相器31之輸入節點連接於節點INV，反相器31之輸出節點連接於節點LAT。電晶體32之一端連接於節點INV，電晶體32之另一端連接於匯流排LBUS，電晶體32之閘極被輸入控制信號STI。電晶體33之一端連接於節點LAT，電晶體33之另一端連接於匯流排LBUS，電晶體33之閘極被輸入控制信號STL。閂鎖電路LDL、UDL、及XDL之電路構成例如與閂鎖電路SDL之電路構成相同，因此省略說明。 再者，第1實施形態之感測放大器模組13之構成並不限定於此。例如感測放大器單元SAU所具備之閂鎖電路之個數可設計為任意個數。於該情形時，閂鎖電路之個數例如基於1個記憶胞電晶體MT所保持之資料之位元數來設計。又，於以上之說明中，列舉感測放大器單元SAU及位元線BL一對一對應之情形為例，但並不限定於此。例如亦可複數個位元線BL經由選擇器連接於1個感測放大器單元SAU。 [1-1-5]半導體記憶裝置10之構造 以下，對第1實施形態之半導體記憶裝置10中所包含之記憶胞陣列11、列解碼器模組12、及感測放大器模組13之構造進行說明。 圖7表示第1實施形態之記憶胞陣列11之平面佈局之一例，表示記憶胞陣列11內之1個串單元SU0之平面佈局之一例。再者，於以下之圖式中，X軸與字元線WL之延伸方向對應，Y軸與位元線BL之延伸方向對應，Z軸與相對於基板表面之鉛垂方向對應。 如圖7所示，串單元SU0設置於在X方向上延伸且Y方向上相鄰之接觸插塞LI間。接觸插塞LI設置於使相鄰之串單元SU間絕緣之狹縫內。即，於記憶胞陣列11中，於未圖示之區域，複數個接觸插塞LI沿Y方向排列，於相鄰之接觸插塞LI間分別設置有串單元SU。 於此種串單元SU0之構成中，於X方向上定義區域CR及HR。區域CR係作為實質性之資料保持區域發揮功能之區域，於區域CR設置有複數個半導體支柱MH。1個半導體支柱MH例如與1個NAND串NS對應。區域HR係用以將設置於串單元SU0之各種配線與列解碼器模組12A之間連接之區域。具體而言，於串單元SU0上，以具有不與上層之導電體重疊之部分之方式設置有例如作為選擇閘極線SGS發揮發揮功能之導電體41、作為字元線WL0～WL7分別發揮功能之8個導電體42、及作為選擇閘極線SGD發揮功能之導電體43。而且，導電體41～43之端部分別經由導電性通孔接點VC而連接於設置於串單元SU之下部之列解碼器模組12A。 以上所說明之記憶胞陣列11之剖面構造之一例示於圖8及圖9中。圖8及圖9表示關於記憶胞陣列11內之1個串單元SU0之剖面構造之一例，圖8表示沿圖7之VIII-VIII線之剖面。圖9表示沿圖7之X方向之剖面，抽取區域HR之字元線WL0(導電體42)相關之構造而表示。再者，以下之圖式中省略層間絕緣膜之圖示，圖9省略區域CR之半導體支柱MH之構造而表示。 如圖8所示，於記憶胞陣列11，於形成於半導體基板上之P型井區域50之上方設置有作為源極線SL發揮功能之導電體40。於導電體40上設置有複數個接觸插塞LI。於相鄰之接觸插塞LI間且導電體40之上方，於Z方向上依序設置有例如導電體41、8層導電體42、導電體43。 導電體40～43之形狀為於X方向及Y方向上擴展之板狀，接觸插塞LI之形狀為於X方向及Z方向上擴展之板狀。而且，複數個半導體支柱MH以通過導電體41～43之方式設置。具體而言，半導體支柱MH以自導電體43之上表面到達導電體40之上表面之方式形成。 半導體支柱MH包含例如區塊絕緣膜45、絕緣膜(電荷累積層)46、穿隧氧化膜47、及導電性半導體材料48。具體而言，於半導體材料48之周圍設置有穿隧氧化膜47，於穿隧氧化膜47之周圍設置有絕緣膜46，於絕緣膜46之周圍設置有區塊絕緣膜45。再者，亦可於半導體材料48內含有不同之材料。 於此種構造中，導電體41與半導體支柱MH交叉之部分作為選擇電晶體ST2發揮功能，導電體42與半導體支柱MH交叉之部分作為記憶胞電晶體MT發揮功能，導電體43與半導體支柱MH交叉之部分作為選擇電晶體ST1發揮功能。 於半導體支柱MH之半導體材料48上設置有導電性通孔接點BC。於通孔接點BC上，作為位元線BL發揮功能之導電體44於Y方向上延伸設置。於各串單元SU中，於1個導電體44連接有1個半導體支柱MH。即，於各串單元SU中，例如於X方向上排列之複數個導電體44分別連接不同之半導體支柱MH。 如圖9所示，於區域HR中，於P型井區域50之表面內形成有n+ 雜質擴散區域51及52。於擴散區域51及52間且P型井區域50上，隔著未圖示之閘極絕緣膜而設置有導電體53。該擴散區域51及52以及導電體53分別作為電晶體TR之源極、汲極、及閘極電極發揮功能。電晶體TR包含於列解碼器模組12A。於擴散區域51上設置有通孔接點VC。通孔接點VC通過導電體40～42而連接於導電體54，通孔接點VC與導電體40～42之間利用絕緣膜而被絕緣。導電體54設置於例如設置有導電體43之配線層與設置有導電體44之配線層之間之配線層，經由導電性通孔接點HU而連接於與字元線WL0對應之導電體42。通孔接點HU與半導體支柱MH之間隔根據設置半導體支柱MH之區域而不同，使用圖4所說明之Near側及Far側係根據通孔接點HU與半導體支柱MH之距離而定義。 藉由此種構成，列解碼器模組12A可經由電晶體TR而對與字元線WL0對應之導電體42供給電壓。於半導體記憶裝置10中，對應於導電體41～43而設置有未圖示之複數個電晶體TR及導電體54，列解碼器模組12A經由該等電晶體TR而對與各種配線對應之導電體供給電壓。再者，以下將形成與電晶體TR之閘極電極對應之導電體53之配線層稱為配線層GC，將形成與位元線BL對應之導電體44之配線層稱為配線層M1。 與奇數區塊BLK對應之串單元SU之平面佈局成為例如圖7所示之串單元SU0之平面佈局以Y軸為對稱軸而反轉之平面佈局。即，單元區域CR設置於與偶數區塊對應之引出區域HR和與奇數區塊對應之引出區域HR之間。與奇數區塊BLK對應之串單元SU之其他構造和與偶數區塊對應之串單元SU之構造相同，因此省略說明。 再者，第1實施形態之記憶胞陣列11之構造並不限定於以上所說明之構造。例如於上述說明中，選擇閘極線SGS及SGD分別包括1層導電體41及43，但選擇閘極線SGS及SGD亦可包括複數層導電體。又，1個半導體支柱MH通過之導電體42之個數並不限定於此。例如藉由將1個半導體支柱MH通過之導電體42之個數設為9個以上，可使1個NAND串NS中所包含之記憶胞電晶體MT之個數為9個以上。 接下來，使用圖10對感測放大器模組13之配線佈局進行說明。圖10表示感測放大器模組13中所包含之電晶體22之閘極電極所相關之配線及通孔接點之佈局之一例。如圖10所示，於感測放大器模組13之區域設置有複數個導電體60、複數個通孔接點61A及61B、導電體62A及62B、通孔接點63A及63B、以及導電體64A及64B。 導電體60例如於配線層GC上沿X方向延伸設置，作為感測放大器模組13內之電晶體22之閘極電極發揮功能。例如於Y方向上排列之8個導電體60分別對應於感測放大器單元SAU0～SAU7而設置。即，圖10所示之8個導電體60分別與圖5所示之配線L0～L7對應。再者，導電體60之個數並不限定於此，例如基於感測放大器單元SAU之個數而設計。 通孔接點61A及61B例如設置於配線層GC與配線層M1之間，將設置於配線層GC與配線層M1之導電體間電連接。通孔接點61A設置於區域AR1側，通孔接點61B設置於區域AR2側。導電體62A及62B例如於配線層M1呈梳狀設置，於未圖示之區域分別連接於電晶體TL及TR之另一端。導電體62A經由通孔接點61A而連接於X方向上之導電體60之一端部分，導電體62B經由通孔接點61B而連接於X方向上之導電體60之另一端部分。 通孔接點63A及63B例如設置於配線層GC與配線層M2之間，將設置於配線層GC與配線層M2之導電體間電連接。配線層M2與較配線層M1更靠上層之配線層對應。導電體64A及64B例如於配線層M2呈梳狀設置，於未圖示之區域連接於電晶體TD之另一端。例如，導電體64A經由通孔接點63A而連接於自導電體60之中央部分起偏向一端側之區域，導電體64B經由通孔接點63B而連接於自導電體60之中央部分起偏向另一端側之區域。於該情形時，通孔接點63A設置於區域AR1內，通孔接點63B設置於區域AR2內。 於以上之構成中，BLC驅動器DR產生之控制信號BLC經由導電體62A及通孔接點61A而自導電體60之一端部分被供給，經由導電體62B及通孔接點61B而自導電體60之另一端部分被供給，經由導電體64及通孔接點63而自導電體60之中央部分被供給。即，控制信號BLC經由通孔接點61A、61B、63A、及63B中之至少一個而被供給至導電體60。 又，於以上之構成中，例如設置於配線層GC之配線(導電體)之電阻值高於設置於配線層M1之配線之電阻值，設置於配線層M1之配線之電阻值高於設置於配線層M2之配線之電阻值。本說明書中，所謂「電阻值」，表示該配線之表面電阻。作為設置於配線層GC之配線之材料，例如使用鎢矽化物WSi。作為設置於配線層GC與配線層M1之間之配線層M0之配線之材料，例如使用鎢W。作為設置於配線層M1之配線之材料，例如使用銅Cu。作為設置於配線層M2之配線之材料，例如使用鋁Al。 再者，於以上之說明中，以將設置於配線層GC及M1之導電體間連接之通孔接點與將設置於配線層GC及M2之導電體間連接之通孔接點分別經由1個通孔接點而連接之情形為例進行了說明，但並不限定於此。例如該等配線層間可經由複數個通孔接點而連接，亦可經由設置於不同之配線層之導電體而連接。 又，於以上之說明中，對使用通孔接點63A將導電體60與導電體64A之間連接，使用通孔接點63B將導電體60與導電體64B之間連接之情況進行了敍述，但並不限定於此。例如亦可使用導電體64A及64B中之任一者，導電體64之設置數量並不限定於2個。 本實施形態中，只要導電體64對應於各感測放大器單元SAU，經由配置於通孔接點61A及61B間之通孔接點63而連接於導電體60即可。再者，所謂通孔接點61A及61B間，亦允許於Y方向上偏移而配置，只要對應之通孔接點63設置於與該通孔接點61A及61B相同之導電體60上即可。 [1-2]動作 第1實施形態之半導體記憶裝置10於讀出動作中執行突跳動作。所謂突跳動作係指將驅動器之驅動電壓暫時設定為較目標電壓值高之值，經過一定時間後降低至目標電壓值之電壓施加方法。突跳動作例如對字元線WL或控制信號BLC執行。例如於對控制信號BLC執行突跳動作之情形時，對位元線BL之電流之供給量增加，而對位元線BL充電。再者，以下將於突跳動作時於施加目標電壓之前施加之高於目標電壓之電壓稱為突跳電壓，將目標電壓與突跳電壓之差量稱為突跳量。 而且，於第1實施形態中，於執行對控制信號BLC之突跳動作之情形時，根據選擇偶數區塊抑或選擇奇數區塊，控制信號SELL及SELR之控制方法發生變化。換言之，基於區域AR1及AR2之“Near”及“Far”之對應關係，定序器17變更控制信號SELL及SELR之控制方法。例如定序器17於區域AR1及AR2分別與“Near”及“Far”對應之情形時，對控制信號SELL及SELR分別應用“Near”及“Far”之控制，於區域AR1及AR2分別與“Far”及“Near”對應之情形時，對控制信號SELL及SELR應用“Far”及“Near”之控制。 圖11表示第1實施形態之半導體記憶裝置10之讀出動作之流程圖之一例。如圖11所示，首先，半導體記憶裝置10自外部控制器接收讀出命令(步驟S10)。具體而言，半導體記憶裝置10將自控制器接收到之指令及位址信息分別儲存至指令暫存器15C及位址暫存器15B。其次，定序器17根據所儲存之位址信息ADD確認所選擇之區塊BLK之位址，確認所選擇之區塊BLK係偶數區塊抑或奇數區塊(步驟S11)。繼而，定序器17於選擇偶數區塊之情形時，對控制信號SELL及SELR分別應用“Near”及“Far”之控制(步驟S12)，執行讀出動作(步驟S14)。另一方面，定序器17於選擇奇數區塊之情形時，對控制信號SELL及SELR分別應用“Far”及“Near”之控制(步驟S12)，執行讀出動作(步驟S14)。 以下，對選擇偶數區塊之情形時之讀出動作之詳細情況進行說明。圖12表示第1實施形態之半導體記憶裝置10之讀出動作之波形之一例，表示選擇偶數區塊時之該區塊BLK之選擇字元線WL之波形、以及控制信號BLC、SELL、SELR、RPD、及STB之波形之一例。於該情形時，對控制信號SELL應用“Near”之控制，對控制信號SELR應用“Far”之控制。 又，圖12表示BLC驅動器DR之輸出節點之控制信號BLC之波形與感測放大器部SA內之控制信號BLC之波形，於字元線WL之波形、及感測放大器部SA內之控制信號BLC之波形中，分別以實線及虛線表示與Near側及Far側對應之位置之波形。又，輸入各種控制信號之N通道MOS電晶體於閘極被施加“H”位準之電壓時成為接通狀態，於閘極被施加“L”位準之電壓時成為斷開狀態。又，以下，將作為資料之讀出對象之記憶胞電晶體MT稱為選擇記憶胞。 如圖12所示，於時刻t0之前之初始狀態下，例如列解碼器模組12A對字元線WL施加電壓Vss，BLC驅動器DR輸出電壓Vss之控制信號BLC，定序器17使控制信號SELL、SELR、RPD、及STB之電壓為“L”位準。 於時刻t0，若開始讀出動作，則定序器17使控制信號SELL、SELR、及RPD為“H”位準。於是，電晶體TR、TL、及TD分別成為接通狀態，形成BLC驅動器DR與感測放大器模組13之間之電流路徑。 於時刻t1，列解碼器模組12A對字元線WL施加例如讀出導通電壓Vread，BLC驅動器DR輸出電壓VblcL之控制信號BLC。此時，BLC驅動器DR經由電晶體TR、TL、及TD對感測放大器部SA供給電壓，因此感測放大器部SA內之控制信號BLC之波形例如與BLC驅動器DR之輸出節點之波形相同。於以下之說明中，電晶體TR、TL、及TD為接通狀態之情形時之感測放大器部SA內之控制信號BLC之波形設為與BLC驅動器DR之輸出節點之控制信號BLC之波形相同。被施加電壓Vread之記憶胞電晶體MT與被施加電壓VblcL之電晶體22成為接通狀態，對位元線BL充電。 於時刻t2，列解碼器模組12A使所選擇之字元線WL之電壓下降至讀出電壓AR。如圖12所示，字元線WL之Near側之電壓相較於字元線WL之Far側之電壓，上升及下降變快。又，於時刻t2，定序器17於控制信號BLC下執行突跳動作，BLC驅動器DR輸出例如突跳電壓Vblc＋BLkick之控制信號BLC。控制信號BLC之突跳量BLkick可設定為任意值。 於時刻t3，定序器17使控制信號SELR及RPD為“L”位準。於是，電晶體TR及TD分別成為斷開狀態，BLC驅動器DR與感測放大器模組13之間之電流路徑減少。即，控制信號BLC經由電晶體TL而從配線L0～L7之一端側被供給至各感測放大器單元SAU。繼而，BLC驅動器DR使控制信號BLC下降至電壓Vblc。此時，感測放大器部SA內之控制信號BLC之電壓於Near側變得與BLC驅動器DR之輸出電壓相同，於Far側較Near側更慢地下降至電壓Vblc。 例如，定序器17以字元線WL之Near側之電壓下降至電壓AR之時點與感測放大器部SA內之Near側之控制信號BLC下降至電壓Vblc之時點一致之方式進行控制，且以字元線WL之Far側之電壓下降至電壓AR之時點與感測放大器部SA內之Far側之控制信號BLC下降至電壓Vblc之時點一致之方式進行控制。 於時刻t4，定序器17使控制信號SELR及RPD為“H”位準，而使電晶體TR及TD成為接通狀態。其後，若定序器17使控制信號STB為“H”位準，則感測放大器單元SAU判定所對應之選擇記憶胞之閾值電壓是否為電壓AR以上，並將判定結果保持於感測放大器單元SAU內之閂鎖電路。 於時刻t5，列解碼器模組12A對字元線WL執行突跳動作，對所選擇之字元線WL暫時施加突跳電壓CR＋CGkick。字元線WL之突跳量CGkick可設定為任意值。如圖12所示，關於字元線WL之Far側之電壓，電壓上升得較字元線WL之Near側之電壓慢。 於時刻t6，定序器17於控制信號BLC下執行突跳動作，BLC驅動器DR例如輸出突跳電壓Vblc＋BLkick之控制信號BLC。即，定序器17於對所選擇之字元線WL施加有突跳電壓之期間中，使控制信號BLC之電壓暫時上升電壓BLkick。繼而，列解碼器模組12A使字元線WL之電壓自突跳電壓下降至讀出電壓CR。 於時刻t7，定序器17使控制信號SELR及RPD為“L”位準。於是，電晶體TR及TD分別成為斷開狀態，BLC驅動器DR與感測放大器模組13之間之電流路徑減少。即，控制信號BLC經由電晶體TL而從配線L0～L7之一端側被供給至各感測放大器單元SAU。繼而，BLC驅動器DR使控制信號BLC下降至電壓Vblc。此時，感測放大器部SA內之控制信號BLC之電壓於Near側變得與BLC驅動器DR之輸出電壓相同，於Far側較Near側更慢地下降至電壓Vblc。再者，時刻t5時之動作係基於例如字元線WL之Far側之電壓藉由突跳電壓而到達波峰之時點而執行。 於時刻t8，定序器17使控制信號SELR及RPD為“H”位準，使電晶體TR及TD為接通狀態。其後，若定序器17使控制信號STB為“H”位準，則感測放大器單元SAU判定所對應之選擇記憶胞之閾值電壓是否為電壓CR以上，將判定結果保持於感測放大器單元SAU內之閂鎖電路。 於時刻t9，列解碼器模組12A及BLC驅動器DR將字元線WL及控制信號BLC之電壓恢復至初始狀態。 於時刻t10，定序器17將控制信號SELL、SELR、及RPD恢復至初始狀態，結束該頁面之讀出動作。 於以上所說明之讀出動作中，選擇奇數區塊之情形時之動作係與列解碼器模組12B執行列解碼器模組12A之動作，且交換控制信號SELR之動作與控制信號SELL之動作者相同，因此省略說明。 又，於以上之說明中，以使讀出動作開始時及結束時之控制信號SELL、SELR、及RPD為“L”位準之情形為例進行了說明，但並不限定於此。例如控制信號SELL、SELR、及RPD亦可對應於半導體記憶裝置10之動作狀態而維持“H”位準。 [1-3]第1實施形態之效果 根據以上所說明之第1實施形態之半導體記憶裝置10，可使讀出動作高速化。以下，對第1實施形態之半導體記憶裝置10之詳細效果進行說明。 於三維地積層記憶胞而成之半導體記憶裝置中，例如如圖7及圖8所示，使用形成為板狀之導電體42作為字元線WL。此種構造之字元線WL有RC延遲量變大之傾向，於自字元線WL之一端被施加電壓之情形時，有於接近於驅動器之區域(Near側)與遠離驅動器之區域(Far側)，電壓之上升速度不同之情況。再者，本說明書中，所謂「RC延遲量」係指表示自對配線施加電壓起至該配線之電壓上升至目標值為止之時間之RC延遲時間之長度。 因此，為了輔助電壓上升速度相對較慢之字元線WL之Far側之電壓上升，半導體記憶裝置例如執行突跳動作。但是，於執行對字元線WL之突跳動作之情形時，有於連接於與Near側對應之NAND串NS之位元線BL發生過度放電之情況，產生較長地設定位元線BL之電位之穩定時間之必要性，因此讀出動作之時間變長。 對此，半導體記憶裝置藉由對控制信號BLC執行突跳動作，可抑制位元線BL之過度放電。字元線WL之突跳量自Near側朝向Far側而減少，因此控制信號BLC之突跳量較佳為亦同樣地自Near側朝向Far側而減少。換言之，為了有效地抑制位元線之過度放電，有效的是無論對於哪一位置之記憶胞，均使字元線WL及控制信號BLC之電壓之時間變動接近，較佳為針對Near側與Far側之間之字元線WL及控制信號BLC之傳輸延遲取得匹配。 因此，第1實施形態之半導體記憶裝置10係於在記憶胞陣列11之兩側設置有列解碼器模組12A及12B之構成中，將如下配線設置於配線層GC，該配線將控制信號BLC供給至感測放大器模組13內之複數個電晶體22。藉此，第1實施形態之半導體記憶裝置10可使作為供給控制信號BLC之配線發揮功能之導電體60之RC延遲量接近於作為字元線WL發揮功能之導電體42之RC延遲量。 而且，第1實施形態之半導體記憶裝置10於讀出動作中，藉由根據區塊位址切換控制信號BLC之驅動方向而使突跳動作時之控制信號BLC與字元線WL之驅動方向一致。藉此，第1實施形態之半導體記憶裝置10可使字元線WL之自Near側朝向Far側變化之突跳量之變化與控制信號BLC之自Near側朝向Far側變化之突跳量之變化接近。即，可於針對字元線WL之突跳量變大之驅動器近端側，使針對控制信號BLC之突跳量(電壓振幅)亦變大，於針對字元線WL之突跳量變小之驅動器遠端側，使針對控制信號BLC之突跳量亦變小。 如上所述，第1實施形態之半導體記憶裝置10可使對控制信號BLC之突跳動作時之控制信號BLC之突跳量之時間變動接近於對字元線WL之突跳動作時之字元線WL之突跳量之時間變動。因此，第1實施形態之半導體記憶裝置10可縮小對字元線WL執行突跳動作之情形時之位元線BL之穩定時間，因此可使讀出動作高速化。 [2]第2實施形態 第2實施形態之半導體記憶裝置10之構成與第2實施形態之半導體記憶裝置10相同。於第2實施形態中，讀出動作中之各種控制信號之控制方法與第1實施形態中說明之讀出動作不同。 [2-1]動作 圖13表示第2實施形態之半導體記憶裝置10之讀出動作之波形之一例，相對於使用圖12所說明之第1實施形態之半導體記憶裝置10之讀出動作，時刻t5以後之動作不同。 具體而言，如圖13所示，於時刻t5，定序器17使控制信號SELR及RPD為“L”位準。於是，電晶體TR及TD分別成為斷開狀態，BLC驅動器DR與感測放大器模組13之間之電流路徑減少。又，定序器17於控制信號BLC下執行突跳動作，BLC驅動器DR輸出例如突跳電壓Vblc＋BLkick之控制信號BLC。於欲使控制信號BLC之Far側之充電電壓充分接近於Near側之情形時，定序器17亦可於對所選擇之字元線WL施加突跳電壓後，使控制信號BLC之電壓上升。此時，感測放大器部SA內之控制信號BLC之電壓於Near側變得與BLC驅動器DR之輸出電壓相同，且電壓於Far側上升得較Near側慢。 於時刻t6，列解碼器模組12A對字元線WL執行突跳動作，對所選擇之字元線WL暫時施加突跳電壓CR＋CGkick。如圖13所示，關於字元線WL之Far側之電壓，電壓上升得較字元線WL之Near側之電壓慢。繼而，列解碼器模組12A使字元線WL之電壓自突跳電壓下降至讀出電壓CR。 於時刻t7，BLC驅動器DR使控制信號BLC下降至電壓Vblc。此時，感測放大器部SA內之控制信號BLC之電壓於Near側變得與BLC驅動器DR之輸出電壓相同，於Far側較Near側更慢地下降至電壓Vblc。時刻t7時之半導體記憶裝置10之動作係基於例如字元線WL之Far側之電壓藉由突跳電壓而到達波峰之時點來執行。 第2實施形態之半導體記憶裝置10之讀出動作中之時刻t8以後之動作與使用圖12說明之第1實施形態之半導體記憶裝置10之讀出動作之時刻t8以後之動作相同，因此省略說明。 [2-2]第2實施形態之效果 於以上所說明之第2實施形態之讀出動作中，相對於第1實施形態之讀出動作，突跳動作時之字元線WL之Far側之電壓之峰值不同。關於突跳動作時之字元線WL之Far側之電壓，第2實施形態之讀出動作低於第1實施形態之讀出動作。 具體而言，突跳動作時之字元線WL之Far側之電壓於第1實施形態之讀出動作中上升至接近突跳電壓CR＋CGkick之電壓，但於第2實施形態之讀出動作中，上升至高於讀出電壓CR且低於第1實施形態之讀出動作之電壓。該情況表示第2實施形態所選擇之字元線WL之RC延遲量大於第1實施形態。 相對於此，於第2實施形態中，控制信號BLC以感測放大器部SA內之Far側之電壓變化與字元線WL之Far側之電壓變化連動之方式設定。即，於第2實施形態之讀出動作中，突跳動作時之控制信號BLC之Far側之峰值設定為較第1實施形態之讀出動作低。 藉此，第2實施形態之半導體記憶裝置10於字元線WL之RC延遲量較第1實施形態中說明之讀出動作大之情形時，可使對控制信號BLC之突跳動作時之控制信號BLC之突跳量之時間變動接近於對字元線WL之突跳動作時之字元線WL之突跳量之時間變動。因此，第2實施形態之半導體記憶裝置10可與第1實施形態同樣地縮短對字元線WL執行突跳動作之情形時之位元線BL之穩定時間，因此可使讀出動作高速化。 [3]第3實施形態 第3實施形態之半導體記憶裝置10之構成與第3實施形態之半導體記憶裝置10相同。於第3實施形態中，讀出動作中之各種控制信號之控制方法與第1及第2實施形態中說明之讀出動作不同。 [3-1]動作 圖14表示第3實施形態之半導體記憶裝置10之讀出動作之波形之一例，相對於使用圖12說明之第1實施形態之讀出動作，時刻t5以後之動作不同。 具體而言，如圖14所示，於時刻t5，BLC驅動器DR使控制信號BLC之電壓低於電壓Vblc。該電壓值例如為電壓VblcL，可設定為任意值。 於時刻t6，列解碼器模組12A對字元線WL執行突跳動作，對所選擇之字元線WL暫時施加突跳電壓CR＋CGkick。如圖14所示，關於字元線WL之Far側之電壓，電壓上升得較字元線WL之Near側之電壓慢。繼而，列解碼器模組12A使字元線WL之電壓自突跳電壓下降至讀出電壓CR。 於時刻t7，定序器17使控制信號SELR及RPD為“L”位準。於是，電晶體TR及TD分別成為斷開狀態，BLC驅動器DR與感測放大器模組13之間之電流路徑減少。又，定序器17於控制信號BLC下執行突跳動作，BLC驅動器DR暫時輸出例如突跳電壓Vblc＋BLkick之控制信號BLC。 即，定序器17於對所選擇之字元線WL施加突跳電壓後，使控制信號BLC之電壓從低於電壓Vblc之電壓上升。此時，感測放大器部SA內之控制信號BLC之電壓於Near側變得與BLC驅動器DR之輸出電壓相同，且電壓於Far側上升得較Near側慢。繼而，BLC驅動器DR使控制信號BLC下降至電壓Vblc。 第3實施形態之半導體記憶裝置10之讀出動作之時刻t8以後之動作與使用圖12說明之第1實施形態之半導體記憶裝置10之讀出動作之時刻t8以後之動作相同，因此省略說明。 [3-2]第3實施形態之效果 於以上所說明之第3實施形態之讀出動作中，相對於第1及第2實施形態之讀出動作，突跳動作時之字元線WL之Far側之電壓之峰值不同。關於突跳動作時之字元線WL之Far側之電壓，第3實施形態之讀出動作低於第2實施形態之讀出動作。 具體而言，於第3實施形態之讀出動作中，突跳動作時之字元線WL之Far側之電壓成為不超過讀出電壓CR之電壓。該情況表示第3實施形態所選擇之字元線WL之RC延遲量大於第2實施形態。 相對於此，於第3實施形態中，控制信號BLC以感測放大器部SA內之Far側之電壓變化與字元線WL之Far側之電壓變化連動之方式設定。即，於第3實施形態之讀出動作中，突跳動作時之控制信號BLC之Far側之峰值設定為低於第2實施形態之讀出動作。 藉此，第3實施形態之半導體記憶裝置10於字元線WL之RC延遲量大於第2實施形態中說明之讀出動作之情形時，可使對控制信號BLC之突跳動作時之控制信號BLC之突跳量之時間變動接近於對字元線WL之突跳動作時之字元線WL之突跳量之時間變動。因此，第3實施形態之半導體記憶裝置10可與第1及第2實施形態同樣地縮短對字元線WL執行突跳動作之情形時之位元線BL之穩定時間，因此可使讀出動作高速化。 [4]第4實施形態 第4實施形態之半導體記憶裝置10係使用設置於感測放大器模組13內之電阻部，使字元線WL及控制信號BLC之突跳動作時之各電壓之時間變動連動。以下，針對第4實施形態之半導體記憶裝置10說明與第1～第3實施形態之不同點。 [4-1]構成 圖15係表示第4實施形態之半導體記憶裝置10中所包含之感測放大器模組13及電壓產生電路19之詳細構成例之方塊圖。以下，為了簡化說明，假定包含1個感測放大器組SAG之感測放大器單元SAU之個數為4個。如圖15所示，感測放大器模組13例如包含電阻部REG、電晶體TL及TR、感測放大器區段SEG0～SEG7、電晶體TDL0～TDL3、以及電晶體TDR0～TDR3。 電阻部REG於字元線WL之延伸方向上延伸設置。電阻部REG包含沿字元線WL之延伸方向排列之節點N0～N7，電阻部REG之一端部分連接於電晶體TL之一端，電阻部REG之另一端部分連接於電晶體TR之一端。電晶體TL及TR之另一端連接於BLC驅動器DR，電晶體TL及TR之閘極分別被輸入控制信號SELL及SELR。 又，電阻部REG例如以一端及另一端間之RC延遲量與對應於字元線WL之導電體42之RC延遲量變得同等之方式設計。具體而言，例如以BLC驅動器DR經由電晶體SELL及SELR中之一個對電阻部REG充放電之情形時之RC延遲量與字元線WL之RC延遲量變得同等之方式設計電阻部REG。 感測放大器區段SEG0～SEG7沿字元線WL之延伸方向排列。各感測放大器區段SEG例如包含沿字元線WL之延伸方向排列之複數個感測放大器組SAG(未圖示)。於區段SEG內，包含沿字元線WL之延伸方向排列之感測放大器單元SAU之組之區域構成感測放大器區域RG。例如區域RG0包含複數個感測放大器單元SAU0，區域RG1包含複數個感測放大器單元SAU1，區域RG2包含複數個感測放大器單元SAU2，區域RG3包含複數個感測放大器單元SAU3。區段SEG0之區域RG0～RG3連接於電阻部REG之節點N0，區段SEG1之區域RG0～RG3連接於電阻部REG之節點N1。以下同樣地，區段SEG2～SEG7分別連接於電阻部REG之節點N2～N7。 電晶體TDL0之一端連接於區段SEG0內之區域RG0之感測放大器單元SAU。電晶體TDL1之一端連接於區段SEG1內之區域RG1之感測放大器單元SAU。電晶體TDL2之一端連接於區段SEG2內之區域RG2之感測放大器單元SAU。電晶體TDL3之一端連接於區段SEG3內之區域RG3之感測放大器單元SAU。如此，電晶體TDL0～TDL3分別連接於不同之感測放大器區段SEG且不同之感測放大器區域RG。電晶體TDL0～TDL3之另一端連接於BLC驅動器DR，電晶體TDL0～TDL3之閘極被輸入控制信號RPD。 電晶體TDR0之一端連接於區段SEG7內之區域RG0之感測放大器單元SAU。電晶體TDR1之一端連接於區段SEG6內之區域RG1之感測放大器單元SAU。電晶體TDR2之一端連接於區段SEG5內之區域RG2之感測放大器單元SAU。電晶體TDR3之一端連接於區段SEG4內之區域RG3之感測放大器單元SAU。如此，電晶體TDR0～TDR3分別連接於不同之感測放大器區段SEG且不同之感測放大器區域RG。電晶體TDR0～TDR3之另一端連接於BLC驅動器DR，電晶體TDR0～TDR3之閘極被輸入控制信號RPD。 於以上所說明之構成中，於在各區域RG連接有電晶體TDL及電阻部REG之兩者之情形時，該等之配線共通連接。同樣地，於在各區域RG連接有電晶體TDR及電阻部REG之兩者之情形時，該等之配線共通連接。 圖16係表示第4實施形態之半導體記憶裝置10中所包含之感測放大器模組13之平面佈局之一例之圖，自圖15所示之方塊圖中抽取與感測放大器區段SEG0～SEG3對應之區域來表示。 如圖16所示，於感測放大器模組13之區域設置有複數個導電體60、複數個通孔接點61、複數個導電體62、複數個通孔接點63、複數個導電體64、及導電體65。 導電體60例如於配線層GC上沿X方向延伸設置。導電體60設置於每個感測放大器區域RG，作為沿X方向排列之複數個電晶體22之閘極電極發揮功能。又，於各區段SEG內，沿Y方向排列之電晶體22之組與相同之感測放大器組SAG對應，於沿X方向排列之感測放大器組SAG之間設置有分流區域SHT。 通孔接點61例如設置於配線層GC與配線層M1之間。通孔接點61於例如各感測放大器區域RG之分流區域SHT，於各導電體60上設置有至少一個。又，通孔接點61於導電體65上設置有至少感測放大器區段SEG之個數之量。 導電體62例如於配線層M1沿Y方向延伸設置。導電體62針對每個區段SEG，經由通孔接點61而連接於該區段SEG內之導電體60及65。 通孔接點63例如設置於配線層GC與配線層M2之間。通孔接點63例如於各感測放大器區段SEG之分流區域SHT，於對應之感測放大器區域RG之導電體60上設置有至少一個。 導電體64例如於配線層M2上，於區段SEG0～SEG3之每個區域RG沿X方向延伸設置。複數個導電體64分別連接於設置於不同之感測放大器區段SEG且不同之感測放大器區域RG內之導電體60上之通孔接點63，於未圖示之區域連接於電晶體TDL之一端。具體而言，例如通過區域RG0上之導電體64經由通孔接點63連接於區段SEG0內之導電體60，通過區域RG3上之導電體64經由通孔接點63而連接於區段SEG3內之導電體60。 導電體65作為電阻部REG發揮功能，例如於配線層GC上沿X方向延伸設置。於導電體65上，對應於節點N0～N3而設置有通孔接點61，經由該等通孔接點61而電連接於與各區段SEG對應之導電體62。又，於未圖示之區域，導電體65之X方向之一端部分連接於電晶體TL之一端，X方向之另一端部分連接於電晶體TR之一端。 區段SEG4～SEG7之平面佈局例如如圖15所示，與使區段SEG0～SEG3之平面佈局反轉所獲得之構成相同。再者，與同一感測放大器區域RG對應之導電體64例如分別設置於區段SEG0～SEG3與區段SEG4～SEG7之間。又，導電體65例如亦可分別設置於與區段SEG0～SEG3對應之區域和與區段SEG4～SEG7對應之區域，該等之間由其他配線連接。 於以上所說明之半導體記憶裝置10之構成中，設置於配線層GC之配線之電阻值小於設置於配線層M2之配線之電阻值。又，設置於同一區域RG之通孔接點61與通孔接點63之間隔例如小於自連接有電晶體TL之導電體65之端部至與該區域RG對應之通孔接點61為止之間隔。因此，電流自導電體64經由通孔接點63、導電體60、及通孔接點61流向導電體62之情形時之RC延遲量小於電流自導電體65經由通孔接點61流向導電體62之情形時之RC延遲量。第4實施形態之半導體記憶裝置10之其他構成與第1實施形態之半導體記憶裝置10之構成相同，因此省略說明。 再者，於以上之說明中，列舉通孔接點63設置於配線層GC與配線層M2之間之情形為例，但並不限定於此。例如通孔接點63亦可設置於配線層M1與配線層M2之間。於該情形時，通孔接點63設置於導電體62與導電體64之間，將導電體62與導電體64之間電連接。 [4-2]動作 第4實施形態之半導體記憶裝置10可執行第1～第3實施形態中分別說明之讀出動作。即，第4實施形態之讀出動作之波形與第1～第3實施形態中分別說明之讀出動作之波形相同。 於第4實施形態之感測放大器模組13中，各感測放大器區段SEG內之任一個感測放大器區域RG連接於藉由控制信號RPD控制之電晶體TDL或TDR。藉此，於第4實施形態之讀出動作中，電晶體TDL及TDR與第1～第3實施形態中說明之電晶體TD同樣地發揮功能，可進行動作。第4實施形態之半導體記憶裝置10之其他動作與第1～第3實施形態中說明之半導體記憶裝置10之動作相同，因此省略說明。 [4-3]第4實施形態之效果 如上所述，於第4實施形態之半導體記憶裝置10中，感測放大器模組13包含電阻部REG。而且，控制信號BLC經由電阻部REG被供給至感測放大器模組13內之各感測放大器區段SEG。各感測放大器區段SEG連接於電阻部REG之位置不同。即，供給至感測放大器區段SEG之控制信號BLC於電阻部REG通過之距離根據感測放大器區段SEG與電阻部REG之連接位置而發生變化。 藉此，第4實施形態之半導體記憶裝置10可與第1實施形態同樣地，使對控制信號BLC之突跳動作時之控制信號BLC之突跳量之時間變動接近於對字元線WL之突跳動作時之字元線WL之突跳量之時間變動。因此，第4實施形態之半導體記憶裝置10可與第1實施形態同樣地縮短對字元線WL執行突跳動作之情形時之位元線BL之穩定時間，因此可使讀出動作高速化。 又，第4實施形態之電阻部REG可以簡單之設計進行設計。例如於使電阻部REG之RC延遲量變大之情形時，考慮使導電體65之配線寬度變細，於使電阻部REG之RC延遲量變小之情形時，考慮使導電體65之配線寬度變粗。即，第4實施形態之電阻部REG可對應於字元線WL之設計而容易地調整RC延遲量之大小，因此可抑制感測放大器模組13之設計成本。 [5]第5實施形態 第5實施形態之半導體記憶裝置10係相對於第4實施形態之感測放大器模組13追加複數個電阻部REG而成。以下，針對第5實施形態之半導體記憶裝置10說明與第1～第4實施形態之不同點。 [5-1]構成 圖17係表示第5實施形態之半導體記憶裝置10中所包含之感測放大器模組13及電壓產生電路19之詳細構成例之方塊圖。如圖17所示，第5實施形態之感測放大器模組13相對於使用圖15所說明之第4實施形態之感測放大器模組13，設置有複數個電晶體TC、及複數個電阻部REG。具體而言，第5實施形態之感測放大器模組13包含電阻部REG1及REG2、電晶體TC0～TC7。 電阻部REG1及REG2分別於字元線WL之延伸方向上延伸設置，包含沿字元線WL之延伸方向排列之節點N0～N7。電阻部REG1之節點N0～N7分別連接於感測放大器區段SEG0～SEG7內之感測放大器單元SAU。電阻部REG2之節點N0～N7分別連接於電晶體TC0～TC7之一端，電晶體TC0～TC7之另一端分別連接於電阻部REG1之節點N0～N7。即，電阻部REG1及REG2之節點N0～N7經由通孔接點61分別連接於設置於區段SEG0～SEG7之導電體62。電阻部REG1之一端部分連接於電晶體TL1之一端，電阻部REG1之另一端部分連接於電晶體TR1之一端。電晶體TL及TR之另一端連接於BLC驅動器DR，電晶體TL及TR之閘極分別被輸入控制信號SELL及SELR。電晶體TC0～TC7之閘極被輸入控制信號SELC。控制信號SELL、SELR、及SELC例如藉由定序器17產生。 於如上之構成中，電阻部REG1例如設計為，一端及另一端間之RC延遲量與對應於RC延遲量小之字元線WL之導電體42變得相同。電阻部REG2例如設計為，藉由與電阻部REG1之組合，一端部分及另一端部分間之RC延遲量與對應於RC延遲量大之字元線WL之導電體42變得相同。第5實施形態之半導體記憶裝置10之其他構成與第4實施形態之半導體記憶裝置10之構成相同，因此省略說明。 [5-2]動作 第5實施形態之半導體記憶裝置10藉由對第4實施形態中說明之讀出動作追加根據所選擇之字元線WL之位址來控制突跳動作時之控制信號SELC，而調整控制信號BLC之突跳量。 第5實施形態之突跳動作之控制方法之一例示於圖18。以下說明之動作例如與圖12所示之第1實施形態之讀出動作之時刻t7～t8間之動作、圖13所示之第2實施形態之讀出動作之時刻t7～t8間之動作、或圖14所示之第3實施形態之讀出動作之時刻t7～t8間之動作對應。 如圖18所示，於選擇區塊為偶數區塊且增大突跳量之情形時，定序器17使控制信號SELL為“H”位準，使控制信號SELR及SELC為“L”位準。於是，控制信號BLC經由電晶體TL1及電阻部REG1被供給至各感測放大器區段SEG。 另一方面，於選擇區塊為偶數區塊且減小突跳量之情形時，定序器17使控制信號SELL及SELC為“H”位準，使控制信號SELR為“L”位準。若控制信號SELC成為“H”位準，則將電阻部REG1與電阻部REG2之間連接之電晶體TC0～TC7全部成為接通狀態，供給至電阻部REG1之信號亦經由電晶體TC而繞過電阻部REG2。藉此，控制信號BLC經由電晶體TL與電阻部REG1及REG2而被供給至各感測放大器區段SEG。 於選擇區塊為奇數區塊且增大突跳量之情形時，定序器17使控制信號SELL及SELC為“L”位準，使控制信號SELR為“H”位準。於是，控制信號BLC經由電晶體TR及電阻部REG1被供給至各感測放大器區段SEG。 另一方面，於選擇區塊為奇數區塊且減小突跳量之情形時，定序器17使控制信號SELL為“L”位準，使控制信號SELR及SELC為“H”位準。於是，控制信號BLC經由電晶體TR及電阻部REG1及REG2被供給至各感測放大器區段SEG。 第5實施形態之半導體記憶裝置10之其他動作與第4實施形態之半導體記憶裝置10之動作相同，因此省略說明。 [5-3]第5實施形態之效果 如上所述，於第5實施形態之半導體記憶裝置10中，感測放大器模組13包含複數個電阻部REG。而且，定序器17根據所選擇之字元線WL之位址而變更供給控制信號BLC之電阻部REG之根數。 具體而言，例如定序器17以如下方式控制電晶體TL1、TL2、TR1、及TR2，於選擇RC延遲量大之字元線WL之情形時，經由1根電阻部REG向各感測放大器部SA供給控制信號BLC，於選擇RC延遲量小之字元線WL之情形時，經由2根電阻部REG向各感測放大器部SA供給控制信號BLC。 藉此，第5實施形態之半導體記憶裝置10可與第1～第4實施形態同樣地，使對控制信號BLC之突跳動作時之控制信號BLC之突跳量之時間變動接近於對字元線WL之突跳動作時之字元線WL之突跳量之時間變動。因此，第5實施形態之半導體記憶裝置10可與第1～第4實施形態同樣地縮短對字元線WL執行突跳動作之情形時之位元線BL之穩定時間，因此可使讀出動作高速化。 又，第5實施形態之半導體記憶裝置10藉由使用複數個電阻部REG以及複數個電晶體TL及TR而變更控制信號BLC之RC延遲量。即，第5實施形態之半導體記憶裝置10之動作藉由進一步與第1～第3實施形態中說明之讀出動作組合，可精度更高地使字元線WL與控制信號BLC連動。 [6]第6實施形態 關於第6實施形態之半導體記憶裝置10，於感測放大器模組13包含複數個電阻部REG之情形時，各電阻部REG分別連接於不同之感測放大器區段SEG。以下，針對第6實施形態之半導體記憶裝置10說明與第1～第5實施形態之不同點。 [6-1]構成 圖19係表示第6實施形態之半導體記憶裝置10中所包含之感測放大器模組13及電壓產生電路19之詳細構成例之方塊圖。如圖19所示，第6實施形態之感測放大器模組13相對於使用圖15所說明之第4實施形態之感測放大器模組13，設置有複數個電晶體SELL及SELR以及複數個電阻部REG，而且電晶體TDL及TDR與各區段SEG之連接關係不同。具體而言，第6實施形態之感測放大器模組13包含感測放大器區段SEGa0～SEGa7、感測放大器區段SEGb0～SEGb7、電阻部REGa及REGb、電晶體SELLa及SELLb、以及電晶體SELRa及SELRb。 感測放大器區段SEGa例如包含感測放大器區域RG0及RG1。區段SEGa0及SEGa1之區域RG0內之感測放大器單元SAU連接於電晶體TDL0之一端，區段SEGa2及SEGa3之區域RG1內之感測放大器單元SAU連接於電晶體TDL1之一端，區段SEGa4及SEGa5之區域RG1內之感測放大器單元SAU連接於電晶體TDR1之一端，區段SEGa6及SEGa7之區域RG0內之感測放大器單元SAU連接於電晶體TDR0之一端。電晶體TDL0、TDL1、TDR0、及TDR1之另一端連接於BLC驅動器DR，電晶體TDL0、TDL1、TDR0、及TDR1之閘極被輸入控制信號RPDa。 感測放大器區段SEGb例如包含感測放大器區域RG2及RG3。區段SEGb0及SEGb1之區域RG2內之感測放大器單元SAU連接於電晶體TDL2之一端，區段SEGb2及SEGb3之區域RG3內之感測放大器單元SAU連接於電晶體TDL3之一端，區段SEGb4及SEGb5之區域RG3內之感測放大器單元SAU連接於電晶體TDR3之一端，區段SEGb6及SEGb7之區域RG2內之感測放大器單元SAU連接於電晶體TDR2之一端。電晶體TDL2、TDL3、TDR2、及TDR3之另一端連接於BLC驅動器DR，電晶體TDL2、TDL3、TDR2、及TDR3之閘極被輸入控制信號RPDb。 電阻部REGa及REGb分別於字元線WL之延伸方向上延伸設置，包含沿字元線WL之延伸方向排列之節點N0～N7。電阻部REGa之節點N0～N7分別連接於感測放大器區段SEGa0～SEGa7內之感測放大器單元SAU。具體而言，電阻部REGa之節點N0～N7經由通孔接點61而分別連接於設置於區段SEGa0～SEGa7之導電體62。電阻部REGa之一端部分連接於電晶體TLa之一端，電阻部REGa之另一端部分連接於電晶體TRa之一端。電阻部REGb之節點N0～N7分別連接於感測放大器區段SEGb0～SEGb7內之感測放大器單元SAU。具體而言，電阻部REGb之節點N0～N7經由通孔接點61而連接於設置於區段SEGb0～SEGb7內之導電體62。電阻部REGb之一端部分連接於電晶體TLb之一端，電阻部REGb之另一端部分連接於電晶體TRb之一端。電晶體TLa、TLb、TRa、及TRb之另一端連接於BLC驅動器DR，電晶體TLa、TLb、TRa、及TRb之閘極分別被輸入控制信號SELLa、SELLb、SELRa、及SELRb。 於如上構成中，電阻部REGa及REGb分別例如設計為，一端部分及另一端部分間之RC延遲量與對應於字元線WL之導電體42之RC延遲量變得相同。又，以上所說明之控制信號RPDa、RPDb、SELL1、SELL2、SELR1、及SELR2例如藉由定序器17產生。又，以上所說明之感測放大器區域RG0及RG1例如連接於奇數位元線，感測放大器區域RG2及RG3例如連接於奇數位元線。第6實施形態之半導體記憶裝置10之其他構成與第4實施形態之半導體記憶裝置10之構成相同，因此省略說明。 [6-2]動作 第6實施形態之半導體記憶裝置10例如根據所選擇之位元線為第奇數號抑或第偶數號，而使突跳動作時之控制信號SELL及SELR之控制方法變化。第6實施形態之突跳動作之控制方法之一例示於圖20。再者，以下所說明之動作例如與圖12所示之第1實施形態之讀出動作之時刻t5～t6間之動作、圖13所示之第2實施形態之讀出動作之時刻t5～t6間之動作、或圖14所示之第3實施形態之讀出動作之時刻t5～t6間之動作對應。 如圖20所示，於選擇區塊選擇偶數區塊且奇數位元線之情形時，定序器17使控制信號SELLa為“H”位準，使控制信號SELLb、SELRa、及SELRb為“L”位準。於是，控制信號BLC經由電晶體TLa及電阻部REGa被供給至各感測放大器區段SEGa。另一方面，於選擇區塊選擇偶數區塊且偶數位元線之情形時，定序器17使控制信號SELLb為“H”位準，使控制信號SELLa、SELRa、及SELRb為“L”位準。於是，控制信號BLC經由電晶體TLb及電阻部REGb被供給至各感測放大器區段SEGb。 於選擇區塊選擇奇數區塊且奇數位元線之情形時，定序器17使控制信號SELRa為“H”位準，使控制信號SELLa、SELLb、及SELRb為“L”位準。於是，控制信號BLC經由電晶體TRa及電阻部REGa被供給至各感測放大器區段SEGa。另一方面，於選擇區塊選擇奇數區塊且偶數位元線之情形時，定序器17使控制信號SELRb為“H”位準，使控制信號SELLa、SELLb、及SELRa為“L”位準。於是，控制信號BLC經由電晶體TRb及電阻部REGb被供給至各感測放大器區段SEGb。第6實施形態之半導體記憶裝置10之其他動作與第4實施形態之半導體記憶裝置10之動作相同，因此省略說明。 [6-3]第6實施形態之效果 如上所述，於第6實施形態之半導體記憶裝置10中，感測放大器模組13包含複數個電阻部REG，且包含按照每一電阻部REG分配之感測放大器區段SEG。而且，該等電阻部REG及感測放大器區段SEG之組例如與奇數位元線或偶數位元線建立關聯。 藉此，第6實施形態之半導體記憶裝置10於奇數位元線及偶數位元線中配線電阻等不同之情形時，可使控制信號BLC之突跳量分別最佳化。因此，第6實施形態之半導體記憶裝置10可抑制針對位元線BL之突跳量之不均，因此可提高讀出動作之可靠性。 再者，於以上之說明中，以感測放大器區段SEGa與奇數位元線建立關聯且感測放大器區段SEGb與偶數位元線建立關聯之情形為例進行了說明，但並不限定於此。亦可對各感測放大器區段SEG應用其他不同之構成。又，於以上之說明中，例如以電晶體TDL0連接於複數個區段SEG中所包含之感測放大器區域RG0之情形為例進行了說明，但並不限定於此。例如第6實施形態之半導體記憶裝置10亦可如第4實施形態之半導體記憶裝置10般構成為針對1個電晶體TD連接1個區段SEG中所包含之1個區域RG。 [7]第7實施形態 第7實施形態之半導體記憶裝置10包含自供給控制信號BLC之配線之一端側驅動之驅動器及自另一端側驅動之驅動器，執行使字元線WL及控制信號BLC之突跳量之時間變動接近之讀出動作。以下，針對第7實施形態之半導體記憶裝置10說明與第1～第6實施形態之不同點。 [7-1]構成 圖21係表示第7實施形態之半導體記憶裝置10中所包含之感測放大器模組13及電壓產生電路19之詳細構成例之方塊圖。如圖21所示，感測放大器模組13包含複數個感測放大器區段SEG1及SEG2，電壓產生電路19包含BLC驅動器DR1及DR2。 感測放大器區段SEG1及SEG2分別包含複數個感測放大器組SAG。區段SEG1內之感測放大器SAU連接於與設置於區域AR1之NAND串NS對應之位元線BL，區段SEG2內之感測放大器SAU連接於與設置於區域AR2之NAND串NS對應之位元線BL。 BLC驅動器DR1及DR2基於未圖示之電荷泵產生之電壓，分別產生控制信號BLC1及BLC2。BLC驅動器DR1將所產生之控制信號BLC1供給至區段SEG1中所包含之感測放大器單元SAU，BLC驅動器DR2將所產生之控制信號BLC2供給至區段SEG2中所包含之感測放大器單元SAU。 於以上所說明之第7實施形態之感測放大器模組13中，於選擇偶數區塊之情形時，對應於區域AR1之感測放大器區段SEG1與Near側對應，對應於區域AR2之感測放大器區段SEG2與Far側對應。同樣地，於選擇奇數區塊之情形時，對應於區域AR2之感測放大器區段SEG2與Near側對應，對應於區域AR1之感測放大器區段SEG2與Far側對應。 [7-2]動作 第7實施形態之半導體記憶裝置10於在讀出動作中執行對控制信號BLC之突跳動作之情形時，根據選擇偶數區塊抑或選擇奇數區塊，而使BLC驅動器DR1及DR2之控制方法變化。換言之，基於區域AR1及AR2之“Near”及“Far”之對應關係，定序器17變更控制信號BLC1及BLC2之控制方法。 例如定序器17於區域AR1及AR2分別與“Near”及“Far”對應之情形時，對控制信號BLC1及BLC2分別應用“Near”及“Far”之控制，於區域AR1及AR2分別與“Far”及“Near”對應之情形時，對控制信號BLC1及BLC2應用“Near”及“Far”之控制。 圖22表示第7實施形態之半導體記憶裝置10之讀出動作之流程圖之一例。如圖22所示，首先，半導體記憶裝置10自外部控制器接收讀出命令(步驟S10)。其次，定序器17根據儲存之位址信息ADD，確認所選擇之區塊BLK之位址，確認所選擇之區塊BLK為偶數區塊抑或奇數區塊(步驟S11)。繼而，定序器17於選擇偶數區塊之情形時，對控制信號BLC1及BLC2分別應用“Near”及“Far”之控制(步驟S15)，執行讀出動作(步驟S17)。另一方面，定序器17於選擇奇數區塊之情形時，對控制信號BLC1及BLC2分別應用“Far”及“Near”之控制(步驟S16)，執行讀出動作(步驟S17)。 以下，對選擇偶數區塊之情形時之讀出動作之詳細情況進行說明。圖23表示第7實施形態之半導體記憶裝置10之讀出動作之波形之一例，表示選擇偶數區塊之情形時之該區塊BLK之選擇字元線WL之波形、以及控制信號BLC及STB之波形之一例。又，圖23於字元線WL之波形及控制信號BLC之波形中，分別以實線及虛線表示與Near側及Far側對應之波形。 如圖23所示，第7實施形態之讀出動作之時刻t0～t3間之動作係與使用圖12所說明之第1實施形態之讀出動作之時刻t1～t9間之動作對應。具體而言，圖23所示之字元線WL及控制信號STB之波形與圖12所示之字元線WL及控制信號STB之波形相同，圖23所示之控制信號BLC之波形與圖23所示之控制信號BLC之波形不同。 如圖23所示，於時刻t1，列解碼器模組12A使字元線WL之電壓下降至電壓AR。又，於時刻t1，BLC驅動器DR1及DR2使控制信號BLC上升至例如突跳電壓Vblc＋BLkick。 繼而，BLC驅動器DR1基於字元線WL之Near側之電壓之時間變動而控制控制信號BLC1，BLC驅動器DR2基於字元線WL之Far側之電壓之時間變動而控制控制信號BLC2。具體而言，BLC驅動器DR1使控制信號BLC1之電壓與字元線WL之Near側之波形連動而階段性地下降，BLC驅動器DR2使控制信號BLC2之電壓與字元線WL之Far側之波形連動而階段性地下降。 於時刻t2對字元線WL施加突跳電壓後，定序器17執行對控制信號BLC之突跳動作，BLC驅動器DR1及DR2例如輸出突跳電壓Vblc＋BLkick之控制信號BLc。繼而，BLC驅動器DR1使控制信號BLC1之電壓與字元線WL之Near側之波形連動而階段性地下降，BLC驅動器DR2使控制信號BLC2之電壓與字元線WL之Far側之波形連動而階段性地下降。第7實施形態之讀出動作之其他動作與第1實施形態之讀出動作相同，因此省略說明。 再者，以上所說明之使控制信號BLC1及BLC2上升及下降時階段性地施加之電壓數並不限定於圖示數，可分別設定為任意數。 [7-3]第7實施形態之效果 如上所述，第7實施形態之半導體記憶裝置10將感測放大器模組13於字元線方向上分割成2個區域，包含與一區域對應之BLC驅動器DR1、及與另一區域對應之BLC驅動器DR2。 而且，第7實施形態之半導體記憶裝置10於突跳動作時，根據所選擇之區塊BLK，使對應於Near側之BLC驅動器DR及對應於Far側之BLC驅動器DR輸出不同之控制信號BLC。具體而言，於突跳動作時，以對應於Near側之BLC驅動器DR與字元線WL之Near側之電壓之時間變動連動之方式控制，且以對應於Far側之BLC驅動器DR與字元線WL之Far側之電壓之時間變動連動之方式控制。 而且，於第7實施形態中，為了於突跳動作時使控制信號BLC之電壓變化與字元線WL之電壓之時間變動連動，BLC驅動器DR於時間方向上階段性地施加多種電壓。藉由於時間方向上施加多種電壓，BLC驅動器DR可形成與例如第1實施形態中說明之讀出動作之突跳動作時之Near側及Far側之波形相似之波形。換言之，例如BLC驅動器DR1可輸出與對字元線WL之Near側之突跳動作連動之控制信號BLC1，BLC驅動器DR2可輸出與對字元線WL之Far側之突跳動作連動之控制信號BLC2。 藉此，第7實施形態之半導體記憶裝置10可與第1實施形態同樣地使對控制信號BLC之突跳動作時之控制信號BLC之突跳量之時間變動接近於對字元線WL之突跳動作時之字元線WL之突跳量之時間變動。因此，第7實施形態之半導體記憶裝置10可與第1實施形態同樣地縮短對字元線WL執行突跳動作之情形時之位元線BL之穩定時間，因此可使讀出動作高速化。 [8]第8實施形態 第8實施形態之半導體記憶裝置10之構成與第7實施形態之半導體記憶裝置10相同。於第8實施形態中，讀出動作中之各種控制信號之控制方法與第7實施形態中說明之讀出動作不同。 [8-1]動作 圖24表示第8實施形態之半導體記憶裝置10之讀出動作之波形之一例。如圖24所示，第8實施形態之讀出動作之時刻t0～t3間之動作相對於使用圖23所說明之第7實施形態之讀出動作，時刻t2以後之動作不同。 具體而言，如圖24所示，於時刻t2對字元線WL施加突跳電壓後，定序器17執行對控制信號BLC之突跳動作，BLC驅動器DR1例如輸出突跳電壓Vblc＋BLkick之控制信號BLC。另一方面，BLC驅動器DR2基於字元線WL之Far側之電壓到達波峰之時點，使控制信號BLC之電壓階段性地上升至低於突跳電壓Vblc＋BLkick之電壓。 繼而，BLC驅動器DR1使控制信號BLC1之電壓對應於字元線WL之Near側之波形而階段性地下降，BLC驅動器DR2使控制信號BLC2之電壓對應於字元線WL之Far側之波形而階段性地下降。第8實施形態之讀出動作之其他動作與第7實施形態之讀出動作相同，因此省略說明。 [8-2]第8實施形態之效果 於以上所說明之第8實施形態之讀出動作中，相對於第7實施形態之讀出動作，突跳動作時之字元線WL之Far側之電壓之峰值不同。關於突跳動作時之字元線WL之Far側之電壓，第8實施形態之讀出動作低於第7實施形態之讀出動作。 具體而言，突跳動作時之字元線WL之Far側之電壓於第8實施形態之讀出動作中上升至接近於突跳電壓CR＋CGkick之電壓，但於第8實施形態之讀出動作中，上升至高於讀出電壓CR且低於第7實施形態之讀出動作之電壓。該情況表示第7實施形態所選擇之字元線WL之RC延遲量大於第8實施形態。 相對於此，於第8實施形態中，控制信號BLC以感測放大器部SA內之Far側之電壓變化與字元線WL之Far側之電壓變化連動之方式設定。即，於第8實施形態之讀出動作中，突跳動作時之控制信號BLC之Far側之峰值以低於第7實施形態之讀出動作之方式設定。 藉此，第8實施形態之半導體記憶裝置10於字元線WL之RC延遲量大於第7實施形態中說明之讀出動作之情形時，可使對控制信號BLC之突跳動作時之控制信號BLC之突跳量之時間變動接近於對字元線WL之突跳動作時之字元線WL之突跳量之時間變動。因此，第8實施形態之半導體記憶裝10可與第7實施形態同樣地縮短對字元線WL執行突跳動作之情形時之位元線BL之穩定時間，因此可使讀出動作高速化。 [9]第9實施形態 第9實施形態之半導體記憶裝置10之構成與第7實施形態之半導體記憶裝置10相同。於第9實施形態中，讀出動作中之各種控制信號之控制方法與第7及第8實施形態中說明之讀出動作不同。 [9-1]動作 圖25表示第9實施形態之半導體記憶裝置10之讀出動作之波形之一例。如圖25所示，第9實施形態之讀出動作之時刻t0～t3間之動作相對於使用圖23說明之第7實施形態之讀出動作，時刻t2以後之動作不同。 具體而言，如圖25所示，於時刻t3對字元線WL施加突跳電壓後，定序器17執行對控制信號BLC之突跳動作，BLC驅動器DR1輸出例如突跳電壓Vblc＋BLkick之控制信號BLC1，使控制信號BLC1之電壓對應於字元線WL之Near側之波形而階段性地下降。 另一方面，BLC驅動器DR2使控制信號BLC2之電壓對應於字元線WL之Far側之波形而階段性地上升至電壓Vblc。第9實施形態之讀出動作之其他動作與第7實施形態之讀出動作相同，因此省略說明。 [9-2]第9實施形態之效果 於以上所說明之第9實施形態之讀出動作中，相對於第7及第8實施形態之讀出動作，突跳動作時之字元線WL之Far側之電壓之峰值不同。關於突跳動作時之字元線WL之Far側之電壓，第9實施形態之讀出動作低於第8實施形態之讀出動作。 具體而言，於第9實施形態之讀出動作中，突跳動作時之字元線WL之Far側之電壓成為不超過讀出電壓CR之電壓。該情況表示第9實施形態所選擇之字元線WL之RC延遲量大於第8實施形態。 相對於此，於第9實施形態中，控制信號BLC以感測放大器部SA內之Far側之電壓變化與字元線WL之Far側之電壓變化連動之方式設定。即，於第9實施形態之讀出動作中，突跳動作時之控制信號BLC之Far側之峰值以低於第8實施形態之讀出動作之方式設定。 藉此，第9實施形態之半導體記憶裝置10於字元線WL之RC延遲量大於第8實施形態中說明之讀出動作之情形時，可使對控制信號BLC之突跳動作時之控制信號BLC之突跳量之時間變動接近於對字元線WL之突跳動作時之字元線WL之突跳量之時間變動。因此，第9實施形態之半導體記憶裝置10可與第7及第8實施形態同樣地縮短對字元線WL執行突跳動作之情形時之位元線BL之穩定時間，因此可使讀出動作高速化。 [10]第10實施形態 第10實施形態之半導體記憶裝置10之構成與第1實施形態之半導體記憶裝置10相同。於第10實施形態中，相對於第1實施形態中說明之讀出動作，施加之讀出電壓之順序不同。 [10-1]動作 圖26表示第10實施形態之半導體記憶裝置10之讀出動作之波形之一例。如圖26所示，第10實施形態之讀出動作之波形相對於使用圖12說明之第1實施形態之讀出動作，字元線WL之波形不同。 具體而言，如圖26所示，於時刻t1，列解碼器模組12A對字元線WL施加例如讀出導通電壓Vread。繼而，列解碼器模組12A於時刻t2之前開始字元線WL之電壓之下降，使字元線WL之電壓下降至讀出電壓CR。與第1實施形態同樣地，字元線WL之Near側之電壓較字元線WL之Far側之電壓上升得快且下降得快。 此時，定序器17例如以字元線WL之Near側之電壓下降至電壓CR之時點與於時刻t3之後感測放大器部SA內之Near側之控制信號BLC下降至電壓Vblc之時點一致之方式進行控制，以字元線WL之Far側之電壓下降至電壓CR之時點與感測放大器部SA內之Far側之控制信號BLC下降至電壓Vblc之時點一致之方式進行控制。 其後，若定序器17使控制信號STB為“H”位準，則感測放大器單元SAU判定對應之選擇記憶胞之閾值電壓是否為電壓CR以上，並將判定結果保持於感測放大器單元SAU內之閂鎖電路。 於時刻t5，列解碼器模組12A使字元線WL之電壓自讀出電壓CR下降至讀出電壓AR。例如定序器17以字元線WL之Near側之電壓下降至電壓AR之時點與於時刻t7之後感測放大器部SA內之Near側之控制信號BLC下降至電壓Vblc之時點一致之方式進行控制，以字元線WL之Far側之電壓下降至電壓AR之時點與感測放大器部SA內之Far側之控制信號BLC下降至電壓Vblc之時點一致之方式進行控制。 其後，若定序器17使控制信號STB為“H”位準，則感測放大器單元SAU判定對應之選擇記憶胞之閾值電壓是否為電壓AR以上，並將判定結果保持於感測放大器單元SAU內之閂鎖電路。 第10實施形態之半導體記憶裝置10之讀出動作中之其他動作與使用圖12說明之第1實施形態之半導體記憶裝置10之讀出動作相同，因此省略說明。 [10-2]第10實施形態之效果 如上所述，於第10實施形態之讀出動作中，相對於第1實施形態之讀出動作，自讀出電壓高之動作依序執行讀出。即便於此種情形時，第10實施形態之半導體記憶裝置10亦可獲得與第1實施形態之半導體記憶裝置10相同之效果。 又，於讀出動作中開始有將字元線WL之電壓上升至讀出導通電壓Vread之控制之情形時，第10實施形態之讀出動作中，僅成為例如將字元線WL之電壓階段性地下降之控制。 藉此，可使字元線WL之電壓高速地轉變，因此第10實施形態之半導體記憶裝置10可使讀出動作高速化。又，第10實施形態之半導體記憶裝置10由於讀出動作中之充放電次數變少，故而可抑制伴隨著充放電之電流之消耗量。 [11]第11實施形態 第11實施形態之半導體記憶裝置10之構成與第1實施形態之半導體記憶裝置10相同。於第11實施形態中，相對於第10實施形態中說明之讀出動作，施加至字元線WL之電壓之控制方法不同。 [11-1]動作 圖27表示第11實施形態之半導體記憶裝置10之讀出動作之波形之一例。如圖27所示，第11實施形態之讀出動作之波形相對於使用圖26說明之第10實施形態之讀出動作，字元線WL之波形不同。 具體而言，如圖27所示，於時刻t1，列解碼器模組12A對字元線WL施加例如讀出導通電壓Vread。繼而，定序器17於使字元線WL之電壓從讀出導通電壓Vread下降至讀出電壓CR時，執行突跳動作。 第11實施形態之對字元線WL之突跳動作於減小電壓之方向上進行控制。具體而言，列解碼器模組12A例如於時刻t3，對所選擇之字元線WL暫時施加突跳電壓CR－CGkick。再者，字元線WL之突跳量CGkick可設定為任意值，施加突跳電壓之時點可為時刻t3之前或時刻t3之後。其後，列解碼器模組12A對字元線WL施加讀出電壓CR。 此時，定序器17例如以字元線WL之Near側之電壓上升至電壓CR之時點與字元線WL之Far側之電壓下降至電壓CR之時點一致之方式進行控制。 同樣地，於時刻t5，列解碼器模組12A使字元線WL之電壓自讀出電壓CR下降至讀出電壓AR時應用突跳動作。具體而言，列解碼器模組12A例如於時刻t7，對所選擇之字元線WL暫時施加突跳電壓AR－CGkick。再者，施加突跳電壓之時點亦可為時刻t3之前或時刻t3之後。其後，列解碼器模組12A對字元線WL施加讀出電壓AR。 第11實施形態之半導體記憶裝置10之讀出動作中之其他動作與使用圖26說明之第10實施形態之半導體記憶裝置10之讀出動作相同，因此省略說明。 [11-2]第11實施形態之效果 如上所述，於第11實施形態之讀出動作中，相對於第10實施形態之讀出動作，追加字元線WL之突跳動作。即便於此種情形時，第11實施形態之半導體記憶裝置10亦可獲得與第10實施形態之半導體記憶裝置10相同之效果。 又，於第11實施形態之讀出動作中，執行對字元線WL之突跳動作，因此字元線WL之Far側之電壓到達所需之讀出電壓為止之時間快於第10實施形態之讀出動作。因此，第11實施形態之半導體記憶裝置10相較於第10實施形態之半導體記憶裝置10可使讀出動作高速化。 [12]第12實施形態 第12實施形態之半導體記憶裝置10之構成與第1實施形態之半導體記憶裝置10相同。於第12實施形態中，相對於第11實施形態中說明之讀出動作，控制信號BLC之控制方法不同。 [12-1]動作 圖28表示第12實施形態之半導體記憶裝置10之讀出動作之波形之一例。如圖28所示，第12實施形態之讀出動作之波形相對於使用圖27說明之第11實施形態之讀出動作，控制信號BLC之波形不同。 於第12實施形態之讀出動作中，定序器17例如於時刻t2對控制信號BLC執行突跳動作，進而於時刻t3於減小電壓之方向上執行突跳動作。換言之，定序器17於對一端控制信號BLC整體執行正方向之突跳動作後，執行比目標電壓小之方向(負方向)之突跳動作，之後施加目標電壓。 具體而言，如圖28所示，於時刻t2，BLC驅動器DR例如輸出突跳電壓Vblc＋BLkick之控制信號BLC。繼而，於時刻t3，BLC驅動器DR使控制信號BLC暫時下降至低於電壓Vblc之電壓後，上升至電壓Vblc。 此時，定序器17例如以字元線WL之Near側之電壓上升至電壓CR之時點與於時刻t3後被執行突跳動作之控制信號BLC變成電壓Vblc之時點一致之方式進行控制。 同樣地，於時刻t6，BLC驅動器DR例如輸出突跳電壓Vblc＋BLkick之控制信號BLC。繼而，於時刻t7，BLC驅動器DR使控制信號BLC暫時下降至低於電壓Vblc之電壓後，上升至電壓Vblc。 第12實施形態之半導體記憶裝置10之讀出動作中之其他動作與使用圖27說明之第11實施形態之半導體記憶裝置10之讀出動作相同，因此省略說明。 [12-2]第12實施形態之效果 如上所述，於第12實施形態之讀出動作中，相對於第11實施形態之讀出動作，於追加控制信號BLC之正方向之突跳動作後追加負方向之突跳動作。即便於此種情形時，第12實施形態之半導體記憶裝置10亦可獲得與第11實施形態之半導體記憶裝置10相同之效果。 又，於第12實施形態之讀出動作中，對控制信號BLC執行負方向之突跳動作。於是，關於即將到達目標電壓之前之電壓轉變方向，字元線WL及控制信號BLC兩者均為Near側變成電壓上升之方向，Far側變成電壓下降之方向。 藉此，第12實施形態之半導體記憶裝置10可較第11實施形態而精度更高地使字元線WL及控制信號BLC之變化接近，因此可較第11實施形態提高讀出動作之可靠性。 [13]第13實施形態 第13實施形態之半導體記憶裝置10係於第1實施形態之半導體記憶裝置10中自所有區塊BLK之兩側驅動。以下，針對第13實施形態之半導體記憶裝置10說明與第1實施形態之半導體記憶裝置10之不同點。 [13-1]構成 圖29係表示第5實施形態之半導體記憶裝置10中所包含之記憶胞陣列11及列解碼器模組12之構成例之方塊圖，相對於在第1實施形態中使用圖4說明之構成，列解碼器模組12A及12B之構成不同。 具體而言，如圖29所示，第13實施形態之列解碼器模組12A包含與區塊BLK0～BLKn對應之列解碼器RDA，列解碼器模組12B包含與區塊BLK0～BLKn對應之列解碼器RDB。即，於第13實施形態中，各區塊BLK成為藉由列解碼器模組12A及12B而從區塊BLK之兩側被驅動之構成。例如列解碼器RDA自與字元線WL對應之導電體42之一端側供給電壓，列解碼器RDB自另一端側供給電壓。 又，如圖29所示，第13實施形態之記憶胞陣列11於區域AR1與區域AR2之間定義區域AR3。區域AR3例如以於偶數區塊BLK中之與列解碼器RDA之距離和於奇數區塊BLK中之與列解碼器RDB之距離變得相同之方式設置。即，於各區塊BLK中，區域AR3之位置例如以與對應之列解碼器RD之距離包含“Near”與“Far”之中間位置之方式定義。 於以下之說明中，於各區塊BLK中，將接近於列解碼器RDA及RDB之區域稱為“Edge(邊緣)”，將包含區塊BLK之中央部分之區域稱為“Center(中心)”。即，區域AR1及AR2與Edge部對應，區域AR3與Center部對應。 再者，感測放大器模組13中所包含之複數個感測放大器組SAG包含與設置於區域AR1之記憶胞所連接之位元線BL對應之感測放大器組、與設置於區域AR2之記憶胞所連接之位元線BL對應之感測放大器組、以及與設置於區域AR3之記憶胞所連接之位元線BL對應之感測放大器組。 例如於讀出動作中，與區域AR1及AR3對應之感測放大器單元SAU讀出設置於選擇區塊之Edge部之記憶胞之資料，與區域AR3對應之感測放大器單元SAU讀出設置於選擇區塊之記憶胞之資料。 第13實施形態之半導體記憶裝置10之其他構成與第1實施形態之半導體記憶裝置10之構成相同，因此省略說明。 [13-2]動作 圖30表示第13實施形態之半導體記憶裝置10之讀出動作之波形之一例。圖30中之字元線WL之與“Edge”及“Center”對應之波形分別與圖12中之字元線WL之與“Near”及“Far”對應之波形相同。圖30中之控制信號BLC之與“Edge”及“Center”對應之波形分別與圖12中之控制信號BLC之與“Near”及“Far”對應之波形相同。 又，於第13實施形態之讀出動作中，定序器17於時刻t0～t10之間，使控制信號SELL及SELR均固定為“H”位準。即，於第13實施形態中，定序器17不依存於所選擇之區塊BLK之位址，而執行對字元線WL及控制信號BLC之突跳動作。 第13實施形態之半導體記憶裝置10之讀出動作中之其他動作與使用圖12說明之第1實施形態之半導體記憶裝置10之讀出動作相同，因此省略說明。 [13-3]第13實施形態之效果 如上所述，第13實施形態之半導體記憶裝置10具有自區塊BLK之兩側驅動字元線WL之構成。如此，於自兩側驅動字元線WL之構成之情形時，相較於如第1實施形態般從單側驅動之情形，字元線WL之電壓之時間變動變快。又，於自兩側驅動字元線WL之構成之情形時，與列解碼器RD之距離遠之Center部之電壓之時間變動相較於與列解碼器RD之距離近之Edge部之電壓之時間變動變慢。 因此，於第13實施形態之半導體記憶裝置10中，對字元線WL及控制信號BLC執行與第1實施形態相同之突跳動作，對控制信號SELL及SELR進行相同之控制。具體而言，於讀出動作中，藉由使控制信號SELL及SELR均為“H”位準而使電晶體TL及TR分別為接通狀態，而自兩側驅動控制信號BLC。 藉此，第13實施形態之半導體記憶裝置10可使Edge部之字元線WL之電壓之時間變動與對應於Edge部之控制信號BLC之電壓之時間變動接近，可使Center部之字元線WL之電壓之時間變動與對應於Center部之控制信號BLC之電壓之時間變動接近。因此，第13實施形態之半導體記憶裝置10可與第1實施形態同樣地縮短對字元線WL執行突跳動作之情形時之位元線BL之穩定時間，因此可使讀出動作高速化。 [14]第14實施形態 第14實施形態之半導體記憶裝置10之構成與第1實施形態之半導體記憶裝置10相同，於讀出動作中，例如分開使用第1～第3實施形態中說明之讀出動作。 [14-1]動作 字元線WL之RC延遲量例如如圖8所示，有根據設置有對應於字元線WL之導電體42之層而不同之情況。於該情形時，例如有於設置於上層之字元線WL之組、設置於中層之字元線WL之組、及設置於下層之字元線WL之組中，RC延遲量不同之情況。 於第14實施形態之半導體記憶裝置10中，例如將複數個字元線WL自RC延遲量小之字元線依序分類為例如第1～第3組。再者，字元線WL之分組方法並不限定於此，例如亦可考慮字元線WL與半導體支柱MH之接觸面積。 繼而，第14實施形態之半導體記憶裝置10基於所選擇之字元線WL之組，變更要執行之讀出動作。以下，將第1～第3實施形態中說明之讀出動作分別稱為第1～第3讀出動作。 圖31表示第14實施形態之半導體記憶裝置10之讀出動作之流程圖之一例。如圖31所示，首先，半導體記憶裝置10自外部控制器接收讀出命令(步驟S20)。具體而言，半導體記憶裝置10將自控制器接收到之指令及位址信息分別儲存至指令暫存器15C及位址暫存器15B。 其次，定序器17根據所儲存之位址信息ADD確認所選擇之字元線WL之位址，確認所選擇之字元線WL包含於哪個組(步驟S21)。繼而，定序器17於選擇第1組之字元線WL之情形時執行第1讀出動作(步驟S22)，於選擇第2組之字元線WL之情形時執行第2讀出動作(步驟S23)，於選擇第3組之字元線WL之情形時執行第3讀出動作(步驟S24)。 第14實施形態之半導體記憶裝置10之讀出動作中之其他動作與第1～第3實施形態中說明之讀出動作相同，因此省略說明。再者，於以上之說明中，對將複數個字元線WL分成3組之情況進行了敍述，但並不限定於此。例如亦可對複數個字元線WL實施更細之分組。 [14-2]第14實施形態之效果 於半導體記憶裝置10中，字元線WL之RC延遲量之大小例如有對應於形成字元線WL之層之位置而變化之情況。因此，第1實施形態之半導體記憶裝置10將字元線WL基於其RC延遲量之大小進行分組，針對每組變更要執行之讀出動作。 而且，第1實施形態之半導體記憶裝置10對應於所選擇之字元線WL之組，分開使用例如使用圖12～圖14分別說明之第1～第3實施形態之讀出動作。於該情形時，第1實施形態之讀出動作以控制信號BLC之Far側之波形與第1組之字元線WL之Far側之波形連動之方式最佳化，第2實施形態之讀出動作以控制信號BLC之Far側之波形與第2組之字元線WL之Far側之波形連動之方式最佳化，第3實施形態之讀出動作以控制信號BLC之Far側之波形與第3組之字元線WL之Far側之波形連動之方式最佳化。 藉此，第14實施形態之半導體記憶裝置10即便於字元線WL之特性存在不均之情形時，亦可使突跳動作時之控制信號BLC之波形與字元線WL之波形高精度地連動。因此，第14實施形態之半導體記憶裝置10無論於選擇區塊BLK內之哪一字元線WL之情形時，均可縮短對字元線WL執行突跳動作之情形時之位元線BL之穩定時間，因此可以區塊BLK整體使讀出動作高速化。 再者，於以上之說明中，列舉半導體記憶裝置10分開使用第1～第3實施形態之讀出動作之情形為例，但並不限定於此。例如半導體記憶裝置10可利用第1～第3實施形態之讀出動作中之任一個讀出動作，亦可利用複數個讀出動作。 又，第14實施形態之半導體記憶裝置10亦可利用其他實施形態中說明之讀出動作。例如亦可將第10～第12實施形態中說明之讀出動作利用於第14實施形態之讀出動作。又，第14實施形態之半導體記憶裝置10亦可於各實施形態之讀出動作中應用不同之突跳量。 再者，半導體記憶裝置10亦可包含如第1實施形態般自單側驅動字元線WL之構成、及如第13實施形態般自兩側驅動字元線WL之構成之兩者。例如半導體記憶裝置10有於下層之字元線WL中設為如圖29所示之兩側驅動之構成，於上層之字元線WL中設為如圖4所示之單側驅動之構成之情況。於該情形時，第14實施形態之半導體記憶裝置10亦可於讀出動作之分開使用中進一步利用使用圖30說明之第13實施形態之讀出動作。 [15]第15實施形態 第15實施形態之半導體記憶裝置10之構成與第7實施形態之半導體記憶裝置10相同，於讀出動作中分開使用例如第7～第9實施形態中說明之讀出動作。 [15-1]動作 於第15實施形態之半導體記憶裝置10中，與第14實施形態同樣地例如將複數個字元線WL自RC延遲量小之字元線依序分類為例如第1～第3組。而且，第15實施形態之半導體記憶裝置10基於所選擇之字元線WL之組，變更要執行之讀出動作。以下，將第7～第9實施形態中說明之讀出動作分別稱為第4～第6讀出動作。 圖32表示第15實施形態之半導體記憶裝置10之讀出動作之流程圖之一例。如圖32所示，首先，半導體記憶裝置10自外部控制器接收讀出命令(步驟S20)。 其次，定序器17根據所儲存之位址信息ADD，確認所選擇之字元線WL之位址，確認所選擇之字元線WL包含於哪一組(步驟S21)。繼而，定序器17於選擇第1組之字元線WL之情形時執行第4讀出動作(步驟S25)，於選擇第2組之字元線WL之情形時執行第5讀出動作(步驟S26)，於選擇第3組之字元線WL之情形時執行第6讀出動作(步驟S27)。 第15實施形態之半導體記憶裝置10之讀出動作中之其他動作與第7～第9實施形態中說明之讀出動作相同，因此省略說明。再者，於以上之說明中，對將複數個字元線WL分成3組之情況進行了敍述，但並不限定於此。例如亦可對複數個字元線WL實施更細之分組。 [15-2]第15實施形態之效果 第15實施形態之半導體記憶裝置10係與第14實施形態同樣地，將字元線WL基於其RC延遲量之大小而進行分組，針對每組變更要執行之讀出動作。 而且，第15實施形態之半導體記憶裝置10根據所選擇之字元線WL之組，分開使用例如使用圖23～圖25分別說明之第7～第9實施形態之讀出動作。於該情形時，第7實施形態之讀出動作以控制信號BLC之Far側之波形與第1組之字元線WL之Far側之波形連動之方式最佳化，第8實施形態之讀出動作以控制信號BLC之Far側之波形與第2組之字元線WL之Far側之波形連動之方式最佳化，第9實施形態之讀出動作以控制信號BLC之Far側之波形與第3組之字元線WL之Far側之波形連動之方式最佳化。 藉此，第15實施形態之半導體記憶裝置10即便於字元線WL之特性存在不均之情形時，亦可使突跳動作時之控制信號BLC之波形與字元線WL之波形高精度地連動。因此，第15實施形態之半導體記憶裝置10無論於選擇區塊BLK內之哪一字元線WL之情形時，均可縮短對字元線WL執行突跳動作之情形時之位元線BL之穩定時間，因此可以區塊BLK整體使讀出動作高速化。 再者，於以上之說明中，列舉半導體記憶裝置10分開使用第7～第9實施形態之讀出動作之情形為例，但並不限定於此。例如半導體記憶裝置10可利用第7～第9實施形態之讀出動作中之任一個讀出動作，亦可利用複數個讀出動作。又，第15實施形態之半導體記憶裝置10亦可於各實施形態之讀出動作中應用不同之突跳量。 [16]變化例等 實施形態之半導體記憶裝置10包含第1及第2導電體以及第1至第4支柱。第1導電體＜圖9、42＞於第1方向上延伸設置，作為第1字元線發揮功能。第1支柱＜圖8、MH＞通過第1導電體而設置，與第1導電體之交叉部分作為第1記憶胞發揮功能。第2導電體＜圖10、60＞於第1方向上延伸設置，作為包含於感測放大器＜圖6、SA＞且連接於第1記憶胞之第1電晶體＜圖6、22＞之閘極電極發揮功能。第2支柱＜圖10、61A＞於第1方向上之第2導電體之一端部分設置於第2導電體上。第3支柱＜圖10、61B＞於第1方向上之第2導電體之另一端部分設置於第2導電體上。第4支柱＜圖10、63＞配置於第2支柱與第3支柱之間，設置於第2導電體上。藉此，可提供能夠高速地動作之半導體記憶裝置。 再者，於上述實施形態中，以Upper頁面資料之讀出動作為例進行了說明，但並不限定於此。例如即便對於Lower頁面資料之讀出動作，亦可應用上述實施形態中說明之動作。又，於對1個記憶胞記憶1位元或3位元以上之資料之情形時之讀出動作中，亦同樣地可應用第1～第6實施形態中說明之動作。 再者，於上述實施形態中，以列解碼器模組12設置於記憶胞陣列11下部之情形為例進行了說明，但並不限定於此。例如亦可記憶胞陣列11形成於半導體基板上，以隔著記憶胞陣列11之方式配置列解碼器模組12A及12B。即便於此種情形時，亦可執行上述實施形態中說明之動作。 再者，於上述實施形態中，以半導體記憶裝置10針對每一頁面讀出資料之情形為例進行了說明，但並不限定於此。例如亦可半導體記憶裝置10批次地讀出記憶於記憶胞之多位元之資料。即便於此種情形時，亦有於施加讀出動作時應用突跳動作之情況，因此半導體記憶裝置10可應用上述實施形態中說明之動作。 再者，於上述實施形態中，使用表示字元線WL之波形之時序圖對讀出動作進行了說明，但該字元線WL之波形例如成為與對列解碼器模組12供給電壓之信號線之波形相同之波形。即，於上述實施形態中施加至字元線WL之電壓及對字元線WL施加電壓之期間可藉由調查對應之信號線之電壓而大致獲知。再者，字元線WL之電壓亦有因列解碼器模組12中所包含之傳輸電晶體所產生之電壓降而較對應之信號線變低之情況。 再者，於上述實施形態中，以記憶胞使用MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬氧化氮氧化矽)膜之情形為例進行了說明，但並不限定於此。例如即便於使用利用浮閘之記憶胞之情形時，藉由執行上述實施形態中說明之讀出動作及寫入動作，亦可獲得相同之效果。 再者，於上述實施形態中，列舉電連接各導電體42之通孔接點VC通過該導電體42之情形為例，但並不限定於此。例如與各導電體42對應之通孔接點VC亦可自不同之配線層之導電體42通過導電體40而連接於對應之擴散區域52。又，於以上之說明中，以通孔接點BC、VC、HU、TRC由1段支柱形成之情形為例進行了說明，但並不限定於此。例如該等通孔接點亦可連結2段以上之支柱而形成。又，於如此連結2段以上之支柱之情形時，亦可隔著不同之導電體。 再者，於上述實施形態中，記憶胞陣列11之構成亦可為其他構成。關於其他記憶胞陣列11之構成，例如記載於題為“三維積層非揮發性半導體記憶體”之2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於題為“三維積層非揮發性半導體記憶體”之2009年3月18日提出申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日提出申請之美國專利申請案12/679,991號、題為“半導體記憶體及其製造方法”之2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案係將其整體藉由參照引用至本案說明書中。 再者，於上述實施形態中，以區塊BLK為資料之抹除單位之情形為例進行了說明，但並不限定於此。關於其他抹除動作，記載於題為“非揮發性半導體記憶裝置”之2011年9月18日提出申請之美國專利申請案13/235,389號、題為“非揮發性半導體記憶裝置”之2010年1月27日提出申請之美國專利申請案12/694,690號中。該等專利申請案係將其整體藉由參照引用至本案說明書中。 再者，本說明書中，所謂“連接”，表示電連接，例如並不排除於其間隔著其他元件之情況。又，本說明書中，所謂“斷路”，表示該開關變成斷開狀態，例如並不排除流動如電晶體之洩漏電流般之微少之電流。 再者，於上述各實施形態中， (1)於讀出動作中，施加至“A”位準之讀出動作所選擇之字元線之電壓例如為0～0.55 V之間。並不限定於此，亦可設為0.1～0.24 V、0.21～0.31 V、0.31～0.4 V、0.4～0.5 V、0.5～0.55 V中之任一者之間。 施加至“B”位準之讀出動作所選擇之字元線之電壓例如為1.5～2.3 V之間。並不限定於此，亦可設為1.65～1.8 V、1.8～1.95 V、1.95～2.1 V、2.1～2.3 V中之任一者之間。 施加至“C”位準之讀出動作所選擇之字元線之電壓例如為3.0 V～4.0 V之間。並不限定於此，亦可設為3.0～3.2 V、3.2～3.4 V、3.4～3.5 V、3.5～3.6 V、3.6～4.0 V中之任一者之間。 作為讀出動作之時間(tRead)，例如亦可設為25～38 μs、38～70 μs、70～80 μs之間。 (2)寫入動作如上所述般包含編程動作與驗證動作。編程動作時最初施加至所選擇之字元線之電壓例如為13.7～14.3 V之間。並不限定於此，例如亦可設為13.7～14.0 V、14.0～14.6 V中之任一者之間。作為編程動作時施加至非選擇之字元線之電壓，例如亦可設為6.0～7.3 V之間。並不限定於該情形，例如可設為7.3～8.4 V之間，亦可設為6.0 V以下。 於寫入動作中，選擇第奇數號字元線時最初施加至所選擇之字元線之電壓與選擇第偶數號字元線時最初施加至所選擇之字元線之電壓亦可不同。於寫入動作中，亦可根據非選擇之字元線係第奇數號字元線、抑或第偶數號字元線，而變更施加之導通電壓。 作為將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)之情形時之編程電壓之升壓幅度，例如可列舉0.5 V左右。 作為寫入動作之時間(tProg)，例如亦可設為1700～1800 μs、1800～1900 μs、1900～2000 μs之間。 (3)於抹除動作中，最初施加至形成於半導體基板上部且上述記憶胞配置於上方之井之電壓例如為12.0～13.6 V之間。並不限定於該情形，例如亦可為13.6～14.8 V、14.8～19.0 V、19.0～19.8 V、19.8～21.0 V之間。 作為抹除動作之時間(tErase)，例如亦可設為3000～4000 μs、4000～5000 μs、4000～9000 μs之間。 (4)記憶胞之構造具有隔著膜厚為4～10 nm之穿隧絕緣膜而配置於半導體基板(矽基板)上之電荷累積層。該電荷累積層可設為膜厚為2～3 nm之SiN或SiON等絕緣膜與膜厚為3～8 nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷累積層之上具有絕緣膜。該絕緣膜例如具有隔於膜厚為3～10 nm之下層High-k膜與膜厚為3～10 nm之上層High-k膜之間之膜厚為4～10 nm之氧化矽膜。作為High-k膜，可列舉HfO等。又，氧化矽膜之膜厚可大於High-k膜之膜厚。於絕緣膜上隔著膜厚為3～10 nm之材料而形成有膜厚為30～70 nm之控制電極。此處，材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。又，可於記憶胞間形成氣隙。 對本發明之若干種實施形態進行了說明，但該等實施形態係作為例子而提出，並非意圖限定發明之範圍。該等新穎之實施形態可藉由其他各種形態而實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有將日本專利申請案2017-176657號(申請日：2017年9月14日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10‧‧‧半導體記憶裝置
11‧‧‧記憶胞陣列
12‧‧‧列解碼器模組
12A‧‧‧列解碼器模組
12B‧‧‧列解碼器模組
13‧‧‧感測放大器模組
14‧‧‧輸入輸出電路
15‧‧‧暫存器
15A‧‧‧狀態暫存器
15B‧‧‧位址暫存器
15C‧‧‧指令暫存器
16‧‧‧邏輯控制器
17‧‧‧定序器
18‧‧‧就緒/忙碌控制電路
19‧‧‧電壓產生電路
20‧‧‧p通道MOS電晶體
21‧‧‧p通道MOS電晶體
22‧‧‧p通道MOS電晶體
23‧‧‧p通道MOS電晶體
24‧‧‧p通道MOS電晶體
25‧‧‧p通道MOS電晶體
26‧‧‧p通道MOS電晶體
27‧‧‧p通道MOS電晶體
28‧‧‧電容器
30‧‧‧反相器
31‧‧‧反相器
32‧‧‧n通道MOS電晶體
33‧‧‧n通道MOS電晶體
40‧‧‧導電體
41‧‧‧導電體
42‧‧‧導電體
43‧‧‧導電體
44‧‧‧導電體
45‧‧‧區塊絕緣膜
46‧‧‧絕緣膜(電荷累積層)
47‧‧‧穿隧氧化膜
48‧‧‧半導體材料
50‧‧‧P型井區域
51‧‧‧擴散區域
52‧‧‧擴散區域
53‧‧‧導電體
54‧‧‧導電體
60‧‧‧導電體
61‧‧‧通孔接點
61A‧‧‧通孔接點
61B‧‧‧通孔接點
62‧‧‧導電體
62A‧‧‧導電體
62B‧‧‧導電體
63‧‧‧通孔接點
63A‧‧‧通孔接點
63B‧‧‧通孔接點
64‧‧‧導電體
64A‧‧‧導電體
64B‧‧‧導電體
65‧‧‧導電體
ADD‧‧‧位址信息
ALE‧‧‧位址閂鎖賦能信號
AR1‧‧‧區域
AR2‧‧‧區域
AR3‧‧‧區域
BC‧‧‧通孔接點
BL‧‧‧位元線
BLC‧‧‧控制信號
BLkick‧‧‧突跳量
BLK‧‧‧區塊
BLX‧‧‧控制信號
/CE‧‧‧晶片賦能信號
CGkick‧‧‧突跳量
CLE‧‧‧指令閂鎖賦能信號
CLK‧‧‧時脈
CMD‧‧‧信號為指令
COM‧‧‧節點
CR‧‧‧區域
DAT‧‧‧資料
DR‧‧‧BLC驅動器
GC‧‧‧配線層
HLL‧‧‧控制信號
HR‧‧‧區域
HU‧‧‧通孔接點
I/O(I/O1～I/O8)‧‧‧輸入輸出信號
INV‧‧‧節點
L0～L7‧‧‧配線
LAT‧‧‧節點
LBUS‧‧‧匯流排
LDL‧‧‧閂鎖電路
LI‧‧‧接觸插塞
MH‧‧‧半導體支柱
MT‧‧‧記憶胞電晶體
M1‧‧‧配線層
N0～N7‧‧‧節點
NS‧‧‧NAND串
/RE‧‧‧讀出賦能信號
RBn‧‧‧就緒/忙碌信號
RDA‧‧‧列解碼器
RDB‧‧‧列解碼器
REG‧‧‧電阻部
REGa‧‧‧電阻部
REGb‧‧‧電阻部
RG‧‧‧感測放大器區域
RPD‧‧‧控制信號
RPDa‧‧‧控制信號
RPDb‧‧‧控制信號
S10～S27‧‧‧步驟
SA‧‧‧感測放大器部
SAG‧‧‧感測放大器組
SAU‧‧‧感測放大器單元
SDL‧‧‧閂鎖電路
SEG‧‧‧感測放大器區段
SEGa0～SEGa7‧‧‧感測放大器區段
SEGb0～SEGb7‧‧‧感測放大器區段
SELL‧‧‧控制信號
SELLa‧‧‧電晶體
SELLb‧‧‧電晶體
SELR‧‧‧控制信號
SELRa‧‧‧電晶體
SELRb‧‧‧電晶體
SEN‧‧‧節點
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
SRC‧‧‧節點
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STB‧‧‧控制信號
STI‧‧‧控制信號
STL‧‧‧控制信號
STS‧‧‧狀態信息
SU‧‧‧串單元
TC‧‧‧電晶體
TDL0～TDL3‧‧‧電晶體
TDR0～TDR3‧‧‧電晶體
TL‧‧‧電晶體
TLa‧‧‧電晶體
TLb‧‧‧電晶體
TR‧‧‧電晶體
UDL‧‧‧閂鎖電路
VC‧‧‧導電性通孔接點
Vblc‧‧‧電壓
VblcL‧‧‧電壓
Vdd‧‧‧電壓
Vread‧‧‧讀出導通電壓
Vss‧‧‧電壓
/WE‧‧‧寫入賦能信號
WL‧‧‧字元線
/WP‧‧‧寫入保護信號
X‧‧‧方向
XDL‧‧‧閂鎖電路
XXL‧‧‧控制信號
Y‧‧‧方向
Z‧‧‧方向
圖1係表示第1實施形態之半導體記憶裝置之整體構成之一例之方塊圖。 圖2係表示第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之構成例之電路圖。 圖3係表示第1實施形態之半導體記憶裝置中所包含之記憶胞電晶體之閾值分佈及資料分配之一例之圖。 圖4係第1實施形態之半導體記憶裝置中所包含之列解碼器模組之詳細構成例之方塊圖。 圖5係表示第1實施形態之半導體記憶裝置中所包含之感測放大器模組及電壓產生電路之詳細構成例之方塊圖。 圖6係表示第1實施形態之半導體記憶裝置中所包含之感測放大器模組之構成例之電路圖。 圖7係表示第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之平面佈局之一例之圖。 圖8係沿圖7所示之VIII-VIII之記憶胞陣列之剖視圖。 圖9係表示第1實施形態之半導體記憶裝置中所包含之記憶胞陣列及列解碼器模組之剖面構造之一例之圖。 圖10係表示第1實施形態之半導體記憶裝置中所包含之感測放大器模組之平面佈局之一例之圖。 圖11係表示第1實施形態之半導體記憶裝置之讀出動作之一例之流程圖。 圖12係表示第1實施形態之半導體記憶裝置之讀出動作之波形之一例之圖。 圖13係表示第2實施形態之半導體記憶裝置之讀出動作之波形之一例之圖。 圖14係表示第3實施形態之半導體記憶裝置之讀出動作之波形之一例之圖。 圖15係表示第4實施形態之半導體記憶裝置中所包含之感測放大器模組及電壓產生電路之詳細構成例之方塊圖。 圖16係表示第4實施形態之半導體記憶裝置中所包含之感測放大器模組之平面佈局之一例之圖。 圖17係表示第5實施形態之半導體記憶裝置中所包含之感測放大器模組及電壓產生電路之詳細構成例之方塊圖。 圖18係表示第5實施形態之半導體記憶裝置之讀出動作之一例之表。 圖19係表示第6實施形態之半導體記憶裝置中所包含之感測放大器模組及電壓產生電路之詳細構成例之方塊圖。 圖20係表示第6實施形態之半導體記憶裝置之讀出動作之一例之表。 圖21係表示第7實施形態之半導體記憶裝置中所包含之感測放大器模組及電壓產生電路之詳細構成例之方塊圖。 圖22係表示第1實施形態之半導體記憶裝置之讀出動作之一例之流程圖。 圖23係表示第7實施形態之半導體記憶裝置之讀出動作之波形之一例之圖。 圖24係表示第8實施形態之半導體記憶裝置之讀出動作之波形之一例之圖。 圖25係表示第9實施形態之半導體記憶裝置之讀出動作之波形之一例之圖。 圖26係表示第10實施形態之半導體記憶裝置之讀出動作之波形之一例之圖。 圖27係表示第11實施形態之半導體記憶裝置之讀出動作之波形之一例之圖。 圖28係表示第12實施形態之半導體記憶裝置之讀出動作之波形之一例之圖。 圖29係表示第13實施形態之半導體記憶裝置中所包含之列解碼器模組之詳細構成例之方塊圖。 圖30係表示第13實施形態之半導體記憶裝置之讀出動作之波形之一例之圖。 圖31係表示第14實施形態之半導體記憶裝置之讀出動作之一例之流程圖。 圖32係表示第15實施形態之半導體記憶裝置之讀出動作之一例之流程圖。

Claims (14)

  1. 一種半導體記憶裝置，其具備： 第1導電體，其於第1方向上延伸設置，作為第1字元線發揮功能； 第1支柱，其通過上述第1導電體而設置，與上述第1導電體之交叉部分作為第1記憶胞發揮功能； 第2導電體，其於上述第1方向上延伸設置，作為包含於感測放大器且連接於上述第1記憶胞之第1電晶體之閘極電極發揮功能； 第2支柱，其於上述第1方向上之上述第2導電體之一端部分設置於上述第2導電體上； 第3支柱，其於上述第1方向上之上述第2導電體之另一端部分設置於上述第2導電體上；及 第4支柱，其配置於上述第2支柱與上述第3支柱之間，設置於上述第2導電體上。
  2. 如請求項1之半導體記憶裝置，其中 由第1驅動器產生之控制信號經由上述第2支柱、上述第3支柱、及上述第4支柱中之至少一個被供給至上述第2導電體。
  3. 如請求項2之半導體記憶裝置，其還具備： 第2電晶體，其閘極被輸入由控制器產生之第1信號，將由第2驅動器產生之控制信號經由上述第2支柱供給至上述第2導電體；及 第3電晶體，其閘極被輸入由上述控制器產生之第2信號，將上述控制信號經由上述第4支柱供給至上述第2導電體；且 對上述第1字元線，藉由第2驅動器從上述第1方向之一側施加電壓； 於上述第1記憶胞之讀出動作中， 上述第2驅動器對上述第1字元線施加突跳電壓，於對上述第1字元線施加上述突跳電壓後，使上述第1字元線之電壓自上述突跳電壓下降至所需之讀出電壓， 上述第1驅動器於對上述第1字元線施加有上述突跳電壓之期間，產生第1電壓之上述控制信號，於對上述第1字元線施加上述突跳電壓後，使上述控制信號之電壓自上述第1電壓下降至第2電壓， 上述控制器於上述控制信號之電壓自上述第1電壓下降至上述第2電壓之期間，使上述第1信號為第1邏輯位準且使上述第2信號為與上述第1邏輯位準不同之第2邏輯位準，於上述感測放大器對上述第1記憶胞之記憶資料進行判定時，使上述第1信號及上述第2信號為上述第1邏輯位準。
  4. 如請求項3之半導體記憶裝置，其還具備： 第4電晶體，其閘極被輸入由上述控制器產生之第3信號，將上述控制信號經由上述第3支柱供給至上述第2導電體， 於上述第1記憶胞之上述讀出動作中， 上述控制器於上述控制信號之電壓自上述第1電壓下降至上述第2電壓之期間，使上述第3信號為上述第2邏輯位準，於上述感測放大器對上述第1記憶胞之記憶資料進行判定時，使上述第3信號為上述第1邏輯位準。
  5. 如請求項4之半導體記憶裝置，其還具備： 第2記憶胞，其包含於與上述第1記憶胞不同之區塊，連接於上述第1電晶體；及 第3導電體，其於上述第1方向上延伸設置，作為連接於上述第2記憶胞之第2字元線發揮功能； 對上述第2字元線，藉由第3驅動器自上述第1方向之另一側施加電壓； 於上述第2記憶胞之讀出動作中， 上述第3驅動器對上述第2字元線施加上述突跳電壓，於對上述第2字元線施加上述突跳電壓後，使上述第2字元線之電壓自上述突跳電壓下降至上述所需之讀出電壓， 上述第2驅動器於對上述第2字元線施加有上述突跳電壓之期間，產生上述第1電壓之上述控制信號，於對上述第2字元線施加上述突跳電壓後，使上述控制信號之電壓自上述第1電壓下降至上述第2電壓， 上述控制器於上述控制信號之電壓自上述第1電壓下降至上述第2電壓之期間，使上述第3信號為上述第1邏輯位準且使上述第1信號及上述第2信號為上述第2邏輯位準，於上述感測放大器對上述第2記憶胞之記憶資料進行判定時，使上述第1信號、上述第2信號、及上述第3信號為上述第1邏輯位準。
  6. 如請求項3之半導體記憶裝置，其中 於上述讀出動作中， 上述控制器於上述控制信號之電壓為上述第1電壓之期間，將上述第1信號及上述第2信號維持為上述第1邏輯位準。
  7. 如請求項3之半導體記憶裝置，其中 於上述讀出動作中， 上述第1驅動器於對上述第1字元線施加上述突跳電壓之前，將上述控制信號之電壓維持為上述第1電壓， 上述控制器於上述控制信號之電壓為上述第1電壓之期間，將上述第1信號及上述第2信號維持為上述第2邏輯位準。
  8. 如請求項3之半導體記憶裝置，其中 於上述讀出動作中， 上述第1驅動器於對上述第1字元線施加有上述突跳電壓之期間且將上述控制信號之電壓設為上述第1電壓之前，將上述控制信號之電壓設為低於上述第2電壓之第3電壓， 上述控制器於上述控制信號之電壓為上述第1電壓之期間，將上述第1信號及上述第2信號維持為上述第2邏輯位準。
  9. 一種半導體記憶裝置，其具備： 記憶胞陣列； 複數個位元線，其等連接於上述記憶胞陣列； 感測放大器模組，其包括導電體及第1及第2區段，上述導電體包含於第1方向上延伸且沿上述第1方向排列之第1及第2節點，上述第1及第2區段包含第1及第2區域，該第1及第2區域包含分別連接於不同之上述位元線之感測放大器，上述第1及第2區域沿與上述第1方向交叉之第2方向排列，上述第1及第2區段沿上述第1方向排列，上述第1區段內之上述第1及第2區域之上述感測放大器連接於上述第1節點，上述第2區段內之上述第1及第2區域之上述感測放大器連接於上述第2節點； 第1電晶體，其閘極被輸入由控制器產生之第1信號，將由驅動器產生之控制信號供給至上述導電體之上述第1方向上之一端部分； 第2電晶體，其閘極被輸入由上述控制器產生之第2信號，將上述控制信號供給至上述導電體之上述第1方向上之另一端部分； 第3電晶體，其閘極被輸入由上述控制器產生之第3信號，將上述控制信號供給至上述第1區段內之上述第1區域之上述感測放大器；及 第4電晶體，其閘極被輸入上述第3信號，將上述控制信號供給至上述第2區段內之上述第2區域之上述感測放大器。
  10. 如請求項9之半導體記憶裝置，其中 上述感測放大器包含閘極被輸入上述控制信號之第5電晶體， 上述第5電晶體之閘極電極與上述導電體設置於相同之配線層。
  11. 如請求項10之半導體記憶裝置，其中 設置於上述感測放大器模組內之複數個上述第5電晶體之閘極電極於設置有上述閘極電極之配線層中，於上述第1區域與上述第2區域之間絕緣，於上述第1區段與上述第2區段之間絕緣。
  12. 如請求項9至11中任一項之半導體記憶裝置，其中 將上述第3電晶體與上述第1區段內之上述第1區域之上述感測放大器之間連接之配線，與上述第1區段內之上述第2區域之上述感測放大器絕緣， 將上述第4電晶體與上述第2區段內之上述第2區域之上述感測放大器之間連接之配線，與上述第2區段內之上述第1區域之上述感測放大器絕緣。
  13. 一種半導體記憶裝置，其具備： 第1及第2記憶胞； 第1字元線，其連接於上述第1及第2記憶胞，於第1方向上延伸，藉由第1驅動器而自上述第1方向之一側被施加電壓； 第1感測放大器，其包含第1電晶體，該第1電晶體連接於上述第1記憶胞且閘極由第2驅動器施加電壓；以及 第2感測放大器，其包含第2電晶體，該第2電晶體連接於上述第2記憶胞且閘極由第3驅動器施加電壓； 於讀出動作中， 於上述第1及第2感測放大器分別對上述第1及第2記憶胞中記憶之資料進行判定時，上述第1驅動器對上述第1及第2電晶體之閘極施加第1電壓， 上述第1驅動器於對上述第1字元線施加讀出電壓之前，施加高於上述讀出電壓之突跳電壓， 於對上述第1字元線施加有上述突跳電壓之期間，上述第2驅動器對上述第1電晶體之閘極施加高於上述第1電壓之第2電壓，上述第3驅動器對上述第2電晶體之閘極施加低於上述第2電壓之第3電壓， 於上述第2驅動器之輸出電壓自上述第2電壓變化為上述第1電壓時，上述第2驅動器階段性地施加多種電壓， 於上述第3驅動器之輸出電壓自上述第3電壓變化為上述第1電壓時，上述第3驅動器階段性地施加多種電壓。
  14. 如請求項13之半導體記憶裝置，其還具備： 第3記憶胞，其連接於上述第1電晶體； 第4記憶胞，其連接於上述第2電晶體；及 第2字元線，其連接於上述第3及第4記憶胞，於上述第1方向上延伸，藉由第4驅動器而自上述第1方向之另一側被施加電壓； 於上述讀出動作中， 於上述第1及第2感測放大器分別對上述第3及第4記憶胞中記憶之資料進行判定時，上述第1驅動器對上述第1及第2電晶體之閘極施加上述第1電壓， 上述第4驅動器於對上述第2字元線施加上述讀出電壓之前，施加上述突跳電壓， 於對上述第2字元線施加有上述突跳電壓之期間，上述第3驅動器對上述第1電晶體之閘極施加上述第2電壓，上述第2驅動器對上述第2電晶體之閘極施加上述第3電壓， 於上述第3驅動器之輸出電壓自上述第2電壓變化為上述第1電壓時，上述第3驅動器階段性地施加多種電壓， 於上述第2驅動器之輸出電壓自上述第3電壓變化為上述第1電壓時，上述第2驅動器階段性地施加多種電壓。
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