JP2021015868A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

Info

Publication number
JP2021015868A
JP2021015868A JP2019128985A JP2019128985A JP2021015868A JP 2021015868 A JP2021015868 A JP 2021015868A JP 2019128985 A JP2019128985 A JP 2019128985A JP 2019128985 A JP2019128985 A JP 2019128985A JP 2021015868 A JP2021015868 A JP 2021015868A
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
insulating film
storage device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019128985A
Other languages
English (en)
Inventor
雄太 齋藤
Yuta Saito
雄太 齋藤
伸二 森
Shinji Mori
伸二 森
篤史 高橋
Atsushi Takahashi
篤史 高橋
俊晃 柳瀬
Toshiaki Yanase
俊晃 柳瀬
敬一 澤
Keiichi Sawa
敬一 澤
和展 松尾
Kazunori Matsuo
和展 松尾
博幸 山下
Hiroyuki Yamashita
博幸 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019128985A priority Critical patent/JP2021015868A/ja
Priority to TW112102106A priority patent/TW202318574A/zh
Priority to TW111135934A priority patent/TWI822350B/zh
Priority to TW109104326A priority patent/TWI807166B/zh
Priority to US16/809,887 priority patent/US11398494B2/en
Priority to CN202010152295.XA priority patent/CN112216701B/zh
Publication of JP2021015868A publication Critical patent/JP2021015868A/ja
Priority to US17/850,699 priority patent/US11751397B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】半導体層の特性を向上させることが可能な半導体記憶装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、複数の導電層が絶縁層を介して第１方向に積層された積層体と、前記積層体を貫通し、前記第１方向に延伸し、金属原子を含有する半導体層と、前記積層体と前記半導体層との間に設けられた第１絶縁膜、電荷蓄積層、および第２絶縁膜を含むメモリ膜とを備える。前記半導体層は、前記積層体を貫通し前記第１方向に延伸する第３絶縁膜を囲んでおり、前記半導体層内の少なくとも１つの結晶粒は、前記第３絶縁膜を囲む形状を有する。【選択図】図５

Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
半導体メモリのチャネル半導体層の特性は、メモリセルの性能への影響が大きい。例えば、チャネル半導体層の移動度が低いと、メモリセルの閾値電圧が高くなり、メモリセルの動作電圧が高くなってしまう。
特開２０１９−４１０５４号公報 特許第３４０３２３１号公報 特開平７−３０７２８６号公報 特開２００３−１００６２９号公報
Joaquim Portillo et al., "Precession Electron Diffraction assisted Orientation Mapping in the Transmission Electron Microscope", Materials Science Forum Vol. 644 (2010) pp 1-7
半導体層の特性を向上させることが可能な半導体記憶装置およびその製造方法を提供する。
一の実施形態によれば、半導体記憶装置は、複数の導電層が絶縁層を介して第１方向に積層された積層体と、前記積層体を貫通し、前記第１方向に延伸し、金属原子を含有する半導体層と、前記積層体と前記半導体層との間に設けられた第１絶縁膜、電荷蓄積層、および第２絶縁膜を含むメモリ膜とを備える。前記半導体層は、前記積層体を貫通し前記第１方向に延伸する第３絶縁膜を囲んでおり、前記半導体層内の少なくとも１つの結晶粒は、前記第３絶縁膜を囲む形状を有する。
第１実施形態の半導体記憶装置の構成を示す断面図である。 第１実施形態の半導体記憶装置の製造方法を示す断面図(1/4)である。 第１実施形態の半導体記憶装置の製造方法を示す断面図(2/4)である。 第１実施形態の半導体記憶装置の製造方法を示す断面図(3/4)である。 第１実施形態の半導体記憶装置の製造方法を示す断面図(4/4)である。 第１実施形態の第１変形例の半導体記憶装置の製造方法を示す断面図である。 第１実施形態の第２変形例の半導体記憶装置の製造方法を示す断面図である。 第１実施形態のチャネル半導体層について説明するための斜視図である。 第２実施形態の半導体記憶装置の構成を示す断面図である。 第２実施形態の半導体記憶装置の製造方法を示す断面図(1/4)である。 第２実施形態の半導体記憶装置の製造方法を示す断面図(2/4)である。 第２実施形態の半導体記憶装置の製造方法を示す断面図(3/4)である。 第２実施形態の半導体記憶装置の製造方法を示す断面図(4/4)である。 第２実施形態の結晶粒の粒径について説明するための図である。 第２実施形態の半導体記憶装置について説明するためのグラフである。 第２実施形態の半導体記憶装置について説明するための別のグラフである。 第３実施形態の半導体記憶装置の製造方法を示す断面図(1/2)である。 第３実施形態の半導体記憶装置の製造方法を示す断面図(2/2)である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１８において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を示す断面図である。図１の半導体記憶装置は、３次元半導体メモリを備えている。
図１の半導体記憶装置は、基板１と、下部絶縁膜２と、ソース側導電層３と、上部絶縁膜４と、複数の電極層５と、複数の絶縁層６と、カバー絶縁膜７と、ドレイン側導電層８と、第１層間絶縁膜９と、第２層間絶縁膜１０と、複数のコンタクトプラグ１１と、第２絶縁膜の例であるブロック絶縁膜１２と、電荷蓄積層１３と、第１絶縁膜の例であるトンネル絶縁膜１４と、チャネル半導体層１５と、第３絶縁膜の例であるコア絶縁膜１６とを備えている。
基板１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｚ方向は、第１方向の例である。
下部絶縁膜２は、基板１内に形成された拡散層Ｌ上に形成されている。ソース側導電層３は、下部絶縁膜２上に形成されている。上部絶縁膜４は、ソース側導電層３上に形成されている。
複数の電極層５と複数の絶縁層６は、上部絶縁膜４上に交互に積層されており、Ｚ方向に積層されている。電極層５は、例えば金属層などの導電層であり、ワード線や選択線として機能する。電極層５の層数は例えば６４層以上である。絶縁層６は、例えばＳｉＯ２膜（シリコン酸化膜）である。絶縁層６の層数は例えば６４層以上である。図１は、電極層５および絶縁層６を貫通するメモリホールＭと、電極層５および絶縁層６の階段領域上に形成されたコンタクトホールＨとを示している。
カバー絶縁膜７は、これらの電極層５および絶縁層６を含む積層体上に形成されている。ドレイン側導電層８は、階段領域に隣接するようにカバー絶縁膜７上に形成されている。第１層間絶縁膜９は、階段領域上の空間を埋め込むようにカバー絶縁膜７上に形成されている。第２層間絶縁膜１０は、ドレイン側導電層８および第１層間絶縁膜９上に形成されている。
複数のコンタクトプラグ１１は、カバー絶縁膜７、第１層間絶縁膜９、および第２層間絶縁膜１０を貫通するコンタクトホールＨ内に形成されている。これらのコンタクトプラグ１１は、互いに異なる電極層５に電気的に接続されている。各コンタクトプラグ１１は例えば、Ｔｉ（チタン）含有層などのバリアメタル層と、Ｗ（タングステン）層などのプラグ材層により形成されている。
ブロック絶縁膜１２、電荷蓄積層１３、トンネル絶縁膜１４、チャネル半導体層１５、およびコア絶縁膜１６は、下部絶縁膜２、ソース側導電層３、上部絶縁膜４、電極層５、絶縁層６、カバー絶縁膜７、ドレイン側導電層８、および第２層間絶縁膜１０を貫通するメモリホールＭの側面に順に形成されている。ブロック絶縁膜１２は、例えばＳｉＯ２膜である。電荷蓄積層１３は、例えばＳｉＮ膜（シリコン窒化膜）であるが、ポリシリコン層やポリシリコンゲルマニウム層などの半導体層でもよい。トンネル絶縁膜１４は、例えばＳｉＯ２膜である。チャネル半導体層１５は、例えばポリシリコン層またはポリシリコンゲルマニウム層であり、基板１に電気的に接続されている。コア絶縁膜１６は、例えばＳｉＯ２膜である。符号１７は、ブロック絶縁膜１２、電荷蓄積層１３、およびトンネル絶縁膜１４を含むメモリ膜を示している。コア絶縁膜１６はおおむね、Ｚ方向に延伸する円柱状の形状を有している。チャネル半導体層１５、トンネル絶縁膜１４、電荷蓄積層１３、およびブロック絶縁膜１２はおおむね、Ｚ方向に延伸する円筒状の形状を有し、コア絶縁膜１６を順番に環状に囲んでいる。
ブロック絶縁膜１２、電荷蓄積層１３、トンネル絶縁膜１４、チャネル半導体層１５、およびコア絶縁膜１６は、例えば以下の手順で形成される。まず、メモリホールＭの側面および底面に、ブロック絶縁膜１２、電荷蓄積層１３、およびトンネル絶縁膜１４を順に形成する。次に、メモリホールＭの底面から、トンネル絶縁膜１４、電荷蓄積層１３、およびブロック絶縁膜１２を除去する。その後、メモリホールＭ内にチャネル半導体層１５とコア絶縁膜１６とを順に埋め込む。
次に、本実施形態のチャネル半導体層１５およびトンネル絶縁膜１４の詳細について説明する。
本実施形態のチャネル半導体層１５は、微量の金属原子を含有している。チャネル半導体層１５内の金属原子の濃度は例えば、４．０×１０１７［個／ｃｍ３］以下である。本実施形態では、これらの金属原子がチャネル半導体層１５内にほぼ一様に分布している。これらの金属原子は、例えばＮｉ（ニッケル）原子である。本実施形態では、トンネル絶縁膜１４の膜厚は、例えば５ｎｍ以上かつ１０ｎｍ以下であり、チャネル半導体層１５の膜厚は、例えば１５ｎｍ以下（好ましくは１０ｎｍ以下）である。
本実施形態では、結晶化前のチャネル半導体層１５（後述の半導体層２１）の表面に金属原子を付着させた後に、チャネル半導体層１５を結晶化する。これにより、チャネル半導体層１５を低温で結晶化することができ、チャネル半導体層１５内の結晶粒の粒径を大きくすることができる。その結果、チャネル半導体層１５の移動度を増加させることが可能となり、３次元半導体メモリのメモリセルの閾値電圧を低下させることが可能となる。チャネル半導体層１５が結晶化される際に、これらの金属原子はチャネル半導体層１５内に入り込む。
本実施形態によれば、結晶化前のチャネル半導体層１５の表面に金属原子を付着させてチャネル半導体層１５を結晶化することで、チャネル半導体層１５内の結晶粒の粒径を、例えば８０ｎｍ以上かつ１６００ｎｍ以下にすることが可能となる。このような粒径は例えば、チャネル半導体層１５内の金属原子の濃度が５．０×１０１７［個／ｃｍ３］以上になるような量の金属原子を、チャネル半導体層１５の表面に付着させることで実現することができる。
本実施形態ではさらに、チャネル半導体層１５を結晶化した後に、チャネル半導体層１５内の金属原子の一部を除去する。これにより、上述のように、チャネル半導体層１５内の金属原子の濃度を４．０×１０１７［個／ｃｍ３］以下に低下させることが可能となる。
金属原子の除去前の５．０×１０１７［個／ｃｍ３］以上という濃度によれば、例えば８０ｎｍ以上かつ１６００ｎｍ以下の粒径を実現することが可能となる。一方、金属原子の除去後の４．０×１０１７［個／ｃｍ３］以下という濃度によれば、例えばトンネル絶縁膜１４でのリーク電流を、金属原子を除去しない場合に比べて低減することが可能となる。
本実施形態の金属原子は、例えばＮｉ原子であるが、その他の金属原子でもよい。本実施形態の金属原子は、例えばＡｕ（金）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ａｇ（銀）、Ｐｄ（パラジウム）、Ｎｉ（ニッケル）、およびＰｔ（白金）の少なくともいずれかの原子を含むことが望ましい（第１の例）。また、本実施形態の金属原子は、例えばＭｎ（マンガン）、Ｒｈ（ロジウム）、Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｔｉ（チタン）、Ｎｂ（ニオブ）、Ｉｒ（イリジウム）、Ｔａ（タンタル）、Ｒｅ（レニウム）、Ｍｏ（モリブデン）、Ｖ（バナジウム）、Ｈｆ（ハフニウム）、Ｒｕ（ルテニウム）、Ｚｒ（ジルコニウム）、およびＷ（タングステン）の少なくともいずれかの原子を含んでいてもよい（第２の例）。第１の例の金属原子も第２の例の金属原子も、チャネル半導体層１５の結晶化温度を低下させる作用を有するが、第１の例の方が第２の例よりも一般にその作用が大きい。
例えばＡｌやＴｉを使用することには、チャネル半導体層１５の結晶化後に酸化処理や窒化処理を行うことで、チャネル半導体層１５の表面に絶縁膜を形成できるという利点がある。チャネル半導体層１５中にＡｌやＴｉが存在すると、トンネル絶縁膜１４やチャネル半導体層１５のショートチャネル特性が劣化するおそれがある。しかしながら、Ａｌを含むチャネル半導体層１５を酸化または窒化すれば、チャネル半導体層１５の表面に絶縁膜としてＡｌＯＸ膜やＡｉＮ膜が形成され、ショートチャネル特性の劣化を抑制することが可能となる。同様に、Ｔｉを含むチャネル半導体層１５を酸化すれば、チャネル半導体層１５の表面に絶縁膜としてＴｉＯＸ膜が形成され、ショートチャネル特性の劣化を抑制することが可能となる。
チャネル半導体層１５は、金属原子に加えて、Ｂ（ボロン）原子、Ｐ（リン）原子、またはＡｓ（ヒ素原子）を含んでいてもよい。本実施形態のチャネル半導体層１５は、例えば１．０×１０１６［個／ｃｍ３］以上かつ１．０×１０１９［個／ｃｍ３］以下の濃度のＢ原子、Ｐ原子、またはＡｓ原子を含んでいる。これにより、３次元半導体メモリのメモリセルの閾値電圧を適切な値に調整することが可能となる。
図２から図５は、第１実施形態の半導体記憶装置の製造方法を示す断面図である。
まず、基板１上に、下部絶縁膜２、ソース側導電層３、および上部絶縁膜４を順に形成した後（図１参照）、上部絶縁膜４上に、複数の電極層５と複数の絶縁層６とを交互に積層する（図２(ａ)）。次に、これらの電極層５および絶縁層６を貫通し基板１に到達するメモリホールＭを形成する（図２(ａ)）。次に、メモリホールＭ内の電極層５および絶縁層６の側面に、メモリ膜１７（ブロック絶縁膜１２、電荷蓄積層１３、およびトンネル絶縁膜１４）と半導体層２１とを順に形成する（図２(ａ)）。
半導体層２１は、図１のチャネル半導体層１５を形成するためのアモルファス半導体層であり、例えばアモルファスシリコン層である。半導体層２１は例えば、４００℃〜６００℃の温度および１Ｐａ〜５００Ｐａの圧力にてＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により形成される。半導体層２１のソースガスの例は、ＳｉＨ４ガス、Ｓｉ２Ｈ６ガス、ＳｉＨ２Ｃｌ２ガス、Ｓｉ２Ｃｌ６ガス、Ｓｉを含む有機ガスなどである（Ｈは水素、Ｃｌは塩素を表す）。また、トンネル絶縁膜１４の膜厚は、例えば５ｎｍ以上かつ１０ｎｍ以下に設定され、半導体層２１の膜厚は、例えば１５ｎｍ以下（好ましくは１０ｎｍ以下）に設定される。
なお、図２(ａ)の工程では、上部絶縁膜４上に複数の電極層５と複数の絶縁層６とを交互に積層する代わりに、上部絶縁膜４上に複数の犠牲層と複数の絶縁層６とを交互に積層してもよい。犠牲層は、例えばＳｉＮ膜である。この場合には、犠牲層は後の工程で電極層５に置き換えられる。具体的には、絶縁層６間の犠牲層が除去されて絶縁層６間に複数の空洞が形成され、これらの空洞内に電極層５が埋め込まれる。
次に、金属原子２２を含む液体をメモリホールＭ内に供給する（図２(ｂ)）。その結果、半導体層２１の側面に金属原子２２が付着する。金属原子２２は例えばＮｉ原子であり、液体は例えばＮｉ水溶液である。本実施形態では、半導体層２１の側面における金属原子２２の面濃度が１．０×１０１５［個／ｃｍ２］以下となるように、半導体層２１の側面に金属原子２２を付着させる。
次に、半導体層２１等を５００℃〜１０００℃の温度および１００Ｐａ〜常圧の圧力にてアニールする（図３(ａ)）。その結果、金属原子２２が半導体層２１内に入り込み、半導体層２１が結晶化される。図３(ａ)は、半導体層２１から変化したチャネル半導体層１５を示している。チャネル半導体層１５は、例えばポリシリコン層である。半導体層２１およびチャネル半導体層１５は、第１半導体層の例である。図３(ａ)の工程のアニールは、Ｈ２ガス、Ｄ２（重水素）ガス、Ｎ２ガス、および希ガスの少なくともいずれかを含む雰囲気下で行ってもよい。
本実施形態の半導体層２１は例えば、チャネル半導体層１５内の金属原子２２の濃度が５．０×１０１７［個／ｃｍ３］以上となるように５００℃〜１０００℃（例えば５００℃〜８００℃）の温度で結晶化される。これにより、チャネル半導体層１５内の結晶粒の粒径が８０ｎｍ以上かつ１６００ｎｍ以下となるように、半導体層２１を結晶化することができる。
本実施形態では、図３(ａ)の工程のアニール後に、図３(ａ)の工程のアニールよりも高温でチャネル半導体層１５をさらにアニールしてもよい。これにより、チャネル半導体層１５の結晶性を高めることが可能となる。このアニールは、Ｈ２ガス、Ｄ２ガス、Ｎ２ガス、および希ガスの少なくともいずれかを含む雰囲気下で行ってもよい。
次に、メモリホールＭ内のチャネル半導体層１５の側面にゲッター層２３を形成する（図３(ｂ)）。ゲッター層２３は、チャネル半導体層１５から金属原子２２を取り出すための半導体層である。本実施形態のゲッター層２３は、例えばアモルファス半導体層であり、具体的にはアモルファスシリコン層である。ゲッター層２３は、アモルファスシリコンゲルマニウム層やアモルファスゲルマニウム層でもよい。ゲッター層２３は、チャネル半導体層１５の側面に、ＳｉＯ２膜やＳｉＮ膜などの絶縁膜を介して形成されてもよい。ゲッター層２３の膜厚は、例えば３〜３０ｎｍに設定される。ゲッター層２３は、第２半導体層の例である。
なお、ゲッター層２３は、Ｏ原子、Ｎ原子、またはＣ（炭素）原子を含んでいてもよいし、Ｂ原子、Ｐ原子、またはＡｓを含んでいてもよい。これにより、ゲッター層２３のアモルファス状態を高温まで維持することが可能となる。本実施形態のゲッター層２３は例えば、１．０×１０１９［個／ｃｍ３］から１．０×１０２２［個／ｃｍ３］の濃度のＰ原子、または１．０×１０１６［個／ｃｍ３］から１．０×１０２２［個／ｃｍ３］の濃度のＢ原子を含んでいる。
ゲッター層２３のソースガスの例は、ＳｉＨ４ガス、Ｓｉ２Ｈ６ガス、ＳｉＨ２Ｃｌ２ガス、Ｓｉ２Ｃｌ６ガス、Ｓｉを含む有機ガスなどである。ゲッター層２３は例えば、ＬＰＣＶＤにより形成される。ゲッター層２３へのＣ原子の添加は例えば、ＳｉｘＣｙＨｚ（ｘ、ｙ、ｚは１以上の整数）ガスを用いて行われる。ゲッター層２３へのＯ原子の添加は例えば、Ｏ２ガス、Ｏ３ガス、Ｎ２Ｏガス、ＮＯガス、またはＣＯガスを用いて行われる。
次に、チャネル半導体層１５、ゲッター層２３等を５００℃以上の温度にてアニールする（図４(ａ)）。その結果、チャネル半導体層１５内の金属原子２２の一部がゲッター層２３へと移動し、チャネル半導体層１５内の金属原子２２の濃度（や総量）が低下する。これにより、チャネル半導体層１５内の金属原子２２の濃度を４．０×１０１７［個／ｃｍ３］以下に低下させることが可能となる。図４(ａ)の工程のアニールは、Ｈ２ガス、Ｄ２ガス、Ｎ２ガス、および希ガスの少なくともいずれかを含む雰囲気下で行ってもよい。また、図４(ａ)の工程のアニールは、Ｏ２ガス、Ｈ２Ｏガス、Ｏラジカル、またはＮＨ３ガスを含む酸化性雰囲気または還元性雰囲気の下で行ってもよい。
次に、チャネル半導体層１５を残存させつつ、ゲッター層２３を薬液またはエッチングガスを用いて除去する（図４(ｂ)）。
次に、チャネル半導体層１５の側面に残存する金属原子２２を例えば薬液を用いて除去する（図５(ａ)）。
その後、図３(ｂ)、図４(ａ)、図４(ｂ)、および図５(ａ)の工程をさらに１サイクル以上行ってもよい。これにより、チャネル半導体層１５内の金属原子２２の濃度をさらに低下させることができる。なお、図３(ｂ)、図４(ａ)、図４(ｂ)、および図５(ａ)の工程を複数サイクル行う場合には、これらのサイクルがすべて終わった後にはじめて、チャネル半導体層１５内の金属原子２２の濃度が４．０×１０１７［個／ｃｍ３］以下になるようにしてもよい。
次に、メモリホールＭ内のチャネル半導体層１５の側面にコア絶縁膜１６を形成する（図５(ｂ)）。このようにして、メモリホールＭ内にメモリセルが形成される。
なお、図５(ａ)の工程でチャネル半導体層１５の側面に残存する金属原子２２を除去しても、チャネル半導体層１５の側面になお金属原子２２が残存する場合がある。また、図５(ａ)の工程は省略してもよく、この場合にはチャネル半導体層１５中に金属原子２２が残存することになる。チャネル半導体層１５の側面またはチャネル半導体層１５中に金属原子２２が残存した場合、チャネル半導体層１５の側面にコア絶縁膜１６を形成した後の熱工程により、金属原子２２は、コア絶縁膜１６とチャネル半導体層１５との界面およびトンネル絶縁膜１４とチャネル半導体層１５との界面に移動する。つまり、コア絶縁膜１６とチャネル半導体層１５との界面およびトンネル絶縁膜１４とチャネル半導体層１５との界面は金属原子２２を含むこととなる。その結果、チャネル半導体層１５は、コア絶縁膜１６とチャネル半導体層１５との界面およびトンネル絶縁膜１４とチャネル半導体層１５との界面における金属原子２２の濃度よりも低い金属原子２２の濃度を有する部分を含むこともあり得る。例えば、当該界面における金属原子濃度はＣａとなり、チャネル半導体層１５内のある部分の金属原子濃度はＣｂ（＜Ｃａ）となることがある。理由は、チャネル半導体層１５内の金属原子濃度は、図４(ａ)の工程により低下するからである。
その後、基板１上に種々の配線層、プラグ層、層間絶縁膜などが形成される。また、図２(ａ)の工程で上部絶縁膜４上に複数の犠牲層と複数の絶縁層６とを交互に積層する場合には、図５(ｂ)の工程後に犠牲層が電極層５に置き換えられる。このようにして、図１の半導体記憶装置が製造される。
なお、本実施形態では、図３(ａ)の工程後のチャネル半導体層１５内の金属原子２２の濃度は、５．０×１０１７［個／ｃｍ３］以上であり、図４(ａ)の工程後のチャネル半導体層１５内の金属原子２２の濃度は、４．０×１０１７［個／ｃｍ３］以下であるが、これらの工程後の濃度は、その他の値でもよい。例えば、図３(ａ)の工程後のチャネル半導体層１５内の金属原子２２の濃度は、４．０×１０１７［個／ｃｍ３］以下でもよい。この場合、図４(ａ)の工程後のチャネル半導体層１５内の金属原子２２の濃度は、図３(ａ)の工程後の濃度と同様に４．０×１０１７［個／ｃｍ３］以下となるが、図３(ａ)の工程後の濃度よりも低くなる。
図６は、第１実施形態の第１変形例の半導体記憶装置の製造方法を示す断面図である。
本変形例では、図２(ｂ)の工程を図６の工程に置き換えてもよい。図６の工程では、半導体層２１の側面にバッファー層２４（例えばＳｉＮ膜などの絶縁膜）を形成し、バッファー層２４の側面に金属層２５（例えばＮｉ層）を形成し、半導体層２１、バッファー層２４、金属層２５等を３００℃〜４５０℃の温度にてアニールする。その結果、金属層２５内の金属原子２２（Ｎｉ原子）がバッファー層２４へと拡散し、半導体層２１の側面に付着する。本変形例では、半導体層２１の側面における金属原子２２の面濃度が１．０×１０１５［個／ｃｍ２］以下となるように、半導体層２１の側面に金属原子２２を付着させる。その後、バッファー層２４と金属層２５は除去される。
図７は、第１実施形態の第２変形例の半導体記憶装置の製造方法を示す断面図である。
本変形例では、図２(ｂ)の工程を図７の工程に置き換えてもよい。図７の工程では、金属原子２２を含むガスをメモリホールＭ内に供給する。その結果、半導体層２１の側面に金属原子２２（例えばＮｉ原子）が付着する。本変形例では、半導体層２１の側面における金属原子２２の面濃度が１．０×１０１５［個／ｃｍ２］以下となるように、半導体層２１の側面に金属原子２２を付着させる。
本実施形態では、図２(ｂ)、図６、および図７の工程のいずれを採用してもよい。
以上のように、本実施形態のチャネル半導体層１５は、チャネル半導体層１５内の結晶粒の粒径が８０ｎｍ以上かつ１６００ｎｍ以下となるように形成される。さらに、本実施形態のチャネル半導体層１５内の金属原子２２の濃度は、最終的に４．０×１０１７［個／ｃｍ３］以下となるように調整される。よって、本実施形態によれば、トンネル絶縁膜１４でのリーク電流を抑制しつつチャネル半導体層１５の移動度を増加させるなど、チャネル半導体層１５の特性を向上させることが可能となる。
なお、本実施形態では、チャネル半導体層１５の側面にゲッター層２３を形成し、チャネル半導体層１５内の金属原子２２をゲッター層２３に移動させることで、チャネル半導体層１５から金属原子２２を除去しているが、その他の方法でチャネル半導体層１５から金属原子２２を除去してもよい。例えば、チャネル半導体層１５の側面にガスを供給し、このガスと金属原子２２とを反応させることで、チャネル半導体層１５から金属原子２２を除去してもよい。このようなガスの例は、硫黄ガスである。
また、本実施形態のチャネル半導体層１５内の各結晶粒は、チャネル半導体層１５の膜厚方向に平行な方向に＜１００＞配向性を有することが望ましい。本実施形態では、メモリホールＭの形状はおおむね、Ｚ方向に延びる円柱形となっており、チャネル半導体層１５の形状はおおむね、Ｚ方向に延びる円管形となっている。よって、本実施形態のチャネル半導体層１５の膜厚方向はおおむね、メモリホールＭの側面から中心軸に向かう方向である。以下、チャネル半導体層１５の膜厚方向に平行な方向に＜１００＞配向性を有する結晶粒を、＜１００＞結晶粒と呼ぶ。
実験の結果、チャネル半導体層１５の膜厚が減少するほど、チャネル半導体層１５内の全結晶粒に占める＜１００＞結晶粒の割合が増加することが分かった。さらに、実験の結果、チャネル半導体層１５の膜厚が１５ｎｍ以下の場合には、チャネル半導体層１５内の全結晶粒に占める＜１００＞結晶粒の割合が１００％に近い値となり、チャネル半導体層１５の膜厚が１０ｎｍ以下の場合には、チャネル半導体層１５内の全結晶粒に占める＜１００＞結晶粒の割合がほぼ１００％になることが分かった。そのため、本実施形態のチャネル半導体層１５（および半導体層２１）の膜厚は、１０ｎｍ以下に設定することが望ましい。これにより、チャネル半導体層１５内の結晶粒が＜１００＞結晶粒となるように、チャネル半導体層１５内の結晶粒の配向性をそろえることが可能となる。これにより、チャネル半導体層１５の特性（例えば移動度）をさらに向上させることが可能となる。本実施形態では、各メモリホールＭ内のチャネル半導体層１５内の全結晶粒のうちの半数以上は、チャネル半導体層１５の膜厚方向に平行な方向に＜１００＞配向性を有することが望ましく、このようなチャネル半導体層１５は例えば、上記のようにチャネル半導体層１５の膜厚を小さく設定することで実現可能である。
また、本実施形態のチャネル半導体層１５は、大粒径の結晶粒を含むことから、コア絶縁膜１６を環状に囲む形状を有する結晶粒を含み得る。このような形状を有する結晶粒について、図８を参照して説明する。図８は、第１実施形態のチャネル半導体層１５について説明するための斜視図である。
図８(ａ)は、本実施形態の比較例のチャネル半導体層１５とコア絶縁膜１６とを示している。図８(ａ)はさらに、互いに隣接する１層の電極層５と１層の絶縁層６のＸＺ断面を模式的に示している。図８(ａ)のチャネル半導体層１５は、符号Ｐａで示す結晶粒のように、小粒径の結晶粒を含んでいる。符号Ｂａは、これらの結晶粒間の粒界を示し、符号Ｌａは、コア絶縁膜１６の周囲を周回するようにチャネル半導体層１５内を延びる１本の閉曲線を示している。図８(ａ)の各結晶粒は、結晶粒Ｐａのように、コア絶縁膜１６を環状に囲む形状を有していない。そのため、粒界Ｂａと交差しないように閉曲線Ｌａを引くことはできない。
図８(ｂ)は、本実施形態のチャネル半導体層１５とコア絶縁膜１６とを示している。図８(ｂ)はさらに、互いに隣接する１層の電極層５と１層の絶縁層６のＸＺ断面を模式的に示している。図８(ｂ)のチャネル半導体層１５は、符号Ｐｂで示す結晶粒のように、大粒径の結晶粒を含んでいる。符号Ｂｂは、これらの結晶粒間の粒界を示し、符号Ｌｂは、コア絶縁膜１６の周囲を周回するようにチャネル半導体層１５内を延びる１本の閉曲線を示している。図８(ｂ)のチャネル半導体層１５は、結晶粒Ｐｂのように、コア絶縁膜１６を環状に囲む形状を有する結晶粒を含み得る。この場合、粒界Ｂｂと交差しないように閉曲線Ｌｂを引くことが可能である。実際、図８(ｂ)の閉曲線Ｌｂは、結晶粒Ｐｂ内を延びることで、粒界Ｂｂと交差しないように引かれている。本実施形態のチャネル半導体層１５は、このような性質を有し得る。
図８(ｂ)は、１層の電極層５と１層の絶縁層６の合計膜厚Ｔと、チャネル半導体層１５の表面を占める領域Ｒとを示している。領域Ｒは、この電極層５とこの絶縁層６とにより囲まれた円筒形の領域であり、上述のＴで表される高さを有している。本実施形態のチャネル半導体層１５内の各結晶粒は大きいため、本実施形態の任意の領域Ｒには、粒界Ｂｂが存在しないか、または、２つの結晶粒の間の粒界Ｂｂのみが存在する。図８(ｂ)に示す領域Ｒでは、結晶粒Ｐｂとその上の結晶粒との粒界Ｂｂは領域Ｒの上にあり、結晶粒Ｐｂとその下の結晶粒との粒界Ｂｂは領域Ｒの下にあるため、領域Ｒに粒界Ｂｂが存在していない。領域Ｒを、図８(ｂ)の電極層５と、その下の絶縁層６とにより囲まれた領域として設定する場合には、領域Ｒには２つの結晶粒の間の粒界Ｂｂのみが存在することとなる。
一方、図８(ａ)に示す領域Ｒには、３つ以上の結晶粒の間の粒界Ｂａが存在していることに留意されたい。これは、本比較例のチャネル半導体層１５内の各結晶粒は小さいことが原因である。
なお、本実施形態の半導体記憶装置は複数のメモリホールＭを備え、各メモリホールＭがチャネル半導体層１５を含んでいる。本実施形態において、結晶粒Ｐｂのようにコア絶縁膜１６を環状に囲む形状を有する結晶粒は、すべてのメモリホールＭのチャネル半導体層１５内に存在してもよいし、一部のメモリホールＭのチャネル半導体層１５内のみに存在してもよい。後者の場合でも、本実施形態によれば、閾値電圧分布のばらつきやリードノイズを低減することや、セル電流に関する性能を向上させることができる。
（第２実施形態）
図９は、第２実施形態の半導体記憶装置の構成を示す断面図である。
図９は、図１と同様に、基板１上の電極層５および絶縁層６内に順に形成されたメモリ膜１７、チャネル半導体層１５、およびコア絶縁膜１６を示している。ただし、本実施形態のメモリ膜１７は、電極層５および絶縁層６の積層構造の上面上にも形成されている。本実施形態の半導体記憶装置はさらに、図９に示すように、層間絶縁膜３１と、配線層３２とを備えている。
層間絶縁膜３１は、メモリ膜１７上に形成されている。層間絶縁膜３１は、例えばＳｉＯ２膜である。
配線層３２は、層間絶縁膜３１内に形成されており、チャネル半導体層１５およびコア絶縁膜１６上に位置している。具体的には、チャネル半導体層１５およびコア絶縁膜１６は、Ｚ方向に延びる形状を有しており、配線層３２は、これらのチャネル半導体層１５およびコア絶縁膜１６の上端上に形成されている。配線層３２は例えば、ポリシリコン層やポリシリコンゲルマニウム層などの半導体層である。配線層３２は、金属層でもよい。本実施形態の配線層３２は、チャネル半導体層１５に電気的に接続されており、コンタクトプラグとして機能する。
図１０から図１３は、第２実施形態の半導体記憶装置の製造方法を示す断面図である。なお、第１実施形態の半導体記憶装置の製造方法と共通する事項については、説明を省略する。
まず、基板１上に、下部絶縁膜２、ソース側導電層３、および上部絶縁膜４を順に形成した後（図１参照）、上部絶縁膜４上に、複数の電極層５と複数の絶縁層６とを交互に積層する（図１０(ａ)）。次に、これらの電極層５および絶縁層６を貫通し基板１に到達するメモリホールＭを形成する（図１０(ａ)）。次に、メモリホールＭ内の電極層５および絶縁層６の側面に、メモリ膜１７（ブロック絶縁膜１２、電荷蓄積層１３、およびトンネル絶縁膜１４）と、結晶化前のチャネル半導体層１５とを順に形成する（図１０(ａ)）。結晶化前のチャネル半導体層１５は、第１実施形態の半導体層２１と同じものである。メモリ膜１７およびチャネル半導体層１５は、電極層５および絶縁層６の積層構造の上面上にも形成される。チャネル半導体層１５は、第１半導体層の例である。
次に、図２(ｂ)および図３(ａ)の工程を行う（図１０(ａ)）。その結果、金属原子２２がチャネル半導体層１５内に入り込み、チャネル半導体層１５が結晶化される。本実施形態のチャネル半導体層１５は例えば、チャネル半導体層１５内の金属原子２２の濃度が５．０×１０１７［個／ｃｍ３］以上となるように５００℃〜１０００℃（例えば５００℃〜８００℃）の温度で結晶化される。これにより、チャネル半導体層１５内の結晶粒の粒径が８０ｎｍ以上かつ１６００ｎｍ以下となるように、チャネル半導体層１５を結晶化することができる。なお、図２(ｂ)の工程は、図６または図７の工程に置き換えてもよい。
次に、メモリホールＭ内のチャネル半導体層１５の側面にコア絶縁膜１６を形成する（図１０(ｂ)）。コア絶縁膜１６は、メモリ膜１７およびチャネル半導体層１５を介して、電極層５および絶縁層６の積層構造の上面上にも形成される。
次に、メモリホールＭ外のコア絶縁膜１６およびチャネル半導体層１５の一部をエッチバックによる除去する（図１１(ａ)）。このエッチバックは、メモリ膜１７の上面が露出するまで行われる。エッチバックは例えば、ＲＩＥ（Reactive Ion Etching）、ウェットエッチング、またはＣＤＥ（Chemical Dry Etching）により行われる。
次に、基板１の全面に層間絶縁膜３１を形成した後、層間絶縁膜３１に開口部Ｃを形成する（図１１(ｂ)）。その結果、コア絶縁膜１６およびチャネル半導体層１５の上端が開口部Ｃ内に露出する。
次に、基板１の全面にゲッター層３３を形成する（図１２(ａ)）。その結果、ゲッター層３３の一部が開口部Ｃに入り込み、コア絶縁膜１６およびチャネル半導体層１５の上端上にゲッター層３３が形成される。ゲッター層３３の材料、含有物、形成方法は、第１実施形態のゲッター層２３と同様のものを採用可能である。ゲッター層３３は、チャネル半導体層１５の上端上に、ＳｉＯ２膜やＳｉＮ膜などの絶縁膜を介して形成されてもよい。ゲッター層３３の膜厚は、例えば４００ｎｍ以下に設定される。ゲッター層３３は、第２半導体層の例である。
次に、チャネル半導体層１５、ゲッター層３３等を５００℃以上の温度にてアニールする（図１２(ｂ)）。その結果、チャネル半導体層１５内の金属原子２２の一部がゲッター層３３へと移動し、チャネル半導体層１５内の金属原子２２の濃度が低下する。これにより、チャネル半導体層１５内の金属原子２２の濃度を４．０×１０１７［個／ｃｍ３］以下に低下させることが可能となる。図１２(ｂ)の工程のアニールは、Ｈ２ガス、Ｄ２ガス、Ｎ２ガス、および希ガスの少なくともいずれかを含む雰囲気下で行ってもよい。また、図１２(ｂ)の工程のアニールは、Ｏ２ガス、Ｈ２Ｏガス、Ｏラジカル、またはＮＨ３ガスを含む酸化性雰囲気または還元性雰囲気の下で行ってもよい。
次に、開口部Ｃ外のゲッター層３３を除去する（図１３(ａ)）。ゲッター層３３は、コリン水溶液などの薬液で除去してもよいし、Ｃｌ２ガス、ＨＣｌガス、またはＨＢｒガスなどのエッチングガスにより除去してもよい。また、ゲッター層３３は、ＣＭＰ（Chemical Mechanical Polishing）やＲＩＥにより除去してもよい。
次に、ゲッター層３３や層間絶縁膜３１の上面に残存する金属原子２２を除去する（図１３(ｂ)）。本実施形態では、これらの金属原子２２は例えば、ＮｉＳｉＸの形でゲッター層３３や層間絶縁膜３１の上面に残存しており、ＨＦとＨ２Ｏ２とを含有する薬液、またはＨＦとＯ３とを含む薬液で、ゲッター層３３や層間絶縁膜３１の上面から除去される。
その後、図１２(ａ)、図１２(ｂ)、図１３(ａ)、および図１３(ｂ)の工程をさらに１サイクル以上行ってもよい。これにより、チャネル半導体層１５内の金属原子２２の濃度をさらに低下させることができる。なお、図１２(ａ)、図１２(ｂ)、図１３(ａ)、および図１３(ｂ)の工程を複数サイクル行う場合には、これらのサイクルがすべて終わった後にはじめて、チャネル半導体層１５内の金属原子２２の濃度が４．０×１０１７［個／ｃｍ３］以下になるようにしてもよい。また、図１２(ａ)の工程を再び開始する場合には、その前の図１３(ａ)の工程で、開口部Ｃ外のゲッター層３３だけでなく、開口部Ｃ内のゲッター層３３も除去してもよい。
その後、基板１上に種々の配線層、プラグ層、層間絶縁膜などが形成される。また、開口部Ｃ内のゲッター層３３は、除去してもよいし、残存させてもよい。前者の場合には、開口部Ｃからゲッター層３３を除去した後に、開口部Ｃ内に配線層３２を形成する。後者の場合には、開口部Ｃ内のゲッター層３３を、そのまま配線層３２として使用する。後者の場合の配線層３２は、微量の金属原子２２を含むこととなり、かつ、チャネル半導体層１５の配向性と同じ配向性を有することとなる。なお、後者の場合において、図１２(ａ)の工程でゲッター層３３が薄い絶縁膜を介してチャネル半導体層１５の上端上に形成される場合には、図１２(ｂ)の工程でチャネル半導体層１５内の金属原子２２がゲッター層３３に移動する際に、この絶縁膜に開口部が形成される。その結果、ゲッター層３３が、チャネル半導体層１５と電気的に接続される。以上のようにして、図９の半導体記憶装置が製造される。
以下、図１４から図１６を参照して、第２実施形態のチャネル半導体層１５のさらなる詳細について説明する。以下の説明は、第１実施形態や第３実施形態のチャネル半導体層１５にも適用される。
図１４は、第２実施形態の結晶粒の粒径について説明するための図である。
図１４は、図９と同様に、本実施形態の半導体記憶装置のＸＺ断面を示している。図１４はさらに、チャネル半導体層１５内の結晶粒の例として、結晶粒Ｐ１、Ｐ２、Ｐ３を模式的に示している。
本実施形態におけるチャネル半導体層１５内の結晶粒の粒径は、例えば次のように算出される。
まず、ＡＣＯＭ−ＴＥＭ（Automated Crystal Orientation Mapping in Transmision Electron Microscope）により、チャネル半導体層１５の断面粒径解析を行う。この解析により、チャネル半導体層１５の一断面（例えば１枚のＴＥＭ画像）における各結晶粒の断面の面積が算出される。図１４のＸＺ断面は、この一断面の一例である。例えば、結晶粒Ｐ１の面積、結晶粒Ｐ２の面積、結晶粒Ｐ３の面積などが算出される。
次に、各結晶粒の面積と同じ面積を有する円の直径を算出する。図１４は、結晶粒Ｐ１の面積と同じ面積を有する円Ｓ１と、結晶粒Ｐ２の面積と同じ面積を有する円Ｓ２と、結晶粒Ｐ３の面積と同じ面積を有する円Ｓ３を示している。図１４はさらに、円Ｓ１の直径Ｄ１と、円Ｓ２の直径Ｄ２と、円Ｓ３の直径Ｄ３を示している。例えば、結晶粒Ｐ１の面積から直径Ｄ１が算出され、結晶粒Ｐ２の面積から直径Ｄ２が算出され、結晶粒Ｐ３の面積から直径Ｄ３が算出される。
次に、チャネル半導体層１５の上記一断面に含まれる全結晶粒について、上記の直径の平均値を算出する。本実施形態では、この平均値を、チャネル半導体層１５内の結晶粒の粒径として使用する。よって、本実施形態では、この平均値が８０ｎｍ以上かつ１６００ｎｍ以下となる。なお、平均値を算出する際に、上記一断面に一部分しか映っていない結晶粒は、平均値の算出対象から除外してもよい。
図１５は、第２実施形態の半導体記憶装置について説明するためのグラフである。
図１５の横軸は、チャネル半導体層１５内の金属原子２２（Ｎｉ原子）の濃度を示し、図１５の縦軸は、トンネル絶縁膜１４内の欠陥の２次元濃度を示している。具体的には、この２次元濃度は、トンネル絶縁膜１４の側面を単位面積ごとに分割した場合に、各単位面積の膜厚方向に存在する欠陥の個数を示している。図１５は、これらの濃度の測定結果を示している。図１５によれば、チャネル半導体層１５内の金属原子２２の濃度が増加するほど、トンネル絶縁膜１４内の欠陥濃度が増加することが分かる。
本実施形態のトンネル絶縁膜１４は薄膜であり、具体的には、５ｎｍ以上かつ１０ｎｍ以下の膜厚を有している。トンネル絶縁膜１４が薄膜の場合には、トンネル絶縁膜１４でリーク電流が生じる可能性が高い。そのため、このようなリーク電流を抑制するために、トンネル絶縁膜１４内に欠陥が生じることをできるだけ抑制することが望ましく、具体的には、トンネル絶縁膜１４内の欠陥濃度を０．０１［個／ｃｍ２］以下に抑制することが望ましい。この欠陥濃度を図１５のグラフに当てはめると、チャネル半導体層１５内の金属原子２２の濃度は、４．０×１０１７［個／ｃｍ３］以下とすることが望ましい。そのため、本実施形態では、チャネル半導体層１５の結晶化後にチャネル半導体層１５内の金属原子２２の一部を除去して、チャネル半導体層１５内の金属原子２２の濃度を４．０×１０１７［個／ｃｍ３］以下に低下させている。
図１６は、第２実施形態の半導体記憶装置について説明するための別のグラフである。
図１６の横軸は、チャネル半導体層１５の膜厚を示し、図１６の縦軸は、チャネル半導体層１５内の結晶粒の粒径を示している。この粒径は、図１４を参照して説明した平均粒径（直径の平均値）を示している。図１６において、曲線Ｃ１は、金属原子２２を使用せずに形成されたチャネル半導体層１５の平均粒径を示し、曲線Ｃ２は、本実施形態のチャネル半導体層１５の平均粒径を示している。図１６から、金属原子２２を使用してチャネル半導体層１５を形成することで、チャネル半導体層１５の平均粒径を大きくすることができることが分かる。
以上のように、本実施形態のチャネル半導体層１５は、チャネル半導体層１５内の結晶粒の粒径が８０ｎｍ以上かつ１６００ｎｍ以下となるように形成される。さらに、本実施形態のチャネル半導体層１５内の金属原子２２の濃度は、最終的に４．０×１０１７［個／ｃｍ３］以下となるように調整される。よって、本実施形態によれば、第１実施形態と同様に、トンネル絶縁膜１４でのリーク電流を抑制しつつチャネル半導体層１５の移動度を増加させるなど、チャネル半導体層１５の特性を向上させることが可能となる。
また、本実施形態では、メモリホールＭ内ではなくメモリホールＭ外にゲッター層３３を形成することで、チャネル半導体層１５内の金属原子２２の濃度を調整する。このような方法は例えば、メモリホールＭ内にゲッター層３３を形成することが難しい場合に効果的である。一方、第１実施形態の方法は例えば、チャネル半導体層１５とゲッター層２３との接触面積を大きく設定したい場合に効果的である。
（第３実施形態）
図１７および図１８は、第３実施形態の半導体記憶装置の製造方法を示す断面図である。本実施形態では、図９の半導体記憶装置を、第２実施形態と異なる方法で製造する。なお、第２実施形態の半導体記憶装置の製造方法と共通する事項については、説明を省略する。
まず、図１０(ａ)、図１０(ｂ)、および図１１(ａ)の工程を行う（図１７(ａ)）。次に、基板１の全面にゲッター層３３を形成する（図１７(ａ)）。その結果、メモリ膜１７の上面上やコア絶縁膜１６およびチャネル半導体層１５の上端上にゲッター層３３が形成される。
次に、チャネル半導体層１５、ゲッター層３３等を５００℃以上の温度にてアニールする（図１７(ｂ)）。その結果、チャネル半導体層１５内の金属原子２２の一部がゲッター層３３へと移動し、チャネル半導体層１５内の金属原子２２の濃度が低下する。これにより、チャネル半導体層１５内の金属原子２２の濃度を４．０×１０１７［個／ｃｍ３］以下に低下させることが可能となる。
次に、メモリ膜１７、チャネル半導体層１５、およびコア絶縁膜１６上のゲッター層３３を除去する（図１８(ａ)）。ゲッター層３３は、コリン水溶液などの薬液で除去してもよいし、Ｃｌ２ガス、ＨＣｌガス、またはＨＢｒガスなどのエッチングガスにより除去してもよい。また、ゲッター層３３は、ＣＭＰやＲＩＥにより除去してもよい。
次に、メモリ膜１７、チャネル半導体層１５、およびコア絶縁膜１６の上面に残存する金属原子２２を除去する（図１８(ｂ)）。本実施形態では、これらの金属原子２２は例えばＮｉＳｉＸの形で残存しており、ＨＦとＨ２Ｏ２とを含有する薬液、またはＨＦとＯ３とを含む薬液で除去される。
その後、図１７(ａ)、図１７(ｂ)、図１８(ａ)、および図１８(ｂ)の工程をさらに１サイクル以上行ってもよい（ただし、図１７(ａ)の工程については、ゲッター層３３を形成する工程に限る）。これにより、チャネル半導体層１５内の金属原子２２の濃度をさらに低下させることができる。なお、図１７(ａ)、図１７(ｂ)、図１８(ａ)、および図１８(ｂ)の工程を複数サイクル行う場合には、これらのサイクルがすべて終わった後にはじめて、チャネル半導体層１５内の金属原子２２の濃度が４．０×１０１７［個／ｃｍ３］以下になるようにしてもよい。
その後、基板１上に種々の配線層、プラグ層、層間絶縁膜などが形成される。また、基板１の全面に層間絶縁膜３１が形成され、層間絶縁膜３１に開口部が形成され、開口部内のチャネル半導体層１５およびコア絶縁膜１６上に配線層３２が形成される。このようにして、図９の半導体記憶装置が製造される。
以上のように、本実施形態のチャネル半導体層１５は、チャネル半導体層１５内の結晶粒の粒径が８０ｎｍ以上かつ１６００ｎｍ以下となるように形成される。さらに、本実施形態のチャネル半導体層１５内の金属原子２２の濃度は、最終的に４．０×１０１７［個／ｃｍ３］以下となるように調整される。よって、本実施形態によれば、第２実施形態と同様に、トンネル絶縁膜１４でのリーク電流を抑制しつつチャネル半導体層１５の移動度を増加させるなど、チャネル半導体層１５の特性を向上させることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：下部絶縁膜、３：ソース側導電層、４：上部絶縁膜、
５：電極層、６：絶縁層、７：カバー絶縁膜、８：ドレイン側導電層、
９：第１層間絶縁膜、１０：第２層間絶縁膜、１１：コンタクトプラグ、
１２：ブロック絶縁膜、１３：電荷蓄積層、１４：トンネル絶縁膜、
１５：チャネル半導体層、１６：コア絶縁膜、１７：メモリ膜、
２１：半導体層、２２：金属原子、２３：ゲッター層、２４：バッファー層、
２５：金属層、３１：層間絶縁膜、３２：配線層、３３：ゲッター層

Claims (20)

  1. 複数の導電層が絶縁層を介して第１方向に積層された積層体と、
    前記積層体を貫通し、前記第１方向に延伸し、金属原子を含有する半導体層と、
    前記積層体と前記半導体層との間に設けられた第１絶縁膜、電荷蓄積層、および第２絶縁膜を含むメモリ膜とを備え、
    前記半導体層は、前記積層体を貫通し前記第１方向に延伸する第３絶縁膜を囲んでおり、
    前記半導体層内の少なくとも１つの結晶粒は、前記第３絶縁膜を囲む形状を有する、
    半導体記憶装置。
  2. 複数の導電層が絶縁層を介して第１方向に積層された積層体と、
    前記積層体を貫通し、前記第１方向に延伸し、金属原子を含有する半導体層と、
    前記積層体と前記半導体層との間に設けられた第１絶縁膜、電荷蓄積層、および第２絶縁膜を含むメモリ膜とを備え、
    前記半導体層の膜厚は、１０ｎｍ以下であり、
    前記半導体層は、前記第１方向に垂直な方向に＜１００＞配向性を有する結晶粒を含む、
    半導体記憶装置。
  3. 複数の導電層が絶縁層を介して第１方向に積層された積層体と、
    前記積層体を貫通し、前記第１方向に延伸し、金属原子を含有する半導体層と、
    前記積層体と前記半導体層との間に設けられた第１絶縁膜、電荷蓄積層、および第２絶縁膜を含むメモリ膜とを備え、
    前記半導体層は、前記積層体を貫通し前記第１方向に延伸する第３絶縁膜を囲んでおり、
    前記半導体層は、前記第３絶縁膜と前記半導体層との界面における前記金属原子の濃度よりも低い前記金属原子の濃度を有する部分を含む、
    半導体記憶装置。
  4. 前記半導体層は、前記絶縁層と前記複数の導電層のうちの１つとにより囲まれた領域を有し、前記領域には、粒界が存在しないか、または、２つの結晶粒の間の粒界のみが存在する、請求項１に記載の半導体記憶装置。
  5. 前記半導体層の膜厚は、１５ｎｍ以下である、請求項１または３に記載の半導体記憶装置。
  6. 前記半導体層は、前記第１方向に垂直な方向に＜１００＞配向性を有する結晶粒を含む、請求項１または３に記載の半導体記憶装置。
  7. 前記半導体層内の結晶粒の粒径は、８０ｎｍ以上かつ１６００ｎｍ以下である、請求項１から６のいずれか１項に記載の半導体記憶装置。
  8. 前記半導体層内の前記金属原子の濃度は、４．０×１０１７［個／ｃｍ３］以下である、請求項１から７のいずれか１項に記載の半導体記憶装置。
  9. 前記金属原子は、Ａｕ（金）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ａｇ（銀）、Ｐｄ（パラジウム）、Ｎｉ（ニッケル）、およびＰｔ（白金）の少なくともいずれかの原子を含む、請求項１から８のいずれか１項に記載の半導体記憶装置。
  10. 前記金属原子は、Ｍｎ（マンガン）、Ｒｈ（ロジウム）、Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｔｉ（チタン）、Ｎｂ（ニオブ）、Ｉｒ（イリジウム）、Ｔａ（タンタル）、Ｒｅ（レニウム）、Ｍｏ（モリブデン）、Ｖ（バナジウム）、Ｈｆ（ハフニウム）、Ｒｕ（ルテニウム）、Ｚｒ（ジルコニウム）、およびＷ（タングステン）の少なくともいずれかの原子を含む、請求項１から８のいずれか１項に記載の半導体記憶装置。
  11. 前記半導体層は、１．０×１０１６［個／ｃｍ３］以上かつ１．０×１０１９［個／ｃｍ３］以下の濃度のボロン原子、リン原子、またはヒ素原子を含む、請求項１から１０のいずれか１項に記載の半導体記憶装置。
  12. 前記第１絶縁膜の膜厚は、５ｎｍ以上かつ１０ｎｍ以下である、請求項１から１１のいずれか１項に記載の半導体記憶装置。
  13. 前記半導体層の上端上に設けられ、前記半導体層に電気的に接続された配線層をさらに備える、請求項１から１２のいずれか１項に記載の半導体記憶装置。
  14. 複数の導電層が絶縁層を介して第１方向に積層された積層体を形成し、
    前記積層体を貫通し前記第１方向に延伸する第１半導体層を、前記積層体内に、第１絶縁膜、電荷蓄積層、および第２絶縁膜を含むメモリ膜を介して形成し、
    前記第１半導体層の表面に金属原子を付着させ、
    前記第１半導体層をアニールして、前記第１半導体層を結晶化し、
    前記第１半導体層の結晶化後に、前記第１半導体層の表面に第２半導体層を形成し、
    前記第１半導体層と前記第２半導体層とをアニールして、前記第１半導体層内の前記金属原子の量を低下させる、
    ことを含む半導体記憶装置の製造方法。
  15. 前記積層体を貫通し、前記第１方向に延伸し、前記第１半導体層により囲まれた第３絶縁膜を形成することをさらに含み、
    前記第３絶縁膜は、前記第１半導体層内の少なくとも１つの結晶粒により囲まれるように形成される、請求項１４に記載の半導体記憶装置の製造方法。
  16. 前記第１半導体層は、１０ｎｍ以下の膜厚を有するように形成され、
    前記第１半導体層は、前記第１方向に垂直な方向に＜１００＞配向性を有する結晶粒を含むように形成される、請求項１４に記載の半導体記憶装置の製造方法。
  17. 前記積層体を貫通し、前記第１方向に延伸し、前記第１半導体層により囲まれた第３絶縁膜を形成することをさらに含み、
    前記第１半導体層と前記第３絶縁膜は、前記第１半導体層が、前記第３絶縁膜と前記第１半導体層との界面における前記金属原子の濃度よりも低い前記金属原子の濃度を有する部分を含むように形成される、請求項１４に記載の半導体記憶装置の製造方法。
  18. 前記第２半導体層は、アモルファス層である、請求項１４から１７のいずれか１項に記載の半導体記憶装置の製造方法。
  19. 前記金属原子を含む液体を前記第１半導体層の表面に供給する、前記金属原子を含む金属層を前記第１半導体層の表面に形成する、または前記金属原子を含むガスを前記第１半導体層の表面に供給することで、前記第１半導体層の表面に前記金属原子を付着させる、請求項１４から１８のいずれか１項に記載の半導体記憶装置の製造方法。
  20. 前記第２半導体層は、前記第１半導体層の上端上に形成される、請求項１４から１９のいずれか１項に記載の半導体記憶装置の製造方法。
JP2019128985A 2019-07-11 2019-07-11 半導体記憶装置およびその製造方法 Pending JP2021015868A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2019128985A JP2021015868A (ja) 2019-07-11 2019-07-11 半導体記憶装置およびその製造方法
TW112102106A TW202318574A (zh) 2019-07-11 2020-02-12 半導體記憶裝置
TW111135934A TWI822350B (zh) 2019-07-11 2020-02-12 半導體記憶裝置之製造方法
TW109104326A TWI807166B (zh) 2019-07-11 2020-02-12 半導體記憶裝置
US16/809,887 US11398494B2 (en) 2019-07-11 2020-03-05 Semiconductor storage device and method of manufacturing the same
CN202010152295.XA CN112216701B (zh) 2019-07-11 2020-03-06 半导体存储装置及其制造方法
US17/850,699 US11751397B2 (en) 2019-07-11 2022-06-27 Semiconductor storage device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019128985A JP2021015868A (ja) 2019-07-11 2019-07-11 半導体記憶装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2021015868A true JP2021015868A (ja) 2021-02-12

Family

ID=74058550

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019128985A Pending JP2021015868A (ja) 2019-07-11 2019-07-11 半導体記憶装置およびその製造方法

Country Status (4)

Country Link
US (2) US11398494B2 (ja)
JP (1) JP2021015868A (ja)
CN (1) CN112216701B (ja)
TW (3) TWI807166B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023044519A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3403231B2 (ja) 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3190517B2 (ja) 1994-05-13 2001-07-23 株式会社半導体エネルギー研究所 半導体の作製方法
JP2001308008A (ja) 2000-04-24 2001-11-02 Sharp Corp 結晶性半導体薄膜の形成方法
JP2003100629A (ja) 2001-09-19 2003-04-04 Sharp Corp 半導体装置及びその製造方法
DE102006046377A1 (de) 2006-09-29 2008-04-03 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit Isoliergräben, die unterschiedliche Arten an Verformung hervorrufen
CN105226066B (zh) * 2015-08-20 2018-05-15 中国科学院微电子研究所 半导体器件制造方法
JP2018157069A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体記憶装置
US10593693B2 (en) * 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2019041054A (ja) 2017-08-28 2019-03-14 東芝メモリ株式会社 半導体装置
JP6875236B2 (ja) * 2017-09-14 2021-05-19 キオクシア株式会社 半導体記憶装置
JP2019054220A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体記憶装置
JP2019207973A (ja) 2018-05-30 2019-12-05 東芝メモリ株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US11751397B2 (en) 2023-09-05
TWI807166B (zh) 2023-07-01
TW202308053A (zh) 2023-02-16
TW202103266A (zh) 2021-01-16
CN112216701B (zh) 2024-01-26
CN112216701A (zh) 2021-01-12
US20210013225A1 (en) 2021-01-14
TWI822350B (zh) 2023-11-11
US20220336492A1 (en) 2022-10-20
US11398494B2 (en) 2022-07-26
TW202318574A (zh) 2023-05-01

Similar Documents

Publication Publication Date Title
EP3210235B1 (en) Methods of forming three dimensional nand string memory devices
US9870945B2 (en) Crystalline layer stack for forming conductive layers in a three-dimensional memory structure
CN108122924B (zh) 闪存器件及其制造方法
US11404437B2 (en) Semiconductor device and method of manufacturing the same
JP2006324363A (ja) キャパシタおよびその製造方法
US20050136585A1 (en) Method of fabricating semiconductor devices with replacement, coaxial gate structure
JP2006135364A (ja) 半導体集積回路装置の製造方法
US10964717B2 (en) Methods and apparatus for three-dimensional NAND structure fabrication
CN113711357A (zh) 三维nand结构制造的方法与设备
JP2022521842A (ja) ３ｄ－ｎａｎｄモールド
US11751397B2 (en) Semiconductor storage device and method of manufacturing the same
JP6872437B2 (ja) 半導体装置及び半導体装置の製造方法
US11488972B2 (en) Semiconductor storage device and method of manufacturing the same
JP7535128B2 (ja) ３ｄピッチマルチプリケーション
CN113228282B (zh) 用于增大半导体器件中的多晶硅晶粒尺寸的阶梯式退火工艺
WO2021218268A1 (zh) 埋入式栅极制备方法和半导体器件制备方法
US20190074288A1 (en) Semiconductor device and method of fabricating the same
KR20240015018A (ko) 반도체 소자의 제조 방법
TW202337014A (zh) 電荷捕捉削減之nand單元結構
CN118234241A (zh) 半导体存储元件及其制造方法
JP2005277327A (ja) 半導体装置の製造方法
KR20090044833A (ko) 반도체 소자의 커패시터 형성 방법