KR20090044833A - 반도체 소자의 커패시터 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 형성 방법에 관한 것으로, 게이트가 형성된 반도체 기판 상부에 제1층간절연막을 형성하는 단계와, 상기 게이트 상부 표면이 노출되도록 화학적 기계적 연마공정으로 상기 제1층간절연막을 평탄화하는 단계와, 상기 제1층간절연막을 제거하여 상기 반도체 기판을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계와, 상기 랜딩플러그 콘택홀 하부에 탄소나노튜브 시드층을 증착하고, 수직 성장시켜 랜딩플러그용 탄소나노튜브를 형성하는 단계와, 상기 랜딩플러그 콘택홀을 매립하는 제2층간절연막을 형성한 후 화학적 기계적 연마공정으로 저장전극 예정 영역까지 제거하는 단계와, 상기 제2층간절연막 상부에 제3층간절연막을 형성하는 단계와, 상기 랜딩플러그용 탄소나노튜브가 노출될 때까지 제3층간절연막의 저장전극 예정 영역을 제거하는 단계와, 상기 노출된 랜딩플러그용 탄소나노튜브를 재성장시켜 저장전극용 탄소나노튜브를 형성하는 단계와, 상기 저장전극용 탄소나노튜브 상부에 유전막을 형성하는 단계와, 상기 유전막 상부에 플레이트 전극을 형성하는 단계를 포함하는 방법을 개시한다.
Description
본 발명은 반도체 소자의 커패시터 형성 방법에 관한 것으로, 더욱 상세하게는 정보를 저장하게 되는 커패시터의 전기 용량을 증가시키기 위하여 종래의 저장전극에 선택적인 탄소나노튜브 성장을 적용함으로써, 저장전극의 면적을 줄일 수 있을 뿐만 아니라 전기 용량을 획기적으로 증가시킬 수 있는 방법에 관한 것이다.
종래 반도체의 여러 가지 이슈 중 하나인 정보를 저장하는 커패시터의 전기 용량을 증가시키기 위한 방법으로서, 저장전극의 높이를 조절하거나 MPS (metastable polysilicon) 등을 사용해 단면적을 늘림으로써 양극과 음극의 단면적을 넓히는 방법, 유전 물질을 High-k 물질로 대체하는 방법 및 유전 물질의 두께를 얇게 하여 전기 용량을 조절하는 방법이 있다.
그러나, 종래 반도체 소자의 커패시터 제조에 있어서, 소자 크기가 작아짐에 따라 플레이트와 유전 물질간의 단면적을 넓히는 방법은 MPS 사용이나 실린더 구조로 바꿈으로써 기존 대비 약 두배 정도만 증가시킬 수 있고, 그로 인해 커패시터간의 마진이 감소됨으로써 공정상 많은 문제가 발생하고 있다.
또한, 저장전극의 면적을 줄일 수 있는 기술은 거의 없기 때문에 소자의 크기 축소에 대응하기가 어려운 실정이다. 아울러, 디램에서 저장전극이 차지하는 면적이 크기 때문에 저장전극의 정렬에 대한 어려움으로 인해 저장전극 콘택 공정을 반드시 넣어야만 정열이 쉬워진다.
본 발명은 탄소나노튜브의 선택적인 수직 성장 방법을 이용하여 전극의 단면적을 증가시킴으로써 전기 용량을 확보할 수 있는 반도체 소자의 커패시터 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는
게이트가 형성된 반도체 기판 상부에 제1층간절연막을 형성하는 단계;
상기 게이트 상부 표면이 노출되도록 화학적 기계적 연마공정으로 상기 제1층간절연막을 평탄화하는 단계;
상기 제1층간절연막을 제거하여 상기 반도체 기판을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계;
상기 랜딩플러그 콘택홀 하부에 탄소나노튜브 시드층을 증착하고, 수직 성장시켜 랜딩플러그용 탄소나노튜브를 형성하는 단계;
상기 랜딩플러그 콘택홀을 매립하는 제2층간절연막을 형성한 후 화학적 기계적 연마공정으로 저장전극 예정 영역까지 제거하는 단계;
상기 제2층간절연막 상부에 제3층간절연막을 형성하는 단계;
상기 랜딩플러그용 탄소나노튜브가 노출될 때까지 제3층간절연막의 저장전극 예정 영역을 제거하는 단계;
상기 노출된 랜딩플러그용 탄소나노튜브를 재성장시켜 저장전극용 탄소나노 튜브를 형성하는 단계;
상기 저장전극용 탄소나노튜브 상부에 유전막을 형성하는 단계; 및
상기 유전막 상부에 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법을 제공한다.
상기 랜딩플러그 콘택홀을 형성하는 단계는 자기정렬콘택 (SAC; Self Align Contact) 공정을 이용하고,
상기 탄소나노튜브 시드층은 니켈, 코발트, 철 또는 이들의 혼합물을 이용하여 10㎚ 내지 50㎚의 두께로 형성되며, 이를 수직 성장시키는 단계는 자기장 존재하에서 화학기상 증착법, 퍼니스 열처리법 또는 원자층 증착법에 의해 수행되고,
상기 제2층간절연막 및 제3층간절연막은 PSG(Phosphorus Silicate Glass) 산화막, BPSG(Boron Phosphorus Silicate Glass) 산화막, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 산화막, TEOS(Tetra Ethyl Ortho Silicate)산화막 및 질화막으로 이루어진 군으로부터 선택되며,
상기 저장전극 예정 영역을 제거하는 단계는 플라즈마 식각 공정 또는 이온빔 식각 공정을 이용하고,
상기 유전막을 형성하는 단계는 원자층 증착법, 화학기상 증착법 또는 유기 금속 화학기상 증착법에 의해 수행하며,
상기 플레이트 전극을 형성하는 단계는 원자층 증착법, 화학기상 증착법 또는 유기 금속 화학기상 증착법을 2회 수행하고,
상기 플레이트 전극은 금속막, 실리케이트막, 실리사이드막, 폴리실리콘막, 폴리실리콘게르마늄막, 비정질 실리콘막 및 비정질 실리콘게르마늄막으로 이루어진 군으로부터 선택되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 커패시터 형성 방법에 따르면, 종래의 저장전극에 원통 형상의 탄소나노튜브를 수직 성장시킴으로써 플레이트 전극과 유전막간의 면적이 급격하게 늘어나게 되므로 커패시터 제작에 있어서 좀더 큰 전기 용량을 확보할 수 있다. 또한 전기 용량이 증대됨으로 인해 저장전극의 면적을 줄일 수 있으며, 탄소나노튜브의 경우 종래의 폴리실리콘 저장전극보다 전기전도도가 우수하기 때문에 데이터의 입출력이 빨라지고, 저장전극의 높이를 줄일 수 있으므로 공정 시간이 감소한다.
나아가, 저장전극 콘택 공정이 생략되므로 공정 단가가 감소하고, 랜딩플러그와 게이트간의 마진 확보로 인한 불량률이 감소하며, 게이트와 게이트간의 간격에 여유가 생겨 소자 크기를 축소화하는 것이 가능할 뿐만 아니라, 탄소나노튜브의 원통 내부를 활용할 수 있어 전기 용량을 극대화시킬 수 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1h 는 본 발명에 따른 반도체 소자의 커패시터 형성 방법을 도시하는 공정 단면도이다.
도 1a 를 참조하면, 소정의 하부 구조를 구비하는 반도체 기판(10) 상부에 게이트(12)를 형성한다.
다음, 게이트(12)가 형성된 반도체 기판(10) 상부에 게이트(12)가 매립되도록 제1층간절연막(미도시)을 형성한 다음, 게이트(12)의 상부 표면이 노출되도록 상기 제1층간절연막에 대해 평탄화, 예컨대 화학적 기계적 연마공정 (Chemical Mechanical Polishing)을 수행하여 상기 제1층간절연막을 평탄화한다.
한편, 도면에 도시되지는 않았지만, 디램 (DRAM; Dynamic Random Access Memory) 메모리 소자의 경우, 반도체 기판(10) 내에는 활성 영역을 한정하는 소자분리막(미도시) 및 불순물 영역인 소오스/드레인 영역(미도시)이 형성되어 있다.
그런 다음, 자기정렬콘택 공정으로 랜딩플러그가 형성될 영역의 상기 제1층간절연막을 제거하여 반도체 기판(10)을 노출시키는 랜딩플러그 콘택홀을 형성하여, 후속 공정에서 랜딩플러그용 탄소나노튜브를 형성시킬 수 있는 공간을 만들어 준다.
도 1b 를 참조하면, 상기 랜딩플러그 콘택홀의 하부에 니켈, 코발트, 철 또는 이들의 혼합물을 증착함으로써, 탄소나노튜브 시드층 (seed layer)(14)을 10㎚ 내지 50㎚, 바람직하게는 약 15㎚의 두께로 형성한다.
상기 탄소나노튜브 (CNT: Carbon Nano Tube)는 단독으로는 도체의 성질을 나타내지만 여러 개의 다발로 포개어져 있을 때에는 반도체 성질을 나타내는 것으로서, 일차원 양자선 (One-dimensional Quantum Wire) 구조를 가지고 있으며, 기계적, 화학적 특성이 우수하고, 일차원에서의 양자 수송 현상을 보이는 등 매우 흥미로운 전기적 특성을 갖고 있는 것으로 알려져 있다. 또한, 상기 특성 외에도 새로 이 발견되고 있는 특수한 성질들이 있어 새로운 신소재로서 많은 주목을 받고 있다.
다음, 탄소나노튜브 시드층(14)을 자기장 존재하에서 화학기상 증착법, 퍼니스 열처리법 또는 원자층 증착법을 이용하여 게이트(12) 높이보다 높게 수직 성장시켜 랜딩플러그용 탄소나노튜브(16)를 형성한다.
도 1c 를 참조하면, 상기 랜딩플러그 콘택홀을 매립하도록 PSG(Phosphorus Silicate Glass) 산화막, BPSG(Boron Phosphorus Silicate Glass) 산화막, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 산화막, TEOS(Tetra Ethyl Ortho Silicate) 산화막 및 질화막으로 이루어진 군으로부터 선택되는 절연 물질을 과도 증착 (Over Deposition)하여 제2층간절연막(18)을 형성한다.
이때, 제2층간절연막(18)을 폴리실리콘 계열 물질 대신에 상기와 같은 절연 물질로 형성함으로써, 게이트(12)와 랜딩플러그용 탄소나노튜브(16) 간의 마진이 줄어들게 됨으로써, 자기정렬콘택 페일을 줄일 수 있어 소자의 크기를 축소시키는데 대비할 수 있다.
도 1d 를 참조하면, 화학적 기계적 연마공정을 수행하여 저장전극 예정 영역까지 제2층간절연막(18)을 제거한다. 이때, 랜딩플러그용 탄소나노튜브(16)는 노출되고, 이 노출된 랜딩플러그용 탄소나노튜브(16)는 후속 공정에서 재성장하여 저장전극을 형성하는 역할을 한다.
도 1e 를 참조하면, 제2층간절연막(18) 상부에 PSG(Phosphorus Silicate Glass) 산화막, BPSG(Boron Phosphorus Silicate Glass) 산화막, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 산화막, TEOS(Tetra Ethyl Ortho Silicate) 산화막 및 질화막으로 이루어진 군으로부터 선택되는 절연 물질을 증착하여 제3층간절연막(20)을 형성한다.
도 1f 를 참조하면, 랜딩플러그용 탄소나노튜브(16)가 노출될 때까지 제3층간절연막(20)의 저장전극 예정 영역을 플라즈마 식각 공정 또는 이온빔 식각 공정을 수행하여 좁고 긴 형태로 제거한다.
도 1g 를 참조하면, 상기 노출된 랜딩플러그용 탄소나노튜브(16)를 시드 (seed)로 하여 재성장시켜 저장전극용 탄소나노튜브(22)를 형성한다.
도 1h 를 참조하면, 저장전극용 탄소나노튜브(22) 상부에 원자층 증착법, 화학기상 증착법 또는 유기 금속 화학기상 증착법으로 금속산화막, 산화질화막 또는 질화막을 얇게 증착하여 유전막(미도시)을 형성한다.
이때, 상기 유전막은 저장전극용 탄소나노튜브(22)의 다발과 다발 사이에도 증착되기 때문에 커패시터의 전기 용량을 최대화시킬 수 있다.
다음, 상기 유전막 상부에 먼저 원자층 증착법, 화학기상 증착법 또는 유기 금속 화학기상 증착법으로 금속막, 실리케이트막, 실리사이드막, 폴리실리콘막, 폴리실리콘게르마늄막, 비정질 실리콘막 또는 비정질 실리콘게르마늄막을 얇게 증착하여 제1플레이트 전극을 형성한다.
그런 다음, 상기 제1플레이트 전극 상부에 마찬가지로 원자층 증착법, 화학기상 증착법 또는 유기 금속 화학기상 증착법으로 금속막, 실리케이트막, 실리사이 드막, 폴리실리콘막, 폴리실리콘게르마늄막, 비정질 실리콘막 또는 비정질 실리콘게르마늄막을 얇게 증착하여 제2플레이트 전극을 형성함으로써, 플레이트 전극(24)을 완성한다.
역시, 상기 제1플레이트 전극은 저장전극용 탄소나노튜브(22)의 다발과 다발 사이에도 상기 유전막 상에 증착되기 때문에 커패시터의 전기 용량을 최대화시킬 수 있다.
상기한 바와 같은 본 발명은 종래의 방법보다 획기적으로 플레이트 전극과 유전막간의 단면적을 넓히는 방법으로서, 탄소나노튜브의 선택적인 수직 성장 방법을 이용함으로써, 전극의 단면적을 획기적으로 증가시키는 것이 가능하기 때문에 전기 용량이 확보되어 품질을 향상시킬 수 있다.
또한, 커패시터의 면적을 줄일 수도 있어 차세대 커패시터에 대응할 수 있으며, 저장전극 높이 또한 줄일 수 있어 가격 경쟁력에도 기여할 수 있다.
또한, 탄소나노튜브의 우수한 전기 전도도와 기계적 강도를 이용할 수 있으므로 특성 증가에도 기여할 수 있으며, 종래의 랜딩플러그 콘택과 저장전극 콘택이 공통으로 겹쳐지는 영역에 탄소나노튜브를 성장시켜 랜딩플러그를 형성시킨 다음, 다시 재성장시킴으로써 저장전극을 한꺼번에 만들 수 있다.
아울러, 본 발명에서는 탄소나노튜브 대신 탄소나노와이어를 사용할 수도 있다.
한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부 가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1h 는 본 발명에 따른 반도체 소자의 커패시터 형성 방법을 도시하는 공정 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 반도체 기판
12 : 게이트
14 : 탄소나노튜브 시드층
16 : 랜딩플러그용 탄소나노튜브
18, 20 : 층간절연막
22 : 저장전극용 탄소나노튜브
24 : 플레이트 전극
Claims (11)
- 게이트가 형성된 반도체 기판 상부에 제1층간절연막을 형성하는 단계;상기 게이트 상부 표면이 노출되도록 화학적 기계적 연마공정으로 상기 제1층간절연막을 평탄화하는 단계;상기 제1층간절연막을 제거하여 상기 반도체 기판을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계;상기 랜딩플러그 콘택홀 하부에 탄소나노튜브 시드층을 증착하고, 수직 성장시켜 랜딩플러그용 탄소나노튜브를 형성하는 단계;상기 랜딩플러그 콘택홀을 매립하는 제2층간절연막을 형성한 후 화학적 기계적 연마공정으로 저장전극 예정 영역까지 제거하는 단계;상기 제2층간절연막 상부에 제3층간절연막을 형성하는 단계;상기 랜딩플러그용 탄소나노튜브가 노출될 때까지 제3층간절연막의 저장전극 예정 영역을 제거하는 단계;상기 노출된 랜딩플러그용 탄소나노튜브를 재성장시켜 저장전극용 탄소나노튜브를 형성하는 단계;상기 저장전극용 탄소나노튜브 상부에 유전막을 형성하는 단계; 및상기 유전막 상부에 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법.
- 청구항 1 에 있어서,상기 랜딩플러그 콘택홀을 형성하는 단계는 자기정렬콘택 (SAC; Self Align Contact) 공정을 이용하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 청구항 1 에 있어서,상기 탄소나노튜브 시드층의 두께는 10㎚ 내지 50㎚인 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 청구항 1 에 있어서,상기 탄소나노튜브 시드층은 니켈, 코발트, 철 또는 이들의 혼합물을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 청구항 1 에 있어서,상기 탄소나노튜브 시드층을 수직 성장시키는 단계는 자기장 존재하에서 화학기상 증착법, 퍼니스 열처리법 또는 원자층 증착법에 의해 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 청구항 1 에 있어서,상기 제2층간절연막은 PSG(Phosphorus Silicate Glass) 산화막, BPSG(Boron Phosphorus Silicate Glass) 산화막, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 산화막, TEOS(Tetra Ethyl Ortho Silicate)산화막 및 질화막으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 청구항 1 에 있어서,상기 제3층간절연막은 PSG(Phosphorus Silicate Glass) 산화막, BPSG(Boron Phosphorus Silicate Glass) 산화막, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 산화막, TEOS(Tetra Ethyl Ortho Silicate)산화막 및 질화막으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 청구항 1 에 있어서,상기 저장전극 예정 영역을 제거하는 단계는 플라즈마 식각 공정 또는 이온빔 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 청구항 1 에 있어서,상기 유전막을 형성하는 단계는 원자층 증착법, 화학기상 증착법 또는 유기 금속 화학기상 증착법에 의해 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 청구항 1 에 있어서,상기 플레이트 전극을 형성하는 단계는 원자층 증착법, 화학기상 증착법 또는 유기 금속 화학기상 증착법을 2회 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 청구항 1 에 있어서,상기 플레이트 전극은 금속막, 실리케이트막, 실리사이드막, 폴리실리콘막, 폴리실리콘게르마늄막, 비정질 실리콘막 및 비정질 실리콘게르마늄막으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
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| KR1020070111096A KR20090044833A (ko) | 2007-11-01 | 2007-11-01 | 반도체 소자의 커패시터 형성 방법 |
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| KR1020070111096A KR20090044833A (ko) | 2007-11-01 | 2007-11-01 | 반도체 소자의 커패시터 형성 방법 |
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| KR20090044833A true KR20090044833A (ko) | 2009-05-07 |
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ID=40855334
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| KR1020070111096A KR20090044833A (ko) | 2007-11-01 | 2007-11-01 | 반도체 소자의 커패시터 형성 방법 |
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| KR (1) | KR20090044833A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101159692B1 (ko) * | 2010-07-14 | 2012-06-26 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
-
2007
- 2007-11-01 KR KR1020070111096A patent/KR20090044833A/ko not_active Application Discontinuation
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