CN102339832B - 半导体器件的柱型电容器及其制造方法 - Google Patents

半导体器件的柱型电容器及其制造方法 Download PDF

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Abstract

本发明公开一种半导体器件的柱型电容器及其制造方法。在该柱型电容器中，在存储节点触点的上部上形成柱体。在柱体的侧壁上形成底部电极，并且在柱体和底部电极上形成介电膜。然后，在介电膜的上部上形成顶部电极。

Description

半导体器件的柱型电容器及其制造方法
技术领域
本发明整体涉及半导体器件，更具体地说涉及半导体器件的柱型电容器及其制造方法。
背景技术
由于小型半导体的加工技术的快速发展，而促进了存储器产品的集成度高从而使单位单元(cell，又称为晶胞)面积减小以及使操作电压降低。然而，持续地需要存储器件操作所需的充电容量超过25fF/单元以防止产生软错误以及刷新时间缩短。
为了保证下一代DRAM产品所需的充电容量，已经开发出一种采用高k介电膜的MIM型电容器。
在采用50nm至60nm精细金属线工序的DRAM产品中，为了获得超过25fF/单元的单元电容，使存储节点的结构从凹形形状改变为柱体形状，从而获得更大的充电电容。
然而，在精细金属线宽度小于50nm的千兆DRAM产品中应用柱型存储节点结构是困难的，这是因为不能在保证存在大于25nm的空间以使相邻存储节点之间绝缘的同时在单元区域中充分地提供如下的空间：在该空间中可以通过沉积约的介电膜以及约的盘式节点来形成电容器。
发明内容
根据本发明的实施例，一种半导体器件的柱型电容器包括：柱体，其布置在所述存储节点触点的上部上；底部电极，其布置在所述柱体的侧壁上；介电膜，其布置在所述柱体和所述底部电极上；以及顶部电极，其布置在所述介电膜上。
所述柱体的下部的横截面面积大于所述柱体的上部的横截面面积。
所述柱型电容器还包括：层间绝缘膜，所述层间绝缘膜的高度设置成与所述存储节点触点的高度大致相同；以及金属层，其布置在所述层间绝缘膜和所述存储节点触点的上部上并且与所述底部电极接触，从而减小了接触电阻。
所述金属层是Ti和TiSi中的至少一个。在所述柱型电容器中，所述柱体的上部包括存储节点氧化物柱体。由于所述存储节点氧化物柱体的存在，所述柱体的额外高度增加了所述柱型电容器的电极面积。
所述存储节点氧化物柱体包括TEOS(正硅酸四乙酯)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、USG(未掺杂硅酸盐玻璃)和HDP(高密度等离子)中的至少一个。
所述柱型电容器还包括布置在所述柱体与所述底部电极之间的阻挡金属层，其中，所述阻挡金属层包括TiSi以使接触电阻最小。
所述底部电极包括TiN。所述介电膜包括ZrO2、HfO2、ZrSiOx、ZrHfOx和ZrHfSiOx中的至少一个。
所述柱体包括P掺杂多晶硅、B掺杂多晶硅和B掺杂SiGe中的至少一个。所述顶部电极具有包括化学气相沉积得到的TiN和物理气相沉积得到的TiN在内的沉积结构、或者包括原子层沉积得到的TiN和物理气相沉积得到的TiN在内的沉积结构，从而获得金属绝缘体金属(MIM)电容器。
根据本发明的实施例，一种半导体器件的柱型电容器的制造方法包括：在存储节点触点的上部上形成柱体；在所述柱体的侧壁上形成底部电极；在所述柱体和所述底部电极上形成介电膜；以及在所述介电膜上形成顶部电极。
所述方法还包括：在形成所述存储节点触点之后，在所述存储节点触点的上部上形成与所述底部电极接触的金属层，从而使接触电阻最小。所述金属层包括Ti或TiSi。
形成所述柱体的步骤包括：在所述存储节点触点的上部上形成柱体材料层；以及将所述柱体材料层蚀刻为具有柱体形状。
所述柱体可以用作触点并且包括P掺杂多晶硅、B掺杂多晶硅和B掺杂SiGe中的至少一个。
形成所述柱体的步骤包括：在所述存储节点触点的上部上沉积多晶硅层；以及将离子注入到所述多晶硅层中。
蚀刻所述柱体材料层的步骤包括：至少蚀刻所述柱体材料层的不用于形成所述柱型电容器的一部分。
蚀刻所述柱体材料层的步骤包括：在所述柱体材料层的上部上形成硬掩模层；沿着第一方向蚀刻所述硬掩模层；沿着与所述第一方向垂直的第二方向蚀刻所述硬掩模层；以及移除所述硬掩模层，从而获得具有精细线宽的柱型电容器。
所述方法还包括：在形成所述柱体之后，在所述柱体的上部上形成氧化物柱体。所述柱体形成为具有高的高度。所述氧化物柱体包括TEOS(正硅酸四乙酯)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、USG(未掺杂硅酸盐玻璃)和HDP(高密度等离子)中的至少一个。
所述方法还包括：在形成所述柱体之前，移除所述半导体基板的外围电路区域中的柱体。
所述方法还包括：在形成所述底部电极之前，在所述柱体的表面上形成阻挡金属层，从而使接触电阻最小。
形成所述阻挡金属层的步骤包括：在所述柱体的表面上形成Ti层；以及对所述Ti层执行热处理以形成TiSi层。
形成所述底部电极的步骤包括：在层间绝缘膜的上部和所述柱体上形成TiN层；以及执行回蚀工序来移除所述TiN层的一部分从而使各个单元中的所述底部电极彼此分离开。
所述介电膜包括ZrO2、HfO2、ZrSiOx、HfSiOx、ZrHfOx和ZrHfSiOx中的至少一个。
形成所述顶部电极的步骤包括：在借助化学气相沉积(CVD)工序在所述介电膜的上部上沉积TiN膜之后借助物理气相沉积(PVD)沉积TiN膜，或者在借助原子层沉积(ALD)工序在所述介电膜的上部上沉积TiN膜之后借助PVD工序沉积TiN膜。
附图说明
图1至图9是示出半导体器件的柱型电容器的示例性制造方法的示意图。
具体实施方式
参考附图详细描述本发明。
图1至图9是示出半导体器件的柱型电容器的示例性制造方法的示意图。图1至图4、图6a、图7至图9是剖视图。图6b是图6a的透视图。图5a和图5b是平面图。
参考图1，在包括单元区域和外围区域在内的半导体基板10上形成层间绝缘膜12，层间绝缘膜12可以包括例如介电材料等。层间绝缘膜12包括氧化物膜。在层间绝缘膜12的下部形成栅极或位线。
在单元区域的层间绝缘膜12上形成例如光阻剂(photoresist，又称为光刻胶或光致抗蚀剂)膜等掩模图案之后，使用该掩模图案作为掩模来蚀刻层间绝缘膜12以形成使半导体基板或连接插塞露出的存储节点触点孔。在存储节点触点孔中填充例如多晶硅等导电材料以形成存储节点触点插塞14。
利用例如Ti或TiSi等材料在包括存储节点触点插塞14在内的层间绝缘膜12上形成具有预定厚度的金属层16。金属层16可以减小存储节点触点插塞14与底部电极32(参见图7)之间的接触电阻。当金属层16由例如TiSi等形成时，可以首先沉积Ti层并对该Ti层执行热处理工序从而形成TiSi层。
在金属层16上沉积柱体材料层22。柱体材料层22可以包括例如P掺杂多晶硅、B掺杂多晶硅和B掺杂SiGe中的至少一种或多种材料。柱体材料层22可以例如利用在形成未掺杂的多晶硅或SiGe层之后注入离子的方法来沉积。
如图2所示，在形成使外围区域敞开的掩模(未示出)之后，使用该掩模来蚀刻柱体材料层22以移除外围区域的柱体材料层22。这是因为在不形成电容器的外围区域中不需要柱体材料层22。然而，在本发明的多个实施例中，可以保留柱体材料层22而不是将其移除。
参考图3，在单元区域的柱体材料层22以及外围区域的金属层16上沉积氧化物柱体材料层24之后，将氧化物柱体材料层24平坦化并且在所得结构上形成硬掩模层40。氧化物柱体材料层24可以包括例如，TEOS(正硅酸四乙酯)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、USG(未掺杂硅酸盐玻璃)或HDP(高密度等离子)中的一种或多种材料。硬掩模层40可以包括例如非晶碳。
对于本发明的多个实施例而言，氧化物柱体材料层24是可选的。然而，氧化物柱体材料层24作为绝缘材料使得柱体与不采用氧化物柱体材料层24的情况相比形成为具有更高的高度。当柱体材料层22仅包括多晶硅而不带有氧化物柱体材料层24时，难以厚厚地沉积多晶硅从而不能形成大面积电容器。因此，当如图3所示在柱体材料层22上形成氧化物柱体材料层24时，可以随后形成高的柱体结构。
如图4所示，在硬掩模层40上形成光阻剂图案(未示出)之后，使用光阻剂图案作为掩模蚀刻硬掩模层40以形成硬掩模图案42。
图5a和图5b更详细地示出形成硬掩模图案42的工序。
如图5a所示，在本发明的各个实施例中，可以在一个蚀刻工序中，使用栅格(lattice)图案光阻剂图案(未示出)将硬掩模层40蚀刻成栅格图案。图5b示出可以用于本发明各个实施例的将硬掩模层40蚀刻成栅格图案的两个蚀刻工序。参考图5b中的(i)，在使用沿着水平方向延伸的线型光阻剂图案46执行第一蚀刻工序之后，用沿着竖直方向延伸的线型光阻剂图案48执行第二蚀刻工序从而形成栅格型硬掩模图案42。
当硬掩模图案的线宽足够大时，可以执行图5a的蚀刻方法。然而，当形成线宽小于30nm的硬掩模图案42时，执行图5b的两步蚀刻方法。于是，更大地提高了图案化裕量，从而获得精确的硬掩模图案42。
如图5a和图5b所示，在本发明的实施例中，蚀刻空间区域B而不是电容器区域A来形成柱体。用于形成柱型电容器的常规工序需要形成底部电极和执行浸出(dip-out)工序来移除剩余区域。然而，在本发明的实施例中，在形成底部电极之前，预先蚀刻出柱体形状。因此，不需要浸出工序。
参考图6a和图6b，使用硬掩模图案42作为掩模蚀刻氧化物柱体材料层24、柱体材料层22和金属层16，从而形成存储节点孔26并且同时形成包括金属层16、柱体22和氧化物柱体24在内的沉积结构。因为本发明的各个实施例包括在不使用浸出工序的情况下蚀刻柱体材料的工序，包括柱体22和氧化物柱体24在内的沉积结构可以形成为顶部线宽比底部线宽大的截平锥体形状。结果，如图6a所示，在存储节点触点插塞14的顶部形成包括金属层16、柱体22和氧化物柱体24在内的沉积结构。
虽然在本发明的该实施例中示出了锥体形状，但是本发明不需要局限于此。还可以使用其它结构，例如金字塔结构。因此，柱体22和氧化物柱体24可以形成为如下柱体：该柱体的下部的横截面面积大于上部的横截面面积。
柱体22用作用于形成柱型电容器的柱状物，并同时用作使底部电极33(参见图8)与存储节点触点插塞14或金属层16电连接的触点。
如图7所示，移除硬掩模图案42，并且在包括层间绝缘膜12、金属层16、柱体22和氧化物柱体24在内的表面上沉积底部电极材料32。底部电极材料32可以包括例如TiN膜。
在沉积底部电极材料32之前，可以在包括层间绝缘膜12、金属层16、柱体22和氧化物柱体24在内的表面上薄薄地形成阻挡金属层(未示出)，从而减小柱体22与底部电极材料32之间的电阻。在该工序期间，可以在包括柱体22在内的整个表面上薄薄地形成Ti层(未示出)并对该Ti层执行热处理工序以形成TiSi层(未示出)。结果，在TiSi层的表面上形成底部电极材料32。
参考图8，执行回蚀工序以移除形成在氧化物柱体24的上部上的底部电极材料32以及形成在层间绝缘膜12的表面上的位于柱体22之间的底部电极材料32。结果，在各个单元中形成分离的底部电极33。
如图9所示，在底部电极33上沉积介电膜34，并且在介电膜34上沉积顶部电极36，从而形成柱型电容器。用于沉积介电膜34的工序可以使用例如原子层沉积(ALD)方法从而包括例如ZrO2、HfO2、ZrSiOx、ZrHfOx和ZrHfSiOx中的至少一种或多种材料。用于形成顶部电极36的工序可以利用化学气相沉积(CVD)、ALD或物理气相沉积(PVD)方法来执行以沉积例如TiN膜。在本发明的各个实施例中，当沉积顶部电极36时，可以利用例如CVD和PVD、或者ALD和PVD等双工序来沉积TiN膜。
如上所述，在本发明的实施例中，可以在不使用浸出工序的情况下形成线宽小的柱型电容器从而防止阻挡物(bunker)缺陷和底部电极的崩塌以有助于制造工序。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储器件(DRAM)或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2010年7月20日提交的韩国专利申请No.10-2010-0070128的优先权，该韩国专利申请的全部内容通过引用并入本文。

Claims (26)

1.一种半导体器件的柱型电容器，所述电容器包括：
柱体结构，其包括：柱体，其与存储节点触点的上部电连接，以及氧化物柱体，其布置在所述柱体上方并且由介电材料形成；
底部电极，其布置在所述柱体结构的侧壁上，所述底部电极不形成在所述柱体结构的上部上，所述底部电极与所述柱体电连接；
介电膜，其布置在所述柱体结构和所述底部电极上；以及
顶部电极，其布置在所述介电膜上，
其中，所述柱体结构的下部的横截面面积大于所述柱体结构的上部的横截面面积。
2.根据权利要求1所述的柱型电容器，还包括：
层间绝缘膜，所述层间绝缘膜的高度设置成与所述存储节点触点的高度大致相同；以及
金属层，其布置在所述层间绝缘膜和所述存储节点触点的上部上并且与所述底部电极接触。
3.根据权利要求2所述的柱型电容器，其中，
所述金属层是Ti和TiSi中的至少一个。
4.根据权利要求1所述的柱型电容器，其中，
所述氧化物柱体包括存储节点氧化物柱体。
5.根据权利要求4所述的柱型电容器，其中，
所述存储节点氧化物柱体包括正硅酸四乙酯、磷硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂硅酸盐玻璃中的至少一个。
6.根据权利要求1所述的柱型电容器，还包括：
阻挡金属层，其布置在所述柱体结构与所述底部电极之间。
7.根据权利要求6所述的柱型电容器，其中，
所述阻挡金属层包括TiSi。
8.根据权利要求1所述的柱型电容器，其中，
所述底部电极包括TiN。
9.根据权利要求1所述的柱型电容器，其中，
所述介电膜包括ZrO2、HfO2、ZrSiOx、ZrHfOx和ZrHfSiOx中的至少一个或多个。
10.根据权利要求1所述的柱型电容器，其中，
所述柱体包括P掺杂多晶硅、B掺杂多晶硅和B掺杂SiGe中的至少一个或多个。
11.根据权利要求1所述的柱型电容器，其中，
所述顶部电极的沉积结构是化学气相沉积得到的TiN和物理气相沉积得到的TiN、或者原子层沉积得到的TiN和物理气相沉积得到的TiN。
12.一种半导体器件的柱型电容器的制造方法，所述方法包括：
形成柱体结构，其包括：与存储节点触点的上部电连接的柱体，以及氧化物柱体，其布置在所述柱体上方并且由介电材料形成；
在所述柱体结构的侧壁上形成底部电极使得所述底部电极与所述柱体电连接；
移除所述柱体结构的上部上的所述底部电极；
在所述柱体结构和所述底部电极上形成介电膜；以及
在所述介电膜上形成顶部电极，
其中，所述柱体结构的下部的横截面面积大于所述柱体结构的上部的横截面面积。
13.根据权利要求12所述的方法，还包括：
在所述存储节点触点的上部上形成与所述底部电极接触的金属层。
14.根据权利要求13所述的方法，其中，
所述金属层是Ti和TiSi中的至少一个。
15.根据权利要求12所述的方法，其中，
形成所述柱体结构的步骤包括：
在所述存储节点触点的上部上形成柱体材料层；
在所述柱体上方形成氧化物柱体材料层；以及
将所述柱体材料层和所述氧化物柱体材料层蚀刻为具有柱体形状。
16.根据权利要求15所述的方法，其中，
所述柱体包括P掺杂多晶硅、B掺杂多晶硅和B掺杂SiGe中的至少一个。
17.根据权利要求15所述的方法，其中，
形成所述柱体材料层的步骤包括：
在所述存储节点触点的上部上沉积多晶硅层；以及
将离子注入到所述多晶硅层中。
18.根据权利要求15所述的方法，其中，
蚀刻所述柱体材料层和所述氧化物柱体材料层的步骤包括：至少蚀刻所述柱体材料层的不用于形成所述柱型电容器的一部分。
19.根据权利要求15所述的方法，其中，
蚀刻所述柱体材料层和所述氧化物柱体材料层的步骤包括：
在所述氧化物柱体材料层的上部上形成硬掩模层；
沿着第一方向蚀刻所述硬掩模层；
沿着与所述第一方向垂直的第二方向蚀刻所述硬掩模层；以及移除所述硬掩模层。
20.根据权利要求12所述的方法，其中，
所述氧化物柱体包括正硅酸四乙酯、磷硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂硅酸盐玻璃中的至少一个。
21.根据权利要求19所述的方法，还包括：
移除所述半导体器件的外围电路区域中的柱体材料层。
22.根据权利要求12所述的方法，还包括：
在形成所述底部电极之前在所述柱体结构的表面上形成阻挡金属层。
23.根据权利要求22所述的方法，其中，
形成所述阻挡金属层的步骤包括：
在所述柱体结构的表面上形成Ti层；以及
对所述Ti层执行热处理以形成TiSi层。
24.根据权利要求12所述的方法，其中，
形成所述底部电极的步骤包括：
在层间绝缘膜和所述柱体结构的上部上形成TiN层；以及
执行回蚀工序以移除所述TiN层的一部分。
25.根据权利要求12所述的方法，其中，
所述介电膜包括ZrO2、HfO2、ZrSiOx、HfSiOx、ZrHfOx和ZrHfSiOx中的至少一个。
26.根据权利要求12所述的方法，其中，
形成所述顶部电极的步骤包括如下步骤之一：
借助化学气相沉积工序在所述介电膜的上部上沉积TiN膜，然后借助物理气相沉积工序沉积TiN膜；以及
借助原子层沉积工序在所述介电膜的上部上沉积TiN膜，然后借助物理气相沉积工序沉积TiN膜。
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