KR20080050101A - 반도체 소자의 캐패시터 형성 방법 - Google Patents

반도체 소자의 캐패시터 형성 방법 Download PDF

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KR20080050101A KR1020060120923A KR20060120923A KR20080050101A KR 20080050101 A KR20080050101 A KR 20080050101A KR 1020060120923 A KR1020060120923 A KR 1020060120923A KR 20060120923 A KR20060120923 A KR 20060120923A KR 20080050101 A KR20080050101 A KR 20080050101A
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Abstract

반도체 소자의 캐패시터 형성 방법은, 스토리지 노드 콘택을 구비한 반도체 기판 상에 캡 산화막으로서 Si―리치드 산화막을 형성하는 단계; 상기 Si―리치드 산화막을 식각하여 스토리지 노드 콘택을 노출시키는 홈을 형성하는 단계; 상기 홈 표면 상에 스토리지 노드를 형성하는 단계; 상기 스토리지 노드를 포함한 Si―리치드 산화막 상에 유전막과 플레이트 노드용 도전막을 형성하는 단계; 상기 플레이트 노드용 도전막 상에 스토리지 노드들의 사이 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 Si―리치드 산화막 내에 산소를 이온주입 하는 단계; 상기 마스크패턴을 제거하는 단계; 및 상기 산소가 이온주입된 기판 결과물을 열처리하는 단계를 포함하며, 상기 열처리 결과, 실리콘과 산소간 결합에 의한 압축력에 의해 상기 유전막의 유효 두께가 감소되는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성 방법{Method for forming capacitor of semiconductor device}
도 1a 내지 도 1c는 종래 기술에 따른 콘케이브 형태의 캐패시터 형성 방법을 설명하기 위하여 도시한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 콘케이브 형태의 캐패시터 형성 방법을 설명하기 위하여 도시한 공정별 단면도 및 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 201 : 제1절연막
202 : 랜딩 플러그 폴리 콘택 204 : 제2절연막
206 : 비트 라인 208 : 제3절연막
210 : 폴리실리콘막 212 : 스토리지 노드 콘택
214 : 실리콘질화막 216 : 캡 산화막
224 : 스토리지 노드 226 : 유전막
228 : 플레이트 노드용 도전막 230 : 마스크패턴
본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 보다 상세하게는, 캐패시터를 구성하고 있는 유전막의 유효 두께(Effective Thickness)를 줄여 정전용량(Capacitance)을 증가시킬 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 스토리지 노드(Storage Node)와 플레이트 노드(Plate Node)용 도전막 사이에 유전막(Dielectric layer)이 개재된 구조로서, 그 용량은 전극 표면적과 유전막의 유전율에 비례하며, 전극들 간의 간격, 즉, 유전막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전막을 사용하거나, 유전막의 두께를 줄이거나, 전극 표면적을 확대시키거나, 또는, 전극들 간의 거리를 줄이는 것이 요구된다. 이에 따라, 최근에는 고용량의 캐패시터를 형성하기 위한 연구로 전극들간의 거리, 즉, 유전막의 두께를 줄이는 방향으로 진행되고 있다.
아울러, 메모리 소자의 고집적화에 따라 소자 면적이 감소되고 있고, 이에 수반해서 캐패시터 면적 또한 감소되고 있어, 면적 감소에 기인하는 캐패시터의 용량을 보상하기 위해 캐패시터 전극, 즉, 스토리지 노드의 높이는 상대적으로 높아지고 있는 추세이다.
한편, DRAM 디바이스에서 캐패시터는 대표적으로 콘케이브(Concave) 형태와 실린더(Cylinder) 형태가 있다. 여기서, 콘케이브 형태와 실린더 형태의 캐패시터 에서 사용되는 유전물질(Dielectric material)이 동일하다고 가정했을 때, 실린더 형태의 캐패시터는 구조적으로 전극형성을 위한 희생층을 먼저 만들고 전극을 완성한 뒤 희생층을 없애주어 전극과 유전물질의 면적이 콘케이브 형태에 비해 넓어지게 되어 정전용량 값이 높다. 그러나, 실린더 형태의 캐패시터는 높이를 너무 높게 하여 캐패시터를 형성할 경우 희생층을 이용하여 만들어둔 전극부분이 무너지게 되거나 인접(Collapse) 전극과 붙어버리는(Bridge) 현상이 발생하게 되기 때문에 높이를 한없이 가져갈 수 없다는 단점이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 콘케이브 형태의 캐패시터 형성 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 1a를 참조하면, 제1절연막(101) 내에 랜딩 플러그 폴리 콘택(102)이 형성되어 있는 반도체 기판(100) 상에 제2절연막(104)을 형성한 후, 양측벽에 스페이서를 구비한 비트라인(106)을 형성한다. 그런 다음, 상기 비트라인(106)을 포함한 반도체 기판(100) 결과물 상에 제3절연막(108)을 형성한 후, 상기 랜딩 플러그 폴리 콘택(102)이 노출되도록 제2 및 제3절연막(104, 108)을 식각하여 홈을 형성한다. 이어서, 상기 홈을 폴리실리콘막(110)으로 매립하고 소정의 높이를 갖도록 하여 스토리지 노드 콘택(112)을 형성한다.
도 1b를 참조하면, 상기 스토리지 노드 콘택(112)을 포함한 반도체 기판(100) 전면에 실리콘질화막(114), PSG 및 PETEOS로 이루어진 캡 산화막(116) 및 다결정실리콘막인 하드마스크막(118)을 차례로 형성한다. 이때, 도면에 도시되지 않았지만, 하드마스크막(118) 상에 반사방지막을 형성한다.
그런 다음, 상기 하드마스크막(118) 상에 감광막을 도포하고 노광 및 현상 공정을 진행하여 감광막패턴(120)을 형성하고, 감광막패턴(120)을 마스크로 하여 상기 하드마스크막(118), PSG 및 PETEOS로 이루어진 캡 산화막(116) 및 실리콘질화막(114)을 차례로 식각하여 스토리지 노드 콘택(112)을 노출시키는 홈(122)을 형성한다.
도 1c를 참조하면, 상기 감광막패턴 및 잔류된 하드마스크막을 제거한 후, 상기 홈(122)을 포함한 캡 산화막(116) 상에 폴리실리콘막을 형성한 후, 캡 산화막(116)이 노출되도록 폴리실리콘막을 에치백 또는 씨엠피(Chemical Mechanical Polishing)하여 스토리지 노드(124)를 형성한다.
이어서, 상기 스토리지 노드(124) 및 캡 산화막(116) 전면에 유전막(126) 및 폴리실리콘막으로 이루어진 플레이트 전극용 도전막(128)을 차례로 형성하여 캐패시터를 제조한다.
한편, 현재 80나노급 공정의 DRAM 디바이스에서 캐패시터는 콘케이브 형태를 유지하고 있으나 그 이하 크기의 디바이스에서는 정전용량(Capacitance) 값의 부족으로 실린더 구조로 이동하고 있는 추세이고, 콘케이브 형태의 캐패시터는 80나노급 이하의 DRAM 디바이스에서 캐패시터를 형성하기 위한 재료 및 구조적인 측면에서 정전용량 값의 제약으로 안정적인 프로세스를 진행할 수 없다.
본 발명은 캐패시터를 구성하고 있는 유전막의 유효 두께(Effective Thickness)를 줄여 정전용량(Capacitance)을 증가시킬 수 있는 반도체 소자의 캐패 시터 형성 방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 캐패시터 형성 방법은, 스토리지 노드 콘택을 구비한 반도체 기판 상에 Si―리치드 산화막을 형성하는 단계; 상기 Si―리치드 산화막을 식각하여 스토리지 노드 콘택을 노출시키는 홈을 형성하는 단계; 상기 홈 표면 상에 스토리지 노드를 형성하는 단계; 상기 스토리지 노드를 포함한 Si―리치드 산화막 상에 유전막과 플레이트 노드용 도전막을 형성하는 단계; 상기 플레이트 노드용 도전막 상에 스토리지 노드들의 사이 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 Si―리치드 산화막 내에 산소를 이온주입 하는 단계; 상기 마스크패턴을 제거하는 단계; 및 상기 산소가 이온주입된 기판 결과물을 열처리하는 단계를 포함하며, 상기 열처리 결과, 실리콘과 산소간 결합에 의한 압축력에 의해 상기 유전막의 유효 두께가 감소되는 것을 특징으로 한다.
상기 Si―리치드 산화막 내에 산소를 이온주입 하는 단계 전 수소 이온주입을 더 수행하는 것을 특징으로 한다.
상기 이온주입은 타겟 깊이를 상이하게 하여 다수회 수행하는 것을 특징으로 한다.
상기 열처리는 450 ∼ 650℃의 공정 온도, 150 ∼ 760Torr의 공정 압력, 60 ∼ 300초의 공정 시간 및 N2 가스를 사용하여 로(Furnace)에서 진행되는 것을 특징으로 한다.
다른 실시예에 있어서, 반도체 소자의 캐패시터 형성 방법은, 스토리지 노드 콘택을 구비한 반도체 기판 상에 Si―리치드 산화막을 형성하는 단계; 상기 Si―리치드 산화막을 식각하여 스토리지 노드 콘택을 노출시키는 홈을 형성하는 단계; 상기 Si―리치드 산화막 상에 홈들의 사이 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 Si―리치드 산화막 내에 산소를 이온주입 하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 홈 표면 상에 스토리지 노드를 형성하는 단계; 상기 스토리지 노드를 포함한 Si―리치드 산화막 상에 유전막과 플레이트 노드용 도전막을 형성하는 단계; 및 상기 산소가 이온주입된 기판 결과물을 열처리하는 단계를 포함하는 것을 특징으로 한다.
상기 Si―리치드 산화막 내에 산소를 이온주입 하는 단계 전 수소 이온주입을 더 수행하는 것을 특징으로 한다.
상기 이온주입은 타겟 깊이를 상이하게 하여 다수회 수행하는 것을 특징으로 한다.
상기 열처리는 450 ∼ 650℃의 공정 온도, 150 ∼ 760Torr의 공정 압력, 60 ∼ 300초의 공정 시간 및 N2 가스를 사용하여 로(Furnace)에서 진행되는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 콘케이브 형태의 캐패시터에서 캡 산화막 내에 이온주입을 수행하고 열처리 공정을 진행하여 유전막의 두께를 줄임으로써 80나노 사이즈 및 그 이하 의 크기에서도 구조적으로 튼튼하고 정전용량 값을 확보할 수 있는 콘케이브 형태 캐패시터를 제조한다.
즉, 콘케이브 형태의 캐패시터에서 캡 산화막으로 Si―리치드(Si-riched) 산화막을 사용하고, 상기 캡 산화막 내에 타겟 깊이를 상이하게 하여 다수회 산소 이온주입을 수행한 후 열처리 공정을 진행함으로써 캡 산화막 내의 실리콘 원자와 산소를 결합시켜 SiO2를 비롯한 실리콘과 산소가 결합한 형태의 산화물을 형성하여 부피 팽창을 유도한다. 이에 따라, 상기 팽창된 부피로 발생하는 물리적인 압축 힘(Compressive Force)이 DRAM 캐패시터의 유전막과 플레이트 전극용 도전막 사이에 가해지게 되어 유전막의 유효 두께(Effective Thickness)가 감소된다.
따라서, 부피가 팽창된 캡 산화막으로 구조적으로 튼튼한 콘케이브 형태의 캐패시터를 유지하면서 줄어든 유전막의 유효 두께로 나노 사이즈를 가지는 콘케이브 형태의 캐패시터에서 정전용량을 확보할 수 있다.
아울러, 본 발명의 실시예에 의한 방법은 실리더 형태의 캐패시터를 형성하는데도 적용할 수 있다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 콘케이브 형태의 캐패시터 형성 방법을 설명하기 위하여 도시한 공정별 단면도 및 평면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 제1절연막(201) 내에 랜딩 플러그 폴리 콘택(202)이 형성되어 있는 반도체 기판(200) 상에 제2절연막(204)을 형성한 후, 양측벽에 스페이서 를 구비한 비트라인(206)을 형성한다. 이어서, 상기 비트라인(206)을 포함한 반도체 기판(200) 결과물 상에 제3절연막(208)을 형성한 후, 상기 랜딩 플러그 폴리 콘택(202)이 노출되도록 제2 및 제3절연막(204, 208)을 식각하여 홈을 형성한다. 그런 다음, 상기 홈을 폴리실리콘막(210)으로 매립하고 소정의 높이를 갖도록 하여 스토리지 노드 콘택(212)을 형성한다.
도 2b를 참조하면, 스토리지 노드 콘택(212)을 포함한 반도체 기판(200) 전면에 실리콘질화막(214)과 실리콘 리치드(Si―riched) 산화막으로 이루어진 캡 산화막(216) 및 다결정실리콘막인 하드마스크막(218)을 차례로 형성한다. 한편, 도면에 도시되지 않았지만, 하드마스크막(218) 상에 반사방지막을 형성한다.
여기서, 상기 실리콘질화막(214)은 이후의 스토리지 노드 영역을 확보하기 위한 식각공정 시 식각정지막으로서의 역할을 하고, 캡 산화막인 실리콘 리치드(Si―riched) 산화막은 일반적으로 사용되는 PSG 및 PETEOS 보다 Si의 밀도가 높은 산화막으로써 희생산화막의 역할을 한다.
그런 다음, 상기 하드마스크막(218) 상에 감광막을 도포하고 노광 및 현상하여 감광막패턴(220)을 형성하고, 감광막패턴(220)을 마스크로 하여 상기 하드마스크막(218), 캡 산화막(216) 및 실리콘질화막(214)을 차례로 식각하여 스토리지 노드 콘택(212)을 노출시키는 홈(222)을 형성한다.
도 2c를 참조하면, 상기 감광막패턴 및 잔류된 하드마스크막을 제거한 후, 상기 스토리지 노드 콘택(212)를 포함한 홈의 표면과 캡 산화막(216) 상에 스토리지 노드용 폴리실리콘막을 형성한 후, 상기 캡 산화막(216)이 노출되도록 폴리실리 콘막을 에치백 또는 씨엠피(Chemical Mechanical Polishing)하여 스토리지 노드(224)를 형성한다.
이어서, 상기 스토리지 노드(224)를 포함한 Si―리치드 산화막으로 이루어진 캡 산화막(216)의 전면에 원자층증착법(ALD)으로 ZrO2/Al2O3/ZrO2로 이루어진 유전막(226)을 형성하고, 상기 유전막(226) 상에 폴리실리콘막으로 이루어진 플레이트 노드용 도전막(228)을 형성하여 캐패시터를 제조한다.
도 2d를 참조하면, 상기 캐패시터가 형성된 반도체 기판(200)의 활성영역 부분이 제외한, 즉, 플레이트 노드용 도전막(226) 상에 스토리지 노드들의 사이 영역이 노출되도록 포토레지스트(Photo Resist)로 마스크패턴(230)을 형성한다. 이어서, Si―리치드 산화막으로 형성된 캡 산화막(216) 내에 산소(Oxygen)를 이용하여 이온주입을 수행한다. 이때, 상기 이온주입은 캡 산화막(216) 내에 이온주입되는 타겟 깊이를 상이하게 하여 다수회 수행한다. 그리고, 상기 캡 산화막(216) 내에 산소를 이온주입 하기 전에 전처리로 촉매 역할을 위하여 수소 이온주입을 수행할 수 있다.
그런 다음, 상기 마스크 패턴을 제거한 후, 상기 이온주입이 수행된 반도체 기판(200) 결과물을 450 ∼ 650℃의 공정 온도, 150 ∼ 760Torr의 공정 압력, 60 ∼ 300초의 공정 시간 및 N2 가스를 사용하여 로(Furnace) 내에서 또는 RTA를 통해 어닐링(Annealing) 하여 캡 산화막(216) 내의 실리콘 원자와 산소 원자를 결합시켜 SiO2를 비롯한 실리콘과 산소가 결합한 형태의 산화물을 형성한다.
이와 같이, 상기 열처리로 캡 산화막(216)은 부피 팽창을 하게 되고, 상기 팽창된 부피로 발생하는 물리적인 압축 힘(Compressive Force)이 DRAM 캐패시터의 유전막(226)과 플레이트 전극용 도전막(228) 사이에 가해지게 되어 유전막(226)의 유효 두께(Effective Thickness)는 감소된다.
아울러, 상기 캐패시터를 형성하기 위한 방법으로 Si―리치드 산화막을 식각하여 스토리지 노드 콘택을 노출시키는 홈을 형성한 후, 상기 Si―리치드 산화막 상에 홈들의 사이 영역을 노출시키는 마스크패턴을 형성하고 Si―리치드 산화막 내에 산소 이온주입을 수행한 다음, 스토리지 노드, 유전막 및 플레이트 노드용 도전막을 형성하는 순서로 진행할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 콘케이브 형태의 캐패시터에서 캡 산화막으로 Si―리치(Si―riched) 산화막을 사용하고, 상기 캡 산화막 내에 타겟 깊이를 상이하게 하여 다수회 산소 이온주입을 수행하고 열처리 공정을 진행함으로써 캡 산화막 내의 실리콘과 산소를 결합시켜 SiO2를 비롯한 실리콘과 산소가 결합한 형태의 산화물을 형성하여 부피 팽창을 유도한다. 이에 따라, 상기 팽창된 부피로 발생하는 물리적인 압 축 힘(Compressive Force)이 DRAM 캐패시터의 유전막과 플레이트 전극용 도전막 사이에 가해지게 되어 유전막의 유효 두께(Effective Thickness)를 감소시킬 수 있다.
따라서, 부피가 팽창된 캡 산화막으로 구조적으로 튼튼한 콘케이브 형태의 캐패시터를 유지하면서 줄어든 유전막의 유효 두께(Effective Thickness)로 나노 사이즈를 가지는 콘케이브 형태의 캐패시터에서 정전용량을 확보할 수 있다.

Claims (8)

  1. 스토리지 노드 콘택을 구비한 반도체 기판 상에 Si―리치드 산화막을 형성하는 단계;
    상기 Si―리치드 산화막을 식각하여 스토리지 노드 콘택을 노출시키는 홈을 형성하는 단계;
    상기 홈 표면 상에 스토리지 노드를 형성하는 단계;
    상기 스토리지 노드를 포함한 Si―리치드 산화막 상에 유전막과 플레이트 노드용 도전막을 형성하는 단계;
    상기 플레이트 노드용 도전막 상에 스토리지 노드들의 사이 영역을 노출시키는 마스크패턴을 형성하는 단계;
    상기 노출된 Si―리치드 산화막 내에 산소를 이온주입 하는 단계;
    상기 마스크패턴을 제거하는 단계; 및
    상기 산소가 이온주입된 기판 결과물을 열처리하는 단계; 를 포함하며,
    상기 열처리 결과, 실리콘과 산소간 결합에 의한 압축력에 의해 상기 유전막의 유효 두께가 감소되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 Si―리치드 산화막 내에 산소를 이온주입 하는 단계 전 수소 이온주입을 더 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 이온주입은 타겟 깊이를 상이하게 하여 다수회 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  4. 제 1 항에 있어서,
    상기 열처리는 450 ∼ 650℃의 공정 온도, 150 ∼ 760Torr의 공정 압력, 60 ∼ 300초의 공정 시간 및 N2 가스를 사용하여 로(Furnace)에서 진행되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  5. 스토리지 노드 콘택을 구비한 반도체 기판 상에 Si―리치드 산화막을 형성하는 단계;
    상기 Si―리치드 산화막을 식각하여 스토리지 노드 콘택을 노출시키는 홈을 형성하는 단계;
    상기 Si―리치드 산화막 상에 홈들의 사이 영역을 노출시키는 마스크패턴을 형성하는 단계;
    상기 Si―리치드 산화막 내에 산소를 이온주입 하는 단계;
    상기 마스크패턴을 제거하는 단계;
    상기 홈 표면 상에 스토리지 노드를 형성하는 단계;
    상기 스토리지 노드를 포함한 Si―리치드 산화막 상에 유전막과 플레이트 노 드용 도전막을 형성하는 단계; 및
    상기 산소가 이온주입된 기판 결과물을 열처리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  6. 제 5 항에 있어서,
    상기 Si―리치드 산화막 내에 산소를 이온주입 하는 단계 전 수소 이온주입을 더 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  7. 제 5 항에 있어서,
    상기 이온주입은 타겟 깊이를 상이하게 하여 다수회 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  8. 제 5 항에 있어서,
    상기 열처리는 450 ∼ 650℃의 공정 온도, 150 ∼ 760Torr의 공정 압력, 60 ∼ 300초의 공정 시간 및 N2 가스를 사용하여 로(Furnace)에서 진행되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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* Cited by examiner, † Cited by third party
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CN102339832A (zh) * 2010-07-20 2012-02-01 海力士半导体有限公司 半导体器件的柱型电容器及其制造方法
CN109427687A (zh) * 2017-09-04 2019-03-05 联华电子股份有限公司 半导体元件的制作方法

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