JP2006140488A - ストレージキャパシタの製造方法及びストレージキャパシタ - Google Patents
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Abstract
【課題】生産収率を増大できるストレージキャパシタの製造方法及びストレージキャパシタを提供する。
【解決手段】製造方法は、半導体基板100上で層間絶縁膜112にコンタクトプラグ114を形成する段階と、食刻停止膜115及び鋳型酸化膜を所定厚さで積層する段階と、コンタクトプラグ114上の鋳型酸化膜及び食刻停止膜115を選択的に除去してトレンチを形成する段階と、全面にチタニウム膜123を形成し、チタニウム膜123上にチタニウム窒化膜124とチタニウム酸窒化膜125を積層してストレージ電極119を形成する段階と、全面に犠牲酸化膜126を形成し、前記鋳型酸化膜が露出されるように前記半導体基板100を平坦化して前記ストレージ電極119のノードを分離する段階と、前記犠牲酸化膜126及び鋳型酸化膜を除去する段階と、ストレージ電極119上にそれぞれ所定厚さの誘電膜及びプレート電極を形成する段階と、を含む。
【選択図】図3f
【解決手段】製造方法は、半導体基板100上で層間絶縁膜112にコンタクトプラグ114を形成する段階と、食刻停止膜115及び鋳型酸化膜を所定厚さで積層する段階と、コンタクトプラグ114上の鋳型酸化膜及び食刻停止膜115を選択的に除去してトレンチを形成する段階と、全面にチタニウム膜123を形成し、チタニウム膜123上にチタニウム窒化膜124とチタニウム酸窒化膜125を積層してストレージ電極119を形成する段階と、全面に犠牲酸化膜126を形成し、前記鋳型酸化膜が露出されるように前記半導体基板100を平坦化して前記ストレージ電極119のノードを分離する段階と、前記犠牲酸化膜126及び鋳型酸化膜を除去する段階と、ストレージ電極119上にそれぞれ所定厚さの誘電膜及びプレート電極を形成する段階と、を含む。
【選択図】図3f
Description
本発明は、半導体素子に係るもので、詳しくは、半導体メモリとして用いられるストレージキャパシタの製造方法及びストレージキャパシタに関する。
一般によく知られるように、DRAM(dynamic random access memory)のような半導体メモリ素子のメモリセルは1つのトランジスタと1つのストレージキャパシタから構成される。DRAMの高集積化のためにメモリセルのサイズが縮小されれば、トランジスタのサイズが縮小され、且つ、ストレージキャパシタが占める半導体基板の面積も縮小される。これは2次元的平面構造を有する典型的なストレージキャパシタのキャパシタンスを減少させる。
ストレージキャパシタのキャパシタンスが減少すると、信号/雑音比(S/N ratio)が低下し、α粒子によるソフトエラーが惹起されるため、DRAMの高集積化がなされてもストレージキャパシタのキャパシタンスは十分に確保されるべきである。
そこで、ストレージキャパシタのキャパシタンスを確保するために誘電体膜の厚さを減少させるかまたは誘電常数の大きい物質の誘電体膜を開発するか、或いはストレージキャパシタの有効面積を拡大させるなどの方法が提案された。
そこで、ストレージキャパシタのキャパシタンスを確保するために誘電体膜の厚さを減少させるかまたは誘電常数の大きい物質の誘電体膜を開発するか、或いはストレージキャパシタの有効面積を拡大させるなどの方法が提案された。
例えば、ストレージキャパシタは有効面積拡大のために初期の平面キャパシタ構造から外れた3次元立体構造のスタック(stack)型またはトレンチ(trench)型キャパシタ構造に変化しており、スタック型キャパシタ構造においてもシリンダー型キャパシタまたはフィン(fin)型キャパシタなどのようなストレージ電極の面積を増大させることができる構造に技術変化がなされてきた。
また、高い誘電常数を有する物質として、Ta2O5、Al2O3、HfO2のような誘電物質をストレージキャパシタの誘電膜として使用する場合、誘電常数が増加するに従い前記ストレージキャパシタの電極として使用される多結晶シリコンとの界面特性が劣る可能性がある。そして、前記誘電膜の厚さが減少する場合、トンネリングの発生に起因して漏洩電流が増加し得るとの問題がある。このような漏洩電流の抑制のため、多結晶シリコン電極と誘電膜との間にシリコン酸窒化膜(SiON)のような誘電常数の低い膜を追加する方案があるが、これは結果的に全キャパシタンスの低下をもたらす。そこで、多結晶シリコン電極の代わりに仕事関数の高いチタニウム窒化膜(TiN)及び白金(Pt)などの金属を電極として使用するキャパシタが提案された。
例えば、キャパシタ誘電体膜として酸化アルミニウム(Al2O3)または酸化ハフニウム(HfO2)を使用するキャパシタにおいて、ストレージ電極(例えば、下部電極)としてポリシリコン(poly−Si)膜を使用し、プレート電極(例えば、上部電極)としては金属膜を使用するMIS(Metal Insulator Silicon)構造を従来には使用したが、最近では前記ストレージ電極とプレート電極としてともに金属膜を使用するMIM(Metal Insulator Metal)構造に関する研究開発が活発に進行しつつある。
仕事関数の高い前記チタニウム窒化膜をシリコン材質のコンタクトプラグと電気的に連結するストレージ電極として使用したとき、オーミックコンタクト抵抗が高くなる憂いがあるため、前記コンタクトプラグと前記ストレージ電極との間に金属シリサイド層を形成してオーミックコンタクト抵抗を減少させる。
金属シリサイド層はシリコン基板とその上に形成された金属層、または前記シリコン基板に形成されたコンタクトプラグと前記ストレージ電極の間で低抵抗の界面を提供するオーミック層の役割を果たす。また、金属シリサイド層は金属層とその下部の半導体領域との間、または多重金属システムにおける2個の金属層の間で2つの物質が互いに拡散することを防止できる障壁層(diffusion barrier layer)の役割を果たす。
例えば、金属シリサイド層はチタニウムシリサイド(TiSi2)及び8族シリサイドから形成され、例えば、PtSi2、PdSi2、CoSi2、及びNiSi2などの物質から形成される。0.25μm級以下の半導体装置ではチタニウムシリサイドが広く使用されている。
以下、図面を参照してチタニウムシリサイドをストレージ電極として使用した従来技術によるキャパシタの製造方法を説明する。
以下、図面を参照してチタニウムシリサイドをストレージ電極として使用した従来技術によるキャパシタの製造方法を説明する。
図7aから図7hは従来技術によるストレージキャパシタの製造方法を示す断面図である。
図7aに示すように、半導体基板10または前記半導体基板10に形成された導電層11上に第1層間絶縁膜12を形成し、前記半導体基板10または前記導電層11が露出されるように前記層間絶縁膜12を除去してコンタクトホール13を形成する。ここで、前記導電層11は前記半導体基板10に導電型不純物がドーピングされて形成された導電型不純物領域であって、トランジスタのソース/ドレイン領域となる。
図7aに示すように、半導体基板10または前記半導体基板10に形成された導電層11上に第1層間絶縁膜12を形成し、前記半導体基板10または前記導電層11が露出されるように前記層間絶縁膜12を除去してコンタクトホール13を形成する。ここで、前記導電層11は前記半導体基板10に導電型不純物がドーピングされて形成された導電型不純物領域であって、トランジスタのソース/ドレイン領域となる。
図7bに示すように、前記コンタクトホール13が形成された半導体基板10の全面に導電性不純物を含む多結晶シリコンを形成し、前記第1層間絶縁膜12が露出されるように前記多結晶シリコンを除去して前記コンタクトホール13内部にコンタクトプラグ14を形成する。
図7cに示すように、前記コンタクトプラグ14及び前記第1層間絶縁膜12上に食刻防止膜15、鋳型酸化膜16及びハードマスク膜17を順次形成する。
図7cに示すように、前記コンタクトプラグ14及び前記第1層間絶縁膜12上に食刻防止膜15、鋳型酸化膜16及びハードマスク膜17を順次形成する。
図7dに示すように、フォト工程を用いて前記ハードマスク膜17上にフォトレジストパターンを形成し、前記フォトレジストのパターンを食刻マスクとして用いて前記ハードマスク膜17を除去し、前記フォトレジストパターンを除去する。また、前記ハードマスク膜17を食刻マスクとして用いて前記コンタクトプラグ14が露出されるように前記鋳型酸化膜16及び食刻防止膜15の一部を順次食刻してトレンチ18を形成する。
図7eに示すように、前記トレンチ18の側面と底面、及び前記鋳型酸化膜16の上部に均一な厚さのチタニウム膜23(以下、チタニウムシリサイド層と称する)及びチタニウム窒化膜24を積層してストレージ電極19を形成する。このとき、前記コンタクトプラグ14が露出された前記トレンチ18の底面に形成される前記チタニウム膜23はシリコンと反応してチタニウムシリサイド層23を形成する。
図7fに示すように、前記トレンチ18が埋立てられるように犠牲酸化膜26を形成し、前記犠牲酸化膜26の上部の前記ストレージ電極19を化学的機械的研磨またはエッチバックして前記ストレージ電極19のノードを分離する。
図7gに示すように、前記ストレージ電極19近くに形成された前記犠牲酸化膜26及び鋳型酸化膜16を食刻溶液で除去する。ここで、前記犠牲酸化膜26及び鋳型酸化膜16を除去する食刻溶液には主にフッ化水素酸(HF)とフッ化アンモニウム(NH4F)が混合された緩衝溶液(例えば、LAL溶液(HF:NH4Fが1:6−1:10程度の比で混合された溶液))が容易に使用される。このとき、前記緩衝溶液がフッ化水素酸のような強酸を含んでいるので、前記犠牲酸化膜及び鋳型酸化膜の除去時に露出されたストレージ電極19の前記チタニウム膜23も前記緩衝溶液により除去される。しかし、前記犠牲酸化膜26及び鋳型酸化膜16の除去時にチタニウム窒化膜24を通じて前記緩衝溶液が浸透して、前記チタニウム窒化膜24下部のチタニウムシリサイド層23及びシリコン材質のコンタクトプラグ14を損傷させる可能性がある。
図7gに示すように、前記ストレージ電極19近くに形成された前記犠牲酸化膜26及び鋳型酸化膜16を食刻溶液で除去する。ここで、前記犠牲酸化膜26及び鋳型酸化膜16を除去する食刻溶液には主にフッ化水素酸(HF)とフッ化アンモニウム(NH4F)が混合された緩衝溶液(例えば、LAL溶液(HF:NH4Fが1:6−1:10程度の比で混合された溶液))が容易に使用される。このとき、前記緩衝溶液がフッ化水素酸のような強酸を含んでいるので、前記犠牲酸化膜及び鋳型酸化膜の除去時に露出されたストレージ電極19の前記チタニウム膜23も前記緩衝溶液により除去される。しかし、前記犠牲酸化膜26及び鋳型酸化膜16の除去時にチタニウム窒化膜24を通じて前記緩衝溶液が浸透して、前記チタニウム窒化膜24下部のチタニウムシリサイド層23及びシリコン材質のコンタクトプラグ14を損傷させる可能性がある。
図7hに示すように、前記ストレージ電極19上に誘電膜20及びプレート電極21を形成してストレージキャパシタを完成する。次いで、前記ストレージキャパシタが埋立てられるように第2層間絶縁膜(図示せず)を形成する。
以上のように、従来技術によるストレージキャパシタの製造方法ではチタニウム膜23及びチタニウム窒化膜24のような金属層からなるストレージ電極19またはプレート電極21のMIM構造を形成し、コンタクトプラグ14と前記ストレージ電極19の界面で金属シリサイド層を形成することにより、オーミック抵抗を減少させることができる。
以上のように、従来技術によるストレージキャパシタの製造方法ではチタニウム膜23及びチタニウム窒化膜24のような金属層からなるストレージ電極19またはプレート電極21のMIM構造を形成し、コンタクトプラグ14と前記ストレージ電極19の界面で金属シリサイド層を形成することにより、オーミック抵抗を減少させることができる。
然るに、従来技術によるストレージキャパシタの製造方法は以下のような問題点がある。
従来技術によるストレージキャパシタの製造方法は、緩衝溶液を用いた犠牲酸化膜26及び鋳型酸化膜16の除去のときに前記チタニウム窒化膜24を通じて前記緩衝溶液が浸透し、前記チタニウム窒化膜24下部のチタニウムシリサイド層23及びシリコン材質の前記コンタクトプラグ14を損傷させることにより、生産収率が劣るとの問題点がある。
従来技術によるストレージキャパシタの製造方法は、緩衝溶液を用いた犠牲酸化膜26及び鋳型酸化膜16の除去のときに前記チタニウム窒化膜24を通じて前記緩衝溶液が浸透し、前記チタニウム窒化膜24下部のチタニウムシリサイド層23及びシリコン材質の前記コンタクトプラグ14を損傷させることにより、生産収率が劣るとの問題点がある。
そこで、本発明の目的は、犠牲酸化膜及び鋳型酸化膜の除去時にチタニウム窒化膜を通じて浸透する緩衝溶液によりチタニウムシリサイド層及びコンタクトプラグが損傷されないようにして、生産収率を増大または極大化することができるストレージキャパシタの製造方法及びストレージキャパシタを提供することにある。
このような目的を達成するため本発明によるストレージキャパシタの製造方法は、半導体基板上で層間絶縁膜により選択的に露出されるコンタクトプラグを形成する段階と、前記半導体基板上に食刻防止膜及び鋳型酸化膜を所定厚さで積層する段階と、前記コンタクトプラグの上の鋳型酸化膜及び食刻防止膜を選択的に除去してトレンチを形成する段階と、前記半導体基板の全面にチタニウム膜を形成し、前記チタニウム膜上にチタニウム窒化膜及びチタニウム酸窒化膜を積層してストレージ電極を形成する段階と、前記トレンチを含んだ前記半導体基板の全面に犠牲酸化膜を形成し、前記鋳型酸化膜が露出されるように前記半導体基板を平坦化して前記ストレージ電極のノードを分離する段階と、前記犠牲酸化膜及び鋳型酸化膜を除去する段階と、前記ストレージ電極上にそれぞれ所定厚さの誘電膜及びプレート電極を形成する段階と、を含むことを特徴とする。
また、本発明によるストレージキャパシタは、半導体基板上の層間絶縁膜に形成されたコンタクトホールを通じて半導体基板の導電層に電気的に連結されるコンタクトプラグと、前記コンタクトプラグ上にチタニウム膜またはチタニウムシリサイド膜、及びチタニウム窒化膜が積層された構造において前記チタニウム窒化膜の内部または前記チタニウム窒化膜の上部に少なくとも1つ以上のチタニウム酸窒化膜を備えて円柱状に形成されるストレージ電極と、前記ストレージ電極上に所定の厚さで形成される誘電膜と、前記誘電膜上に金属層で形成されるプレート電極と、を備えるストレージキャパシタである。
本発明は、コンタクトプラグ上にチタニウム膜またはチタニウムシリサイド膜、チタニウム窒化膜が積層された構造において、前記チタニウム窒化膜の内部または前記チタニウム窒化膜の上部に少なくとも1つ以上のチタニウム酸窒化膜を有するストレージ電極を形成することにより、前記ストレージ電極の形成時に使用される犠牲酸化膜及び鋳型酸化膜の除去に使用される緩衝溶液が前記チタニウム窒化膜を通じて浸透することを防止して前記チタニウムシリサイド膜及びコンタクトプラグの損傷を防止すると共に、生産収率を増大または極大化できる効果がある。
以下、添付図面を参照して本発明の好ましい実施例を詳しく説明する。
以下に説明される実施例はいろいろな形態に変形可能であり、本発明の範囲が以下に説明される実施例に限定されるものではない。本発明の実施例は当業界で通常の知識を有する者に本発明を完全に説明するために提供されるものである。本発明の実施例を説明するための図面において、ある層の領域の厚さは明細書の明確性のために誇張されたものであり、図面上の同一な符号は同一な要素を示す。また、ある膜が層として表現され、ある層が他の層または基板の“上部”にあると記載された場合、前記ある層は前記他の層または基板の上部に直接存在することもできるし、その間に第3の層を介して存在することもできる。
以下に説明される実施例はいろいろな形態に変形可能であり、本発明の範囲が以下に説明される実施例に限定されるものではない。本発明の実施例は当業界で通常の知識を有する者に本発明を完全に説明するために提供されるものである。本発明の実施例を説明するための図面において、ある層の領域の厚さは明細書の明確性のために誇張されたものであり、図面上の同一な符号は同一な要素を示す。また、ある膜が層として表現され、ある層が他の層または基板の“上部”にあると記載された場合、前記ある層は前記他の層または基板の上部に直接存在することもできるし、その間に第3の層を介して存在することもできる。
図1は本発明の一実施例によるストレージキャパシタを示す断面図である。
図1に示すように、本実施例による半導体素子のキャパシタは、半導体基板100に形成される導電層111と、前記半導体基板100及び前記導電層111上に形成される第1層間絶縁膜112と、前記第1層間絶縁膜112に形成されたコンタクトホール内に形成されて前記導電層111に電気的に連結され、導電性物質を含むシリコン材質で形成されるコンタクトプラグ114と、前記コンタクトプラグ114上にチタニウム膜123(以下、チタニウムシリサイド層と同一な符号を使用する)またはチタニウムシリサイド層123、チタニウム窒化膜124が積層された構造において前記チタニウム窒化膜124の内部または前記チタニウム窒化膜124の上部に少なくとも1つ以上のチタニウム酸窒化膜125を備えて円柱状に形成されるストレージ電極119と、前記ストレージ電極119上に形成される誘電膜120及びプレート電極121と、を含んで構成される。
図1に示すように、本実施例による半導体素子のキャパシタは、半導体基板100に形成される導電層111と、前記半導体基板100及び前記導電層111上に形成される第1層間絶縁膜112と、前記第1層間絶縁膜112に形成されたコンタクトホール内に形成されて前記導電層111に電気的に連結され、導電性物質を含むシリコン材質で形成されるコンタクトプラグ114と、前記コンタクトプラグ114上にチタニウム膜123(以下、チタニウムシリサイド層と同一な符号を使用する)またはチタニウムシリサイド層123、チタニウム窒化膜124が積層された構造において前記チタニウム窒化膜124の内部または前記チタニウム窒化膜124の上部に少なくとも1つ以上のチタニウム酸窒化膜125を備えて円柱状に形成されるストレージ電極119と、前記ストレージ電極119上に形成される誘電膜120及びプレート電極121と、を含んで構成される。
ここで、前記導電層111はDRAMのようなメモリにおいて前記半導体基板100に導電型不純物がドーピングされて形成された不純物領域であって、前記半導体基板100上に形成されるトランジスタのソース/ドレイン領域となるか、または前記ソース/ドレイン領域に電気的に連結されるコンタクトパッドとなる。
また、前記ストレージ電極119は、前記コンタクトプラグ114の上部に形成される前記チタニウム窒化膜124内部に少なくとも1つ以上の前記チタニウム酸窒化膜125が形成されるか、前記チタニウム窒化膜124の上部に前記チタニウム酸窒化膜125が形成され、前記チタニウム酸窒化膜125が、前記ストレージ電極119の形成に使用される鋳型酸化膜116及び犠牲酸化膜126を除去するための緩衝溶液が前記チタニウム窒化膜124を通じて浸透することを防止して、前記チタニウム窒化膜124下部のチタニウム膜123、チタニウムシリサイド層123またはシリコン材質のコンタクトプラグ114を保護する構造を有するように形成される。
図2は本実施例によるストレージキャパシタを用いたDRAMでの単一ビット不良分布と従来のストレージキャパシタを用いたDRAMでの単一ビット不良分布を比較して示すグラフである。本実施例のチタニウム窒化膜124にチタニウム酸窒化膜125を形成したストレージキャパシタaが従来のチタニウム窒化膜124を形成したストレージキャパシタbに比べ優れていることがわかる。
ここで、本実施例のストレージキャパシタにはチタニウム膜123/チタニウム窒化膜124/チタニウム酸窒化膜125/チタニウム窒化膜124の構造を有するストレージ電極119を用いてキャパシタンスを測定し、従来のストレージキャパシタにはチタニウム膜123/チタニウム窒化膜124の構造を有するストレージ電極119を用いてキャパシタンスを測定した。また、各DRAMでの単一ビット不良の分布は約50%を基準にして比較される。このとき、前記チタニウム窒化膜124は全体が約300Å程度の厚さを持つように形成され、前記チタニウム酸窒化膜125は約10Åから約30Å程度の厚さを有するように形成される。
本実施例によるストレージキャパシタは、コンタクトプラグ114上にチタニウム膜123またはチタニウムシリサイド層123、チタニウム窒化膜124が積層された構造において前記チタニウム窒化膜124の内部または前記チタニウム窒化膜124の上部に少なくとも1つ以上のチタニウム酸窒化膜125を有するストレージ電極119を形成して、前記ストレージ電極119の形成時に用いられる犠牲酸化膜126及び鋳型酸化膜116の除去に使用される緩衝溶液が前記チタニウム窒化膜124を通じて浸透することを防止することにより、前記チタニウムシリサイド層123及びコンタクトプラグ114の損傷を防止し、生産収率を増大または極大化することができる。
以下、このように構成された本実施例によるストレージキャパシタの製造方法を説明する。
図3aから図3hは本実施例によるストレージキャパシタの製造方法を示す断面図で、図4は図3gに示すストレージ電極の断面を示すTEM(Transmission Electron Microscopy)写真で、図5aから図5cは図4に示すチタニウム窒化膜124の間に形成されたチタニウム酸窒化膜125のXPS分析結果を示すグラフで、図6は図4に示すチタニウム窒化膜124とチタニウム酸窒化膜125を概略的に示す断面図である。以下に説明する半導体素子はDRAM装置のセルを例に説明する。
図3aから図3hは本実施例によるストレージキャパシタの製造方法を示す断面図で、図4は図3gに示すストレージ電極の断面を示すTEM(Transmission Electron Microscopy)写真で、図5aから図5cは図4に示すチタニウム窒化膜124の間に形成されたチタニウム酸窒化膜125のXPS分析結果を示すグラフで、図6は図4に示すチタニウム窒化膜124とチタニウム酸窒化膜125を概略的に示す断面図である。以下に説明する半導体素子はDRAM装置のセルを例に説明する。
図3aに示すように、半導体基板100または前記半導体基板100に形成されたトランジスタのような導電層111上に第1層間絶縁膜112を形成し、前記半導体基板100または前記導電層111が露出されるように前記第1層間絶縁膜112を除去してコンタクトホール113を形成する。ここで、前記第1層間絶縁膜112は化学気相蒸着方法によりシリコン酸化膜で形成される。例えば、前記第1層間絶縁膜112は少なくとも1つ以上の前記シリコン酸化膜が積層された構造で、3000Åから9000Å程度の厚さを有するように形成される。また、前記コンタクトホール113は前記第1層間絶縁膜112上にフォトレジストを塗布し、フォト工程を用いて前記フォトレジストをパターニングした後、前記フォトレジストを食刻マスクとして用いて前記第1層間絶縁膜112を乾式食刻することにより形成される。
図3bに示すように、前記コンタクトホール113が形成された半導体基板100の全面に化学気相蒸着方法により、導電性不純物を含むポリシリコンを形成し、化学的機械的研磨方法により前記第1層間絶縁膜112が露出されるように前記ポリシリコンを除去して前記コンタクトホール113の内部にコンタクトプラグ114を形成する。図示していないが、前記コンタクトプラグ114と同一または類似な層に形成される各種ライン、例えば、ビットラインの相互カップリング現象を防止するために前記コンタクトプラグ114の形成以前に前記コンタクトホールの側壁にシリコン窒化膜を用いてスペーサーを形成する工程を含むこともできる。
図3cに示すように、前記コンタクトプラグ114及び前記第1層間絶縁膜112上にシリコン窒化膜を用いて食刻防止膜115を形成し、前記食刻防止膜115上にシリコン酸化膜を用いて鋳型酸化膜116を形成し、前記鋳型酸化膜116上にシリコン窒化膜を用いてハードマスク膜117を形成する。食刻防止膜115、鋳型酸化膜116及びハードマスク膜117は化学気相蒸着方法により順次形成される。例えば、前記食刻防止膜115及び前記ハードマスク膜117はそれぞれ約200Åから1000Åほどの厚さを有するように形成され、前記鋳型酸化膜116は約15000Åから約20000Åほどの厚さを有するように形成される。好ましくは、前記鋳型酸化膜116は約18000Åほどの厚さを有するように形成される。
図3dに示すように、フォト工程を用いて前記ハードマスク膜117上にフォトレジストパターンを形成し、前記フォトレジストのパターンを食刻マスクとして用いて前記ハードマスク膜117を除去し、前記フォトレジストパターンを除去する。また、前記ハードマスク膜117を食刻マスクとして用いて前記コンタクトホール113内部のコンタクトプラグ114が露出されるように前記鋳型酸化膜116及び食刻防止膜115の一部を順次食刻し、前記コンタクトプラグ114が露出されるトレンチ118を形成する。ここで、前記トレンチ118の形成の際に前記鋳型酸化膜116または前記食刻防止膜115の食刻とともに前記ハードマスク膜117をも除去することもできる。
図3eに示すように、前記トレンチ118を含む前記半導体基板100の全面に所定厚さを有するチタニウム膜123、チタニウム窒化膜124及びチタニウム酸窒化膜125からなったストレージ電極119を形成する。ここで、前記ストレージ電極119は前記コンタクトプラグ114の上部に形成される前記チタニウム窒化膜124の間に少なくとも1つ以上の前記チタニウム酸窒化膜125を形成するか、前記チタニウム窒化膜124の上部に前記チタニウム酸窒化膜125を形成して、前記チタニウム酸窒化膜125が後で使用される緩衝溶液から前記チタニウム窒化膜124下部のチタニウム膜123、チタニウムシリサイド膜またはシリコン材質のコンタクトプラグ114を保護する構造として形成される。
前記チタニウム膜123は塩化チタニウム(TiCl4)ガス及び水素(H2)をソースガスとして使用する化学気相蒸着方法またはプラズマ強化化学気相蒸着方法により形成することができる。例えば、前記チタニウム膜123は約100Åから150Åほどの厚さを有するように形成される。また、前記化学気相蒸着方法を用いて前記チタニウム膜123が形成される場合、前記シリコン材質のコンタクトプラグ114とチタニウム膜123の界面でチタニウムシリサイド層123を形成するために高温の熱工程が求められる。このとき、前記コンタクトプラグ114下部の素子の損傷が惹起されるため、低温工程の可能なプラズマ強化化学気相蒸着方法によりチタニウム膜123を形成するのが好ましい。前記プラズマ強化化学気相蒸着方法は前記チタニウム膜123と前記コンタクトプラグ114の界面で前記チタニウム膜123と前記コンタクトプラグ114のシリコンとが反応可能なエネルギーを提供して、チタニウムシリサイド層123を形成させる。
前記チタニウム窒化膜124は塩化チタニウム(TiCl4)ガス及びアンモニア(NH3)ガスをソースガスとして用いる化学気相蒸着方法により形成することができる。また、前記チタニウム窒化膜は原子層蒸着方法またはプラズマ化学気相蒸着方法により形成することもできる。例えば、前記チタニウム窒化膜124は約100Åから500Åほどの厚さを有するように形成される。前記チタニウム窒化膜124を約300Åほどの厚さを有するように形成し、前記チタニウム窒化膜124内に前記チタニウム酸窒化膜125を介して形成するか、または、前記チタニウム酸窒化膜125の下部に形成することができる。化学気相蒸着方法またはプラズマ強化化学気相蒸着方法により形成される膜の膜質はステップカバレッジに優れているので、前記トレンチ118の側壁及び底部に形成される前記チタニウム窒化膜124と前記チタニウム膜123は均一な厚さを有するように形成されることができる。
また、前記チタニウム酸窒化膜125は急速熱処理工程(RTP:Rapid Thermal Process)、プラズマ酸化方法、拡散酸化方法、または化学気相蒸着設備でのインサイチュ酸化方法を通じて形成することができる。
例えば、前記チタニウム酸窒化膜125は急速熱処理工程を通じて形成され、前記急速熱処理工程中で、前記チタニウム窒化膜124を酸素雰囲気で急速熱処理する急速熱処理酸化工程(RTO:Rapid Thermal Oxidation)と、前記チタニウム窒化膜124を窒素雰囲気で酸素を流動させながら急速熱処理する急速熱処理窒化工程(RTN:Rapid Thermal Nitridation)を通じて形成することができる。
例えば、前記チタニウム酸窒化膜125は急速熱処理工程を通じて形成され、前記急速熱処理工程中で、前記チタニウム窒化膜124を酸素雰囲気で急速熱処理する急速熱処理酸化工程(RTO:Rapid Thermal Oxidation)と、前記チタニウム窒化膜124を窒素雰囲気で酸素を流動させながら急速熱処理する急速熱処理窒化工程(RTN:Rapid Thermal Nitridation)を通じて形成することができる。
複数個のチタニウム窒化膜124の間で前記急速熱酸化工程を通じてチタニウム酸窒化膜125を形成する方法を例として挙げる。例えばまず、化学気相蒸着方法により約130Åほどの厚さを有するチタニウム窒化膜124を形成し、前記チタニウム窒化膜124を急速熱処理工程することにより、約500℃以下の温度で前記チタニウム窒化膜124の上層の一部を急速に酸化させて約18Åほどのチタニウム酸窒化膜125を形成し、前記チタニウム酸窒化膜125上に化学気相蒸着方法により約194Åほどのチタニウム窒化膜124を形成する場合、図4に示すようになる。ここで、前記化学気相蒸着方法により形成されるチタニウム窒化膜124は約100Åほどの結晶大きさを有する多結晶に形成されるが、前記急速熱処理工程を通じて形成されたチタニウム酸窒化膜125は非結晶状に形成されることがわかる。
また、前記チタニウム膜123とチタニウム窒化膜124との間でのチタニウム酸窒化膜125の存在を図5aないし図5cに示すように確認することができる。ここで、各グラフでの横軸は各元素の結合エネルギーを示し、縦軸は強度を示すが、図5aは約456.6eVでのチタニウム酸窒化膜125の結合エネルギーのピークを示し、図5bは約359.9eVでのチタニウム酸窒化膜125の結合エネルギーのピークを示し、図5cは約530.08eVでのチタニウムと酸素の結合エネルギーのピークを示す。
図6に示すように、複数個の多結晶チタニウム窒化膜124の間にチタニウム酸窒化膜125を形成して、複数個の前記多結晶のチタニウム窒化膜124に形成された結晶粒界127が互いに連結されないようにすることができる。即ち、後続の緩衝溶液を用いた鋳型酸化膜116及び犠牲酸化膜の湿式食刻のときに前記緩衝溶液が前記チタニウム窒化膜124の結晶粒界127にそって浸透して、前記チタニウム窒化膜124下部のチタニウムシリサイド層123及びシリコン材質の前記コンタクトプラグ114が損傷されることを防止することができる。
従って、本実施例によるストレージキャパシタの製造方法ではチタニウム窒化膜124の形成中または前記チタニウム窒化膜124の形成後に少なくとも1つ以上のチタニウム酸窒化膜125を形成することにより、緩衝溶液の前記チタニウム窒化膜124への浸透によるチタニウムシリサイド層123及びコンタクトプラグ114の損傷を防止することができる。
また、前記チタニウム窒化膜124が形成された半導体基板100を大気中に一部だけ露出させて、前記チタニウム窒化膜124上部に自然酸化膜として前記チタニウム酸窒化膜125を形成することができる。そして、前記チタニウム酸窒化膜125の上部に少なくとも1つ以上のチタニウム窒化膜124とチタニウム酸窒化膜125を積層することができる。例えば、所定の真空圧を有するチャンバーで前記チタニウム窒化膜124が形成された半導体基板100を大気中に一部だけ露出させて前記チタニウム酸窒化膜125を形成し、前記半導体基板100を再度前記チャンバーに挿入した後に前記チタニウム窒化膜を形成する真空ブレーク方法を使用できる。この方法で、前記チタニウム窒化膜124を約5分ほど大気中に露出させた場合、前記チタニウム窒化膜124上に約10Åほどの前記チタニウム酸窒化膜125が形成される。
図3fに示したように、前記チタニウム酸窒化膜125及びチタニウム窒化膜124が形成されたトレンチ118が埋没するように前記半導体基板100上に犠牲酸化膜126を形成し、前記鋳型酸化膜116が露出されるように前記犠牲酸化膜126、チタニウム酸窒化膜125、チタニウム窒化膜124及びチタニウム膜123を化学的機械的研磨またはエッチバックして前記ストレージ電極119のノードを分離する。
図3gに示したように、前記緩衝溶液(例えば、フッ化水素酸(HF):フッ化アンモニウム(NH4F)が約1:5から1:10程度の比で混合されるLAL溶液)を用いて、前記犠牲酸化膜126及び鋳型酸化膜116を除去して円筒状のストレージ電極119を形成する。ここで、前記緩衝溶液は前記ストレージ電極119の前記多結晶状態のチタニウム窒化膜124に浸透することができるが、非結晶状態の前記チタニウム酸窒化膜125を通じて浸透することができないので、前記チタニウム酸窒化膜125下部のチタニウム膜123、チタニウムシリサイド層123及びシリコン材質のコンタクトプラグ114を損傷させることができない。また、前記緩衝溶液は前記層間絶縁膜112上部のチタニウム膜123及びチタニウムシリサイド層123を除いた前記円筒状に露出される前記チタニウム123を食刻する。
図3hに示したように、前記ストレージ電極119の上部に誘電膜120を形成し、前記誘電膜120上部に金属層としてプレート電極121を形成してストレージキャパシタの形成工程を完了する。
ここで、前記誘電膜120は酸化アルミニウムまたは酸化ハフニウムのような誘電率の高い物質を少なくとも1つ以上用いて複数個の誘電膜120で構成することもできる。また、前記プレート電極121は前記ストレージ電極119に使用されるチタニウム窒化膜124のような前記金属層を含むか、或いは導電性物質を含むポリシリコンまたはタングステンシリサイドのような導電性金属物質を含んで形成される。
ここで、前記誘電膜120は酸化アルミニウムまたは酸化ハフニウムのような誘電率の高い物質を少なくとも1つ以上用いて複数個の誘電膜120で構成することもできる。また、前記プレート電極121は前記ストレージ電極119に使用されるチタニウム窒化膜124のような前記金属層を含むか、或いは導電性物質を含むポリシリコンまたはタングステンシリサイドのような導電性金属物質を含んで形成される。
以後、前記ストレージキャパシタが埋立てられるようにシリコン酸化膜またはシリコン窒化膜を用いて第2層間絶縁膜(図示せず)を形成する。
上述のように、本実施例によるストレージキャパシタの製造方法は、コンタクトプラグ114上にチタニウム膜123またはチタニウムシリサイド層123、チタニウム窒化膜124が積層された構造において、前記チタニウム窒化膜124の内部または前記チタニウム窒化膜124の上部に少なくとも1つ以上のチタニウム酸窒化膜125を有するストレージ電極119を形成することにより、前記ストレージ電極119の形成時に使用される犠牲酸化膜126及び鋳型酸化膜116の除去に使用される緩衝溶液が前記チタニウム窒化膜124を通じて浸透することを防止し、前記チタニウムシリサイド層123及びコンタクトプラグ114の損傷を防止するとともに、生産収率を増大または極大化することができる。
上述のように、本実施例によるストレージキャパシタの製造方法は、コンタクトプラグ114上にチタニウム膜123またはチタニウムシリサイド層123、チタニウム窒化膜124が積層された構造において、前記チタニウム窒化膜124の内部または前記チタニウム窒化膜124の上部に少なくとも1つ以上のチタニウム酸窒化膜125を有するストレージ電極119を形成することにより、前記ストレージ電極119の形成時に使用される犠牲酸化膜126及び鋳型酸化膜116の除去に使用される緩衝溶液が前記チタニウム窒化膜124を通じて浸透することを防止し、前記チタニウムシリサイド層123及びコンタクトプラグ114の損傷を防止するとともに、生産収率を増大または極大化することができる。
また、上述のような実施例の説明は、本発明の徹底した理解を提供するために図面を参照にして例示したことに過ぎないため、本発明を限定する意味として解釈されてはいけない。そして、本発明の技術分野で通常の知識を有するものにとって本発明の基本的原理を外れない範囲内で多様な変化及び変更可能なのは勿論のことである。
100 半導体基板、111 導電層、112 第1層間絶縁膜、113 コンタクトホール、114 コンタクトプラグ、115 食刻防止膜、116 鋳型酸化膜、117 ハードマスク膜、118 トレンチ、119 ストレージ電極、120 誘電膜、121 プレート電極、123 チタニウム膜(チタニウムシリサイド層)、124 チタニウム窒化膜、125 チタニウム酸窒化膜、126 犠牲酸化膜、127 結晶粒界
Claims (12)
- 半導体基板上で層間絶縁膜により選択的に露出されるコンタクトプラグを形成する段階と、
前記半導体基板上に食刻防止膜及び鋳型酸化膜を所定厚さで積層する段階と、
コンタクトプラグ上の鋳型酸化膜及び食刻防止膜を選択的に除去してトレンチを形成する段階と、
半導体基板の全面にチタニウム膜を形成し、チタニウム膜上にチタニウム窒化膜及びチタニウム酸窒化膜を積層してストレージ電極を形成する段階と、
前記トレンチを含んだ前記半導体基板の全面に犠牲酸化膜を形成し、前記鋳型酸化膜が露出されるように前記半導体基板を平坦化して前記ストレージ電極のノードを分離する段階と、
前記犠牲酸化膜及び前記鋳型酸化膜を除去する段階と、
ストレージ電極上にそれぞれ所定厚さの誘電膜及びプレート電極を形成する段階と、
を含むことを特徴とするストレージキャパシタの製造方法。 - 前記チタニウム窒化膜は化学気相蒸着方法により約300Åの厚さを有するように形成されることを特徴とする請求項1に記載のストレージキャパシタの製造方法。
- 前記チタニウム酸窒化膜は前記チタニウム窒化膜の内部または上部に約10Åから30Å程度の厚さを有するように形成されることを特徴とする請求項1に記載のストレージキャパシタの製造方法。
- 前記チタニウム酸窒化膜は急速熱処理工程、プラズマ酸化方法、拡散酸化方法、または化学気相蒸着設備でのインサイチュ酸化方法のいずれかにより形成されることを特徴とする請求項3に記載のストレージキャパシタの製造方法。
- 前記チタニウム酸窒化膜を前記急速熱処理工程で形成する場合、前記チタニウム窒化膜を酸素雰囲気で急速に熱処理することにより前記チタニウム酸窒化膜を形成することを特徴とする請求項4に記載のストレージキャパシタの製造方法。
- 前記チタニウム酸窒化膜を前記急速熱処理工程で形成する場合、前記チタニウム窒化膜を窒素の雰囲気で酸素を流動させながら急速に熱処理することにより前記チタニウム酸窒化膜を形成することを特徴とする請求項4に記載のストレージキャパシタの製造方法。
- 前記チタニウム酸窒化膜を前記急速熱処理工程で形成する場合、約500℃以下の温度で前記チタニウム酸窒化膜を形成することを特徴とする請求項4に記載のストレージキャパシタの製造方法。
- 前記チタニウム酸窒化膜は真空状態で形成された前記チタニウム窒化膜を大気中に所定時間露出させてチタニウム窒化膜上に前記チタニウム酸窒化膜を形成する真空ブレーク方法により形成されることを特徴とする請求項1に記載のストレージキャパシタの製造方法。
- 前記チタニウム酸窒化膜は、大気中に前記チタニウム窒化膜を約5分程度露出させることにより約10Å程度の厚さを有するように形成されることを特徴とする請求項1に記載のストレージキャパシタの製造方法。
- 半導体基板上の層間絶縁膜に形成されたコンタクトホールを通じて半導体基板の導電層に電気的に連結されるコンタクトプラグと、
コンタクトプラグ上にチタニウム膜またはチタニウムシリサイド膜、及びチタニウム窒化膜が積層された構造であって、前記チタニウム窒化膜の内部または前記チタニウム窒化膜の上部に少なくとも1つ以上のチタニウム酸窒化膜を備えて円筒状に形成されるストレージ電極と、
ストレージ電極上に所定の厚さで形成される誘電膜と、
誘電膜上に金属層として形成されるプレート電極と、
を備えることを特徴とするストレージキャパシタ。 - 前記チタニウム窒化膜は約300Åの厚さを有するように形成されることを特徴とする請求項10に記載のストレージキャパシタ。
- 前記チタニウム酸窒化膜は約10Åから30Å程度の厚さを有するように形成されることを特徴とする請求項10に記載のストレージキャパシタ。
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Legal Events
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