KR20170141552A - 반도체 소자 및 그 제조 방법. - Google Patents

반도체 소자 및 그 제조 방법. Download PDF

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KR20170141552A
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metal
barrier
film
contact hole
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최정헌
김정익
김철성
이재은
현상진
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Abstract

반도체 소자는 기판 상에 실리콘을 포함하는 구조물을 포함한다. 상기 구조물 상에, 상기 구조물의 표면의 적어도 일부를 노출하는 콘택홀을 포함하는 층간 절연막이 구비된다. 상기 콘택홀의 저면에는 상기 콘택홀 저면에 노출된 구조물과 직접 접촉하는 금속 실리사이드 패턴이 구비된다. 상기 금속 실리사이드 패턴의 상부면 및 상기 콘택홀의 측벽과 직접 접촉하고 금속 질화물을 포함하는 제1 베리어 패턴이 구비된다. 상기 제1 베리어 패턴 상에 금속 질화물을 포함하는 제2 베리어 패턴이 구비된다. 상기 제2 베리어 패턴 상에는, 상기 콘택홀 내부를 완전하게 채우는 금속 패턴이 구비된다. 상기 반도체 소자는 베리어 패턴에 의한 불량이 감소된다.

Description

반도체 소자 및 그 제조 방법. {A semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 트랜지스터를 포함할 수 있다. 상기 트랜지스터의 소스/드레인 영역과 접하는 콘택 플러그가 구비될 수 있다.
본 발명의 과제는 콘택 플러그를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 과제는 상기한 반도체 소자의 제조 방법을 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 실리콘을 포함하는 구조물이 구비된다. 상기 구조물 상에는 상기 구조물의 표면의 적어도 일부를 노출하는 콘택홀을 포함하는 층간 절연막이 구비된다. 상기 콘택홀의 저면에, 상기 콘택홀 저면에 노출된 구조물과 직접 접촉하는 금속 실리사이드 패턴이 구비된다. 상기 금속 실리사이드 패턴의 상부면 및 상기 콘택홀의 측벽과 직접 접촉하고 금속 질화물을 포함하는 제1 베리어 패턴이 구비된다. 상기 제1 베리어 패턴 상에 금속 질화물을 포함하는 제2 베리어 패턴이 구비된다. 그리고, 상기 제2 베리어 패턴 상에 구비되고, 상기 콘택홀 내부를 완전하게 채우는 금속 패턴이 구비된다.
예시적인 실시예들에 있어서, 상기 제1 베리어 패턴에 포함되는 금속 질화물에 포함된 금속은 상기 금속 실리사이드에 포함된 금속과 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 베리어 패턴에 포함되는 금속 질화물은 티타늄 질화물 또는 탄탈륨 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 베리어 패턴 사이 계면에 금속 산질화막이 더 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 금속 산질화막은 상기 제1 베리어막 패턴의 금속 질화물이 일부 산화되어 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 베리어 패턴은 동일한 금속 질화물을 포함하거나 또는 서로 다른 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 베리어 패턴의 그레인 바운더리의 크기와 상기 제2 베리어 패턴의 그레인 바운더리의 크기가 서로 다를 수 있다.
예시적인 실시예들에 있어서, 상기 제2 베리어 패턴의 그레인 바운더리의 크기는 상기 제1 베리어 패턴의 그레인 바운더리의 크기보다 더 작을 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 제1 방향으로 연장되고, 돌출부들 및 상기 돌출부들 사이의 리세스들을 포함하는 액티브 핀이 더 구비될 수 있다. 또한, 상기 리세스들 사이에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물이 더 구비될 수 있다. 상기 구조물은 상기 리세스들 내부에 배치될 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 방향으로 연장되고, 돌출부들 및 상기 돌출부들 사이의 리세스들을 포함하는 액티브 핀을 포함하는 기판이 구비될 수 있다. 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 액티브 핀의 돌출부들을 감싸는 복수의 게이트 구조물들이 구비될 수 있다. 상기 리세스들 내부에 구비되고 실리콘을 포함하는 에피택시얼 구조물이 구비될 수 있다. 상기 에피택시얼 구조물 상에, 상기 에피택시얼 구조물의 표면의 적어도 일부를 노출하는 콘택홀을 포함하는 층간 절연막이 구비될 수 있다. 상기 콘택홀의 저면에, 상기 콘택홀 저면에 노출된 에피택시얼 구조물과 직접 접촉하는 금속 실리사이드 패턴이 구비될 수 있다. 상기 금속 실리사이드 패턴의 상부면 및 상기 콘택홀의 측벽과 직접 접촉하고 금속 질화물을 포함하는 제1 베리어 패턴이 구비될 수 있다. 상기 제1 베리어 패턴 상에 금속 질화물을 포함하는 제2 베리어 패턴이 구비될 수 있다. 상기 제2 베리어 패턴 상에 구비되고, 상기 콘택홀 내부를 완전하게 채우고, 금속을 포함하는 금속 패턴을 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 베리어 패턴에 포함되는 금속 질화물에 포함된 금속은 상기 금속 실리사이드에 포함된 금속과 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 베리어 패턴에 포함되는 금속 질화물은 티타늄 질화물 또는 탄탈륨 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 베리어 패턴 사이 계면에 금속 산질화막이 더 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 베리어 패턴은 1 내지 10㎚의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 베리어 패턴들의 그레인 바운더리의 크기는 서로 다를 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에, 실리콘을 포함하는 구조물을 형성한다. 상기 구조물 상에, 상기 구조물의 표면의 적어도 일부를 노출하는 콘택홀을 포함하는 층간 절연막을 형성한다. 상기 콘택홀 저면 및 층간 절연막 상에 금속을 포함하는 예비 오믹막을 형성한다. 상기 예비 오믹막 및 콘택홀 측벽 상에 컨포멀하게 금속 질화물을 포함하는 예비 제1 베리어막을 형성한다. 상기 예비 오믹막과 상기 콘택홀 저면의 구조물을 반응시켜 금속 실리사이드 패턴을 형성한다. 상기 예비 오믹막을 질화 처리하여, 상기 예비 제1 베리어막과 질화된 예비 오믹막을 포함하고, 상기 금속 실리사이드 패턴과 직접 접촉하는 제1 베리어막을 형성한다. 상기 제1 베리어막 상에 금속 질화물을 포함하는 제2 베리어막을 형성한다. 상기 제2 베리어막 상에 상기 콘택홀을 채우는 금속막을 형성한다. 그리고, 상기 층간 절연막이 노출되도록 상기 금속막, 제1 및 제2 베리어막을 연마하여 금속 실리사이드 패턴, 제1 베리어 패턴, 제2 베리어 패턴 및 금속 패턴을 포함하는 콘택 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 예비 제1 베리어막에 포함된 금속 질화물에 포함된 금속은 상기 예비 오믹막의 금속과 실질적으로 동일한 물질을 사용하고, 이에 따라 상기 질화된 예비 오믹막은 상기 예비 제1 베리어막과 실질적으로 동일한 물질일 수 있다.
예시적인 실시예들에 있어서, 상기 예비 제1 베리어막은 물리기상 증착법, 화학 기상 증착법 또는 원자층 적층법에 의해 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 베리어막은 화학 기상 증착법 또는 원자층 적층법에 의해 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 베리어막을 형성하는 공정에서, 상기 제1 베리어막의 표면이 일부 산화되어 상기 제1 베리어막 상에 금속 산 질화막이 더 형성될 수 있다.
예시적인 실시예들에 따른 반도체 소자에서, 콘택 플러그는 금속 실리사이드 패턴 상에 직접 접촉되고 금속 질화물을 포함하는 제1 베리어 패턴을 포함한다. 즉, 상기 제1 베리어 패턴 및 금속 실리사이드 패턴 사이 계면에 금속막이 형성되지 않으므로, 상기 금속막에 기인하는 불량이 감소될 수 있다. 또한, 상기 제1 베리어 패턴 상에는 제2 베리어 패턴이 구비될 수 있다. 따라서, 상기 제1 및 제2 베리어 패턴들에 의해 금속의 확산 베리어 특성이 향상될 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도 및 평면도이다.
도 3은 상기 반도체 소자에 포함되는 콘택 플러그의 확대된 단면도이다.
도 4는 상기 콘택 플러그에 포함되는 베리어 구조물의 그레인 바운더리를 나타내는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 소자의 콘택 구조물을 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 소자의 콘택 구조물을 나타내는 단면도이다.
도 7 내지 도 19는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 23은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도 및 평면도이다. 도 3은 상기 반도체 소자에 포함되는 콘택 플러그의 확대된 단면도이다. 도 4는 상기 콘택 플러그에 포함되는 베리어 구조물의 그레인 바운더리를 나타내는 단면도이다.
도 1은 도 2의 I-I'선 및 II-II'선을 따라 절단한 단면도를 각각 나타낸다. 도 2 및 도 3에서는 일부 요소의 도시가 생략되었으며, 예를들어, 도 2에서는 스페이서, 층간 절연막의 도시가 생략되었고, 도 3에서는 게이트 구조물의 도시가 생략되었다.
도 1 내지 도 4를 참조하면, 상기 반도체 소자는 액티브 핀(105)을 포함하는 기판(100), 게이트 구조물(136), 에피택시얼 구조물(120), 및 콘택 구조물(154)을 포함할 수 있다. 또한, 상기 반도체 소자는 소자 분리막(102), 스페이서(114) 등을 더 포함할 수 있다.
상기 기판(100)은 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 SOI 기판 또는 GOI 기판일 수 있다. 상기 기판(100)은 결정성을 가지며, 바람직하게는 단결정성을 가질 수 있다.
상기 액티브 핀(105)은 제1 방향으로 연장되는 형상의 제1 패턴(105a)과, 상기 제1 패턴(105a)으로부터 기판(100) 상부로 돌출되는 제2 패턴(105b)을 포함할 수 있다. 상기 액티브 핀(105)은 상기 기판(100)과 동일한 물질을 포함할 수 있다. 상기 액티브 핀(105)은 복수개가 구비되어 상기 제1 방향과 수직한 제2 방향으로 배치될 수 있다. 상기 제2 패턴(105b)의 제1 방향의 사이에는 리세스가 형성되어 있다.
상기 소자 분리막(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 구조물(136)은 상기 제2 방향으로 연장되어 상기 액티브 핀(105)의 표면을 감쌀 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물(136)은 상기 액티브 핀(105) 및 소자 분리막(102) 상에 순차적으로 적층된 게이트 절연막 패턴(130), 게이트 전극(132) 및 하드 마스크(134)를 포함할 수 있다.
상기 게이트 절연막 패턴(130)은 예를 들어, 실리콘 산화물을 포함하거나 또는 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 금속 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 절연막 패턴(130)은 실리콘 산화막 및 금속 산화막이 적층되는 형상을 가질 수 있다. 상기 게이트 절연막 패턴(130)은 상기 게이트 전극(132)의 측벽 및 저면 상에 형성될 수 있다.
상기 게이트 전극(132)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다. 다른 예로, 상기 게이트 전극(132)은 폴리실리콘을 포함할 수 있다. 상기 하드 마스크(134)는 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 스페이서(114)는 상기 게이트 구조물(136)의 측벽에 형성될 수 있으며, 예를들어 실리콘 질화물, 실리콘 산탄질화물(SiOCN)을 포함할 수 있다.
상기 각 리세스 내부에는 에피택시얼 패턴이 구비되고, 적어도 2개의 에피택시얼 패턴들은 각각 상기 제2 방향으로 돌출되는 부위가 서로 접촉되어 상기 제2 방향으로 연결된 하나의 에피택시얼 구조물(120)로 제공될 수 있다. 즉, 상기 리세스 내부에는 에피택시얼 구조물(120)이 형성될 수 있다. 상기 에피택시얼 구조물(120)에 포함된 상기 에피택시얼 패턴은 상기 제2 방향으로 절단한 단면에서 볼 때, 상, 하부가 평탄한 6각 형상, 5각 또는 마름모 형상을 가질 수 있다.
상기 에피택시얼 구조물(120)은 상기 핀 펫의 소스/드레인 영역이 될 수 있다. 따라서, 상기 에피택시얼 구조물(120)에는 불순물이 도핑되어 있을 수 있다.
상기 에피택시얼 구조물(120)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 예를들어, 상기 핀 펫이 N형일 경우 상기 에피택시얼 구조물(120)은 실리콘을 포함할 수 있고, N형 불순물이 도핑될 수 있다. 다른 예로, 상기 핀 펫이 P형일 경우, 상기 에피택시얼 구조물(120)은 실리콘 게르마늄을 포함할 수 있고, P형 불순물이 도핑될 수 있다.
상기 게이트 구조물(136) 및 에피택시얼 구조물(120)을 덮는 적어도 한 층의 층간 절연막(128, 138)이 구비될 수 있다. 예를들어, 상기 게이트 구조물들(136) 사이를 채우는 제1 층간 절연막(128) 및 상기 제1 층간 절연막(128) 상에 제2 층간 절연막(138)이 구비될 수 있다. 상기 제1 및 제2 층간 절연막(128, 138)은 동일한 물질로 형성될 수 있다. 상기 제1 및 제2 층간 절연막(128, 138)은 실리콘 산화물을 포함할 수 있다.
상기 제1 및 제2 층간 절연막(128, 138)을 관통하여 상기 에피택시얼 구조물(120) 상부면과 접촉하는 콘택 구조물(154)이 구비될 수 있다.
상기 콘택 구조물(154)은 금속 실리사이드 패턴(146), 제1 베리어 패턴(144a), 금속 산 질화막 패턴(148a), 제2 베리어 패턴(150a) 및 금속 패턴(152a)이 적층되는 구조를 가질 수 있다.
상기 콘택 구조물(154)은 상기 제1 및 제2 층간 절연막(128, 138)을 관통하여 상기 에피택시얼 구조물(120)의 상부를 노출하는 콘택홀의 내부에 구비될 수 있다.
상기 금속 실리사이드 패턴(146)은 상기 에피택시얼 구조물(120) 표면과 직접 접촉되고, 오믹 패턴으로 제공될 수 있다. 상기 금속 실리사이드 패턴(146)은 상기 에피택시얼 구조물(120)의 표면 프로파일을 따라 형성될 수 있다. 예시적인 실시예에서, 상기 금속 실리사이드 패턴(146)은 상기 콘택홀 내에 위치하는 에피택시얼 구조물(120) 표면 상에 한정되어 형성될 수 있다. 상기 금속 실리사이드 패턴(146)은 예를들어, 티타늄 실리사이드, 탄탈륨 실리사이드 등을 포함할 수 있다.
예시적인 실시예에서, 상기 금속 실리사이드 패턴(146)의 상부면은 상기 액티브 핀(105)의 제2 패턴(105b)의 최상부면보다 아래에 배치될 수 있다.
상기 제1 및 제2 베리어 패턴(144a, 150a)은 각각 금속 질화물을 포함할 수 있다. 상기 금속 산 질화막 패턴(148a)은 상기 제1 베리어 패턴(144a) 표면의 금속 질화물의 일부가 산화되어 형성된 것일 수 있다.
상기 제1 베리어 패턴(144a), 금속 산 질화막 패턴(148a) 및 제2 베리어 패턴(150a)은 베리어 패턴 구조물(151)로 제공될 수 있다. 예시적인 실시예에서, 상기 베리어 패턴 구조물(151)은 상기 콘택홀의 측벽 및 상기 금속 실리사이드 패턴(146) 상에 컨포멀하게 형성될 수 있다. 상기 제1 베리어 패턴(144a)은 상기 금속 실리사이드 패턴(146)과 직접 접촉할 수 있다.
이와같이, 상기 제1 베리어 패턴(144a)과 상기 금속 실리사이드 패턴(146) 사이 계면에는 예를들어, 티타늄막 또는 탄탈륨막과 같은 금속막이 형성되지 않을 수 있다. 상기 금속막은 상기 제1 베리어 패턴(144a)의 금속 질화물에 비해 더 빠르게 반응될 수 있어서, 상기 금속막이 잔류하는 경우 후속 공정의 진행 중에 상기 금속막이 제거되어 발생되는 보이드나 금속의 확산에 의한 오염 등의 불량 등이 발생될 수 있다. 그러나, 본 실시예에서, 상기 제1 베리어 패턴(144a)과 상기 금속 실리사이드 패턴(146)이 직접 접촉됨으로써, 상기 금속막에 기인하는 불량을 억제할 수 있다.
상기 제1 베리어 패턴(144a)은 예를들어, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 베리어 패턴(144a)에 포함되는 금속 물질은 상기 금속 실리사이드 패턴(146)에 포함되는 금속 물질과 실질적으로 동일할 수 있다. 즉, 상기 금속 실리사이드 패턴(146)이 티타늄 실리사이드를 포함하는 경우, 상기 제1 베리어 패턴(144a)은 티타늄 질화물을 포함할 수 있다. 한편, 상기 금속 실리사이드 패턴(146)이 탄탈륨 실리사이드를 포함하는 경우, 상기 제1 베리어 패턴(144a)은 탄탈륨 질화물을 포함할 수 있다.
상기 제2 베리어 패턴(150a)은 예를들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 베리어 패턴(150a)은 상기 제1 베리어 패턴(144a)과 실질적으로 동일한 물질을 포함할 수 있다. 이와는 다른 예로, 상기 제2 베리어 패턴(150a)은 상기 제1 베리어 패턴(144a)과 다른 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 베리어 패턴(150a)은 상기 제1 베리어 패턴(144a)보다 감소된 결함을 가질 수 있다. 즉, 상기 제2 베리어 패턴(150a)에 포함된 결함의 수 및/또는 크기는 제1 베리어 패턴(144a)에 포함된 결함의 수 및/또는 크기보다 더 작을 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 베리어 패턴들(144a 150a)은 비연속적으로 수행되는 서로 구분된 증착 공정을 통해 형성될 수 있다.
따라서, 도 4에 도시된 것과 같이, 상기 제1 및 제2 베리어 패턴들(144a 150a)의 경계 부위에서 그레인 바운더리(grain boundary)가 미스 매치될 수 있다. 예시적인 실시예에서, 상기 제2 베리어 패턴(150a)의 그레인 바운더리의 크기는 상기 제1 베리어 패턴(144a)의 그레인 바운더리의 크기보다 더 작을 수 있다.
상기 금속 산 질화막 패턴(148a)은 상기 제1 및 제2 베리어 패턴들(144a, 150a) 사이에 개재될 수 있다. 상기 금속 산 질화막 패턴(148a)에 포함되는 금속 물질은 상기 제1 베리어 패턴(144a)에 포함되는 금속 물질과 실질적으로 동일할 수 있다. 즉, 상기 제1 베리어 패턴(144a)이 티타늄 질화물을 포함하는 경우, 상기 금속 산 질화막 패턴(148a)은 티타늄 산질화물을 포함할 수 있다. 한편, 상기 제1 베리어 패턴(144a)이 탄탈륨 질화물을 포함하는 경우, 상기 금속 산 질화막 패턴(148a)은 탄탈륨 산질화물을 포함할 수 있다.
이와같이, 제1 베리어 패턴(144a), 금속 산 질화막 패턴(148a) 및 제2 베리어 패턴(150a)을 포함하는 베리어 패턴 구조물(151)이 구비될 수 있다. 상기 제2 베리어 패턴(150a)은 감소된 결함을 가지므로, 상기 베리어 패턴 구조물의 금속의 확산 베리어의 특성이 양호해질 수 있다.
상기 콘택홀 측벽에 형성되는 상기 제1 베리어 패턴(144a)은 질소 이온이 하부막으로 충분하게 침투할 수 있도록 얇은 두께를 가질 수 있다. 상기 제1 베리어 패턴(144a)이 1㎚보다 얇으면 하부막을 보호하는 것이 용이하지 않고, 상기 제1 베리어 패턴(144a)이 10㎚보다 두꺼우면 처리 공정에서 질소 이온이 하부막으로 충분하게 침투하기 어렵다. 따라서, 예를들어, 상기 제1 베리어 패턴(144a)은 1 내지 10㎚의 두께를 가질 수 있다. 보다 바람직하게는, 상기 제1 베리어 패턴(144a)은 1 내지 3㎚의 두께를 가질 수 있다.
상기 제1 베리어 패턴(144a)의 두께에 따라 상기 제2 베리어 패턴(150a)의 두께가 조절될 수 있다. 예를들어, 상기 베리어 패턴 구조물(151)은 2 내지 20㎚의 두께를 가질 수 있으며, 상기 베리어 패턴 구조물(151)의 타겟 두께에 따라 상기 제2 베리어 패턴(150a)의 두께가 조절될 수 있다. 보다 바람직하게는 상기 베리어 패턴 구조물(151)은 2 내지 10㎚의 두께를 가질 수 있다.
상기 금속 패턴(152a)은 상기 제2 베리어 패턴(150a) 상에 구비되고, 상기 콘택홀의 나머지 부위를 채우는 형상을 가질 수 있다. 상기 금속 패턴(152a)은 예를들어, 텅스텐, 구리, 알루미늄, 코발트 등을 포함할 수 있다.
상기 콘택 구조물(154) 상에는 상기 콘택 구조물(154)과 전기적으로 연결되는 도전 패턴(도시안됨)이 구비될 수 있다. 예를들어, 상기 도전 패턴은 패드 전극, 도전 라인 등을 포함할 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자에 포함되는 콘택 구조물은 금속 실리사이드 패턴와 금속 질화물을 포함하는 제1 베리어 패턴 사이에는 금속막이 구비되지 않을 수 있다. 따라서, 상기 금속막에 기인하는 불량이 감소될 수 있다. 또한, 상기 베리어 패턴 구조물이 상기 제1 베리어 패턴, 금속 산질화막 패턴 및 제2 베리어 패턴을 포함함으로써, 양호한 금속 확산 베리어 특성을 가질 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 소자의 콘택 구조물을 나타내는 단면도이다.
이하에서 설명하는 반도체 소자는 콘택 구조물의 적층 구조를 제외하고는 도 1 내지 4의 반도체 소자와 실질적으로 동일하다. 그러므로, 콘택 구조물에 한하여 설명한다. 도 5에서는 일부 요소의 도시가 생략되었으며, 예를들어, 게이트 구조물의 도시가 생략되었다.
도 5를 참조하면, 상기 콘택 구조물(154a)은 금속 실리사이드 패턴(146), 제1 베리어 패턴(144a), 제2 베리어 패턴(150a) 및 금속 패턴(152a)이 적층되는 구조를 가질 수 있다. 상기 콘택 구조물(154a)은 상기 제1 및 제2 층간 절연막(128, 138)을 관통하여 상기 에피택시얼 구조물(120)의 상부면을 노출하는 콘택홀의 내부에 구비될 수 있다. 상기 콘택홀 저면의 프로파일은 상기 에피택시얼 구조물(120)의 상부면 프로파일과 실질적으로 동일할 수 있다.
상기 금속 실리사이드 패턴(146)은 상기 에피택시얼 구조물(120) 표면과 직접 접촉되고, 오믹 패턴으로 제공될 수 있다. 예시적인 실시예에서, 상기 금속 실리사이드 패턴(146)은 도 1 내지 도 4를 참조로 설명한 것과 동일할 수 있다.
상기 제1 및 제2 베리어 패턴(144a, 150a)은 각각 금속 질화물을 포함할 수 있다. 상기 제1 및 제2 베리어 패턴(144a, 150a)은 베리어 패턴 구조물(151a)로 제공될 수 있다. 예시적인 실시예에서, 상기 베리어 패턴 구조물(151a)은 상기 콘택홀의 측벽 및 상기 금속 실리사이드 패턴(146) 상에 컨포멀하게 형성될 수 있다. 상기 제1 베리어 패턴(144a)은 상기 금속 실리사이드 패턴(146)과 직접 접촉할 수 있다.
상기 제1 베리어 패턴(144a)은 예를들어, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 베리어 패턴(144a)에 포함되는 금속 물질은 상기 금속 실리사이드 패턴(146)에 포함되는 금속 물질과 실질적으로 동일할 수 있다.
상기 제2 베리어 패턴(150a)은 예를들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 베리어 패턴(144a, 150a)은 동일한 물질을 포함할 수 있다. 이와는 다른 예로, 상기 제1 및 제2 베리어 패턴(144a, 150a)은 서로 다른 물질을 포함할 수 있다.
상기 금속 패턴(152a)은 상기 제2 베리어 패턴(150a) 상에 구비되고, 상기 콘택홀의 나머지 부위를 채우는 형상을 가질 수 있다. 상기 금속 패턴(152a)은 예를들어, 텅스텐, 구리, 알루미늄, 코발트 등을 포함할 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 소자의 콘택 구조물을 나타내는 단면도이다.
이하에서 설명하는 반도체 소자는 콘택 구조물의 적층 구조를 제외하고는 도 1 내지 4의 반도체 소자와 실질적으로 동일하다. 그러므로, 콘택 구조물에 한하여 설명한다. 도 6에서는 일부 요소의 도시가 생략되었으며, 예를들어, 게이트 구조물의 도시가 생략되었다.
도 6을 참조하면, 상기 콘택 구조물(154b)은 금속 실리사이드 패턴(146), 제1 베리어 패턴(144b), 제2 베리어 패턴(150a) 및 금속 패턴(152a)이 적층되는 구조를 가질 수 있다. 상기 콘택 구조물(154b)은 상기 제1 및 제2 층간 절연막(128, 138)을 관통하여 상기 에피택시얼 구조물(120)의 상부면을 노출하는 콘택홀의 내부에 구비될 수 있다. 상기 콘택홀 저면의 프로파일은 상기 에피택시얼 구조물(120)의 상부면 프로파일과 실질적으로 동일할 수 있다.
상기 금속 실리사이드 패턴(146)은 상기 에피택시얼 구조물(120) 표면과 직접 접촉되고, 오믹 패턴으로 제공될 수 있다. 예시적인 실시예에서, 상기 금속 실리사이드 패턴(146)은 도 1 내지 도 4를 참조로 설명한 것과 동일할 수 있다.
상기 제1 및 제2 베리어 패턴(144b, 150a)은 베리어 패턴 구조물(151b)로 제공될 수 있다.
상기 제1 베리어 패턴(144b)은 금속 산 질화물을 포함할 수 있다. 상기 제2 베리어 패턴(150a)은 금속 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 베리어 패턴 구조물(151b)은 상기 콘택홀의 측벽 및 상기 금속 실리사이드 패턴(146) 상에 컨포멀하게 형성될 수 있다.
상기 제1 베리어 패턴(144b)은 상기 금속 실리사이드 패턴(146)과 직접 접촉할 수 있다. 상기 제1 베리어 패턴(144b)은 예를들어, 티타늄 산질화물, 탄탈륨 산질화물 등을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 베리어 패턴(144b)에 포함되는 금속 물질은 상기 금속 실리사이드 패턴(146)에 포함되는 금속 물질과 실질적으로 동일할 수 있다. 즉, 상기 금속 실리사이드 패턴(146)이 티타늄 실리사이드를 포함하는 경우, 상기 제1 베리어 패턴(144b)은 티타늄 산질화물을 포함할 수 있다. 한편, 상기 금속 실리사이드 패턴(146)이 탄탈륨 실리사이드를 포함하는 경우, 상기 제1 베리어 패턴(144b)은 탄탈륨 산질화물을 포함할 수 있다.
상기 제2 베리어 패턴(150a)은 예를들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 베리어 패턴(150a)은 도 1 및 도 2를 참조로 설명한 제2 베리어 패턴과 동일할 수 있다.
상기 금속 패턴(152a)은 상기 제2 베리어 패턴(150a) 상에 구비되고, 상기 콘택홀의 나머지 부위를 채우는 형상을 가질 수 있다. 상기 금속 패턴(152a)은 예를들어, 텅스텐, 구리, 알루미늄, 코발트 등을 포함할 수 있다.
도 7 내지 도 19는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로 도 7 내지 19는 도 2의 I-I'선 및 II-II'선을 따라 절단한 단면도들이다.
도 7을 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 방향으로 연장되는 트렌치들을 형성하고, 상기 트렌치들 하부를 채우는 소자 분리막(102)을 형성한다.
상기 트렌치 형성 이전에, 이온 주입 공정을 통해 기판(100)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막(102)은 상기 트렌치를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 상기 트렌치 상부 측벽이 노출되도록 상기 절연막의 일부를 제거함으로써 형성될 수 있다. 상기 절연막은 예를 들어, 실리콘 산화물을 포함할 수 있다.
상기 소자 분리막(102)이 형성됨에 따라, 기판(100)에는 상기 제1 방향으로 연장되는 예비 액티브 핀들(104)이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 예비 액티브 핀들(104)은 상기 제1 방향과 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
도 8을 참조하면, 상기 기판(100)상에 더미 게이트 구조물들(112)을 형성한다. 상기 더미 게이트 구조물들(112) 양 측에는 스페이서(114)를 형성한다. 또한, 상기 스페이서(114) 사이의 예비 액티브 핀들(104)을 식각하여 리세스(116)를 형성한다.
상기 더미 게이트 구조물들(112)은 기판(100)의 예비 액티브 핀들(104) 및 소자 분리막(102) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 하드 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 하드 마스크막을 패터닝하여 하드 마스크(110)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물들(112)은 순차적으로 적층된 더미 게이트 절연막 패턴(106), 더미 게이트 전극(108) 및 하드 마스크(110)를 포함할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 하드 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 하드 마스크막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물들(112)은 기판(100)의 예비 액티브 핀들(104)및 소자 분리막(102) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다.
상기 더미 게이트 구조물들(112), 소자 분리막(102) 및 예비 액티브 핀들(104) 표면 상에 스페이서막을 형성한다. 상기 스페이서막을 이방성으로 식각하여 상기 더미 게이트 구조물들(112)의 측벽 상에 상기 스페이서(114)를 형성한다.
상기 더미 게이트 구조물들(112) 및 스페이서(114)을 식각 마스크로 사용하여 상기 예비 액티브 핀(104)을 부분적으로 식각함으로써 상기 리세스(116)를 형성한다. 따라서, 상기 제1 방향으로 연장되는 제1 패턴(105a) 및 상기 제1 패턴(105a) 위로 돌출되는 제2 패턴들(105b)을 포함하는 액티브 핀(105)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서(114) 및 리세스(116)의 형성을 위한 식각 공정은 인-시튜로 수행될 수 있다.
도 9를 참조하면, 상기 리세스(116)를 채우는 에피택시얼 패턴을 형성한다. 상기 리세스(116) 내부의 상기 에피택시얼 패턴들은 상기 제2 방향으로 측벽이 서로 접촉하여 에피택시얼 구조물(120)로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 리세스(116) 저면에 위치하는 액티브 핀(105)의 표면을 시드로 사용하여 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행한다. 상기 공정에 의하면, 수직 및 수평 방향으로 에피택시얼 성장이 이루어져 상기 에피택시얼 구조물(120)이 형성될 수 있다. 상기 에피택시얼 구조물(120)에 포함된 각 에피택시얼 패턴은 상기 제2 방향으로 절단한 단면에서 볼 때, 상, 하부가 평탄한 6각 형상, 오각형 또는 마름모 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 성장 공정을 수행할 때 인시튜로 불순물을 도핑할 수 있다. 따라서, 상기 에피택시얼 구조물(120)은 핀 펫의 소스/드레인 영역으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 구조물(120)은 실리콘 게르마늄 또는 실리콘을 포함할 수 있다. 예를들어, 상기 반도체 소자가 P형 핀 펫인 경우, 상기 에피택시얼 구조물(120)은 실리콘 게르마늄을 포함할 수 있다. 예를들어, 상기 반도체 소자가 N형 핀 펫인 경우, 상기 에피택시얼 구조물(120)은 실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 에피택시얼 구조물(120)을 형성한 다음에, 소스/드레인 영역의 형성을 위한 불순물 이온을 주입하고 열처리하는 공정을 더 수행할 수 있다.
도 10을 참조하면, 상기 더미 게이트 구조물(112), 스페이서(114), 에피택시얼 구조물(120) 및 소자 분리막(102)을 덮는 제1 층간 절연막(128)을 형성한 후, 상기 더미 게이트 구조물(112)의 상부면이 노출될 때까지 제1 층간 절연막(128)을 평탄화한다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막(128)은 실리콘 산화물을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다.
이 후, 상기 더미 게이트 구조물(112)을 제거하여 개구부(129)를 형성한다. 따라서, 상기 개구부(129)의 저면에는 상기 액티브 핀(105) 및 소자 분리막(102)이 노출될 수 있다. 예시적인 실시예에 있어서, 상기 개구부(129)의 저면의 액티브 핀(105) 상에 열산화막(도시안됨)을 형성하는 공정을 더 포함할 수 있다.
도 11을 참조하면, 상기 개구부(129) 내부에 게이트 절연막 패턴(130), 게이트 전극(132) 및 하드 마스크(134)를 포함하는 게이트 구조물(136)을 형성한다.
예시적인 실시예들에서, 상기 개구부(129)의 측벽, 상기 열산화막 및 층간 절연막(128)의 상면에 고유전막을 형성하고, 상기 고유전막 상에 상기 각 개구부의 나머지 부분을 채우는 게이트 전극막을 형성한다. 상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
이 후, 상기 제1 층간 절연막(128)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하고, 상기 게이트 전극막의 상부를 일부 식각한다. 따라서, 상기 개구부(129) 내부 표면 상에 게이트 절연막 패턴(130)을 형성하고, 상기 게이트 절연막 패턴(130) 상에 각 개구부들(129)의 일부를 채우는 게이트 전극(132)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다. 상기 게이트 전극(132)의 상부에 하드 마스크막을 형성하고, 이를 평탄화하여 하드 마스크(134)를 형성할 수 있다.
따라서, 순차적으로 적층된 게이트 절연막 패턴(130), 게이트 전극(132) 및 하드 마스크(134)를 포함하는 게이트 구조물(136)을 형성할 수 있다.
도 12를 참조하면, 상기 제1 층간 절연막(128) 상에 제2 층간 절연막(138)을 형성한다. 상기 제1 및 제2 층간 절연막(128, 138)을 식각하여 상기 에피택시얼 구조물(120)의 상부면을 노출하는 콘택홀(140)을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 층간 절연막(138)은 상기 제1 층간 절연막(128)과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 콘택홀(140)을 형성하기 위한 식각 공정에서, 상기 콘택홀(140)의 저면이 상기 에피택시얼 구조물(120)의 상부면보다 아래에 위치하도록 오버에치 할 수 있다.
도 13을 참조하면, 상기 콘택홀(140)이 형성된 구조물 상에 금속 물질을 포함하는 예비 오믹막(142)을 형성한다. 예시적인 실시예에서, 상기 예비 오믹막(142)은 물리기상 증착방법을 통해 형성할 수 있다. 이 경우, 상기 예비 오믹막(142)은 스텝 커버러지 특성에 의해 상기 제2 층간 절연막(138)의 상부면 및 콘택홀(140)의 저면 상에만 선택적으로 형성될 수 있다. 한편, 상기 예비 오믹막(142)은 상기 콘택홀(140)의 측벽 부위에는 거의 형성되지 않을 수 있다. 상기 물리기상 증착 방법을 통해 형성된 예비 오믹막(142)은 높은 순도를 가질 수 있고, 불연속적으로 형성될 수 있다.
예시적인 실시예에서, 상기 예비 오믹막(142)은 티타늄 또는 탄탈륨을 포함할 수 있다. 상기 예비 오믹막(142)은 제1 두께를 가질 수 있다. 예시적인 실시예에서, 상기 예비 오믹막(142)은 5 내지 20nm의 두께를 가질 수 있다.
도 14를 참조하면, 상기 예비 오믹막(142)의 표면 및 상기 콘택홀(140)의 측벽 상에 컨포멀하게 예비 제1 베리어막(143)을 형성한다.
예시적인 실시예에서, 상기 예비 제1 베리어막(143)은 화학 기상증착법 또는 원자층 증착법을 통해 형성할 수 있다. 상기 화학 기상증착법의 일 예로 유기금속화학 증착법(Metal Organic CVD)을 들 수 있다. 상기 원자층 적층법의 일 예로 유기금속 원자층 적층법(Metal Organic ALD)을 들 수 있다.
상기 예비 제1 베리어막(143)은 금속 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 예비 제1 베리어막(143)은 상기 예비 오믹막(142)에 포함된 금속의 질화물일 수 있다. 예를들어, 상기 예비 제1 베리어막(143)은 티타늄 질화물 또는 탄탈륨 질화물을 포함할 수 있다.
상기 예비 제1 베리어막(143)은 후속 공정에서 질소 이온이 하부막으로 충분하게 침투할 수 있도록 얇은 두께로 형성될 수 있다. 상기 예비 제1 베리어막(143)은 상기 제1 두께보다 얇은 제2 두께를 가질 수 있다. 예시적인 실시예에서, 상기 예비 제1 베리어막(143)은 1 내지 10nm의 두께를 가질 수 있다.
도 15를 참조하면, 상기 예비 오믹막(142) 및 예비 제1 베리어막(143)이 형성된 구조물을 열처리하여, 상기 예비 오믹막(142)의 적어도 일부를 실리시데이션한다. 즉, 상기 열처리 공정을 수행하면, 상기 콘택홀(140) 저면에 형성된 예비 오믹막(142)의 적어도 일부는 하부의 에피택시얼 구조물(120)과 반응하여 금속 실리사이드 패턴(146)으로 변화하게 된다.
예시적인 실시예에서, 상기 열처리 공정은 600 내지 1000℃의 온도에서 수행할 수 있다. 예시적인 실시예에서, 상기 열처리 공정은 상압에서 진행될 수 있으며, N2 또는 암모니아의 분위기 가스를 사용할 수도 있다. 상기 열처리 공정은 레이저 어닐 공정을 포함할 수 있다.
예시적인 실시예에서, 상기 에피택시얼 구조물(120)과 직접 접하고 있는 상기 예비 오믹막(142)의 하부는 금속 실리사이드 패턴(146)으로 변하고, 상기 금속 실리사이드 패턴(146) 상에는 예비 오믹막(142)의 일부가 잔류할 수 있다. 일부 실시예에서, 상기 금속 실리사이드 패턴(146) 상에 예비 오믹막(142)이 잔류하지 않을 수도 있다.
즉, 상기 예비 제1 베리어막(143)이 얇은 두께로 형성되므로, 대부분의 예비 오믹막(142)은 상기 열처리 공정을 통해 금속 실리사이드 패턴(146)으로 변화될 수 있다. 따라서, 잔류하는 예비 오믹막(142)이 매우 얇거나 또는 없을 수 있다.
상기 금속 실리사이드 패턴(146)은 상기 예비 오믹막(142)에 포함된 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 금속 실리사이드 패턴(146)은 타타늄 실리사이드 또는 탄탈륨 실리사이드일 수 있다. 상기 금속 실리사이드 패턴(146)은 콘택 구조물에서 오믹 패턴으로 제공될 수 있다.
예시적인 실시예에서, 상기 금속 실리사이드 패턴(146)의 상부면은 상기 액티브 핀(105)의 제2 패턴(105b)의 최상부면보다 아래에 배치될 수 있다. 예시적인 실시예에서, 상기 금속 실리사이드 패턴(146)의 저면은 상기 에피택시얼 구조물(120)의 상부에서 불순물 농도가 상대적으로 높은 영역에 위치할 수 있다. 이로인해, 상기 금속 실리사이드 패턴(146) 및 에피택시얼 구조물(120) 사이의 접촉 저항이 감소될 수 있다.
도 16을 참조하면, 상기 금속 실리사이드 패턴(146), 예비 오믹막(142) 및 예비 제1 베리어막(143)을 포함하는 구조물에 대해 질화 처리 공정을 수행한다. 상기 질화 처리 공정을 수행하면, 상기 예비 오믹막(142)의 금속이 질화되어 금속 질화물(143a)로 변화될 수 있다.
상기 예비 제1 베리어막(143)은 후속 공정에서 질소 이온이 하부막으로 충분하게 침투할 수 있도록 얇은 두께로 형성되므로, 상기 질화 처리 공정을 통해 적어도 상기 금속 실리사이드 패턴(146) 상에 잔류하는 상기 예비 오믹막(142)은 모두 금속 질화물(143a)로 변화됨으로써 제거될 수 있다. 또한, 상기 질화 처리에 의해 형성되는 상기 금속 질화물(143a)은 상기 예비 제1 베리어막(143)과 실질적으로 동일한 물질이므로, 상기 금속 질화물(143a)과 상기 예비 제1 베리어막(143)은 서로 병합되어 하나의 제1 베리어막(144)이 될 수 있다.
따라서, 상기 금속 실리사이드 패턴(146) 상부면에는 금속 질화물을 포함하는 상기 제1 베리어막(144)이 직접 접촉될 수 있다. 즉, 상기 제1 베리어막(144)과 상기 금속 실리사이드 패턴(146) 사이 계면에는 예를들어, 티타늄막 또는 탄탈륨막과 같은 금속막이 형성되지 않을 수 있다.
상기 질화 처리 공정은 플라즈마 질화 공정 또는 질소 이온 주입 공정을 포함할 수 있다.
한편, 상기 예비 제1 베리어막에는 열처리 및 질화 처리 공정이 수행되면서 결함이 발생될 수 있으며, 이로인해 상기 제1 베리어막(144)은 상기 예비 제1 베리어막이 증착되었을 때에 비해 더 많은 결함을 포함할 수 있으며 그레인 바운더리의 크기가 증가될 수 있다.
도 17을 참조하면, 상기 제1 베리어막(144) 상에 제2 베리어막(150)을 형성하기 위한 증착 공정을 수행한다.
예시적인 실시예에서, 상기 제2 베리어막(150)은 화학 기상증착법 또는 원자층 증착법을 통해 형성할 수 있다. 상기 화학 기상증착법의 일 예로 유기금속화학 증착법(Metal Organic CVD)을 들 수 있다. 상기 원자층 적층법의 일 예로 유기금속 원자층 적층법(Metal Organic ALD)을 들 수 있다.
예시적인 실시예에서, 상기 제2 베리어막(150)은 상기 제1 베리어막(144)과 동일한 금속 질화물을 포함할 수 있다. 일부 실시예에서, 상기 제2 베리어막(150)은 상기 제1 베리어막(144)과 다른 금속 질화물을 포함할 수도 있다. 예를들어, 상기 제2 베리어막(150)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등을 포함할 수 있다. 상기 제2 베리어막(150)이 티타늄 질화물을 포함하는 경우, 상기 원자층 증착 공정 또는 화학 기상 증착 공정에서 티타늄 소스 가스로써 예를들어 TiCl을 사용할 수 있다.
예시적인 실시예에서, 상기 제2 베리어막(150)의 증착 공정을 수행할 때, 상기 제1 베리어막(144) 표면이 일부 산화될 수 있다. 이 경우, 상기 제1 베리어막(144) 상에 매우 얇은 두께로 금속 산 질화막(148)이 형성될 수 있다. 따라서, 상기 증착 공정을 수행하면, 도시된 것과 같이, 상기 제1 베리어막(144), 금속 산 질화막(148) 및 제2 베리어막(150)이 형성될 수 있다. 이 후, 후속 공정들이 진행되면, 도 1 및 도 3에 도시된 것과 같은 콘택 구조물을 포함하는 반도체 소자가 형성될 수 있다.
일부 실시예에서, 상기 제2 베리어막(150)의 증착 공정을 수행할 때, 상기 제1 베리어막(144) 표면이 산화되지 않을 수 있다. 이 경우, 상기 제1 베리어막(144)상에 직접 접촉되는 상기 제2 베리어막(150)이 형성될 수 있다. 이와같이, 상기 제1 베리어막(144) 상에 금속 산 질화막이 형성되지 않은 상태에서 후속 공정들이 진행되면, 도 5에 도시된 것과 같은 콘택 구조물을 포함하는 반도체 소자가 형성될 수 있다.
일부 실시예에서, 상기 제2 베리어막(150)의 증착 공정을 수행할 때, 상기 제1 베리어막(144)이 대부분 산화되어 상기 제1 베리어막이 금속 산질화물을 포함하는 막으로 변할 수 있다. 이와같이, 상기 제1 베리어막이 금속 산질화물을 포함하는 경우, 후속 공정들이 진행되면, 도 6에 도시된 것과 같은 콘택 구조물을 포함하는 반도체 소자가 형성될 수 있다.
한편, 상기 제2 베리어막(150)에는 열처리 및 질화 처리 공정이 수행되지 않았으므로, 상기 제1 베리어막(144)의 그레인 바운더리보다 작은 크기의 그레인 바운더리를 가질 수 있다. 따라서, 상기 제1 및 제2 베리어막(144, 150)은 경계 부위에서 그레인 바운더리의 미스매치가 발생될 수 있다. 또한, 상기 제2 베리어막(150)은 상기 제1 베리어막(144)보다 작은 크기 및/또는 수의 결함을 포함할 수 있다.
상기 제1 베리어막(144), 금속 산 질화막(148) 및 제2 베리어막(150)은 금속의 확산 베리어막으로 제공될 수 있으며, 상기 확산 베리어막은 2 내지 20㎚의 두께를 가질 수 있다. 따라서, 상기 제1 베리어막(144)의 두께에 따라 상기 제2 베리어막(150)의 두께가 조절될 수 있다.
도 18을 참조하면, 상기 제2 베리어막(150) 상에 상기 콘택홀(140) 내부를 완전하게 채우도록 금속막(152)을 형성한다.
상기 금속막(152)은 화학 기상증착법 또는 원자층 증착법을 통해 형성할 수 있다. 상기 금속막(152)은 예를들어, 텅스텐, 구리, 알루미늄, 코발트 등을 포함할 수 있다.
상기 금속막(152)이 텅스텐을 포함하는 경우, 상기 텅스텐막을 형성하기 위하여 예를들어, 텅스텐 소스로써 WF6 가스를 사용할 수 있다. 예시적인 실시예에서, 상기 텅스텐막은 텅스텐 소스인 WF6 가스와 환원 가스인 H2 가스를 교대로 공급하는 원자층 증착법을 통해 형성할 수 있다.
상기 금속막(152)을 형성하는 공정을 수행할 때, 상기 금속막(152)의 하부에는 Ti와 같은 금속 물질이 포함되어 있지 않을 수 있다. 상기 금속 물질이 포함되는 경우, 상기 금속막(152)을 형성하는 공정에서 사용되는 가스, 예를들어 불소 가스와 상기 금속 물질이 반응할 수 있다. 때문에, 상기 금속 물질이 상기 불소 가스에 의해 제거되어 상기 금속 물질이 형성되어 있던 부위에 보이드가 생길 수 있다. 그러나, 상기 금속막(152)의 하부에는 상기 금속 물질이 포함되지 않기 때문에, 상기 금속 물질에 의해 기인하는 보이드와 같은 불량이 감소될 수 있다.
또한, 상기 금속막(152)을 형성할 때, 상기 제1 베리어막(144), 금속 산 질화막(148) 및 제2 베리어막(150)에 의해 금속의 확산이 억제되어 상기 금속막(152)의 표면 모폴로지 특성이 양호해질 수 있다.
도 19를 참조하면, 상기 제2 층간 절연막(138)의 상부면이 노출되도록 상기 제2 베리어막(150), 금속 산 질화막(148), 제1 베리어막(144) 및 금속막(152)을 평탄화하여 상기 콘택홀(140) 내부에 콘택 구조물(154)을 형성한다.
상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다. 일부 실시예에서, 상기 제2 층간 절연막(138) 상에 예비 오믹막이 잔류할 수 있으며, 이 경우에도 상기 평탄화 공정에 의해 상기 예비 오믹막이 완전하게 제거될 수 있다.
상기 콘택 구조물(154)은 금속 실리사이드 패턴(146), 제1 베리어 패턴(144a), 금속 산 질화막 패턴(148a), 제2 베리어 패턴(150a) 및 금속 패턴(152a)을 포함할 수 있다. 상기 제1 및 제2 베리어 패턴(144a, 150a)은 각각 금속 질화물을 포함할 수 있다. 상기 금속 실리사이드 패턴(146)은 상기 제1 베리어 패턴(144a)과 직접 접촉할 수 있다. 즉, 상기 금속 실리사이드 패턴(146) 및 제1 베리어 패턴(144a) 사이에 금속막이 개재되지 않을 수 있다. 상기 제1 베리어 패턴(144a), 금속 산 질화막 패턴(148a) 및 제2 베리어 패턴(150a)의 적층 구조는 베리어 패턴 구조물(151)로 제공될 수 있다.
이 후, 상기 콘택 구조물(154) 상에 상기 콘택 구조물(154)과 전기적으로 연결되는 도전 패턴(도시안됨)을 형성할 수 있다. 예를들어, 상기 도전 패턴은 패드 전극, 도전 라인 등을 포함할 수 있다.
본 실시예에서, 상기 콘택 구조물은 핀 전계효과 트랜지스터의 소오스/드레인 영역과 접촉하는 것에 한하여 설명하였다. 그러나, 상기 콘택 구조물은 기판 또는 실리콘 패턴과 직접 접촉하는 콘택을 포함하는 다양한 반도체 소자에 적용될 수 있다. 상기 반도체 소자에 포함되는 트랜지스터는 플레너형 전계효과 트랜지스터, 매립 게이트형 전계효과 트랜지스터 또는 멀티 채널형 전계효과 트랜지스터 일 수도 있다.
도 20 내지 도 23은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로 도 20 내지 23은 도 2의 I-I'선 및 II-II'선을 따라 절단한 단면도들이다.
도 20을 참조하면, 먼저, 도 7 내지 도 12를 참조로 설명한 공정을 동일하게 수행한다. 이 후, 상기 콘택홀(140)이 형성된 구조물 상에 컨포멀하게 예비 오믹막(142a)을 형성한다. 예시적인 실시예에서, 상기 예비 오믹막(142a)은 화학기상 증착방법 또는 원자층 적층 방법을 통해 형성할 수 있다. 이 경우, 상기 예비 오믹막(142a)은 상기 제2 층간 절연막(138)의 상부면 및 콘택홀(140)의 측벽 및 저면 상에 형성될 수 있다.
예시적인 실시예에서, 상기 예비 오믹막(142a)은 티타늄 또는 탄탈륨을 포함할 수 있다. 상기 예비 오믹막(142a)은 제1 두께를 가질 수 있다. 예시적인 실시예에서, 상기 예비 오믹막(142a)은 5 내지 20nm의 두께를 가질 수 있다.
도 21을 참조하면, 상기 예비 오믹막(142a)의 표면 상에 컨포멀하게 예비 제1 베리어막(143)을 형성한다.
상기 예비 오믹막(142a) 및 예비 제1 베리어막(143)이 형성된 구조물을 열처리하여, 상기 예비 오믹막(142a)의 적어도 일부를 실리시데이션한다. 즉, 상기 열처리 공정을 수행하면, 상기 콘택홀(140) 저면에 형성된 예비 오믹막(142a)의 적어도 일부는 하부의 에피택시얼 구조물(120)과 반응하여 금속 실리사이드 패턴(146)으로 변화하게 된다.
예를들어, 도시된 것과 같이, 상기 콘택홀(140) 저면에 형성된 예비 오믹막(142a)이 모두 금속 실리사이드 패턴(146)으로 변화될 수 있다. 다른 예로, 상기 콘택홀(140) 저면에 형성된 예비 오믹막(142a)의 일부가 금속 실리사이드 패턴(146)으로 변화되지 않아서, 상기 금속 실리사이드 패턴 상에 상기 예비 오믹막(142a)이 남아있을 수도 있다.
상기 공정들은 도 14 및 도 15를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 22를 참조하면, 상기 금속 실리사이드 패턴(146), 예비 오믹막(142a) 및 예비 제1 베리어막(143)을 포함하는 구조물에 대해 질화 처리 공정을 수행한다. 상기 질화 처리 공정을 수행하면, 상기 예비 오믹막(142a)의 금속이 질화되어 금속 질화물(143a)로 변화될 수 있다.
따라서, 상기 콘택홀(140)의 측벽, 저면 및 제2 층간 절연막(138)의 상부면에 형성된 예비 오믹막(142a)은 질화되어 상기 예비 제1 베리어막(143)과 실질적으로 동일한 금속 질화물(143a)로 변화될 수 있다. 따라서, 상기 금속 질화물(143a)및 상기 예비 제1 베리어막(143)은 서로 병합되어 하나의 제1 베리어막(144)이 될 수 있다.
따라서, 상기 금속 실리사이드 패턴(146) 상부면에는 금속 질화물을 포함하는 상기 제1 베리어막(144)이 직접 접촉될 수 있다. 즉, 상기 제1 베리어막(144)과 상기 금속 실리사이드 패턴(146) 사이 계면에는 예를들어, 티타늄막 또는 탄탈륨막과 같은 금속막이 형성되지 않을 수 있다.
상기 질화 처리 공정은 플라즈마 질화 공정 또는 질소 이온 주입 공정을 포함할 수 있다.
이 후, 도 17 내지 도 19를 참조로 설명한 공정을 동일하게 수행함으로써, 도 23에 도시된 반도체 소자를 제조할 수 있다.
도 23에 도시된 반도체 소자는 콘택홀의 측벽에 형성되는 제1 베리어막 패턴의 두께가 상대적으로 두꺼운 것을 제외하고, 도 1 내지 도 4에 도시된 반도체 소자와 실질적으로 동일한 구성을 가질 수 있다.
상기 예시적인 실시예들에 따른 반도체 소자는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 소자 분리막
104 : 예비 액티브 핀 105 : 액티브 핀
112 : 더미 게이트 구조물 114 : 스페이서
116 : 리세스 120 : 에피택시얼 구조물
128 : 제1 층간 절연막 129 : 개구부
130 : 게이트 절연막 패턴 132 : 게이트 전극
134 : 하드 마스크 136 : 게이트 구조물
138 : 제2 층간 절연막 140 : 콘택홀
142, 142a : 예비 오믹막 144 : 제1 베리어막
144a, 144b : 제1 베리어 패턴
146 : 금속 실리사이드 패턴
148 : 금속 산 질화막 148a : 금속 산 질화막 패턴
150 : 제2 베리어막 150a : 제2 베리어 패턴
152 : 금속막 152a : 금속 패턴
154 : 콘택 구조물

Claims (10)

  1. 기판 상에, 실리콘을 포함하는 구조물;
    상기 구조물 상에 구비되고, 상기 구조물의 표면의 적어도 일부를 노출하는 콘택홀을 포함하는 층간 절연막;
    상기 콘택홀의 저면에 구비되고, 상기 콘택홀 저면에 노출된 구조물과 직접 접촉하는 금속 실리사이드 패턴;
    상기 금속 실리사이드 패턴의 상부면 및 상기 콘택홀의 측벽과 직접 접촉하고 금속 질화물을 포함하는 제1 베리어 패턴;
    상기 제1 베리어 패턴 상에 금속 질화물을 포함하는 제2 베리어 패턴; 및
    상기 제2 베리어 패턴 상에 구비되고, 상기 콘택홀 내부를 완전하게 채우는 금속 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 베리어 패턴에 포함되는 금속 질화물에 포함된 금속은 상기 금속 실리사이드에 포함된 금속과 실질적으로 동일한 반도체 소자.
  3. 제1항에 있어서, 상기 제1 및 제2 베리어 패턴 사이 계면에 금속 산질화막이 더 포함되는 반도체 소자.
  4. 제3항에 있어서, 상기 금속 산질화막은 상기 제1 베리어막 패턴의 금속 질화물이 일부 산화되어 형성된 것인 반도체 소자.
  5. 제1항에 있어서, 상기 제1 및 제2 베리어 패턴은 동일한 금속 질화물을 포함하거나 또는 서로 다른 금속 질화물을 포함하는 반도체 소자.
  6. 제1항에 있어서, 상기 제1 베리어 패턴의 그레인 바운더리의 크기와 상기 제2 베리어 패턴의 그레인 바운더리의 크기가 서로 다른 반도체 소자.
  7. 제1항에 있어서,
    상기 기판 상에 제1 방향으로 연장되고, 돌출부들 및 상기 돌출부들 사이의 리세스들을 포함하는 액티브 핀; 및
    상기 리세스들 사이에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물을 더 포함하고,
    상기 구조물은 상기 리세스들 내부에 배치되는 반도체 소자.
  8. 기판 상에, 실리콘을 포함하는 구조물을 형성하고;
    상기 구조물 상에, 상기 구조물의 표면의 적어도 일부를 노출하는 콘택홀을 포함하는 층간 절연막을 형성하고;
    상기 콘택홀 저면 및 층간 절연막 상에 금속을 포함하는 예비 오믹막을 형성하고;
    상기 예비 오믹막 및 콘택홀 측벽 상에 컨포멀하게 금속 질화물을 포함하는 예비 제1 베리어막을 형성하고;
    상기 예비 오믹막과 상기 콘택홀 저면의 구조물을 반응시켜 금속 실리사이드 패턴을 형성하고;
    상기 예비 오믹막을 질화 처리하여, 상기 예비 제1 베리어막과 질화된 예비 오믹막을 포함하고, 상기 금속 실리사이드 패턴과 직접 접촉하는 제1 베리어막을 형성하고;
    상기 제1 베리어막 상에 금속 질화물을 포함하는 제2 베리어막을 형성하고;
    상기 제2 베리어막 상에 상기 콘택홀을 채우는 금속막을 형성하고; 그리고,
    상기 층간 절연막이 노출되도록 상기 금속막, 제1 및 제2 베리어막을 연마하여 금속 실리사이드 패턴, 제1 베리어 패턴, 제2 베리어 패턴 및 금속 패턴을 포함하는 콘택 구조물을 형성하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 예비 제1 베리어막에 포함된 금속 질화물에 포함된 금속은 상기 예비 오믹막의 금속과 실질적으로 동일한 물질을 사용하고, 상기 질화된 예비 오믹막은 상기 예비 제1 베리어막과 실질적으로 동일한 금속 질화물인 반도체 소자의 제조 방법.
  10. 제8항에 있어서, 상기 예비 제1 베리어막은 물리기상 증착법, 화학 기상 증착법 또는 원자층 적층법에 의해 형성하는 반도체 소자의 제조 방법.
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