JP2004221467A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】密着層上に、白金族等の金属からなる導電膜を形成する時に、カバレッジやモフォロジーの低下を抑制することができる半導体装置を提供する。
【解決手段】半導体基板の上に、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料で形成された密着層が配置されている。密着層の表面上に、密着層を形成する材料の酸化物からなる酸化物表面層が配置されている。酸化物表面層の表面上に、白金族または白金族を含む合金からなる第１の導電層とが配置されている。
【選択図】 図７
【解決手段】半導体基板の上に、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料で形成された密着層が配置されている。密着層の表面上に、密着層を形成する材料の酸化物からなる酸化物表面層が配置されている。酸化物表面層の表面上に、白金族または白金族を含む合金からなる第１の導電層とが配置されている。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に半導体基板の上に白金族または白金族を含む合金からなる導電層が形成されている半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）や強誘電体メモリ（ＦＲＡＭ）等のメモリ系半導体素子において、キャパシタの大容量化に伴い、その構造がＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造からＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造へと移りつつある。誘電体膜の材料としても、酸化タンタルやチタン酸バリウムストロンチウム等の高誘電体材料、ＰＺＴやＳＢＴ等の強誘電体材料の採用が検討されている。この場合、キャパシタの蓄積電極として、耐酸化性に優れた金属や導電性酸化物が選択される。例えば、このような材料として、特許文献１〜３に、Ｒｕ、Ｉｒ、Ｐｔ等の耐酸化性に優れた金属、ＲｕＯ２、ＩｒＯ２等の導電性酸化物、及びＳｒＲｕＯ等のペロブスカイト構造を持った導電材料が挙げられている。
【０００３】
これらの材料は、スパッタリングや蒸着等の物理的成膜法で形成され、その後熱処理を行うことにより、密着性の向上、ヒロックやピンホールの低減、粗面化等が行われる。
【０００４】
ところが上述のような白金族の金属は、絶縁膜との密着性が悪い。白金族の金属からなる導電膜と絶縁膜との密着性を高めるために、両者の間にＴｉＮやＷＮからなる密着層が配置される。
【０００５】
【特許文献１】
特開平７−２９７３６４号公報
【特許文献２】
特開平８−３３５６７９号公報
【特許文献３】
特開平８−３４００９１号公報
【０００６】
【発明が解決しようとする課題】
アスペクト比の高いコンタクトホールの内面を、白金族の金属等からなる導電膜で覆う際に、ＴｉＮやＷＮ等の密着層を介在させると、カバレッジやモフォロジーが低下する。
【０００７】
本発明の目的は、密着層上に、白金族等の金属からなる導電膜を形成する時に、カバレッジやモフォロジーの低下を抑制することができる半導体装置及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の上に配置され、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料で形成された密着層と、前記密着層の表面上に配置され、該密着層を形成する材料の酸化物からなる酸化物表面層と、前記酸化物表面層の表面上に配置され、白金族または白金族を含む合金からなる第１の導電層とを有する半導体装置が提供される。
【０００９】
本発明の他の観点によると、下地基板の表面上に、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料からなる密着層を形成する工程と、前記密着層の表面を酸化する工程と、酸化された前記密着層の表面上に、白金族または白金族を含む合金からなる第１の導電層を形成する工程とを有する半導体装置の製造方法が提供される。
【００１０】
密着層の表面を酸化することにより、その上に配置される第１の導電層のカバレッジを改善することができる。
【００１１】
【発明の実施の形態】
図１（Ａ）に、本発明の実施例による半導体装置の断面図を示す。実施例による半導体装置はＤＲＡＭである。以下、図１（Ａ）を参照しながら、第１の実施例による半導体装置の製造方法について説明する。
【００１２】
シリコンからなるｐ型表面領域を有する半導体基板１１の表面にシャロートレンチアイソレーション（ＳＴＩ）により酸化シリコン（ＳｉＯ２）の分離領域１２を形成する。分離領域１２で画定された活性領域の表面に、絶縁ゲート電極１３を形成する。
【００１３】
図１（Ｂ）に示すように、絶縁ゲート電極１３はシリコン表面に形成された酸化シリコンからなるゲート絶縁膜２１と、その上に形成された多結晶シリコンの下側ゲート電極２２と、その上に形成されたタングステンシリサイド（ＷＳｉ）等の上側ゲート電極２３と、その上に形成された窒化シリコン（ＳｉＮ）等のエッチングストッパ層２４と、ゲート電極側壁を覆う窒化シリコン等のサイドウォールエッチングストッパ２５とを有する。なお、図示の簡略化のため、図１（Ａ）においては、絶縁ゲート電極１３は簡略化した構成で示す。
【００１４】
サイドウォールエッチングストッパ２５を形成する前に、ゲート絶縁膜２１からエッチングストッパ層２４までの積層構造をマスクとして、ソース及びドレイン領域を形成するためのイオン注入が行われる。
【００１５】
絶縁ゲート電極１３を形成した後、酸化シリコン等の第１層間絶縁膜１４を形成する。第１層間絶縁膜１４の所要個所にコンタクトホールを開口し、多結晶シリコン、タングステン（Ｗ）等のプラグ１５を形成する。なお、プラグ１５は、ＣＶＤによって多結晶シリコンまたはタングステン層を堆積させ、化学機械研磨（ＣＭＰ）等によって不用部を除去することにより形成される。
【００１６】
その後、基板全面上に第２層間絶縁膜１６を形成する。なお、第２層間絶縁膜１６は、一旦途中のレベルまで絶縁層を堆積させ、ビット線ＢＬを形成した後、ビット線ＢＬを埋め込んで、残りの部分の絶縁層を堆積させることにより形成される。第２層間絶縁膜１６を貫通して、下のプラグ１５に達するコンタクトホール１８を形成し、コンタクトホールの中にタングステン等で形成されたプラグ１７を埋め込む。
【００１７】
プラグ１７の形成は、例えばＴｉＮからなるバリアメタル層とタングステン層の堆積、及びＣＭＰ等によって行う。その後、平坦化した第２層間絶縁膜１６の表面上に窒化シリコン層３１、酸化シリコン層３２、及び窒化シリコン層３３を順番に形成する。これらの積層は、後に形成するキャパシタの倒れ防止のための台座を構成する支持層となる。上下の窒化シリコン層３１及び３３は、酸化シリコン層のエッチング時にエッチングストッパとして機能する。
【００１８】
プラグ１７の形成から、その上のキャパシタの形成までの工程を、図２〜図８を参照して説明する。図２〜図８では、図１の第１層間絶縁膜１４よりも上の層の、１つのキャパシタに対応する部分のみが表されている。
【００１９】
図２（Ａ）に示すように、第１層間絶縁膜１６の内部にビットラインＢＬが埋め込まされている。図１（Ａ）では、ビットラインＢＬが紙面に平行な方向に延在している場合を示したが、図２〜図８の各図は、ビットラインＢＬの延在する方向に対して垂直な断面を表している。
【００２０】
第１層間絶縁膜１６にコンタクトホール１８を形成する。コンタクトホール１８はビットラインＢＬと重ならない領域に配置され、その底面に図１（Ａ）に示したプラグ１５の上面が露出する。図２（Ａ）では、１つのコンタクトホール１８を示しているが、図２（Ａ）に示された第１層間絶縁膜１６の右側及び左側にも、他のコンタクトホールが形成されている。
【００２１】
コンタクトホール１８の内面及び第１層間絶縁膜１６の上面を、ＴｉＮ層で覆う。コンタクトホール１８内を埋め込むように、基板の全面上にタングステン層を形成する。第１層間絶縁膜１６の上に堆積した不要なＴｉＮ層及びタングステン層をＣＭＰにより除去する。これにより、コンタクトホール１８の内面を覆うＴｉＮからなるバリアメタル層１７Ａ、及びコンタクトホール１８内に充填されたタングステンプラグ１７が残る。
【００２２】
図２（Ｂ）に示すように、第１層間絶縁膜１６の上に、厚さ４０ｎｍの窒化シリコン層３１、厚さ１００ｎｍの酸化シリコン層３２、及び厚さ４０ｎｍの窒化シリコン層３３をこの順番に形成する。窒化シリコン層３３の上に、厚さ９００ｎｍの酸化シリコンからなる犠牲膜５０を形成する。
【００２３】
図３（Ｃ）に示すように、タングステンプラグ１７に対応する位置に、犠牲膜５０から窒化シリコン層３１までの４層を貫通するホール５１を形成する。ホール５１の底にタングステンプラグ１７の上面が露出する。
【００２４】
図３（Ｄ）に示すように、ホール５１の内面及び犠牲膜５０の上面に、ＴｉＮからなる厚さ１０ｎｍの密着層３４を、化学気相成長（ＣＶＤ）により形成する。
【００２５】
図４（Ｅ）に示すように、密着層３４の表層部を酸化し、酸化物表面層３５を形成する。酸化物表面層３５の厚さは５ｎｍ以下とする。酸化方法の詳細については後述する。
【００２６】
図４（Ｆ）に示すように、酸化物表面層３５の上に、ＣＶＤにより厚さ２０ｎｍのルテニウム層３６を形成する。ルテニウム膜３６の上にレジスト材料を塗布し、ルテニウム層３６の上にレジスト膜５２を形成する。レジスト膜５２の一部は、ホール５１内に充填される。なお、レジスト材料の代わりに、スピンオングラス（ＳＯＧ）材料を用いてもよい。
【００２７】
図５（Ｇ）に示すように、犠牲膜５０の上面が露出するまでＣＭＰを行う。ホール５１の内面に、密着層３４、酸化物表面層３５、ルテニウム層３６、及びレジスト膜５２が残る。ＣＭＰ前にホール５１内がレジスト膜５２で充填されているため、ＣＭＰ時に用いたスラリがホール５１内に残留することを防止できる。なお、犠牲膜５０の上の酸化物表面層３５及び密着層３４は、ＣＭＰで除去する代わりに、エッチングにより除去してもよい。
【００２８】
図５（Ｈ）に示すように、弗酸等を用いたウェット処理により、犠牲膜５０を除去する。
図６（Ｉ）に示すように、ホール５１内に充填されているレジスト膜５２を除去する。円筒状（シリンダ状）のルテニウム層３６が残る。ルテニウム層３６の外周面上に、酸化物表面層３５及び密着層３４の２層が残っている。ルテニウム層３６の内周面は露出している。このルテニウム層３６がキャパシタの蓄積電極になる。
【００２９】
図６（Ｊ）に示すように、ルテニウム層３６の外周面上の密着層３４を、硫酸過水またはアンモニア過水を用いたウェット処理で除去する。このとき、酸化物表面層３５も除去され、ルテニウム層３６の外周面が露出する。密着層３４のうち、窒化シリコン膜３３の上面よりも下方の一部分もエッチングされ、窒化シリコン層３３及び酸化シリコン層３２に形成されている凹部の内周面とルテニウム層３６の外周面との間にスリット５５が形成される。
【００３０】
図７（Ｋ）に示すように、キャパシタの蓄積電極となるルテニウム層３６の表面上に、厚さ１０ｎｍの酸化タンタル（Ｔａ２Ｏ５）層３７を、Ｔａ（Ｏ（Ｃ２Ｈ５））５をソースガスとし、基板温度を４００〜５００℃としたＣＶＤにより形成する。酸化タンタル層３７は、密着層３４が後退して形成されたスリット５５の内部まで入り込む。このため、密着層３４と直接接している部分の酸化タンタル層３７が厚くなり、局所的なリーク電流の増大を防止することができる。
【００３１】
Ｒｕ（ＥｔＣＰ）２又はＲｕ（ＣＰ）２をソースガスとして用い、基板温度を３００〜４００℃としたＣＶＤにより、酸化タンタル層３７の表面を覆う厚さ３０ｎｍのルテニウム層３８を形成する。このようにして、下側電極となるルテニウム層３６、キャパシタ誘電体層となる酸化タンタル層３７、及び上側電極となるルテニウム層３８で構成されたキャパシタが形成される。
【００３２】
図１（Ａ）に戻って説明を続ける。キャパシタを埋め込むように、基板全面上に、酸化シリコンからなる第３層間絶縁膜４１を形成する。ルテニウム層３８の頂上部における第３層間絶縁膜４１の厚さＴ４１は、例えば３００ｎｍである。第３層間絶縁膜４１の所要箇所にコンタクトホールを形成し、その底面にキャパシタの上側電極となるルテニウム層３８の一部を露出させる。なお、コンタクトホールは、キャパシタの配置されていない領域に配置される。
【００３３】
第３層間絶縁膜４１の上に、厚さ約４００ｎｍの第１層目のアルミニウム配線４２を形成する。このアルミニウム配線４２は、第３層間絶縁膜４１に形成されたコンタクトホール内を経由してルテニウム層３８に接続される。アルミニウム配線４２を覆うように、第３層間絶縁膜４１の上に、酸化シリコンからなる厚さ約４５０ｎｍの第４層間絶縁膜４３を形成する。
【００３４】
第４層間絶縁膜４３の表面上に、厚さ約９００ｎｍの第２層目のアルミニウム配線４４を形成する。アルミニウム配線４４は、第４層間絶縁膜４３に形成されたコンタクトホール内を経由して、下層の所定の配線に接続される。
【００３５】
アルミニウム配線４４を覆うように、第４層間絶縁膜４３の上に、酸化シリコンからなる厚さ約３００ｎｍの第５層間絶縁膜４５を形成する。酸化シリコンからなるこれらの層間絶縁膜は、例えばＣＶＤにより形成される。第５層間絶縁膜４５の上に、窒化シリコンからなる厚さ約６００ｎｍの保護膜４６を形成する。第５層間絶縁膜４５及び保護膜４６の２層に開口４７を形成し、その底面にアルミニウム配線４４の一部を露出させる。
【００３６】
図８（Ａ）に、図４（Ｆ）に示したルテニウム層３６を形成した後の断面ＳＥＭ写真を示す。なお、密着層３４の表面の酸化は、ダウンフロープラズマ型アッシング装置を用い、酸素流量を３ｓｌｍ、基板温度を室温として、６０秒間行った。この酸化処理により形成される酸化物表面層３５の厚さは約５ｎｍである。比較のために、図８（Ｂ）に、密着層３４の表面を酸化しないでルテニウム層を形成した場合の断面ＳＥＭ写真を示す。
【００３７】
実施例のように、密着層３４の表面を酸化することにより、特にホールの底面におけるルテニウム層３６のカバレッジが改善されていることがわかる。また、密着層３４の表面を酸化したほうが、ルテニウム層３６の表面モフォロジーも良好である。
【００３８】
図９（Ａ）及び（Ｂ）に、密着層３４の表面を他の方法で酸化した場合の、ルテニウム層の断面ＳＥＭ写真を示す。図９（Ａ）は、酸素流量５ｓｃｃｍ、窒素流量１０００ｓｃｃｍの雰囲気中で、基板温度を４５０℃とし３０分間の酸化処理を行った後にルテニウム層を形成した試料のＳＥＭ写真を示す。酸化物表面層の厚さは、約５ｎｍであった。図９（Ｂ）は、ルテニウム成膜用のＣＶＤ装置を用い、酸素流量を６５０ｓｃｃｍ、圧力を１３３Ｐａ（１Ｔｏｒｒ）、基板温度を３３０℃として１０分間の酸化処理を行った後にルテニウム層を形成した試料のＳＥＭ写真を示す。酸化物表面層の厚さは約３ｎｍであった。
【００３９】
いずれの場合にも、図８（Ｂ）に示した酸化処理を行わない場合に比べて、ルテニウム層のカバレッジ及び表面モフォロジーが改善されていることがわかる。上述のように、ＴｉＮからなる密着層の表面を酸化してＴｉＯＮからなる酸化物表面層を形成し、その上にルテニウム層を形成することにより、ルテニウム層のカバレッジ及び表面モフォロジーを改善することができる。密着層の表面を酸化することにより、ルテニウム層のカバレッジ及び表面モフォロジーが改善するのは、密着層の表面が酸化により不活性になるためと考えられる。
【００４０】
図１０（Ａ）に、図６（Ｊ）に示した状態における試料のＳＥＭ写真を示す。図６（Ｊ）では、窒化シリコン層３１の下に、第１層間絶縁膜１６及びタングステンプラグ１７が配置されていたが、図１０（Ａ）に示した試料では、窒化シリコン膜３１の下地の全面がタングステン層にされている。ルテニウム層の厚さは２０ｎｍとした。ルテニウム層で構成されたシリンダの倒壊や、ルテニウム層とタングステン層との間の通電不良は見られない。
【００４１】
図１０（Ｂ）に、比較のために、密着層３４の表面を酸化しないでルテニウム層を形成した試料のＳＥＭ写真を示す。なお、ルテニウム層の厚さは３０ｎｍとした。傾斜しているシリンダ状のルテニウム層が見られる。また、多くのシリンダが黒っぽく写っている。これは、シリンダと下地のタングステン層との導通不良が発生しているためである。
【００４２】
図１１（Ａ）に、図１０（Ａ）に示した試料の断面ＳＥＭ写真を示す。比較のために、図１１（Ｂ）に、図１０（Ｂ）に示した試料の断面ＳＥＭ写真を示す。図１１（Ａ）に現れているシリンダ状のルテニウム層の下端近傍に配置されているのが、図６（Ｊ）の窒化シリコン層３１、酸化シリコン層３２、及び窒化シリコン層３３からなる支持層に相当する。この支持層の下にタングステン層が観察される。
【００４３】
図１１（Ｂ）のシリンダ状ルテニウム膜の下端に、窒化シリコン層３１、酸化シリコン層３２、及び窒化シリコン層３３からなる支持層が現れている。図１１（Ｂ）は、シリンダの間隙部における断面であるため、支持層が写真の左端から右端まで連続している。この３層の下のタングステン層の一部がエッチングされて隙間が形成されていることがわかる。これは、図６（Ｊ）に示した密着層３４のエッチング時に、ピンホールを経由してエッチャントがタングステン層まで達したためと考えられる。
【００４４】
本願の実施例のように、ルテニウム層３６を形成する前に、密着層３４の表面を酸化しておくことにより、ルテニウム層のカバレッジを改善し、導通不良の発生を防止することができる。
【００４５】
次に、図１２を参照して、図７（Ｋ）の酸化物表面層３５の好ましい膜厚について説明する。
図１２に、厚さ１０ｎｍのＴｉＮ層の表面を酸化してＴｉＯＮ層を形成した２層構造のシート抵抗とＴｉＯＮ層の膜厚との関係を示す。横軸はＴｉＯＮ層の厚さを単位「ｎｍ」で表し、縦軸はシート抵抗を単位「Ω／□」で表す。ＴｉＯＮ層が厚くなるに従ってシート抵抗が増加する。
【００４６】
本願発明者らの評価試験によると、ＴｉＯＮ層の上に形成するルテニウム層の十分なカバレッジ改善効果を得るためには、ＴｉＯＮ層の厚さを１ｎｍ以上にすることが好ましいことがわかった。また、図６（Ｊ）に示した工程において、ＴｉＯＮ層（酸化物表面層）３５をウェットエッチングで除去するためには、ＴｉＯＮ層の厚さを５ｎｍ以下にすることが好ましい。
【００４７】
ＴｉＯＮ層の厚さが１〜５ｎｍの範囲であれば、ＴｉＮ層とＴｉＯＮ層との２層のシート抵抗は概ね１０００Ω／□以下になる。これは、ＴｉＯＮ層を形成しない場合とほぼ同等の抵抗値であり、ＴｉＯＮ層を形成することによる抵抗増の影響は軽微である。
【００４８】
上記実施例では、図４（Ｅ）に示した密着層３４の表面酸化工程において、酸素雰囲気中での熱酸化処理、ダウンフロープラズマ型アッシング装置を用いた酸化処理、ルテニウム層形成のためのＣＶＤ装置を用いた酸化処理について説明したが、その他の方法で酸化を行ってもよい。
【００４９】
例えば、バルアメタル層をＣＶＤにより成膜する場合、成膜後に、ＣＶＤ装置のチャンバ内にＯ２とＮＨ３とを導入してＨ２Ｏを発生させ、密着層の表面を酸化してもよい。また、密着層の成膜後に基板をＣＶＤ装置から取り出し、密着層の表面を、水（Ｈ２Ｏ）、オゾン水（Ｏ３）、過酸化水素水（Ｈ２Ｏ２）、ＨＮＯ３等の酸素元素を含む薬液に晒してもよい。ゴミを取り除くために、この薬液にＨＣｌやＨ２ＳＯ４を混ぜてもよい。また、オゾン（Ｏ３）、水蒸気（Ｈ２Ｏ）、ＣＯ２、ＮＯ、Ｎ２Ｏ等の酸素元素を含むガス中で熱処理を行ってもよいし、これらのガスのプラズマに密着層の表面を晒してもよい。
【００５０】
上記実施例では、密着層としてＴｉＮを用いたが、その他の材料を用いてもよい。例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）等の高融点金属またはこれらの合金、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化ジルコニウム（ＺｒＮ）、窒化ハフニウム（ＨｆＮ）、窒化ニオブ（ＮｂＮ）等の高融点金属の窒化物、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、ＺｒＳｉＮ、ＨｆＳｉＮ、ＮｂＳｉＮ等の高融点金属の珪化窒化物を用いることも可能である。
【００５１】
また、上記実施例では、キャパシタの蓄積電極としてルテニウムを用いたが、その他の白金族の金属、例えばＩｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈ、Ｏｓ等、またはこれらの合金を用いることもできる。
【００５２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５３】
上記実施例から、以下の付記に示された発明が導出される。
（付記１） 半導体基板の上に配置され、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料で形成された密着層と、
前記密着層の表面上に配置され、該密着層を形成する材料の酸化物からなる酸化物表面層と、
前記酸化物表面層の表面上に配置され、白金族または白金族を含む合金からなる第１の導電層と
を有する半導体装置。
【００５４】
（付記２） 前記第１の導電層が、Ｒｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈ、Ｏｓからなる群より選択された１つの金属を含む付記１に記載の半導体装置。
（付記３） 前記密着層が、Ｔｉ、Ｔａ、Ｗ、Ｚｒ、Ｈｆ、Ｎｂ、ＴｉＮ、ＴａＮ、ＷＮ、ＺｒＮ、ＨｆＮ、ＮｂＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、ＺｒＳｉＮ、ＨｆＳｉＮ、及びＮｂＳｉＮからなる群より選択された一つの材料で形成されている付記１または２に記載の半導体装置。
【００５５】
（付記４） 前記第１の導電層の表面を覆い、誘電体材料で形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の表面を覆い、白金族または白金族の合金からなり、前記キャパシタ誘電体膜を介して前記第１の導電層とともにキャパシタを構成する第２の導電層と
を有する付記１〜３のいずれかに記載の半導体装置。
【００５６】
（付記５） 前記酸化物表面層の厚さが１〜５ｎｍである付記１〜４のいずれかに記載の半導体装置。
（付記６） さらに、前記半導体基板の上に配置され、絶縁材料で形成された支持層と、
前記支持層に形成された凹部と
を有し、前記凹部の内面上に前記密着層が配置されており、
前記第１の導電層が、前記酸化物表面層を被覆する第１の部分と、前記凹部の側面を上方に延長させた筒状の仮想面に沿い、該第１の部分に連続する第２の部分とを含む付記１〜５のいずれかに記載の半導体装置。
【００５７】
（付記７） さらに、前記半導体基板の表面上に形成され、ソース及びドレインとなる一対の不純物拡散領域及びゲート電極を含むトランジスタと、
前記トランジスタを覆うように、前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記トランジスタの一方の不純物拡散領域に接続された導電性のプラグと
を有し、前記支持層が前記層間絶縁膜の上に配置され、前記凹部の底面に前記プラグが露出し、前記第１の導電層が、前記密着層及び酸化物表面層を経由して前記プラグに電気的に接続されている付記６に記載の半導体装置。
【００５８】
（付記８） 下地基板の表面上に、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料からなる密着層を形成する工程と、
前記密着層の表面を酸化する工程と、
酸化された前記密着層の表面上に、白金族または白金族を含む合金からなる第１の導電層を形成する工程と
を有する半導体装置の製造方法。
【００５９】
（付記９） 前記酸化する工程において前記密着層の表面上に形成される酸化物層の厚さが１〜５ｎｍである付記８に記載の半導体装置の製造方法。
（付記１０） 前記酸化工程は、前記密着層をＯ２、Ｏ３、Ｈ２Ｏ、ＣＯ２、ＮＯ、及びＮ２Ｏからなる群より選択された少なくとも１つのガスまたはそのプラズマを含む雰囲気に晒す工程を含む付記８または９に記載の半導体装置の製造方法。
【００６０】
（付記１１） 前記酸化工程は、前記密着層をＨ２Ｏ、Ｈ２Ｏ２、ＨＮＯ３、オゾン水からなる群より選択された少なくとも１つの薬液を含む液体に晒す工程を含む付記８〜１０のいずれかに記載の半導体装置の製造方法。
【００６１】
（付記１２） 前記液体に、ＨＣｌまたはＨ２ＳＯ４が混入されている付記１１に記載の半導体装置の製造方法。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、密着層の表面を酸化することにより、その上に形成する白金族の金属等からなる導電層のカバレッジや表面モフォロジーを改善することができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の断面図である。
【図２】実施例による半導体装置の製造方法を説明するための部分断面図（その１）である。
【図３】実施例による半導体装置の製造方法を説明するための部分断面図（その２）である。
【図４】実施例による半導体装置の製造方法を説明するための部分断面図（その３）である。
【図５】実施例による半導体装置の製造方法を説明するための部分断面図（その４）である。
【図６】実施例による半導体装置の製造方法を説明するための部分断面図（その５）である。
【図７】実施例による半導体装置の製造方法を説明するための部分断面図（その６）である。
【図８】実施例による方法で作製した試料及び比較例による試料のシリンダ状ルテニウム層のＳＥＭ写真である。
【図９】実施例による方法で作製した試料のシリンダ状ルテニウム層のＳＥＭ写真である。
【図１０】実施例による方法で作製した試料及び比較例による試料のシリンダ状ルテニウム層のＳＥＭ写真である。
【図１１】実施例による方法で作製した試料及び比較例による試料のシリンダ状ルテニウム層のＳＥＭ写真である。
【図１２】ＴｉＮ層の表面を酸化した２層構造のシート抵抗と、酸化層の膜厚との関係を示すグラフである。
【符号の説明】
１１ 半導体基板
１２ 分離領域
１３ 絶縁ゲート電極
１４ 第１層間絶縁膜
１５、１７ プラグ
１６ 第２層間絶縁膜
１８ コンタクトホール
２１ ゲート絶縁膜
２２ 下側ゲート電極
２３ 上側ゲート電極
２４ エッチングストッパ層
２５ サイドウォールエッチングストッパ
３１、３３ 窒化シリコン層
３２ 酸化シリコン層
３４ 密着層
３５ 酸化物表面層
３６、３８ ルテニウム層
３７ 酸化タンタル層
４１ 第３層間絶縁膜
４２、４４ アルミニウム配線
４３ 第４層間絶縁膜
４５ 第５層間絶縁膜
４６ 保護膜
４７ 開口
５０ 犠牲膜
５１ ホール
５２ レジスト膜
５５ スリット
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に半導体基板の上に白金族または白金族を含む合金からなる導電層が形成されている半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）や強誘電体メモリ（ＦＲＡＭ）等のメモリ系半導体素子において、キャパシタの大容量化に伴い、その構造がＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造からＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造へと移りつつある。誘電体膜の材料としても、酸化タンタルやチタン酸バリウムストロンチウム等の高誘電体材料、ＰＺＴやＳＢＴ等の強誘電体材料の採用が検討されている。この場合、キャパシタの蓄積電極として、耐酸化性に優れた金属や導電性酸化物が選択される。例えば、このような材料として、特許文献１〜３に、Ｒｕ、Ｉｒ、Ｐｔ等の耐酸化性に優れた金属、ＲｕＯ２、ＩｒＯ２等の導電性酸化物、及びＳｒＲｕＯ等のペロブスカイト構造を持った導電材料が挙げられている。
【０００３】
これらの材料は、スパッタリングや蒸着等の物理的成膜法で形成され、その後熱処理を行うことにより、密着性の向上、ヒロックやピンホールの低減、粗面化等が行われる。
【０００４】
ところが上述のような白金族の金属は、絶縁膜との密着性が悪い。白金族の金属からなる導電膜と絶縁膜との密着性を高めるために、両者の間にＴｉＮやＷＮからなる密着層が配置される。
【０００５】
【特許文献１】
特開平７−２９７３６４号公報
【特許文献２】
特開平８−３３５６７９号公報
【特許文献３】
特開平８−３４００９１号公報
【０００６】
【発明が解決しようとする課題】
アスペクト比の高いコンタクトホールの内面を、白金族の金属等からなる導電膜で覆う際に、ＴｉＮやＷＮ等の密着層を介在させると、カバレッジやモフォロジーが低下する。
【０００７】
本発明の目的は、密着層上に、白金族等の金属からなる導電膜を形成する時に、カバレッジやモフォロジーの低下を抑制することができる半導体装置及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の上に配置され、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料で形成された密着層と、前記密着層の表面上に配置され、該密着層を形成する材料の酸化物からなる酸化物表面層と、前記酸化物表面層の表面上に配置され、白金族または白金族を含む合金からなる第１の導電層とを有する半導体装置が提供される。
【０００９】
本発明の他の観点によると、下地基板の表面上に、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料からなる密着層を形成する工程と、前記密着層の表面を酸化する工程と、酸化された前記密着層の表面上に、白金族または白金族を含む合金からなる第１の導電層を形成する工程とを有する半導体装置の製造方法が提供される。
【００１０】
密着層の表面を酸化することにより、その上に配置される第１の導電層のカバレッジを改善することができる。
【００１１】
【発明の実施の形態】
図１（Ａ）に、本発明の実施例による半導体装置の断面図を示す。実施例による半導体装置はＤＲＡＭである。以下、図１（Ａ）を参照しながら、第１の実施例による半導体装置の製造方法について説明する。
【００１２】
シリコンからなるｐ型表面領域を有する半導体基板１１の表面にシャロートレンチアイソレーション（ＳＴＩ）により酸化シリコン（ＳｉＯ２）の分離領域１２を形成する。分離領域１２で画定された活性領域の表面に、絶縁ゲート電極１３を形成する。
【００１３】
図１（Ｂ）に示すように、絶縁ゲート電極１３はシリコン表面に形成された酸化シリコンからなるゲート絶縁膜２１と、その上に形成された多結晶シリコンの下側ゲート電極２２と、その上に形成されたタングステンシリサイド（ＷＳｉ）等の上側ゲート電極２３と、その上に形成された窒化シリコン（ＳｉＮ）等のエッチングストッパ層２４と、ゲート電極側壁を覆う窒化シリコン等のサイドウォールエッチングストッパ２５とを有する。なお、図示の簡略化のため、図１（Ａ）においては、絶縁ゲート電極１３は簡略化した構成で示す。
【００１４】
サイドウォールエッチングストッパ２５を形成する前に、ゲート絶縁膜２１からエッチングストッパ層２４までの積層構造をマスクとして、ソース及びドレイン領域を形成するためのイオン注入が行われる。
【００１５】
絶縁ゲート電極１３を形成した後、酸化シリコン等の第１層間絶縁膜１４を形成する。第１層間絶縁膜１４の所要個所にコンタクトホールを開口し、多結晶シリコン、タングステン（Ｗ）等のプラグ１５を形成する。なお、プラグ１５は、ＣＶＤによって多結晶シリコンまたはタングステン層を堆積させ、化学機械研磨（ＣＭＰ）等によって不用部を除去することにより形成される。
【００１６】
その後、基板全面上に第２層間絶縁膜１６を形成する。なお、第２層間絶縁膜１６は、一旦途中のレベルまで絶縁層を堆積させ、ビット線ＢＬを形成した後、ビット線ＢＬを埋め込んで、残りの部分の絶縁層を堆積させることにより形成される。第２層間絶縁膜１６を貫通して、下のプラグ１５に達するコンタクトホール１８を形成し、コンタクトホールの中にタングステン等で形成されたプラグ１７を埋め込む。
【００１７】
プラグ１７の形成は、例えばＴｉＮからなるバリアメタル層とタングステン層の堆積、及びＣＭＰ等によって行う。その後、平坦化した第２層間絶縁膜１６の表面上に窒化シリコン層３１、酸化シリコン層３２、及び窒化シリコン層３３を順番に形成する。これらの積層は、後に形成するキャパシタの倒れ防止のための台座を構成する支持層となる。上下の窒化シリコン層３１及び３３は、酸化シリコン層のエッチング時にエッチングストッパとして機能する。
【００１８】
プラグ１７の形成から、その上のキャパシタの形成までの工程を、図２〜図８を参照して説明する。図２〜図８では、図１の第１層間絶縁膜１４よりも上の層の、１つのキャパシタに対応する部分のみが表されている。
【００１９】
図２（Ａ）に示すように、第１層間絶縁膜１６の内部にビットラインＢＬが埋め込まされている。図１（Ａ）では、ビットラインＢＬが紙面に平行な方向に延在している場合を示したが、図２〜図８の各図は、ビットラインＢＬの延在する方向に対して垂直な断面を表している。
【００２０】
第１層間絶縁膜１６にコンタクトホール１８を形成する。コンタクトホール１８はビットラインＢＬと重ならない領域に配置され、その底面に図１（Ａ）に示したプラグ１５の上面が露出する。図２（Ａ）では、１つのコンタクトホール１８を示しているが、図２（Ａ）に示された第１層間絶縁膜１６の右側及び左側にも、他のコンタクトホールが形成されている。
【００２１】
コンタクトホール１８の内面及び第１層間絶縁膜１６の上面を、ＴｉＮ層で覆う。コンタクトホール１８内を埋め込むように、基板の全面上にタングステン層を形成する。第１層間絶縁膜１６の上に堆積した不要なＴｉＮ層及びタングステン層をＣＭＰにより除去する。これにより、コンタクトホール１８の内面を覆うＴｉＮからなるバリアメタル層１７Ａ、及びコンタクトホール１８内に充填されたタングステンプラグ１７が残る。
【００２２】
図２（Ｂ）に示すように、第１層間絶縁膜１６の上に、厚さ４０ｎｍの窒化シリコン層３１、厚さ１００ｎｍの酸化シリコン層３２、及び厚さ４０ｎｍの窒化シリコン層３３をこの順番に形成する。窒化シリコン層３３の上に、厚さ９００ｎｍの酸化シリコンからなる犠牲膜５０を形成する。
【００２３】
図３（Ｃ）に示すように、タングステンプラグ１７に対応する位置に、犠牲膜５０から窒化シリコン層３１までの４層を貫通するホール５１を形成する。ホール５１の底にタングステンプラグ１７の上面が露出する。
【００２４】
図３（Ｄ）に示すように、ホール５１の内面及び犠牲膜５０の上面に、ＴｉＮからなる厚さ１０ｎｍの密着層３４を、化学気相成長（ＣＶＤ）により形成する。
【００２５】
図４（Ｅ）に示すように、密着層３４の表層部を酸化し、酸化物表面層３５を形成する。酸化物表面層３５の厚さは５ｎｍ以下とする。酸化方法の詳細については後述する。
【００２６】
図４（Ｆ）に示すように、酸化物表面層３５の上に、ＣＶＤにより厚さ２０ｎｍのルテニウム層３６を形成する。ルテニウム膜３６の上にレジスト材料を塗布し、ルテニウム層３６の上にレジスト膜５２を形成する。レジスト膜５２の一部は、ホール５１内に充填される。なお、レジスト材料の代わりに、スピンオングラス（ＳＯＧ）材料を用いてもよい。
【００２７】
図５（Ｇ）に示すように、犠牲膜５０の上面が露出するまでＣＭＰを行う。ホール５１の内面に、密着層３４、酸化物表面層３５、ルテニウム層３６、及びレジスト膜５２が残る。ＣＭＰ前にホール５１内がレジスト膜５２で充填されているため、ＣＭＰ時に用いたスラリがホール５１内に残留することを防止できる。なお、犠牲膜５０の上の酸化物表面層３５及び密着層３４は、ＣＭＰで除去する代わりに、エッチングにより除去してもよい。
【００２８】
図５（Ｈ）に示すように、弗酸等を用いたウェット処理により、犠牲膜５０を除去する。
図６（Ｉ）に示すように、ホール５１内に充填されているレジスト膜５２を除去する。円筒状（シリンダ状）のルテニウム層３６が残る。ルテニウム層３６の外周面上に、酸化物表面層３５及び密着層３４の２層が残っている。ルテニウム層３６の内周面は露出している。このルテニウム層３６がキャパシタの蓄積電極になる。
【００２９】
図６（Ｊ）に示すように、ルテニウム層３６の外周面上の密着層３４を、硫酸過水またはアンモニア過水を用いたウェット処理で除去する。このとき、酸化物表面層３５も除去され、ルテニウム層３６の外周面が露出する。密着層３４のうち、窒化シリコン膜３３の上面よりも下方の一部分もエッチングされ、窒化シリコン層３３及び酸化シリコン層３２に形成されている凹部の内周面とルテニウム層３６の外周面との間にスリット５５が形成される。
【００３０】
図７（Ｋ）に示すように、キャパシタの蓄積電極となるルテニウム層３６の表面上に、厚さ１０ｎｍの酸化タンタル（Ｔａ２Ｏ５）層３７を、Ｔａ（Ｏ（Ｃ２Ｈ５））５をソースガスとし、基板温度を４００〜５００℃としたＣＶＤにより形成する。酸化タンタル層３７は、密着層３４が後退して形成されたスリット５５の内部まで入り込む。このため、密着層３４と直接接している部分の酸化タンタル層３７が厚くなり、局所的なリーク電流の増大を防止することができる。
【００３１】
Ｒｕ（ＥｔＣＰ）２又はＲｕ（ＣＰ）２をソースガスとして用い、基板温度を３００〜４００℃としたＣＶＤにより、酸化タンタル層３７の表面を覆う厚さ３０ｎｍのルテニウム層３８を形成する。このようにして、下側電極となるルテニウム層３６、キャパシタ誘電体層となる酸化タンタル層３７、及び上側電極となるルテニウム層３８で構成されたキャパシタが形成される。
【００３２】
図１（Ａ）に戻って説明を続ける。キャパシタを埋め込むように、基板全面上に、酸化シリコンからなる第３層間絶縁膜４１を形成する。ルテニウム層３８の頂上部における第３層間絶縁膜４１の厚さＴ４１は、例えば３００ｎｍである。第３層間絶縁膜４１の所要箇所にコンタクトホールを形成し、その底面にキャパシタの上側電極となるルテニウム層３８の一部を露出させる。なお、コンタクトホールは、キャパシタの配置されていない領域に配置される。
【００３３】
第３層間絶縁膜４１の上に、厚さ約４００ｎｍの第１層目のアルミニウム配線４２を形成する。このアルミニウム配線４２は、第３層間絶縁膜４１に形成されたコンタクトホール内を経由してルテニウム層３８に接続される。アルミニウム配線４２を覆うように、第３層間絶縁膜４１の上に、酸化シリコンからなる厚さ約４５０ｎｍの第４層間絶縁膜４３を形成する。
【００３４】
第４層間絶縁膜４３の表面上に、厚さ約９００ｎｍの第２層目のアルミニウム配線４４を形成する。アルミニウム配線４４は、第４層間絶縁膜４３に形成されたコンタクトホール内を経由して、下層の所定の配線に接続される。
【００３５】
アルミニウム配線４４を覆うように、第４層間絶縁膜４３の上に、酸化シリコンからなる厚さ約３００ｎｍの第５層間絶縁膜４５を形成する。酸化シリコンからなるこれらの層間絶縁膜は、例えばＣＶＤにより形成される。第５層間絶縁膜４５の上に、窒化シリコンからなる厚さ約６００ｎｍの保護膜４６を形成する。第５層間絶縁膜４５及び保護膜４６の２層に開口４７を形成し、その底面にアルミニウム配線４４の一部を露出させる。
【００３６】
図８（Ａ）に、図４（Ｆ）に示したルテニウム層３６を形成した後の断面ＳＥＭ写真を示す。なお、密着層３４の表面の酸化は、ダウンフロープラズマ型アッシング装置を用い、酸素流量を３ｓｌｍ、基板温度を室温として、６０秒間行った。この酸化処理により形成される酸化物表面層３５の厚さは約５ｎｍである。比較のために、図８（Ｂ）に、密着層３４の表面を酸化しないでルテニウム層を形成した場合の断面ＳＥＭ写真を示す。
【００３７】
実施例のように、密着層３４の表面を酸化することにより、特にホールの底面におけるルテニウム層３６のカバレッジが改善されていることがわかる。また、密着層３４の表面を酸化したほうが、ルテニウム層３６の表面モフォロジーも良好である。
【００３８】
図９（Ａ）及び（Ｂ）に、密着層３４の表面を他の方法で酸化した場合の、ルテニウム層の断面ＳＥＭ写真を示す。図９（Ａ）は、酸素流量５ｓｃｃｍ、窒素流量１０００ｓｃｃｍの雰囲気中で、基板温度を４５０℃とし３０分間の酸化処理を行った後にルテニウム層を形成した試料のＳＥＭ写真を示す。酸化物表面層の厚さは、約５ｎｍであった。図９（Ｂ）は、ルテニウム成膜用のＣＶＤ装置を用い、酸素流量を６５０ｓｃｃｍ、圧力を１３３Ｐａ（１Ｔｏｒｒ）、基板温度を３３０℃として１０分間の酸化処理を行った後にルテニウム層を形成した試料のＳＥＭ写真を示す。酸化物表面層の厚さは約３ｎｍであった。
【００３９】
いずれの場合にも、図８（Ｂ）に示した酸化処理を行わない場合に比べて、ルテニウム層のカバレッジ及び表面モフォロジーが改善されていることがわかる。上述のように、ＴｉＮからなる密着層の表面を酸化してＴｉＯＮからなる酸化物表面層を形成し、その上にルテニウム層を形成することにより、ルテニウム層のカバレッジ及び表面モフォロジーを改善することができる。密着層の表面を酸化することにより、ルテニウム層のカバレッジ及び表面モフォロジーが改善するのは、密着層の表面が酸化により不活性になるためと考えられる。
【００４０】
図１０（Ａ）に、図６（Ｊ）に示した状態における試料のＳＥＭ写真を示す。図６（Ｊ）では、窒化シリコン層３１の下に、第１層間絶縁膜１６及びタングステンプラグ１７が配置されていたが、図１０（Ａ）に示した試料では、窒化シリコン膜３１の下地の全面がタングステン層にされている。ルテニウム層の厚さは２０ｎｍとした。ルテニウム層で構成されたシリンダの倒壊や、ルテニウム層とタングステン層との間の通電不良は見られない。
【００４１】
図１０（Ｂ）に、比較のために、密着層３４の表面を酸化しないでルテニウム層を形成した試料のＳＥＭ写真を示す。なお、ルテニウム層の厚さは３０ｎｍとした。傾斜しているシリンダ状のルテニウム層が見られる。また、多くのシリンダが黒っぽく写っている。これは、シリンダと下地のタングステン層との導通不良が発生しているためである。
【００４２】
図１１（Ａ）に、図１０（Ａ）に示した試料の断面ＳＥＭ写真を示す。比較のために、図１１（Ｂ）に、図１０（Ｂ）に示した試料の断面ＳＥＭ写真を示す。図１１（Ａ）に現れているシリンダ状のルテニウム層の下端近傍に配置されているのが、図６（Ｊ）の窒化シリコン層３１、酸化シリコン層３２、及び窒化シリコン層３３からなる支持層に相当する。この支持層の下にタングステン層が観察される。
【００４３】
図１１（Ｂ）のシリンダ状ルテニウム膜の下端に、窒化シリコン層３１、酸化シリコン層３２、及び窒化シリコン層３３からなる支持層が現れている。図１１（Ｂ）は、シリンダの間隙部における断面であるため、支持層が写真の左端から右端まで連続している。この３層の下のタングステン層の一部がエッチングされて隙間が形成されていることがわかる。これは、図６（Ｊ）に示した密着層３４のエッチング時に、ピンホールを経由してエッチャントがタングステン層まで達したためと考えられる。
【００４４】
本願の実施例のように、ルテニウム層３６を形成する前に、密着層３４の表面を酸化しておくことにより、ルテニウム層のカバレッジを改善し、導通不良の発生を防止することができる。
【００４５】
次に、図１２を参照して、図７（Ｋ）の酸化物表面層３５の好ましい膜厚について説明する。
図１２に、厚さ１０ｎｍのＴｉＮ層の表面を酸化してＴｉＯＮ層を形成した２層構造のシート抵抗とＴｉＯＮ層の膜厚との関係を示す。横軸はＴｉＯＮ層の厚さを単位「ｎｍ」で表し、縦軸はシート抵抗を単位「Ω／□」で表す。ＴｉＯＮ層が厚くなるに従ってシート抵抗が増加する。
【００４６】
本願発明者らの評価試験によると、ＴｉＯＮ層の上に形成するルテニウム層の十分なカバレッジ改善効果を得るためには、ＴｉＯＮ層の厚さを１ｎｍ以上にすることが好ましいことがわかった。また、図６（Ｊ）に示した工程において、ＴｉＯＮ層（酸化物表面層）３５をウェットエッチングで除去するためには、ＴｉＯＮ層の厚さを５ｎｍ以下にすることが好ましい。
【００４７】
ＴｉＯＮ層の厚さが１〜５ｎｍの範囲であれば、ＴｉＮ層とＴｉＯＮ層との２層のシート抵抗は概ね１０００Ω／□以下になる。これは、ＴｉＯＮ層を形成しない場合とほぼ同等の抵抗値であり、ＴｉＯＮ層を形成することによる抵抗増の影響は軽微である。
【００４８】
上記実施例では、図４（Ｅ）に示した密着層３４の表面酸化工程において、酸素雰囲気中での熱酸化処理、ダウンフロープラズマ型アッシング装置を用いた酸化処理、ルテニウム層形成のためのＣＶＤ装置を用いた酸化処理について説明したが、その他の方法で酸化を行ってもよい。
【００４９】
例えば、バルアメタル層をＣＶＤにより成膜する場合、成膜後に、ＣＶＤ装置のチャンバ内にＯ２とＮＨ３とを導入してＨ２Ｏを発生させ、密着層の表面を酸化してもよい。また、密着層の成膜後に基板をＣＶＤ装置から取り出し、密着層の表面を、水（Ｈ２Ｏ）、オゾン水（Ｏ３）、過酸化水素水（Ｈ２Ｏ２）、ＨＮＯ３等の酸素元素を含む薬液に晒してもよい。ゴミを取り除くために、この薬液にＨＣｌやＨ２ＳＯ４を混ぜてもよい。また、オゾン（Ｏ３）、水蒸気（Ｈ２Ｏ）、ＣＯ２、ＮＯ、Ｎ２Ｏ等の酸素元素を含むガス中で熱処理を行ってもよいし、これらのガスのプラズマに密着層の表面を晒してもよい。
【００５０】
上記実施例では、密着層としてＴｉＮを用いたが、その他の材料を用いてもよい。例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）等の高融点金属またはこれらの合金、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化ジルコニウム（ＺｒＮ）、窒化ハフニウム（ＨｆＮ）、窒化ニオブ（ＮｂＮ）等の高融点金属の窒化物、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、ＺｒＳｉＮ、ＨｆＳｉＮ、ＮｂＳｉＮ等の高融点金属の珪化窒化物を用いることも可能である。
【００５１】
また、上記実施例では、キャパシタの蓄積電極としてルテニウムを用いたが、その他の白金族の金属、例えばＩｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈ、Ｏｓ等、またはこれらの合金を用いることもできる。
【００５２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５３】
上記実施例から、以下の付記に示された発明が導出される。
（付記１） 半導体基板の上に配置され、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料で形成された密着層と、
前記密着層の表面上に配置され、該密着層を形成する材料の酸化物からなる酸化物表面層と、
前記酸化物表面層の表面上に配置され、白金族または白金族を含む合金からなる第１の導電層と
を有する半導体装置。
【００５４】
（付記２） 前記第１の導電層が、Ｒｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈ、Ｏｓからなる群より選択された１つの金属を含む付記１に記載の半導体装置。
（付記３） 前記密着層が、Ｔｉ、Ｔａ、Ｗ、Ｚｒ、Ｈｆ、Ｎｂ、ＴｉＮ、ＴａＮ、ＷＮ、ＺｒＮ、ＨｆＮ、ＮｂＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、ＺｒＳｉＮ、ＨｆＳｉＮ、及びＮｂＳｉＮからなる群より選択された一つの材料で形成されている付記１または２に記載の半導体装置。
【００５５】
（付記４） 前記第１の導電層の表面を覆い、誘電体材料で形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の表面を覆い、白金族または白金族の合金からなり、前記キャパシタ誘電体膜を介して前記第１の導電層とともにキャパシタを構成する第２の導電層と
を有する付記１〜３のいずれかに記載の半導体装置。
【００５６】
（付記５） 前記酸化物表面層の厚さが１〜５ｎｍである付記１〜４のいずれかに記載の半導体装置。
（付記６） さらに、前記半導体基板の上に配置され、絶縁材料で形成された支持層と、
前記支持層に形成された凹部と
を有し、前記凹部の内面上に前記密着層が配置されており、
前記第１の導電層が、前記酸化物表面層を被覆する第１の部分と、前記凹部の側面を上方に延長させた筒状の仮想面に沿い、該第１の部分に連続する第２の部分とを含む付記１〜５のいずれかに記載の半導体装置。
【００５７】
（付記７） さらに、前記半導体基板の表面上に形成され、ソース及びドレインとなる一対の不純物拡散領域及びゲート電極を含むトランジスタと、
前記トランジスタを覆うように、前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記トランジスタの一方の不純物拡散領域に接続された導電性のプラグと
を有し、前記支持層が前記層間絶縁膜の上に配置され、前記凹部の底面に前記プラグが露出し、前記第１の導電層が、前記密着層及び酸化物表面層を経由して前記プラグに電気的に接続されている付記６に記載の半導体装置。
【００５８】
（付記８） 下地基板の表面上に、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料からなる密着層を形成する工程と、
前記密着層の表面を酸化する工程と、
酸化された前記密着層の表面上に、白金族または白金族を含む合金からなる第１の導電層を形成する工程と
を有する半導体装置の製造方法。
【００５９】
（付記９） 前記酸化する工程において前記密着層の表面上に形成される酸化物層の厚さが１〜５ｎｍである付記８に記載の半導体装置の製造方法。
（付記１０） 前記酸化工程は、前記密着層をＯ２、Ｏ３、Ｈ２Ｏ、ＣＯ２、ＮＯ、及びＮ２Ｏからなる群より選択された少なくとも１つのガスまたはそのプラズマを含む雰囲気に晒す工程を含む付記８または９に記載の半導体装置の製造方法。
【００６０】
（付記１１） 前記酸化工程は、前記密着層をＨ２Ｏ、Ｈ２Ｏ２、ＨＮＯ３、オゾン水からなる群より選択された少なくとも１つの薬液を含む液体に晒す工程を含む付記８〜１０のいずれかに記載の半導体装置の製造方法。
【００６１】
（付記１２） 前記液体に、ＨＣｌまたはＨ２ＳＯ４が混入されている付記１１に記載の半導体装置の製造方法。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、密着層の表面を酸化することにより、その上に形成する白金族の金属等からなる導電層のカバレッジや表面モフォロジーを改善することができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の断面図である。
【図２】実施例による半導体装置の製造方法を説明するための部分断面図（その１）である。
【図３】実施例による半導体装置の製造方法を説明するための部分断面図（その２）である。
【図４】実施例による半導体装置の製造方法を説明するための部分断面図（その３）である。
【図５】実施例による半導体装置の製造方法を説明するための部分断面図（その４）である。
【図６】実施例による半導体装置の製造方法を説明するための部分断面図（その５）である。
【図７】実施例による半導体装置の製造方法を説明するための部分断面図（その６）である。
【図８】実施例による方法で作製した試料及び比較例による試料のシリンダ状ルテニウム層のＳＥＭ写真である。
【図９】実施例による方法で作製した試料のシリンダ状ルテニウム層のＳＥＭ写真である。
【図１０】実施例による方法で作製した試料及び比較例による試料のシリンダ状ルテニウム層のＳＥＭ写真である。
【図１１】実施例による方法で作製した試料及び比較例による試料のシリンダ状ルテニウム層のＳＥＭ写真である。
【図１２】ＴｉＮ層の表面を酸化した２層構造のシート抵抗と、酸化層の膜厚との関係を示すグラフである。
【符号の説明】
１１ 半導体基板
１２ 分離領域
１３ 絶縁ゲート電極
１４ 第１層間絶縁膜
１５、１７ プラグ
１６ 第２層間絶縁膜
１８ コンタクトホール
２１ ゲート絶縁膜
２２ 下側ゲート電極
２３ 上側ゲート電極
２４ エッチングストッパ層
２５ サイドウォールエッチングストッパ
３１、３３ 窒化シリコン層
３２ 酸化シリコン層
３４ 密着層
３５ 酸化物表面層
３６、３８ ルテニウム層
３７ 酸化タンタル層
４１ 第３層間絶縁膜
４２、４４ アルミニウム配線
４３ 第４層間絶縁膜
４５ 第５層間絶縁膜
４６ 保護膜
４７ 開口
５０ 犠牲膜
５１ ホール
５２ レジスト膜
５５ スリット
Claims (6)
- 半導体基板の上に配置され、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料で形成された密着層と、
前記密着層の表面上に配置され、該密着層を形成する材料の酸化物からなる酸化物表面層と、
前記酸化物表面層の表面上に配置され、白金族または白金族を含む合金からなる第１の導電層と
を有する半導体装置。 - 前記密着層が、Ｔｉ、Ｔａ、Ｗ、Ｚｒ、Ｈｆ、Ｎｂ、ＴｉＮ、ＴａＮ、ＷＮ、ＺｒＮ、ＨｆＮ、ＮｂＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、ＺｒＳｉＮ、ＨｆＳｉＮ、及びＮｂＳｉＮからなる群より選択された一つの材料で形成されている請求項１に記載の半導体装置。
- 前記第１の導電層の表面を覆い、誘電体材料で形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の表面を覆い、白金族または白金族の合金からなり、前記キャパシタ誘電体膜を介して前記第１の導電層とともにキャパシタを構成する第２の導電層と
を有する請求項１または２に記載の半導体装置。 - さらに、前記半導体基板の上に配置され、絶縁材料で形成された支持層と、
前記支持層に形成された凹部と
を有し、前記凹部の内面上に前記密着層が配置されており、
前記第１の導電層が、前記酸化物表面層を被覆する第１の部分と、前記凹部の側面を上方に延長させた筒状の仮想面に沿い、該第１の部分に連続する第２の部分とを含む請求項１〜３のいずれかに記載の半導体装置。 - さらに、前記半導体基板の表面上に形成され、ソース及びドレインとなる一対の不純物拡散領域及びゲート電極を含むトランジスタと、
前記トランジスタを覆うように、前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記トランジスタの一方の不純物拡散領域に接続された導電性のプラグと
を有し、前記支持層が前記層間絶縁膜の上に配置され、前記凹部の底面に前記プラグが露出し、前記第１の導電層が、前記密着層及び酸化物表面層を経由して前記プラグに電気的に接続されている請求項４に記載の半導体装置。 - 下地基板の表面上に、高融点金属、高融点金属の合金、高融点金属の窒化物、及び高融点金属の珪化窒化物からなる群より選択された一つの材料からなる密着層を形成する工程と、
前記密着層の表面を酸化する工程と、
酸化された前記密着層の表面上に、白金族または白金族を含む合金からなる第１の導電層を形成する工程と
を有する半導体装置の製造方法。
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