KR100655074B1 - 스토리지 커패시터 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 생산 수율을 증대 또는 극대화 할 수 있는 스토리지 커패시터 및 그의 제조방법에 관한 것으로, 그의 제조방법은, 층간 절연막에 형성된 콘택홀을 통해 노출되는 콘택 플러그 및 상기 층간 절연막 상에 식각정지막 및 주형 산화막을 소정 두께로 적층하는 단계; 상기 콘택 플러그 상부의 주형 산화막 및 식각정지막을 선택적으로 제거하여 상기 콘택 플러그가 상기 주형 산화막 및 식각정지막에 의해 선택적으로 노출되는 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 티타늄막 및 티타늄 질화막을 적층하는 과정에서 상기 티타늄 질화막의 형성 중 또는 후에 소정 두께를 갖는 적어도 하나 이상의 티타늄 산질화막을 형성하여 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하고, 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 스토리지 전극의 노드를 분리하는 단계; 상기 식각 용액으로 희생 산화막 및 주형 산화막을 제거하는 단계; 및 상기 스토리지 전극 상에 각각 소정 두께의 유전막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진다.
티타늄 질화막, 티타늄 산질화막, 스토리지(storage) 전극, 플레이트 전극

Description

스토리지 커패시터 및 그의 제조방법{Storage capacitor and Method for manufacturing the same}
도 1a 내지 도 1h는 종래 기술에 따른 커패시터의 제조방법을 보여주기 위한 공정 단면도.
도 2는 본 발명에 따른 스토리지 커패시터를 나타낸 단면도.
도 3은 본 발명에 따른 스토리지 커패시터를 사용한 디램에서의 단일 비트 불량 분포와 종래의 스토리지 커패시터를 사용한 디램에서의 단일 비트 불량의 분포를 비교하여 나타내는 그래프.
도 4a 내지 도 4h는 본 발명에 따른 스토리지 커패시터의 제조방법을 보여주기 위한 공정 단면도.
도 5는 도 4g의 스토리지 전극 단면을 나타내는 템(TEM : Transmission Electron Microscopy )사진.
도 6a 내지 도 6c는 도 5의 티타늄 질화막사이에 형성된 티타늄 산질화막의 XPS 분석 결과에 따른 그래프.
도 7은 도 5의 티타늄 질화막과 티타늄 산질화막을 개략적으로 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 111 : 도전층
112 : 제 1 층간 절연막 113 : 콘택홀
114 : 콘택 플러그 115 : 식각 정지막
116 : 주형 산화막 117 : 하드 마스크막
118 : 트렌치 119 : 스토리지 전극
120 : 유전막 121 : 플레이트 전극
123 :티타늄 실리사이드막 124 : 티타늄 질화막
125 : 티타늄 산질화막 126 : 희생 산화막
127 : 그레인 경계
본 발명은 반도체 소자에 관한 것으로, 상세하게는 반도체 메모리로 사용되는 스토리지 커패시터의 제조방법에 관한 것이다.
일반적으로 알려진 바와 같이, 디램(dynamic random access memory: DRAM)과 같은 반도체 메모리 소자의 메모리셀은 하나의 트랜지스터와 하나의 스토리지 커패시터로 구성된다. 디램의 고집적화를 위해 메모리셀의 사이즈가 축소되면, 트랜지스터의 사이즈가 축소됨은 물론 스토리지 커패시터가 차지하는 반도체 기판의 면적 도 축소된다. 이는 2차원적 평면 구조를 갖는 전형적인 스토리지 커패시터의 커패시턴스를 감소시킨다.
스토리지 커패시터의 커패시턴스가 감소하면, 신호/잡음 비(S/N ratio)가 저하되고, 알파(α)입자에 의한 소프트 에러가 야기되므로 디램의 고집적화가 이루어지더라도 스토리지 커패시터의 커패시턴스가 충분히 확보되지 않으면 안된다.
한편, 스토리지 커패시터의 커패시턴스를 확보하기 위해 유전체막의 두께를 감소시키거나 유전상수가 큰 물질의 유전체막을 개발하거나 또는 스토리지 커패시터의 유효면적을 확대시키는 방법 등이 제안되었다.
예컨대, 스토리지 커패시터는 유효면적 확대를 위해 초기의 평면 커패시터 구조에서 벗으난 3차원 입체 구조의 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 또는 핀(fin)형 커패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.
또한, 높은 유전상수를 가지는 물질로서, Ta2O5, Al2O3, HfO 2와 같은 유전물질을 스토리지 커패시터의 유전막으로 사용하고자 할 경우, 유전 상수가 증가함에 따라 상기 스토리지 커패시터의 전극으로 사용되는 다결정 실리콘과의 계면특성이 떨어질 수 있다. 그리고, 상기 유전막의 두께가 감소할 경우 터널링의 발생으로 누설전류가 증가하는 문제가 있다. 이러한 누설전류의 억제를 위해서 다결정 실리콘 전극과 유전막 사이에 실리콘 산질화막(SiON)과 같은 유전상수가 낮은 막을 추가하는 방안이 있으나, 이는 결과적으로 전체 커패시턴스의 저하를 가져온다. 따라서, 다결정 실리콘 전극 대신에 일함수(work function)가 높은 티타늄 질화막(TiN)이나 백금(Pt) 등의 금속을 전극으로 사용하는 커패시터가 제안되었다.
예컨대, 커패시터 유전체막으로 산화 알루미늄(Al2O3) 또는 산화 하프늄(HfO2)을 사용하는 커패시터에 있어서, 스토리지 전극(예를 들어, 하부 전극)으로 폴리실리콘(poly-Si)막을 사용하고, 플레이트 전극(예를 들어, 상부 전극)으로는 금속막을 사용하는 MIS(Metal Insulator Silicon) 구조를 종래에 사용하였으나, 최근 상기 스토리지 전극과 플레이트 전극을 모두 금속막으로 사용하는 MIM(Metal Insulator Metal)구조에 대한 연구 개발이 활발히 진행되고 있다.
한편, 일함수가 높은 상기 티타늄 질화막을 실리콘 재질의 콘택 플러그와 전기적으로 연결되는 스토리지 전극으로 사용했을 때 오믹 콘택 저항이 높아질 수 있기 때문에 상기 콘택 플러그와 상기 스토리지 전극 사이에 금속 실리사이드막을 형성하여 오믹 콘택 저항을 감소시킬 수 있다.
금속 실리사이드막은 실리콘 기판과 그 위에 형성된 금속층 또는 상기 실리콘 기판에 형성된 콘택 플러그와 상기 스토리지 전극 사이에서 저 저항의 계면을 제공하는 오믹층의 역할을 수행한다. 또한, 금속 실리사이드막은 금속층과 그 하부의 반도체 영역 사이, 또는 다중 금속 시스템에서 두 개의 금속층들 사이에서 두 물질들이 서로 확산되는 것을 방지하기 위한 확산 장벽층(diffusion barrier layer)의 역할을 수행한다.
예컨대, 금속 실리사이드막은 티타늄 실리사이드(TiSi2)나 8족 실리사이드, 예컨대 PtSi2 , PdSi2 , CoSi2 , 및 NiSi2등의 물질로 형성되는데, 0.25㎛급 이하의 반도체 장치에서는 티타늄 실리사이드가 널리 사용되고 있다.
이하, 도면을 참조하여 티타늄 실리사이드를 스토리지 전극으로 사용한 종래 기술에 따른 커패시터의 제조방법을 설명한다.
도 1a 내지 도 1h는 종래 기술에 따른 스토리지 커패시터의 제조방법을 보여주기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 또는 상기 반도체 기판(10)에 형성된 도전층(11) 상에 제 1 층간 절연막(12)을 형성하고, 상기 반도체 기판(10) 또는 상기 도전층(11)이 노출되도록 상기 층간 절연막(12)을 제거하여 콘택홀(contact hole, 13)을 형성한다. 여기서, 상기 도전층(11)은 상기 반도체 기판(10)에 도전형 불순물이 도핑된 도전형 불순물영역으로, 트랜지스터의 소스/드레인 영역이 된다.
도 1b에 도시된 바와 같이, 상기 콘택홀(도 1a의 13)이 형성된 반도체 기판(10)의 전면에 도전성 불순물을 포함하는 다결정 실리콘(poly silicon)을 형성하고, 상기 제 1 층간 절연막(12)이 노출되도록 상기 다결정 실리콘을 제거하여 상기 콘택홀(13) 내부에 콘택 플러그(contact plug, 14)를 형성한다.
도 1c에 도시된 바와 같이, 상기 콘택 플러그(14) 및 상기 제 1 층간 절연막(12) 상에 식각 정지막(15), 주형 산화막(16) 및 하드 마스크막(hard mask layer, 17)을 순차적으로 형성한다.
도 1d에 도시된 바와 같이, 포토 공정을 이용하여 상기 하드 마스크막(17) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스터 패턴을 식각마스크로 사용하여 상기 하드 마스크막(17)을 제거하고, 상기 포토레지스트 패턴을 제거한다. 또한, 상기 하드 마스크막(17)을 식각 마스크로 사용하여 상기 콘택 플러그(14)가 노출되도록 상기 주형 산화막(16) 및 식각 방지막(16)의 일부를 순차적으로 식각하여 트렌치(trench, 18)를 형성한다.
도 1e에 도시된 바와 같이, 상기 트렌치(18)의 측면과 저면 및 상기 주형 산화막(16)의 상부에 균일한 두께의 티타늄 실리사이드막(23) 및 티타늄 질화막(24)을 적층하여 스토리지 전극(storage electrode, 19)을 형성한다. 이때, 상기 콘택 플러그(14)가 노출된 상기 트렌치(18)의 저면에서 형성되는 상기 티타늄 실리사이드막(23)은 상기 콘택 플러그(14)의 구성물인 실리콘과 반응하여 티타늄이 반응되어 형성된다.
도 1f에 도시된 바와 같이, 상기 트렌치(18)가 매몰되도록 희생 산화막(26)을 형성하고, 상기 희생 산화막(26)의 상부의 상기 스토리지 전극(19)을 화학적 기계적 연마(chemical mechanical polishing) 또는 에치백(etch-back)하여 상기 스토리지 전극(19)의 노드를 분리한다.
도 1g에 도시된 바와 같이, 상기 스토리지 전극(19)의 주변에 형성된 상기 희생 산화막(26) 및 주형 산화막(16)을 식각 용액으로 제거한다. 여기서, 상기 희생 산화막(26) 및 주형 산화막(16)을 제거하는 식각 용액은 주로 불산(HF)과 불화 암모늄(NH4F)이 혼합된 완충 용액(buffer solution, 예를 들어, 랄(LAL)용액( HF:NH4F가 1:6 ∼ 1:10정도의 비로 혼합된 용액)이 용이하게 사용될 수 있다. 이때, 상기 완충 용액이 불산과 같은 강산을 포함하고 있기 때문에 상기 희생 산화막 및 주형 산화막의 제거 시 노출된 스토리지 전극(19)의 상기 티타늄막(23) 또한 상기 완충 용액에 의해 제거된다. 그러나, 상기 희생 산화막(26) 및 주형 산화막(16)의 제거 시 티타늄 질화막(24)을 통해 상기 완충 용액이 침투되어 상기 티타늄 질화막(24) 하부의 티타늄 실리사이드막(23) 및 실리콘 재질의 콘택 플러그(14)를 손상시킬 수 있다.
도 1h에 도시된 바와 같이, 상기 스토리지 전극(19)상에 유전막(20) 및 플레이트 전극(plate electrode, 21)을 형성하여 스토리지 커패시터(storage capacitor)를 완성한다. 이후, 상기 스토리지 커패시터가 매립되도록 제 2 층간 절연막(도시하지 않음)을 형성한다.
따라서, 종래 기술에 따른 스토리지 커패시터의 제조방법은 티타늄막(23) 및 티타늄 질화막(24)과 같은 금속층으로 이루어진 스토리지 전극(19) 또는 플레이트 전극(21)의 MIM(Metal Insulator Metal) 구조를 갖도록 하고, 콘택 플러그(14)와 상기 스토리지 전극(19)의 계면에서 금속 실리사이드막를 형성하여 오믹 저항을 감소시킬 수 있다.
상술한 바와 같이, 종래 기술에 따른 스토리지 커패시터의 제조방법은 다음과 같은 문제점이 있었다.
종래 기술에 따른 스토리지 커패시터의 제조방법은, 완충 용액을 이용한 희생 산화막(26) 및 주형 산화막(16)의 제거 시 상기 티타늄 질화막(24)을 통해 상기 완충 용액이 침투하여 상기 티타늄 질화막(24) 하부의 티타늄 실리사이드막(23) 및 실리콘 재질의 상기 콘택 플러그(14)를 손상시킬 수 있기 때문에 생산 수율이 떨어지는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 희생 산화막 및 주형 산화막의 제거 시 티타늄 질화막을 통해 침투되는 완충 용액에 의해 티타늄 실리사이드막 및 콘택 플러그가 손상되지 않도록 하여 생산 수율을 증대 또는 극대화할 수 있는 스토리지 커패시터 및 그의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따라, 스토리지 커패시터의 제조방법은, 반도체 기판의 도전층에 전기적으로 연결되고, 층간 절연막에 의해 선택적으로 노출되는 콘택 플러그를 형성하는 단계; 상기 콘택 플러그 및 상기 층간 절연막 상에 식각정지막 및 주형 산화막을 소정 두께로 적층하는 단계; 상기 콘택 플러그 상부의 주형 산화막 및 식각정지막을 선택적으로 제거하여 상기 콘택 플러그가 상기 주형 산화막 및 식각정지막에 의해 선택적으로 노출되는 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 티타늄 실리사이드막 및 티타늄 질화막을 적층하는 과정에서 후속의 희생 산화막 및 주형 산화막 제거 시 상기 티타늄 실리사이드막 및 티타늄 질화막을 통해 침투되는 식각 용액에 의한 콘택 플러그의 손상을 방지하기 위해 상기 티타늄 질화막의 형성 중 또는 후에 소정 두께를 갖는 적어도 하나 이상의 티타늄 산질화막을 형성하여 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하고, 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 스토리지 전극의 노드를 분리하는 단계; 상기 식각 용액으로 희생 산화막 및 주형 산화막을 제거하는 단계; 및 상기 스토리지 전극 상에 각각 소정 두께의 유전막 및 플레이트 전극을 형성하는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 다른 양태는, 반도체 기판 상의 층간 절연막에 형성된 콘택홀을 통해 반도체 기판의 도전층으로부터 전기적으로 연결되는 콘택 플러그; 상기 콘택 플러그의 상에 티타늄 실리사이드막, 티타늄 질화막이 순차적으로 적층된 구조에서 상기 티타늄 질화막의 내부 또는 상기 티타늄 질화막의 상부에 적어도 하나 이상의 티타늄 산질화막을 구비하여 원기둥 모양을 갖도록 형성된 스토리지 전극; 상기 스토리지 전극 상에 소정의 두께로 형성된 유전막; 및 상기 유전막 상에 금속층으로 형성된 플레이트 전극을 포함하는 스토리지 커패시터이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 설명되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이 나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 막은 층으로 표현 될 수 있으며, 어떤 층이 다른 층 또는 기판의 '상부'에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 2는 본 발명에 따른 스토리지 커패시터를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 커패시터는, 반도체 기판(100)에 형성된 도전층(111)과, 상기 반도체 기판(100) 및 상기 도전층(111) 상에 형성된 제 1 층간 절연막(112)과, 상기 제 1 층간 절연막(112)에 형성된 콘택홀 내에 형성되어 상기 도전층(111)에 전기적으로 연결되고, 도전성 물질을 포함하는 실리콘 재질로 형성된 콘택 플러그(114)와, 상기 콘택 플러그(114)의 상에 또는 티타늄 실리사이드막(123), 티타늄 질화(TiN)막(124)이 적층된 구조에서 상기 티타늄 질화막(124)의 내부 또는 상기 티타늄 질화막(124)의 상부에 적어도 하나 이상의 티타늄 산질화(TiON)막(125)을 구비하여 원기둥 모양을 갖도록 형성된 스토리지 전극(119)과, 상기 스토리지 전극(119) 상에 형성된 유전막(110) 및 플레이트 전극(111)을 포함하여 구성된다.
여기서, 상기 도전층(111)은 디램(Dynamic Random Access Memory :DRAM)과 같은 메모리에서 상기 반도체 기판(100)에 도전형 불순물이 도핑된 불순물 영역으로 상기 반도체 기판(100) 상에 형성되는 트랜지스터의 소스/드레인 영역이 되거 나, 상기 소스/드레인 영역에 전기적으로 연결되는 콘택 패드(contact pad)가 된다.
또한, 상기 스토리지 전극(119)은 상기 콘택 플러그(114)의 상부에 형성되는 상기 티타늄 질화막(124) 사이에 적어도 하나 이상의 상기 티타늄 산질화막(125)이 형성되거나, 상기 티타늄 질화막(124)의 상부에 상기 티타늄 산질화막(125)이 형성되고, 상기 티타늄 산질화막(125)이 상기 스토리지 전극(119)의 형성에 사용되는 주형 산화막(116) 및 희생 산화막(126)을 제거하기 위한 완충 용액이 상기 티타늄 질화막(124)을 통해 침투되는 것을 막아 상기 티타늄 질화막(124) 하부의 티타늄 실리사이드막(123) 또는 실리콘 재질의 콘택 플러그(114)를 보호하는 구조를 갖도록 형성되어 있다.
도 3은 본 발명에 따른 스토리지 커패시터를 사용한 디램에서의 단일 비트 불량 분포와 종래의 스토리지 커패시터를 사용한 디램에서의 단일 비트 불량의 분포를 비교하여 나타내는 그래프로서, 본 발명의 티타늄 질화막(124)에 티타늄 산질화막(125)을 형성한 스토리지 커패시터(a)가 종래의 티타늄 질화막(124)을 형성한 스토리지 커패시터(b)에 비해 우수함을 알 수 있다.
여기서, 본 발명의 스토리지 커패시터는 티타늄 실리사이드막(123)/티타늄 질화막(124)/티타늄 산질화막(125)/티타늄 질화막(124)의 구조를 갖는 스토리지 전극(119)을 사용하여 측정되었고, 종래의 스토리지 커패시터는 티타늄 실리사이드막(123)/티타늄 질화막(124)의 구조를 갖는 스토리지 전극(119)을 사용하여 측정되었다. 또한, 각 디램에서의 단일 비트 불량의 분포는 약 50%를 기준으로 하여 비교된다. 이때, 상기 티타늄 질화막(124)은 전체가 약 300Å정도의 두께를 갖도록 형성되어 있고, 상기 티타늄 산질화막(125)은 약 10Å 내지 약 30Å정도의 두께를 갖도록 형성되어 있다.
따라서, 본 발명에 따른 스토리지 커패시터는 콘택 플러그(114)의 상에 티타늄 실리사이드막(123), 티타늄 질화막(124)이 적층된 구조에서 상기 티타늄 질화막(124)의 내부 또는 상기 티타늄 질화막(124)의 상부에 적어도 하나 이상의 티타늄 산질화막(125)으로 이루어진 스토리지 전극(125)을 형성하여 상기 스토리지 전극(119)의 형성 시 사용되는 희생 산화막(126) 및 주형 산화막(116)의 제거에 사용되는 완충 용액이 상기 티타늄 질화막(124)을 통해 침투되는 것을 방지하여 상기 티타늄 실리사이드막(123) 및 콘택 플러그(114)의 손상을 방지할 수 있기 때문에 생산 수율을 증대 또는 극대화할 수 있다.
이와 같이 구성된 본 발명에 따른 스토리지 커패시터의 제조방법을 설명하면 다음과 같다.
도 4a 내지 도 4h는 본 발명에 따른 스토리지 커패시터의 제조방법을 보여주기 위한 공정 단면도이고, 도 5는 도 4g의 스토리지 전극 단면을 나타내는 템(TEM : Transmission Electron Microscopy )사진이고, 도 6a 내지 도 6c는 도 5의 티타늄 질화막(124) 사이에 형성된 티타늄 산질화막(125)의 XPS 분석 결과에 따른 그래프이고, 도 7은 도 5의 티타늄 질화막(124)과 티타늄 산질화막(125)을 개략적으로 나타낸 단면도이다. 하기에 설명하는 반도체 소자는 DRAM 장치의 셀을 예로 들어 설명한다.
도 4a에 도시된 바와 같이, 반도체 기판(100) 또는 상기 반도체 기판(100)에 형성된 트랜지스터와 같은 도전층(111) 상에 제 1 층간 절연막(112)을 형성하고, 상기 반도체 기판(100) 또는 상기 도전층(111)이 노출되도록 상기 제 1 층간 절연막(112)을 제거하여 콘택홀(contact hole, 113)을 형성한다. 여기서, 상기 제 1 층간 절연막(112)은 실리콘 산화막을 사용하여 화학기상증착(chemical vapor deposition)방법으로 형성된다. 예컨대, 상기 제 1 층간 절연막(112)은 적어도 하나이상의 상기 실리콘 산화막이 적층된 구조로 3000Å 내지 약 9000Å정도의 두께를 갖도록 형성된다. 또한, 상기 콘택홀(113)은 상기 제 1 층간 절연막(112) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스트를 패터닝한 후, 상기 포토레지스트를 식각마스크로 사용하여 상기 제 1 층간 절연막(112)을 건식식각함으로서 형성될 수 있다.
도 4b에 도시된 바와 같이, 상기 콘택홀(113)이 형성된 반도체 기판(100)의 전면에 화학기상증착방법으로 도전성 불순물을 포함하는 폴리 실리콘을 형성하고, 화학적 기계적 연마 방법으로 상기 제 1 층간 절연막(112)이 노출되도록 상기 폴리 실리콘을 제거하여 상기 콘택홀(113)의 내부에 콘택 플러그(114)를 형성한다. 도시하지 않았지만, 상기 콘택 플러그(114)와 동일 또는 유사한 층에 형성되는 각종 라인(예를 들어 비트 라인(bit line)의 상호 커플링 현상을 방지하기 위해 상기 콘택 플러그(114) 형성 이전에 상기 콘택홀의 측벽에 실리콘 질화막을 이용하여 스페이서를 형성하는 공정이 포함될 수도 있다.
도 4c에 도시된 바와 같이, 상기 콘택 플러그(114) 및 상기 제 1 층간 절연막(112) 상에 실리콘 질화막을 사용하여 식각 정지막(115)을 형성하고, 상기 식각 정지막(115) 상에 실리콘 산화막을 사용하여 주형 산화막(116)을 형성하고, 상기 주형 산화막(116) 상에 실리콘 질화막을 사용하여 하드 마스크막(117)을 화학기상증착방법으로 순차적으로 형성한다. 예컨대, 상기 식각 정지막(115) 및 상기 하드 마스크막(117)은 각각 약 200Å 내지 약 1000Å정도의 두께를 갖도록 형성되고, 상기 주형 산화막(116)은 약 15000Å 내지 약 20000Å정도의 두께를 갖도록 형성된다. 바람직하게는 상기 주형 산화막(116)이 약 18000Å정도의 두께를 갖도록 형성된다.
도 4d에 도시된 바와 같이, 포토 공정을 이용하여 상기 하드 마스크막(117) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스터 패턴을 식각마스크로 사용하여 상기 하드 마스크막(117)을 제거하고, 상기 포토레지스트 패턴을 제거한다. 또한, 상기 하드 마스크막(117)을 식각 마스크로 사용하여 상기 콘택홀(113) 내부의 콘택 플러그(114)가 노출되도록 상기 주형 산화막(116) 및 식각 정지막(116)의 일부를 순차적으로 식각하여 상기 콘택 플러그(114)가 노출되는 트렌치(118)를 형성한다. 여기서, 상기 트렌치(118)의 형성 시 상기 주형 산화막(116) 또는 상기 식각 방지막(116)의 식각과 함께 상기 하드 마스크막(117) 또한 낮은 식각율을 갖고 제거될 수도 있다.
도 4e에 도시된 바와 같이, 상기 트렌치(118)를 포함하는 상기 반도체 기판(100)의 전면에 소정 두께를 갖는 티타늄 실리사이드막(123), 티타늄 질화막(124) 및 티타늄 산질화막(125)으로 이루어진 스토리지 전극(119)을 형성한다. 여기서, 상기 스토리지 전극(119)은 상기 콘택 플러그(114)의 상부에 형성되는 상기 티타늄 질화막(124) 사이에 적어도 하나 이상의 상기 티타늄 산질화막(125)을 형성하거나, 상기 티타늄 질화막(124)의 상부에 상기 티타늄 산질화막(125)을 형성하여 상기 티타늄 산질화막(125)이 후속의 사용되는 완충 용액으로부터 상기 티타늄 질화막(124) 하부의 티타늄 실리사이드막(123) 또는 실리콘 재질의 콘택 플러그(114)를 보호하는 구조를 갖도록 형성된다.
상기 티타늄 실리사이드막(123)은 상기 반도체 기판(100) 상에서 노출되는 폴리 실리콘 재질의 콘택 플러그(114) 상으로 유동되는 염화 티타늄(TiCl4) 가스 및 수소(H2)를 소스 가스로 사용하는 화학기상증착방법 또는 플라즈마 강화 화학기상증착방법으로 형성될 수 있다. 예컨대, 상기 티타늄 실리사이드막(123)은 약 100Å 내지 150Å정도의 두께를 갖도록 형성된다. 또한, 상기 화학기상증착방법을 사용하여 상기 티타늄 실리사이드막(123)이 형성될 경우, 상기 실리콘 재질의 콘택 플러그(114)와 티타늄이 반응되어 티타늄 실리사이드막(123)을 형성하기 위해 고온의 열 공정이 요구됨으로 상기 콘택 플러그(114) 하부의 소자의 손상을 가져올 수 있기 때문에 저온 공정이 가능한 플라즈마 강화 화학기상증착방법으로 형성됨이 바람직하다. 이때, 상기 플라즈마 강화 화학기상증착방법은 상기 콘택 플러그(114)의 계면에서 티타늄과 상기 콘택 플러그(114)의 실리콘이 반응할 수 있는 에너지를 제공하여 티타늄 실리사이드막(123)을 형성할 수 있도록 할 수 있다.
상기 티타늄 질화막(124)은 염화 티타늄(TiCl4) 가스 및 암모니아(NH3) 가스를 소스 가스로 사용하는 화학기상증착방법으로 형성될 수 있다. 또한, 상기 티타늄 질화막은 원자층증착방법 또는 플라즈마 화학기상증착방법으로 형성될 수도 있다. 예컨대, 상기 티타늄 질화막(124)은 약 100Å 내지 500Å정도의 두께를 갖도록 형성된다. 상기 티타늄 질화막(124)은 약 300Å정도의 두께를 갖도록 형성되는 데, 상기 티타늄 질화막(124) 내에 상기 티타늄 산질화막(125)을 사이에 두고 형성되거나, 상기 티타늄 산질화막(125)의 하부에 형성될 수 있다. 이때, 화학기상증착방법 또는 플라즈마 강화 화학기상증착방법으로 형성되는 막질은 스텝 커버리지가 우수하기 때문에 상기 트렌치(118)의 측벽 및 바닥에 형성되는 상기 티타늄 질화막(124)과 상기 티타늄 실리사이드막(123)은 균일한 두께를 갖도록 형성될 수 있다.
또한, 상기 티타늄 산질화막(125)은 급속 열처리 공정(RTP : Rapid Thermal Process), 플라즈마 산화(O2 plasma)방법, 확산 산화(tube O2 diffusion)방법 또는 화학기상증착 설비에서의 인시튜 산화(in-situ oxidation)방법을 통해 형성될 수 있다.
예컨대, 상기 티타늄 산질화막(125)은 급속 열처리 공정을 통해 형성할 수 있는데, 상기 급속 열처리 공정 중 상기 티타늄 질화막(124)을 산소 분위기에서 급속 열처리하는 급속 열처리 산화공정(RTO : Rapid Thermal Oxidation)과 상기 티타늄 질화막(124)을 질소 분위기에서 산소를 유동시키면서 급속 열처리하는 급속 열처리 질화공정(RTN : Rapid Thermal Nitridation)을 통해 형성될 수 있다.
복수개의 티타늄 질화막(124) 사이에서 상기 급속 열 산화공정을 통한 티타늄 산질화막(125)의 형성방법을 예로 들면, 먼저, 화학기상증착방법으로 약 130Å정도의 두께를 갖는 티타늄 질화막(124)을 형성하고, 상기 티타늄 질화막(124)을 급속 열처리 공정으로 약 500℃이하의 온도로 상기 티타늄 질화막(124)의 상층 일부를 급속하게 산화시켜 약 18Å정도의 티타늄 산질화막(125)을 형성하고, 상기 티 타늄 산질화막(125) 상에 화학기상증착방법으로 약 194Å정도의 티타늄 질화막(124)을 형성할 경우, 도 5에서와 같이 나타낼 수 있다. 여기서, 상기 화학기상증착방법으로 형성되는 티타늄 질화막(124)은 약 100Å정도의 그레인 크기(grain size)를 갖는 다결정(poly)으로 형성되는 반면, 상기 급속 열 공정을 통해 형성된 티타늄 산질화막(125)은 아몰퍼스(amorphus)로 형성됨을 알 수 있다.
또한, 상기 티타늄 실리사이드막(123)과 티타늄 질화막(124) 사이에서의 티타늄 산질화막(125)의 존재를 도 6a 내지 도 6c에서와 같이 확인할 수 있다. 여기서, 각 그래프에서의 가로축은 각 원소들의 바인딩 에너지를 나타내고, 세로축은 강도(intensity)를 나타내는데, 도 6a는 약 456.6eV에서의 티타늄 산질화막(125) 바인딩 에너지의 피크이고, 도 6b는 약 359.9eV에서의 티타늄 산질화막(125) 바인딩 에너지의 피크이고, 도 6c는 약 530.08eV에서의 티타늄과 산소의 바인딩 에너지의 피크를 보여준다.
도 7에 도시된 바와 같이, 복수개의 다결정의 티타늄 질화막(124) 사이에 티타늄 산질화막(125)을 형성하여 복수개의 상기 다결정의 티타늄 질화막(124)에 형성된 그레인 경계(grain boundary, 127)가 서로 연결되지 못하도록 할 수 있다. 즉, 후속의 완충 용액을 이용한 주형 산화막(116) 및 희생 산화막의 습식 식각 시 상기 완충 용액이 상기 티타늄 질화막(124)의 그레인 경계면(127)을 따라 침투하여 상기 티타늄 질화막(124) 하부의 티타늄 실리사이드막(123) 및 실리콘 재질의 상기 콘택 플러그(114)를 손상시키는 것을 방지할 수 있다.
따라서, 본 발명에 따른 스토리지 커패시터의 제조방법은 티타늄 질화 막(124)의 형성 중 또는 상기 티타늄 질화막(124)의 형성 후 적어도 하나 이상의 티타늄 산질화막(125)을 형성하여 완충 용액의 상기 티타늄 질화막(124) 침투를 통한 티타늄 실리사이드막(123) 및 콘택 플러그(114)의 손상을 방지할 수 있다.
또한, 상기 티타늄 산질화막(125)은 상기 티타늄 질화막(124)이 형성된 반도체 기판(100)을 대기중에 일부 노출시켜 상기 티타늄 질화막(124) 상부에 자연 산화막으로서 상기 티타늄 산질화막(125)을 형성되도록 할 수도 있다. 그리고, 상기 티타늄 산질화막(125) 상부에 적어도 하나 이상의 티타늄 질화막(124)과 티타늄 산질화막(125)을 적층할 수 있다. 예컨대, 소정의 진공압을 갖는 챔버에서 상기 티타늄 질화막(124)이 형성된 반도체 기판(100)을 대기중에 일부 노출시켜 상기 티타늄 산질화막(125)을 형성하고, 상기 반도체 기판(100)을 다시 상기 챔버에 삽입한 후 상기 티타늄 질화막을 형성하는 진공 브레이크(vacuum break) 방법이 사용될 수 있다. 이때, 상기 티타늄 질화막(124)을 약 5분정도 대기중에 노출시킬 경우 상기 티타늄 질화막(124) 상에 약 10Å정도의 상기 티타늄 산질화막(125)이 형성된다.
도 4f에 도시된 바와 같이, 상기 티타늄 산질화막(125) 및 티타늄 질화막(124)이 형성된 트렌치(118)가 매몰되도록 상기 반도체 기판(100) 상에 희생 산화막(126)을 형성하고, 상기 주형 산화막(116)이 노출되도록 상기 희생 산화막(126), 티타늄 산질화막(125), 티타늄 질화막(124) 및 티타늄 실리사이드막(123)을 화학적 기계적 연마 또는 에치백(etch back)하여 상기 스토리지 전극(119)의 노드를 분리한다.
도 4g에 도시된 바와 같이, 상기 완충 용액(예를 들어, 불산(HF) : 불화 암모늄(NH4F)이 약 1 : 5 내지 1 : 10정도의 비로 혼합된 랄(LAL) 용액)을 이용하여 상기 희생 산화막(126) 및 주형 산화막(116)을 제거하여 원기둥 모양의 스토리지 전극(119)을 형성한다. 여기서, 상기 완충 용액은 상기 스토리지 전극(119) 인 상기 다결정 상태의 티타늄 질화막(124)을 침투할 수는 있지만, 아몰퍼스 상태의 상기 티타늄 산질화막(125)을 통해 침투될 수 없기 때문에 상기 티타늄 산질화막(125) 하부의 티타늄 실리사이드막(123) 및 실리콘 재질의 콘택 플러그(114)를 손상시킬 수 없다. 또한, 상기 완충 용액은 상기 층간 절연막(112) 상부의 티타늄 실리사이드막(123)을 제외한 상기 원기둥 모양으로 노출되는 상기 티타늄 실리사이드막(123)을 식각한다.
도 4h에 도시된 바와 같이, 상기 스토리지 전극(119)의 상부에 유전막(120)을 형성하고, 상기 유전막(120) 상부에 금속층으로 플레이트 전극(121)을 형성하여 스토리지 커패시터의 형성공정을 완료한다.
여기서, 상기 유전막(120)은 산화 알루미늄(Al2O3) 또는 산화 하프늄(HfO2)와 같은유전율이 높은 물질을 적어도 하나 이상 사용하여 복수개의 유전막(120)으로 구성할 수도 있다. 또한, 상기 플레이트 전극(121)은 상기 스토리지 전극(119)에 사용되는 티타늄 질화막(124)과 같은 상기 금속층을 포함하거나, 도전성 물질을 포함하는 폴리 실리콘 또는 텅스텐 실리사이드와 같은 도전성 금속 물질을 포함하여 이루어진다.
이후, 상기 스토리지 커패시터가 매립되도록 실리콘 산화막 또는 실리콘 질화막을 사용하여 제 2 층간 절연막(도시하지 않음)을 형성한다.
상술한 바와 같이, 본 발명에 따른 스토리지 커패시터 제조방법은 콘택 플러그(114)의 상에 티타늄 실리사이드막(123), 티타늄 질화막(124)이 적층된 구조에서 상기 티타늄 질화막(124)의 내부 또는 상기 티타늄 질화막(124)의 상부에 적어도 하나 이상의 티타늄 산질화막(125)으로 이루어진 스토리지 전극(119)을 형성하여 상기 스토리지 전극(119)의 형성 시 사용되는 희생 산화막(126) 및 주형 산화막(116)의 제거에 사용되는 완충 용액이 상기 티타늄 질화막(124)을 통해 침투되는 것을 방지하여 상기 티타늄 실리사이드막(123) 및 콘택 플러그(114)의 손상을 방지할 수 있기 때문에 생산 수율을 증대 또는 극대화할 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 콘택 플러그의 상에 티타늄 실리사이드막, 티타늄 질화막이 적층된 구조에서 상기 티타늄 질화막의 내부 또는 상기 티타늄 질화막의 상부에 적어도 하나 이상의 티타늄 산 질화막으로 이루어진 스토리지 전극을 형성하여 상기 스토리지 전극의 형성 시 사용되는 희생 산화막 및 주형 산화막의 제거에 사용되는 완충 용액이 상기 티타늄 질화막을 통해 침투되는 것을 방지하여 상기 티타늄 실리사이드막 및 콘택 플러그의 손상을 방지할 수 있기 때문에 생산 수율을 증대 또는 극대화할 수 있는 효과가 있다.

Claims (12)

  1. 반도체 기판의 도전층에 전기적으로 연결되고, 층간 절연막에 의해 선택적으로 노출되는 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그 및 상기 층간 절연막 상에 식각정지막 및 주형 산화막을 소정 두께로 적층하는 단계;
    상기 콘택 플러그 상부의 주형 산화막 및 식각정지막을 선택적으로 제거하여 상기 콘택 플러그가 상기 주형 산화막 및 식각정지막에 의해 선택적으로 노출되는 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 상기 반도체 기판의 전면에 티타늄 실리사이드막 및 티타늄 질화막을 적층하는 과정에서 후속의 희생 산화막 및 주형 산화막 제거 시 상기 티타늄 실리사이드막 및 티타늄 질화막을 통해 침투되는 식각 용액에 의한 콘택 플러그의 손상을 방지하기 위해 상기 티타늄 질화막의 형성 중 또는 후에 소정 두께를 갖는 적어도 하나 이상의 티타늄 산질화막을 형성하여 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하고, 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 스토리지 전극의 노드를 분리하는 단계;
    상기 식각 용액으로 희생 산화막 및 주형 산화막을 제거하는 단계; 및
    상기 스토리지 전극 상에 각각 소정 두께의 유전막 및 플레이트 전극을 형성하는 단계를 포함함을 특징으로 하는 스토리지 커패시터의 제조방법.
  2. 제 1 항에 있어서,
    상기 티타늄 질화막은 화학기상증착방법으로 약 300Å의 두께를 갖도록 형성함을 특징으로 하는 스토리지 커패시터의 제조방법.
  3. 제 1 항에 있어서,
    상기 티타늄 산질화막은 상기 티타늄 질화막 내부 또는 상부에 약 10Å 내지 30Å정도의 두께를 갖도록 형성함을 특징으로 하는 스토리지 커패시터의 제조방법.
  4. 제 3 항에 있어서,
    상기 티타늄 산질화막은 급속 열 공정, 플라즈마 산화 방법, 확산 산화 방법, 또는 화학기상증착 설비에서의 인시튜 산화방법으로 형성함을 특징으로 스토리지 커패시터의 제조방법.
  5. 제 4 항에 있어서,
    상기 티타늄 산질화막은 상기 급속 열처리 공정으로 형성할 경우, 상기 티타늄 질화막을 산소 분위기에서 급속하게 열처리하여 형성함을 특징으로 하는 스토리 지 커패시터의 제조방법.
  6. 제 4 항에 있어서,
    상기 티타늄 산질화막은 상기 급속 열처리 공정으로 형성할 경우 상기 티타늄 질화막을 질소의 분위기에서 산소를 유동시키면서 급속하게 열처리하여 형성함을 특징으로 하는 스토리지 커패시터의 제조방법.
  7. 제 4 항에 있어서,
    상기 티타늄 산질화막은 상기 급속 열 처리공정으로 형성할 경우, 500℃이하의 온도에서 형성함을 특징으로 하는 스토리지 커패시터의 제조방법.
  8. 제 1 항에 있어서,
    상기 티타늄 산질화막은 진공 상태에서 형성된 상기 티타늄 질화막을 대기중에 소정 시간 노출시켜 상기 티타늄 질화막 상에 상기 티타늄 산질화막을 형성하는 진공 브레이크 방법으로 형성함을 특징으로 하는 스토리지 커패시터의 제조방법.
  9. 제 1 항에 있어서,
    상기 티타늄 산질화막은 대기중에 상기 티타늄 질화막이 약 5분정도 노출시켜 10Å의 두께를 갖도록 형성함을 특징으로 하는 스토리지 커패시터의 제조방법.
  10. 반도체 기판 상의 층간 절연막에 형성된 콘택홀을 통해 반도체 기판의 도전층으로부터 전기적으로 연결되는 콘택 플러그;
    상기 콘택 플러그의 상에 티타늄 실리사이드막, 티타늄 질화막이 순차적으로 적층된 구조에서 상기 티타늄 질화막의 내부 또는 상기 티타늄 질화막의 상부에 적어도 하나 이상의 티타늄 산질화막을 구비하여 원기둥 모양을 갖도록 형성된 스토리지 전극;
    상기 스토리지 전극 상에 소정의 두께로 형성된 유전막; 및
    상기 유전막 상에 금속층으로 형성된 플레이트 전극을 포함함을 특징으로 하는 스토리지 커패시터.
  11. 제 10 항에 있어서,
    상기 티타늄 질화막은 300Å의 두께를 갖도록 형성함을 특징으로 하는 스토리지 커패시터.
  12. 제 11 항에 있어서,
    상기 티타늄 산질화막은 10Å 내지 30Å의 두께를 갖도록 형성함을 특징으로 하는 스토리지 커패시터.
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