JP4342131B2 - 容量素子の製造方法及び半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000010438 heat treatment Methods 0.000 claims description 91
- 239000003990 capacitor Substances 0.000 claims description 83
- 238000000034 method Methods 0.000 claims description 70
- 239000012298 atmosphere Substances 0.000 claims description 60
- 230000015572 biosynthetic process Effects 0.000 claims description 33
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 28
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 24
- 239000001301 oxygen Substances 0.000 claims description 24
- 229910052760 oxygen Inorganic materials 0.000 claims description 24
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 229910052739 hydrogen Inorganic materials 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 239000001257 hydrogen Substances 0.000 claims description 9
- 238000002161 passivation Methods 0.000 claims description 5
- 239000007789 gas Substances 0.000 description 54
- 239000011229 interlayer Substances 0.000 description 46
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 42
- 229910052707 ruthenium Inorganic materials 0.000 description 42
- 238000005530 etching Methods 0.000 description 33
- 239000010410 layer Substances 0.000 description 32
- 229910052581 Si3N4 Inorganic materials 0.000 description 30
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 230000008569 process Effects 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- 229910052799 carbon Inorganic materials 0.000 description 22
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 21
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 17
- 238000003860 storage Methods 0.000 description 15
- 229910052721 tungsten Inorganic materials 0.000 description 15
- 239000010937 tungsten Substances 0.000 description 15
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 14
- 229910001936 tantalum oxide Inorganic materials 0.000 description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- 238000001459 lithography Methods 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 239000002994 raw material Substances 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910000457 iridium oxide Inorganic materials 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910000510 noble metal Inorganic materials 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000006460 hydrolysis reaction Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、MIM(金属−絶縁膜−金属)構造を有する容量素子に係り、特に、熱処理による電極とキャパシタ誘電体膜との界面における膜剥がれやキャパシタ特性の劣化を防止しうる容量素子及びその製造方法並びにこのような容量素子を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
DRAMは、1トランジスタ、1キャパシタで構成しうる半導体記憶装置であり、従来より、高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、キャパシタの占有面積はデバイスの集積化に多大な影響を与えるため、単位面積あたりの蓄積容量を如何にして増加するかが極めて重要である。このため、近年開発が行われているギガビット級の記憶容量を有するDRAMでは、キャパシタによる所有面積を狭めるべく、従来より広く用いられていたシリコン酸化膜やシリコン窒化膜よりも誘電率の大きな金属酸化物をキャパシタ誘電体膜として採用することが検討されている。このような酸化物誘電体膜としては、タンタル酸化膜、BSTO膜、STO膜、PZT膜などの酸化物誘電体膜が検討されている。
【0003】
キャパシタ誘電体膜としてこれら酸化物誘電体膜を用いる場合、通常、その成膜にはCVD法が用いられていた。これは、CVDにより形成した膜が高い誘電率を有すること、リーク電流が小さいこと及びステップカバレッジに優れた膜を形成できることによる。また、電極材料としては、ルテニウム(Ru)などの貴金属材料が用いられていた。これは、貴金属膜が酸化物誘電体膜との密着性に優れているとともに、仕事関数差が大きくリーク電流の小さいキャパシタを構成できるからである。
【0004】
【発明が解決しようとする課題】
しかしながら、本願発明者らが種々の検討を行ったところ、酸化物誘電体膜上に金属材料よりなる上部電極を形成した場合、その後に行う熱処理によって酸化物誘電体膜と上部電極との界面において膜剥がれが生じることが判明した。
【0005】
また、通常の半導体プロセスでは最上層のパッシベーション膜を形成した後にトランジスタの特性向上のためにフォーミングガス雰囲気中での熱処理を行うが、この熱処理によってキャパシタの電気特性が劣化することがあった。
【0006】
本発明の目的は、上部電極と酸化物誘電体膜との間における膜剥がれを防止するとともに、キャパシタ特性の劣化を抑制しうる半導体装置及びその製造方法を提供することにある。
【0007】
【課題を解決するための手段】
上記目的は、基板上に、金属よりなる下部電極を形成する工程と、前記下部電極上に、酸化物誘電体膜よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、金属膜をCVD法により堆積する工程と、前記金属膜の堆積後、水素を含む雰囲気中で熱処理を行う工程と、前記熱処理を行った後、前記金属膜をパターニングして前記金属膜よりなる上部電極を形成する工程とを有することを特徴とする容量素子の製造方法によって達成される。
【0010】
また、上記目的は、半導体基板上に、金属よりなる下部電極を形成する工程と、前記下部電極上に、酸化物誘電体膜よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、金属膜をCVD法により堆積する工程と、前記金属膜の堆積後、水素を含む雰囲気中で熱処理を行う工程と、前記熱処理を行った後、前記金属膜をパターニングして前記金属膜よりなる上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【0012】
【発明の実施の形態】
[本発明の原理]
上述の通り、酸化物誘電体膜上に金属材料よりなる上部電極を形成した場合、その後に行う熱処理によって酸化物誘電体膜と上部電極との界面において膜剥がれが生じることが判明した。
【0013】
膜剥がれが生じる原因は、キャパシタ誘電体膜と上部電極との間の密着性が低いことが原因していると考えられる。そこで、本願発明者らが密着性が劣化する原因について鋭意検討を行ったところ、上部電極を成膜する過程で膜中に取り込まれる炭素に起因するものと推測された。膜中に取り込まれる炭素は、上部電極を構成する有機金属原料に含まれるものであり、CVD法により上部電極を成膜する場合にあってはこれらを完全に除去することは困難である。
【0014】
そこで、本発明では、以下に示す2つの方法により、キャパシタ誘電体膜と上部電極との間の密着性を向上する。以下、キャパシタ誘電体膜をタンタル酸化膜により、上部電極をルテニウム膜により構成する場合を例にして、本発明を詳述する。
【0015】
第1の方法は、上部電極となるルテニウム膜の堆積後、このルテニウム膜のパターニング前に、フォーミングガス雰囲気中で熱処理を行う方法である。なお、ここで、フォーミングガスとは、水素ガスを含む窒素ガスやアルゴンガスにより構成される還元性のガスであって、水素10%も含むガスである。フォーミングガス雰囲気中で熱処理を行うことにより、ルテニウム膜中の炭素を効果的に除去することができる。これにより、ルテニウム膜とタンタル酸化膜との界面近傍における炭素濃度も大幅に低減され、ルテニウム膜とタンタル酸化膜との間の密着性を向上することができる。
【0016】
フォーミングガス雰囲気中での熱処理は、室温〜450℃程度の範囲で行うことが有効である。具体的な処理条件は、上部電極中に含まれる炭素濃度等に応じて適宜設定することが望ましい。
【0017】
図1は、フォーミングガス雰囲気中での熱処理前後におけるキャパシタ中の炭素及び酸素の分布を2次イオン質量分析法により測定した結果を示すグラフである。図示するように、フォーミングガス雰囲気中での熱処理を行うことにより、上部電極を構成するルテニウム膜中の炭素濃度を大幅に低減できることが判る。
【0018】
図2は上部電極の形成後に熱処理を行った試料を走査型電子顕微鏡により観察した結果を示す図である。図2(a)は上部電極の形成後に400℃1時間の窒素雰囲気中での熱処理(N2アニール)を行った場合、図2(b)は上部電極の形成後に400℃1時間のフォーミングガス雰囲気中での熱処理(FGA)と400℃1時間の窒素雰囲気中での熱処理(N2アニール)を行った場合である。
【0019】
図示するように、窒素雰囲気中での熱処理のみを行った試料では上部電極の表面に隆起した領域が観察されており、キャパシタ誘電体膜と上部電極との間で膜剥がれが生じていることが判る。一方、フォーミングガス雰囲気中の熱処理と窒素雰囲気中の熱処理とを行った試料では膜剥がれは観察されておらず、フォーミングガス雰囲気中で熱処理を行うことにより、その後に窒素雰囲気中で熱処理を行っても膜剥がれが生じないことが判った。
【0020】
表1は、熱処理条件と上部電極の膜剥がれとの関係をまとめたものである。
【0021】
【表1】
表1に示すように、キャパシタの形成後に行う窒素雰囲気中、真空雰囲気中又は酸素雰囲気中における熱処理では、300℃の低温熱処理の場合を除き、他のすべての条件において膜剥がれが生じた。一方、キャパシタの形成後にフォーミングガス雰囲気中での熱処理(FGA)を行ったものは、たとえその後に窒素雰囲気中や酸素雰囲気中における熱処理を行っても膜剥がれは生じなかった。このように、フォーミングガス雰囲気中での熱処理、還元すれば水素を含む雰囲気中での熱処理は、膜剥がれを防止するうえで極めて有効な処理であることが判った。
【0022】
一般に、フォーミングガス雰囲気中で行う熱処理はキャパシタの電気特性を劣化するものとして認識されている。しかしながら、本願発明者らが検討を行ったところ、ルテニウム膜の堆積後、パターニング前に行う熱処理では、むしろキャパシタの電気特性が向上することが初めて明らかとなった。
【0023】
図3は、キャパシタのリーク電流を測定した結果を示すグラフである。図中、“As−Formed”はフォーミングガス雰囲気中で熱処理を行わない場合におけるキャパシタの電気特性を示しており、“FGA”はフォーミングガス雰囲気中で熱処理を行った場合におけるキャパシタの電気特性を示している。各条件に複数の線が含まれているのは、それぞれ29個のキャパシタの測定を行い、すべての特性を描いているためである。
【0024】
図示するように、フォーミングガス雰囲気中での熱処理を行っていない試料では、特性のばらつき及びリーク電流が大きい。しかしながら、フォーミングガス雰囲気中での熱処理を行うことにより、特性のばらつき及びリーク電流の双方を大幅に低減することができた。
【0025】
なお、フォーミングガス雰囲気中での熱処理は、上部電極を形成するためのパターニング前に行うことが重要である。上部電極を形成するためのパターニング後にフォーミングガス雰囲気中での熱処理を行ったのでは、キャパシタの電気特性の十分な向上は望めない。これに関しては明確なメカニズムは把握できていないが、フォーミングガス雰囲気中での熱処理の前にパターニングを行うと、ドライエッチングに用いられるF(フッ素)やCF4が試料表面に残存しており、この状態でフォーミングガス雰囲気中での熱処理を行うことにより雰囲気中にHFが生成され、タンタル酸化膜にダメージを与えているものと推測している。
【0026】
また、下部電極中の不純物濃度を軽減する観点から、下部電極の形成後、キャパシタ誘電体膜の形成前に、フォーミングガス雰囲気中で熱処理を行うようにしてもよい。
【0027】
第2の方法は、下部電極を構成するルテニウム膜の成膜条件と、上部電極を構成するルテニウム膜の成膜条件とを変える方法である。具体的には、下部電極の成膜は膜中に取り込まれる不純物(炭素や酸素)の濃度が低くなる条件で行い、上部電極の成膜は膜中の酸素濃度が高くなる条件で行う。
【0028】
図1から明らかなように、上部電極を形成した後に行うフォーミングガス雰囲気中での熱処理では、上部電極と比較して下部電極からの不純物の除去効果は小さい。したがって、下部電極の形成工程では、膜中に取り込まれる不純物の濃度が低くなる条件で行うことが望ましい。一方、上部電極中に高濃度に酸素が取り込まれると、酸化物であるキャパシタ誘電体膜との間の密着性が向上する。したがって、上部電極を形成する工程は、膜中の酸素濃度が高くなる条件でルテニウム膜を成膜することが望ましい。
【0029】
このように成膜条件を制御する1つの方法としては、ルテニウム膜の成膜温度を変化することが考えられる。ルテニウム原料としてRu(EtCp)2を用いる場合、例えば成膜温度を300℃とすると、膜中の酸素濃度は1×1021cm-3程度、炭素濃度は5×1020cm-3程度となり、例えば成膜温度を330℃とすると、膜中の酸素濃度は1×1020cm-3程度、炭素濃度は1×1020cm-3程度となる。したがって、上記の成膜条件を用いる場合、下部電極を330℃の成膜条件で形成し、上部電極を300℃の成膜条件を用いることにより、下部電極中の不純物濃度を低減しつつ、上部電極の密着性を向上することができる。
【0030】
或いは、上部電極を形成する際の酸素ガスに対するルテニウム原料の流量比を、下部電極を形成する際の酸素ガスに対するルテニウム原料の流量比よりも小さくすることによっても、上部電極中の酸素濃度を下部電極中の酸素濃度よりも高くすることができる。
【0031】
上部電極中に高濃度に酸素が含まれている場合、密着性向上に寄与するとともに、キャパシタの電気特性を向上するうえでも有効である。すなわち、上部電極中に含まれる酸素が後工程の熱処理によってキャパシタ誘電体膜中に拡散すると、タンタル酸化膜の組成を化学量論的組成に近づけるように作用する。これにより、良質のキャパシタ誘電体膜を形成することができる。
【0032】
なお、300℃の成膜条件を用いると、膜中に取り込まれる炭素濃度も増加する。この炭素を除去して更に密着性を向上する意味から、前述のフォーミングガス雰囲気中での熱処理を組み合わせることはより効果的である。
【0033】
また、本願発明者らがフォーミングガス雰囲気中での熱処理を行う時期に関して種々の検討を行ったところ、バックエンド工程中に行うフォーミングガス雰囲気中での熱処理がキャパシタの電気特性を向上するうえで有効であることがはじめて明らかとなった。具体的には、キャパシタ上を覆う層間絶縁膜、この層間絶縁膜を貫いて上部電極等に接続される電極プラグを形成した後にフォーミングガス雰囲気中での熱処理を行うことにより、キャパシタの電気特性を向上することができる。
【0034】
図4はキャパシタのリーク電流を測定した結果を示すグラフである。図中、“As−Formed”はキャパシタ及び電極プラグの形成直後、“FGA”はキャパシタ及び電極プラグの形成後にフォーミングガス雰囲気中での熱処理を行った場合、“FGA+N2”はキャパシタ及び電極プラグの形成後にフォーミングガス雰囲気中での熱処理と窒素雰囲気中での熱処理とを行った場合、“FGA+N2+FGA”はキャパシタ及び電極プラグの形成後にフォーミングガス雰囲気中での熱処理と窒素雰囲気中での熱処理とを行い、更にフォーミングガス雰囲気中での熱処理を行った場合の電気特性である。各条件に複数の線が含まれているのは、それぞれ3〜4個のキャパシタの測定を行い、すべての特性を描いているためである。
【0035】
図示するように、電極プラグを形成する一連のバックエンドプロセスを行うことにより、キャパシタの電気特性は劣化する。この劣化は、コンタクトホール形成過程におけるプラズマダメージなどによるものと考えられる。しかしながら、キャパシタのリーク電流は、フォーミングガス雰囲気中での熱処理を行うことにより大幅に低減する。特に、フォーミングガス雰囲気中での熱処理を行った後に窒素雰囲気中での熱処理を行う場合にあっては、リーク電流を更に低減することができる。
【0036】
バックエンドプロセスの最後にトランジスタの特性向上のために行われるフォーミングガス雰囲気中での熱処理を考慮して、キャパシタ及び電極プラグの形成後にフォーミングガス雰囲気中での熱処理と窒素雰囲気中での熱処理とを行い、更にフォーミングガス雰囲気中での熱処理を行った場合の電気特性は、フォーミングガス雰囲気中での熱処理と窒素雰囲気中での熱処理とを行った場合よりは劣化する。しかしながら、バックエンドプロセス中にフォーミングガスアニールを行わない場合(“As−formed”)よりも良好の電気特性を得られることが判った。
【0037】
[実施形態]
本発明の一実施形態による半導体装置及びその製造方法について図5乃至図18を用いて説明する。
【0038】
図5は本実施形態による半導体装置の構造を示す平面図、図6は本実施形態による半導体装置の構造を示す概略断面図、図7乃至図17は本実施形態による半導体装置の製造方法を示す工程断面図、図18は半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【0039】
はじめに、本実施形態による半導体装置の構造を図5及び図6を用いて説明する。
【0040】
シリコン基板10上には、素子領域を画定する素子分離膜12が形成されている。素子領域上には、ゲート電極20とソース/ドレイン拡散層24、26とを有するメモリセルトランジスタが形成されている。ゲート電極20は、図5に示すように、ワード線を兼ねる導電膜としても機能する。メモリセルトランジスタが形成されたシリコン基板10上には、ソース/ドレイン拡散層24に接続されたプラグ36及びソース/ドレイン拡散層26に接続されたプラグ38とが埋め込まれた層間絶縁膜30が形成されている。
【0041】
層間絶縁膜30上には、層間絶縁膜40が形成されている。層間絶縁膜40上には、プラグ36を介してソース/ドレイン拡散層24に接続されたビット線48が形成されている。ビット線48は、図5に示すように、ワード線(ゲート電極20)と交わる方向に延在して複数形成されている。ビット線48が形成された層間絶縁膜40上には、層間絶縁膜58が形成されている。層間絶縁膜58には、プラグ38に接続されたプラグ62が埋め込まれている。
【0042】
層間絶縁膜58上には、エッチングストッパ膜64、層間絶縁膜66及びエッチングストッパ膜68が形成されている。エッチングストッパ膜68上には、エッチングストッパ膜68、層間絶縁膜66、エッチングストッパ膜64を貫きプラグ62に接続され、エッチングストッパ膜68上に突出して形成されたシリンダ状の蓄積電極76が形成されている。蓄積電極76上には、タンタル酸化膜(Ta2O5)よりなるキャパシタ誘電体膜78を介して、ルテニウム膜よりなるプレート電極88が形成されている。
【0043】
プレート電極88上には、TiN膜82、層間絶縁膜84,90が形成されている。層間絶縁膜90上には、プラグ96及びTiN膜82を介してプレート電極88に接続され、或いは、プラグ98を介してビット線48に接続された配線層100が形成されている。配線層100が形成された層間絶縁膜90上には、層間絶縁膜102が形成されている。
【0044】
こうして、1トランジスタ、1キャパシタよりなるメモリセルを有するDRAMが構成されている。
【0045】
ここで、本実施形態による半導体装置は、プレート電極88中の炭素濃度が、蓄積電極76中の炭素濃度よりも低くなっていることを1つの特徴とする。本発明による半導体装置においてプレート電極88中の炭素濃度が蓄積電極76中の炭素濃度よりも低いのは、前述のようにキャパシタ誘電体膜78とプレート電極88との間の密着性を高めるためである。電極中の炭素濃度をこのように制御することにより、後工程の熱処理による膜剥がれを防止することができる。
【0046】
なお、このような炭素濃度を有する電極構造は、プレート電極88となるルテニウム膜の堆積後、パターニング前に、フォーミングガス雰囲気中での熱処理を行うことにより形成することができる。
【0047】
次に、本実施形態による半導体装置の製造方法について図7乃至図17を用いて説明する。なお、図7及び図8は図5のA−A′線断面における工程断面図を表し、図9乃至図17は、図5のB−B′線断面における工程断面図を表している。
【0048】
まず、シリコン基板10の主表面上に、例えば、STI(Shallow Trench Isolation)法により、素子分離膜12を形成する(図7(a))。例えば、まず、シリコン基板10上に膜厚100nmのシリコン窒化膜(図示せず)を形成する。次いで、このシリコン窒化膜を、素子領域となる領域に残存するようにパターニングする。次いで、パターニングしたシリコン窒化膜をハードマスクとしてシリコン基板10をエッチングし、シリコン基板10に例えば深さ200nmの素子分離溝を形成する。次いで、例えばCVD法によりシリコン酸化膜を全面に堆積した後、シリコン窒化膜が露出するまでこのシリコン酸化膜をCMP(化学的機械的研磨:Chemical Mechanical Polishing)法により研磨し、素子分離溝内に選択的にシリコン酸化膜を残存させる。この後、シリコン窒化膜を除去し、シリコン基板10の素子分離溝に埋め込まれたシリコン酸化膜よりなる素子分離膜12を形成する。
【0049】
次いで、メモリセル領域のシリコン基板10中にPウェル(図示せず)を形成し、しきい値電圧制御のためのイオン注入を行う。
【0050】
次いで、素子分離膜12により画定された複数の素子領域上に、例えば熱酸化法により、例えば膜厚5nmのシリコン酸化膜よりなるゲート絶縁膜14を形成する。なお、ゲート絶縁膜14としては、シリコン窒化酸化膜などの他の絶縁膜を適用してもよい。
【0051】
次いで、ゲート絶縁膜14上に、例えばポリシリコン膜16とタングステン膜18との積層膜よりなるポリメタル構造のゲート電極20を形成する(図7(b))。例えば、膜厚70nmのポリシリコン膜16と、膜厚5nmのタングステンナイトライド(WN)膜(図示せず)と、膜厚40nmのタングステン膜18と、膜厚200nmのシリコン窒化膜22とを順次堆積した後、リソグラフィー技術及びエッチング技術によりこれら膜を同一の形状にパターニングし、上面がシリコン窒化膜22で覆われ、タングステンナイトライド膜を介してポリシリコン膜16及びタングステン膜18が積層されてなるポリメタル構造のゲート電極20を形成する。なお、ゲート電極20は、ポリメタル構造に限られるものではなく、ポリゲート構造、ポリサイド構造、或いは、金属ゲート等を適用してもよい。
【0052】
次いで、ゲート電極20をマスクとしてイオン注入を行い、ゲート電極20の両側のシリコン基板10中にソース/ドレイン拡散層24、26を形成する。
【0053】
こうして、シリコン基板10上に、ゲート電極20、ソース/ドレイン拡散層24、26を有するメモリセルトランジスタを形成する。
【0054】
次いで、全面に、例えばCVD法により、例えば膜厚35nmのシリコン窒化膜を堆積した後にエッチバックし、ゲート電極20及びシリコン窒化膜22の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜28を形成する(図7(c)、図9(a))。
【0055】
次いで、全面に、例えばCVD法により例えばBPSG膜を堆積した後、リフロー法及びCMP法等により、シリコン窒化膜18が露出するまでその表面を研磨し、表面が平坦化されたBPSG膜よりなる層間絶縁膜30を形成する。
【0056】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜30に、ソース/ドレイン拡散層24に達するスルーホール32と、ソース/ドレイン拡散層26に達するコンタクトホール34とを、ゲート電極20及びサイドウォール絶縁膜28に対して自己整合的に形成する(図7(d)、図9(b))。
【0057】
次いで、層間絶縁膜30に開口されたコンタクトホール32、34内に、プラグ36、38をそれぞれ埋め込む(図8(a)、図9(c))。例えば、CVD法により、砒素ドープした多結晶シリコン膜を堆積した後、CMP法によりシリコン窒化膜22が露出するまで研磨し、コンタクトホール32、34内のみに多結晶シリコン膜よりなるプラグ36、38を選択的に残存させる。
【0058】
次いで、全面に、例えばCVD法により、例えば膜厚200nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜40を形成する。
【0059】
次いで、リソグラフィー技術及びエッチング技術により、プラグ36に達するコンタクトホール42を層間絶縁膜40に形成する(図8(b)、図9(d))。
【0060】
次いで、層間絶縁膜40上に、コンタクトホール42を介してプラグ36に接続されたビット線48を形成する(図8(c)、図10(a))。例えば、まず、スパッタ法により、膜厚45nmの窒化チタン(TiN)/チタン(Ti)の積層構造よりなる密着層50と、膜厚250nmのタングステン(W)膜51とを順次堆積する。次いで、CMP法によりタングステン膜51を研磨し、コンタクトホール42内にタングステン膜51よりなるプラグを埋め込む。次いで、スパッタ法により、膜厚30nmのタングステン膜52を堆積する。次いで、CVD法により、タングステン膜52上に、膜厚200nmのシリコン窒化膜54を堆積する。次いで、リソグラフィー技術及びエッチング技術により、シリコン窒化膜54、タングステン膜52及び密着層50をパターニングし、上面がシリコン窒化膜54に覆われ、密着層50及びタングステン膜52よりなり、プラグ36を介してソース/ドレイン拡散層24に接続されたビット線48を形成する。
【0061】
次いで、全面に、例えばCVD法により、例えば膜厚20nmのシリコン窒化膜を堆積した後にエッチバックし、ビット線48及びシリコン窒化膜54の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜56を形成する(図10(b))。
【0062】
次いで、全面に、例えばCVD法により、例えば膜厚400nmのシリコン酸化膜を堆積し、CMP法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜58を形成する。
【0063】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜58、40に、プラグ38に達するコンタクトホール60を形成する(図10(c))。このとき、シリコン窒化膜に対して高い選択比をもつエッチング条件でシリコン酸化膜をエッチングすることにより、ビット線48上を覆うシリコン窒化膜54及びビット線48の側壁に形成されたサイドウォール絶縁膜56に自己整合でコンタクトホール60を開口することができる。
【0064】
次いで、全面に、例えばスパッタ法により、膜厚25nmの窒化チタン/チタンの積層構造よりなる密着層と、膜厚250nmのタングステン膜とを堆積した後、層間絶縁膜58の表面が露出するまでCMP法により研磨し、コンタクトホール60内に埋め込まれたプラグ62を形成する(図11(a))。
【0065】
次いで、全面に、例えばCVD法により、例えば膜厚40nm程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜64を形成する。
【0066】
次いで、エッチングストッパ膜64上に、例えばCVD法により、例えば膜厚100nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜66を形成する。
【0067】
次いで、層間絶縁膜66上に、例えばCVD法により、例えば膜厚40nm程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜68を形成する。
【0068】
次いで、エッチングストッパ膜68上に、例えばCVD法により、例えば膜厚600nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜70を形成する(図11(b))。
【0069】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜70、エッチングストッパ膜68、層間絶縁膜66、エッチングストッパ膜64をパターニングし、蓄積電極の形成予定領域に、これら膜を貫いてプラグ62に達する開口部72を形成する(図12(a))。
【0070】
次いで、全面に、例えばCVD法により、膜厚10nmの窒化チタン膜と、膜厚40nmのルテニウム(Ru)膜とを堆積する。ルテニウム膜の成膜には、ルテニウム原料として例えばRu(EtCp)2を用い、330℃の温度で成膜を行う。この条件を用いることにより、ルテニウム膜中の酸素濃度は例えば1×1020cm-3程度、炭素濃度は例えば1×1020cm-3程度となる。
【0071】
次いで、フォトレジスト膜(図示せず)を塗布し、窒化チタン膜及びルテニウム膜が形成された開口部72内を埋め込む。
【0072】
次いで、例えばCMP法及び反応性イオンエッチング法により、層間絶縁膜70の表面が露出するまでフォトレジスト膜、ルテニウム膜及び窒化チタン膜を研磨するとともに、開口部72内のフォトレジスト膜を除去し、開口部72の内壁に沿って形成され、窒化チタン膜よりなる密着層74と、ルテニウム膜よりなる蓄積電極76とを形成する(図12(b))。
【0073】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜68をストッパとして、層間絶縁膜70を選択的にエッチングする。
【0074】
次いで、密着層74を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極76、エッチングストッパ膜68、層間絶縁膜66に対して選択的にエッチングする(図13(a))。このエッチングは、密着層74と後に形成するキャパシタ誘電体膜78との相性が悪い場合を考慮したものであり、密着層74と蓄積電極76との相性がよい場合には、必ずしも密着層74を除去する必要はない。密着層74のエッチングは、少なくともエッチングストッパ膜68と蓄積電極76との間に間隙が形成されるまで行うことが望ましい。なお、キャパシタ誘電体膜との相性に基づいて密着層を除去する技術については、例えば、同一出願人による特開2000−124423号公報に詳述されている。
【0075】
次いで、全面に、例えばCVD法により、例えば膜厚10〜30nmのタンタル酸化膜を堆積し、このタンタル酸化膜よりなるキャパシタ誘電体膜78を形成する(図13(b))。例えば、酸素とペントエトキシタンタル(Ta(OC2H5)5)との混合ガスを用い、基板温度を480℃、圧力を1.3Torrとして成膜を行い、タンタル酸化膜よりなるキャパシタ誘電体膜78を形成する。
【0076】
次いで、UV−O3、O3或いはH2O雰囲気などにおける熱処理を行い、タンタル酸化膜中の酸素空孔を充填するとともに、PETの加水分解反応を促進する。例えば、UV−O3中で、温度を480℃として2時間の熱処理を行う。
【0077】
次いで、全面に、例えばCVD法により、例えば膜厚30〜50nmのルテニウム膜80を堆積する。例えば、スパッタ法により膜厚約10nmのシード層を形成した後、CVD法によりルテニウム膜を堆積することにより、所定膜厚のルテニウム膜を形成する。CVDによるルテニウム膜成の成膜には、ルテニウム原料として例えばRu(EtCp)2を用い、300℃の温度で成膜を行う。この条件を用いることにより、ルテニウム膜中の酸素濃度は例えば1×1021cm-3程度、炭素濃度は例えば5×1020cm-3程度となる。このような条件を用いた成膜では、膜中に多量の酸素が含まれており、キャパシタ誘電体膜78とルテニウム膜80との間の密着性は向上される。
【0078】
次いで、フォーミングガス(3%H2+97%N2)雰囲気中で例えば400℃、1時間の熱処理を行い、ルテニウム膜80中の不純物を低減する。熱処理後のルテニウム膜中の不純物分布は、例えば図1に示すようになる。これにより、キャパシタ誘電体膜78とルテニウム膜80(プレート電極88)との間の密着性が更に向上される。
【0079】
次いで、全面に、例えばスパッタ法により、例えば膜厚50nmのTiN膜82を堆積する。なお、TiN膜82は、プレート電極88とプラグ96との間の密着性を向上するための膜である。
【0080】
次いで、全面に、例えばCVD法により、例えば膜厚300nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜84を形成する(図14)。
【0081】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜84、TiN膜82、ルテニウム膜80をパターニングし、上面がTiN膜82及び層間絶縁膜84により覆われ、ルテニウム膜80よりなるプレート電極88を形成する。
【0082】
次いで、全面に、例えばCVD法により、例えば膜厚1000nmのシリコン酸化膜を堆積し、CMP法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜90を形成する。
【0083】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜90を貫きプレート電極88に達するコンタクトホール92と、層間絶縁膜90、エッチングストッパ膜68、層間絶縁膜66、エッチングストッパ膜64及びシリコン窒化膜54を貫きビット線48に達するコンタクトホール94とを形成する(図15)。例えば、層間絶縁膜90,84,66は、圧力を0.05Torr、パワーを1500W、ガス流量をC4F8/CO/Ar/O2=15/300/350/5sccmとして、シリコン窒化膜に対してエッチング選択性を確保しうる条件でエッチングし、エッチングストッパ膜68、64及びシリコン窒化膜54は、圧力を0.05Torr、パワーを1500W、ガス流量をCHF3/CO/O2=50/150/5sccmとして、シリコン酸化膜に対してエッチング選択性を確保しうる条件でエッチングする。
【0084】
次いで、全面に、例えばスパッタ法により、膜厚25nmの窒化チタン/チタンの積層構造よりなる密着層と、膜厚250nmのタングステン膜とを堆積した後、層間絶縁膜90の表面が露出するまでCMP法により研磨し、コンタクトホール92内に埋め込まれたプラグ96と、コンタクトホール94内に埋め込まれたプラグ98とを形成する(図16)。
【0085】
次いで、フォーミングガス(3%H2+97%N2)雰囲気中で、例えば400℃、1時間の熱処理を行う。続けて、窒素雰囲気中で、例えば500℃、1時間の熱処理を行う。これら熱処理により、プラグ96,98を形成するまでのバックエンドプロセスにおいてキャパシタが被るダメージを低減し、キャパシタの特性を向上することができる。
【0086】
次いで、全面に、例えばスパッタ法により、膜厚10nmのバリアメタルとなる窒化チタン膜と、膜厚300nmのアルミ膜或いは銅膜とを堆積してパターニングし、プラグ96、98を介して下層配線に接続された配線層100を形成する。
【0087】
次いで、全面に、例えばCVD法により、例えば膜厚1000nmのシリコン酸化膜を堆積し、CMP法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜102を形成する(図16)。
【0088】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜102を貫き配線層100に達するコンタクトホール104を形成する。
【0089】
次いで、全面に、例えばスパッタ法により、膜厚25nmの窒化チタン/チタンの積層構造よりなる密着層と、膜厚250nmのタングステン膜とを堆積した後、層間絶縁膜102の表面が露出するまでCMP法により研磨し、コンタクトホール104内に埋め込まれたプラグ106を形成する。
【0090】
次いで、全面に、例えばスパッタ法により、膜厚10nmのバリアメタルとなる窒化チタン膜と、膜厚300nmのアルミ膜或いは銅膜とを堆積してパターニングし、プラグ106を介して配線層100に接続された配線層108を形成する。
【0091】
次いで、全面に、例えばCVD法により、例えば膜厚300nmシリコン酸化膜110と、例えば膜厚600nmのシリコン窒化膜112とを堆積し、最上層のパッシベーション膜を形成する(図17)。
【0092】
次いで、フォーミングガス(3%H2+97%N2)雰囲気中で、例えば400℃、1時間の熱処理を行い、トランジスタ特性の回復を行う。
【0093】
こうして、1トランジスタ、1キャパシタよりなるメモリセルを有するDRAMを製造することができる。
【0094】
図18は、半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。図18(a)はキャパシタの形成後に窒素雰囲気中で400℃、1時間の熱処理を行った試料、図18(b)はキャパシタの形成後にフォーミングガス雰囲気中で400℃、1時間の熱処理を行い、更に窒素雰囲気中で400℃、1時間の熱処理を行った試料である。
【0095】
図示するように、窒素雰囲気中での熱処理のみを行った試料ではキャパシタ誘電体膜78とプレート電極88との界面で膜剥がれが生じているが、フォーミングガス雰囲気中での熱処理及び窒素雰囲気中での熱処理を行った試料では膜剥がれは生じなかった。
【0096】
このように、本実施形態によれば、キャパシタ誘電体膜とプレート電極との界面における膜剥がれを防止できるとともに、フォーミングガス雰囲気中での熱処理によるキャパシタの電気特性の劣化を低減することができる。
【0097】
なお、上記実施形態では、蓄積電極及びプレート電極の形成条件の最適化、プレート電極となるルテニウム膜の成膜後、パターニングの前に行うフォーミングガス雰囲気中での熱処理及びバックエンドプロセス中に行うフォーミングガス雰囲気中での熱処理を行うことにより、キャパシタ誘電体膜とプレート電極との界面における密着性及びキャパシタの電気特性を向上したが、いずれか1つの手段のみを行うようにしてもよいし、任意の2つの手段を組み合わせて行うようにしてもよい。
【0098】
また、蓄積電極の形成後、キャパシタ誘電体膜の形成前に、フォーミングガス雰囲気中での熱処理を更に追加してもよい。この熱処理を行うことにより、蓄積電極中の不純物濃度を低減することができ、キャパシタ特性を向上することが可能である。
【0099】
[変形実施形態]
本発明は、上記実施形態に限らず種々の変形が可能である。
【0100】
例えば、上記実施形態では、キャパシタ誘電体膜としてタンタル酸化膜を用い、電極材料としてルテニウム膜を用いた場合を代表的な例として示しているが、本発明はタンタル酸化膜とルテニウム膜との組み合わせに限定されるものではない。
【0101】
電極材料としては、上記ルテニウムと共通の性質を有する白金族元素である、イリジウム(Ir)、ロジウム(Rh)、プラチナ(Pt)、パラジウム(Pd)、オスミウム(Os)を用いた場合に効果が期待できる。また、これら金属の酸化物である酸化ルテニウム(RuOx)や酸化イリジウム(IrOx)、SROを電極材料として用いてもよい。
【0102】
また、タンタル酸化膜を形成する場合のほか、上記導電性材料を電極材として用いる酸化物誘電体材料、例えば酸化ジルコニウム(ZrOx)膜、酸化ハフニウム(HfOx)膜、BST膜、STO膜、PZT膜を形成する場合においても、本発明を適用することができる。
【0103】
また、上記実施形態では、本発明をDRAMに適用した場合について説明したが、DRAMのみならず、MIM構造のキャパシタを有する半導体装置に広く適用することができる。例えば、キャパシタ誘電体膜として強誘電体膜を用いた強誘電体メモリにおいても本発明を適用することができる。
【0104】
【発明の効果】
以上の通り、本発明によれば、上部電極となる金属膜の堆積後、パターニングの前に、水素を含む雰囲気中での熱処理を行うので、上部電極中の炭素濃度が低減され、キャパシタ誘電体膜と上部電極との間の密着性を高めることができる。これにより、上部電極の膜剥がれを防止することができる。
【0105】
また、上部電極中に酸素が高濃度に含まれる条件で上部電極となる金属膜の成膜を行うので、キャパシタ誘電体膜と上部電極との間の密着性を高めることができる。これにより、上部電極の膜剥がれを防止することができる。
【0106】
また、上部電極の形成後、最上層のパッシベーション膜の形成前に、水素を含む雰囲気中で熱処理を行うので、バックエンドプロセスにおけるダメージを低減することができ、キャパシタ特性を向上することができる。
【図面の簡単な説明】
【図1】フォーミングガス雰囲気中での熱処理前後におけるキャパシタ中の炭素及び酸素の分布を2次イオン質量分析法により測定した結果を示すグラフである。
【図2】上部電極の形成後に熱処理を行った試料を走査型電子顕微鏡により観察した結果を示す図である。
【図3】キャパシタのリーク電流を測定した結果を示すグラフである。
【図4】キャパシタのリーク電流を測定した結果を示すグラフである。
【図5】本発明の一実施形態による半導体装置の構造を示す平面図である。
【図6】本発明の一実施形態による半導体装置の構造を示す概略断面図である。
【図7】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図8】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図9】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図10】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図11】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その5)である。
【図12】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その6)である。
【図13】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その7)である。
【図14】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その8)である。
【図15】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その9)である。
【図16】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その10)である。
【図17】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その11)である。
【図18】半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【符号の説明】
10…シリコン基板
12…素子分離膜
14…ゲート絶縁膜
16…多結晶シリコン膜
18,52…タングステン膜
20…ゲート電極
22、54…シリコン窒化膜
24、26…ソース/ドレイン拡散層
28、56…サイドウォール絶縁膜
30、40、58、66、70、84、90、102…層間絶縁膜
32、34、60、92、94、104…コンタクトホール
36、38、62、96、98、106…プラグ
48…ビット線
50、74…密着層
64、68…エッチングストッパ膜
72…開口部
76…蓄積電極
78…キャパシタ誘電体膜
80…ルテニウム膜
82…TiN膜
88…プレート電極
100、108…配線層
112…シリコン酸化膜
114…シリコン窒化膜
Claims (6)
- 基板上に、金属よりなる下部電極を形成する工程と、
前記下部電極上に、酸化物誘電体膜よりなるキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、金属膜をCVD法により堆積する工程と、
前記金属膜の堆積後、水素を含む雰囲気中で熱処理を行う工程と、
前記熱処理を行った後、前記金属膜をパターニングして前記金属膜よりなる上部電極を形成する工程と
を有することを特徴とする容量素子の製造方法。 - 請求項1記載の容量素子の製造方法において、
前記上部電極中の酸素濃度が前記下部電極中の酸素濃度よりも高くなるように、前記下部電極及び前記上部電極の形成条件を制御する
ことを特徴とする容量素子の製造方法。 - 半導体基板上に、金属よりなる下部電極を形成する工程と、
前記下部電極上に、酸化物誘電体膜よりなるキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、金属膜をCVD法により堆積する工程と、
前記金属膜の堆積後、水素を含む雰囲気中で熱処理を行う工程と、
前記熱処理を行った後、前記金属膜をパターニングして前記金属膜よりなる上部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記上部電極を形成する工程の後、最上層のパッシベーション膜を形成する工程の前に、水素を含む雰囲気中で熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記上部電極を形成する工程の後の前記熱処理を行った後、前記パッシベーション膜を形成する工程の前に、窒素雰囲気中で熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項3乃至5のいずれか1項に記載の半導体装置の製造方法において、
前記上部電極中の酸素濃度が前記下部電極中の酸素濃度よりも高くなるように、前記下部電極及び前記上部電極の形成条件を制御する
ことを特徴とする半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001332706A JP4342131B2 (ja) | 2001-10-30 | 2001-10-30 | 容量素子の製造方法及び半導体装置の製造方法 |
US10/173,596 US6690054B2 (en) | 2001-10-30 | 2002-06-19 | Capacitor |
TW091114195A TW543185B (en) | 2001-10-30 | 2002-06-27 | Capacitor, method for fabricating the capacitor, and method for fabricating semiconductor device |
KR1020020042952A KR100815657B1 (ko) | 2001-10-30 | 2002-07-22 | 용량 소자 및 그 제조 방법과 반도체 장치의 제조 방법 |
US10/705,889 US6924193B2 (en) | 2001-10-30 | 2003-11-13 | Capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001332706A JP4342131B2 (ja) | 2001-10-30 | 2001-10-30 | 容量素子の製造方法及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003133438A JP2003133438A (ja) | 2003-05-09 |
JP4342131B2 true JP4342131B2 (ja) | 2009-10-14 |
Family
ID=19148089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001332706A Expired - Lifetime JP4342131B2 (ja) | 2001-10-30 | 2001-10-30 | 容量素子の製造方法及び半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6690054B2 (ja) |
JP (1) | JP4342131B2 (ja) |
KR (1) | KR100815657B1 (ja) |
TW (1) | TW543185B (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9051641B2 (en) * | 2001-07-25 | 2015-06-09 | Applied Materials, Inc. | Cobalt deposition on barrier surfaces |
KR100468774B1 (ko) * | 2002-11-26 | 2005-01-29 | 삼성전자주식회사 | 반도체 메모리 소자의 제조방법 |
JP2005032800A (ja) * | 2003-07-08 | 2005-02-03 | Renesas Technology Corp | 半導体装置の製造方法 |
US20070001208A1 (en) * | 2005-06-30 | 2007-01-04 | Andrew Graham | DRAM having carbon stack capacitor |
DE102005056262A1 (de) * | 2005-11-25 | 2007-05-31 | Infineon Technologies Ag | Verfahren zum Herstellen einer Schichtanordnung, Verfahren zum Herstellen eines elektrischen Bauelementes, Schichtanordnung und elektrisches Bauelement |
JP2007165788A (ja) * | 2005-12-16 | 2007-06-28 | Tokyo Electron Ltd | 金属系膜の脱炭素処理方法、成膜方法および半導体装置の製造方法 |
KR100790237B1 (ko) * | 2005-12-29 | 2008-01-02 | 매그나칩 반도체 유한회사 | 이미지 센서의 금속배선 형성방법 |
US7615480B2 (en) * | 2007-06-20 | 2009-11-10 | Lam Research Corporation | Methods of post-contact back end of the line through-hole via integration |
JP2010080737A (ja) * | 2008-09-26 | 2010-04-08 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置 |
JP5193913B2 (ja) * | 2009-03-12 | 2013-05-08 | 東京エレクトロン株式会社 | CVD−Ru膜の形成方法および半導体装置の製造方法 |
JP2011060825A (ja) | 2009-09-07 | 2011-03-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US20120280369A1 (en) * | 2009-12-18 | 2012-11-08 | Hitachi Kokusai Electric Inc. | Method for manufacturing semiconductor device, substrate processing apparatus, and semiconductor device |
KR101195268B1 (ko) * | 2011-02-14 | 2012-11-14 | 에스케이하이닉스 주식회사 | 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 및 형성 방법 |
CN109494302B (zh) * | 2017-09-12 | 2024-04-05 | 松下知识产权经营株式会社 | 电容元件、图像传感器以及电容元件的制造方法 |
US20210327881A1 (en) * | 2020-04-17 | 2021-10-21 | Micron Technology, Inc. | Methods of Utilizing Etch-Stop Material During Fabrication of Capacitors, Integrated Assemblies Comprising Capacitors |
US11121135B1 (en) * | 2020-05-15 | 2021-09-14 | Winbond Electronics Corp. | Structure of memory device |
US11610999B2 (en) * | 2020-06-10 | 2023-03-21 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Floating-gate devices in high voltage applications |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3239445B2 (ja) * | 1992-06-09 | 2001-12-17 | セイコーエプソン株式会社 | 誘電体素子及びその製造方法並びに半導体記憶装置 |
JP3587004B2 (ja) * | 1996-11-05 | 2004-11-10 | ソニー株式会社 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
KR100258979B1 (ko) * | 1997-08-14 | 2000-06-15 | 윤종용 | 유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법 |
US6078072A (en) * | 1997-10-01 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitor |
KR100252058B1 (ko) * | 1997-12-30 | 2000-04-15 | 윤종용 | 요철형 표면을 갖는 스토리지 전극을 구비하는 캐패시터 및 그제조방법 |
KR19990065749A (ko) * | 1998-01-16 | 1999-08-05 | 윤종용 | 질화막과 산화막의 복합막을 유전체막으로 갖는 반도체 소자의 커패시터 |
US6284655B1 (en) * | 1998-09-03 | 2001-09-04 | Micron Technology, Inc. | Method for producing low carbon/oxygen conductive layers |
JP2001203334A (ja) * | 1999-11-10 | 2001-07-27 | Mitsubishi Electric Corp | キャパシタを有する半導体装置およびその製造方法 |
-
2001
- 2001-10-30 JP JP2001332706A patent/JP4342131B2/ja not_active Expired - Lifetime
-
2002
- 2002-06-19 US US10/173,596 patent/US6690054B2/en not_active Expired - Lifetime
- 2002-06-27 TW TW091114195A patent/TW543185B/zh not_active IP Right Cessation
- 2002-07-22 KR KR1020020042952A patent/KR100815657B1/ko not_active IP Right Cessation
-
2003
- 2003-11-13 US US10/705,889 patent/US6924193B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6924193B2 (en) | 2005-08-02 |
KR100815657B1 (ko) | 2008-03-20 |
US20030107076A1 (en) | 2003-06-12 |
JP2003133438A (ja) | 2003-05-09 |
KR20030035815A (ko) | 2003-05-09 |
US6690054B2 (en) | 2004-02-10 |
US20040097050A1 (en) | 2004-05-20 |
TW543185B (en) | 2003-07-21 |
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Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
R371 | Transfer withdrawn |
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|
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