KR100972864B1 - 반도체 메모리 소자 및 반도체 메모리 소자의 캐패시터형성방법 - Google Patents

반도체 메모리 소자 및 반도체 메모리 소자의 캐패시터형성방법 Download PDF

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Abstract

스토리지 노드 벙커 불량 또는 장벽층의 소실로 인한 불량을 방지할 수 있는 반도체 메모리 소자 및 그 캐패시터 형성방법을 제시한다. 반도체 메모리 소자는, 반도체기판 상의 층간절연막에 형성된 컨택홀과, 컨택홀의 바닥면에 형성된 장벽층과, 컨택홀의 나머지 부분을 채우는 도전막으로 이루어진 제1 스토리지 노드 컨택과, 제1 스토리지 노드 컨택이 형성된 결과물 상에, 제1 스토리지 노드 컨택과 일정 간격 쉬프트되도록 형성된 제2 스토리지 노드 컨택과, 제2 스토리지 노드 컨택 사이에 형성된 절연막과, 제2 스토리지 노드 컨택과 접속되며 셀 단위로 분리된 스토리지 전극, 및 스토리지 전극을 감싸는 유전체막 및 플레이트 전극을 포함한다.
스토리지 노드, 장벽층, 벙커 불량, 딥 아웃, 실린더형 스토리지 전극

Description

반도체 메모리 소자 및 반도체 메모리 소자의 캐패시터 형성방법{Semiconductor memory device and method for forming capacitor thereof}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 특히 실린더형 스토리지 전극을 구비하는 반도체 메모리 소자 및 반도체 메모리 소자의 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 고집적화와 그로 인한 디자인 룰(design rule)의 감소로 인해 한정된 면적 내에 메모리 소자를 구현하는 데 어려움이 도출되고 있다. 예컨대, 하나의 트랜지스터와 하나의 캐패시터로 이루어진 단위 메모리 셀로 구성되는 디램(DRAM) 소자의 경우, 한정된 면적 내에 충분한 캐패시턴스를 가지는 캐패시터를 구현하기가 더욱 어려워지고 있다. 제한된 면적 내에서 충분한 캐패시턴스를 확보하기 위해서는 스토리지 전극의 유효 표면적을 증가시키는 방안이 고려되고 있으며, 이러한 방안으로 스토리지 전극의 높이를 증가시키는 방법이 우선적으로 고려되고 있다. 특히, 실린더 형태의 스토리지 전극의 경우 유효 표면적의 증가를 위해 그 높이는 점차 높아지고 있는 반면에 실린더의 직경은 작아지고 있어 어스펙트 비(aspect ratio)가 매우 높아지고 있다. 이러한 상황은 캐패시터 유전체막의 스텝 커버리지(step coverage) 특성을 열화시키고 캐패시턴스의 감소를 가져와 수율의 감소를 야기하게 된다.
도 1 내지 도 3은 종래의 실린더형 스토리지 전극을 구비하는 캐패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체기판(도시되지 않음)에 형성된 층간절연막(100, 120)에 제1 및 제2 스토리지 노드 컨택(110, 130)을 형성한다. 제2 스토리지 노드 컨택(130)은 제1 스토리지 노드 컨택(110)이 노출되도록 층간절연막(120)을 식각하여 컨택홀을 형성하고, 여기에 불순물이 도핑된 폴리실리콘막을 채운 다음 에치백 공정으로 형성한다. 제2 스토리지 노드 컨택(130)이 형성된 결과물 상에 식각정지막(140)과 실린더 형성을 위한 희생막(150)을 차례로 형성한다. 희생막(150)과 식각정지막을 차례로 이방성식각하여 제2 스토리지 노드 컨택(130)을 노출시키는 개구부를 형성한다.
도 2를 참조하면, 상기 개구부의 바닥면에 티타늄실리사이드(TiSi2)를 형성하여 스토리지 전극과 제2 스토리지 노드 컨택(130) 사이의 접촉저항을 낮추기 위한 장벽층(160)을 형성한다. 다음에, 장벽층(160)이 형성된 결과물의 전면에, 예컨대 티타늄나이트라이드(TiN)를 일정 두께 증착한 다음 에치백 또는 화학기계적연마(CMP) 공정을 수행하여 셀 단위로 분리된 스토리지 전극(170)을 형성한다.
도 3을 참조하면, 산화막 식각액을 사용하여 희생막(도 2의 150)을 딥-아웃하여 스토리지 전극(170)을 셀 단위로 분리시킨다. 이 결과물 상에 유전물질을 증 착하여 유전체막(180)을 형성한 다음, 전면에 도전막을 증착하여 플레이트 전극(190)을 형성한다.
한편, 반도체 소자의 고집적화, 디자인 룰의 감소로 인해 실린더 사이의 간격은 좁아지고 실린더의 높이는 높아지고 있는 상황에서, 스토리지 전극용 티타늄나이트라이드(TiN)의 두께를 감소시킬 경우 유전체막의 스텝 커버리지가 개선되고 실린더 내부 면적이 증가하여 셀 캐패시턴스가 증가된다.
그러나, 스토리지 전극용 도전층의 두께를 감소시킬 경우, 희생막을 습식식각액을 사용하여 제거하는 풀 딥-아웃(full dip-out) 공정에서 식각액이 스토리지 전극용 도전층(170)을 침투하여 스토리지 노드 벙커(bunker) 불량이 발생하거나, 스토리지 전극과 제2 스토리지 노드 컨택 사이에 위치하는 장벽층(160)이 소실되는 문제가 발생할 수 있다. 이러한 현상은 식각액이 스토리지 전극용 도전층을 침투해 들어가는 정도에 따라 다르게 발생하는데, 침투하는 정도가 약할 경우에는 장벽층(160)의 소실로 인한 싱글 비트 불량(single bit fail)이 발생하고, 침투하는 정도가 심할 경우에는 장벽층(160) 소실뿐만 아니라 스토리지 노드 벙커(bunker)에 의한 멀티 비트 불량(multi bit fail)이 발생하여 소자에 치명적인 악영향을 미치게 된다.
스토리지 노드 벙커는 식각액이 스토리지 전극용 도전층을 침투해서 층간절연막(140)을 식각함으로써 발생하는 것으로, 후속 공정 진행시 벙커 쪽으로 도전물질이 침투하여 금속 배선층과 스토리지 노드 컨택 사이에 단락을 유발하며, 금속 배선층 형성을 위한 사진식각 공정에서 패턴 불량을 야기함으로써 수율감소의 원인 이 되기도 한다. 또한, 종래의 실린더의 경우 스토리지 전극끼리 서로 붙어 브리지(bridge)가 발생하여 멀티 비트 불량을 야기하게 된다.
본 발명이 이루고자 하는 기술적 과제는 스토리지 노드 벙커 불량 또는 장벽층의 소실이 일어나지 않는 구조의 반도체 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 스토리지 노드 벙커 불량 또는 장벽층의 소실로 인한 불량을 방지할 수 있는 반도체 메모리소자의 캐패시터 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 메모리 소자는, 반도체기판 상의 층간절연막에 형성된 컨택홀과, 컨택홀의 바닥면에 형성된 장벽층과, 컨택홀의 나머지 부분을 채우는 도전막으로 이루어진 제1 스토리지 노드 컨택과, 제1 스토리지 노드 컨택이 형성된 결과물 상에, 제1 스토리지 노드 컨택과 일정 간격 쉬프트되도록 형성된 제2 스토리지 노드 컨택과, 제2 스토리지 노드 컨택 사이에 형성된 절연막과, 제2 스토리지 노드 컨택과 접속되며 셀 단위로 분리된 스토리지 전극, 및 스토리지 전극을 감싸는 유전체막 및 플레이트 전극을 포함하는 것을 특징으로 한다.
상기 장벽층은 티타늄실리사이드(TiSi2), 코발트실리사이드(CoSi2) 또는 텅스텐실리사이드(WSi) 중의 어느 하나로 이루어질 수 있다.
상기 제1 스토리지 노드 컨택 및 제2 스토리지 노드 컨택은 금속, 금속 질화 물 또는 금속 산화물 중의 어느 하나로 이루어질 수 있다.
상기 제1 스토리지 노드 컨택 또는 제2 스토리지 노드 컨택은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 이루어질 수 있다.
상기 제2 스토리지 노드 컨택 사이에 형성된 절연막은 질화막으로 이루어질 수 있다.
상기 제2 스토리지 노드 컨택 사이에 형성된 절연막은, 상기 스토리지 전극을 지지하여 스토리지 전극의 기울어짐 또는 쓰러짐을 방지할 수 있도록 상기 스토리지 전극의 하부까지 연장될 수 있다.
상기 스토리지 전극은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 이루어질 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 메모리 소자의 캐패시터 형성방법은, 반도체기판 상에 형성된 제1 층간절연막에 제1 컨택홀을 형성하는 단계, 제1 컨택홀의 바닥면에 장벽층을 형성하는 단계, 제1 컨택홀을 채우는 제1 스토리지 노드 컨택을 형성하는 단계, 제1 스토리지 노드 컨택이 형성된 결과물 상에 제2 층간절연막을 형성하는 단계, 제1 스토리지 노드 컨택의 일부를 노출시키는 제2 컨택홀을 형성하는 단계, 제2 컨택홀을 채우는 제2 스토리지 노드 컨택을 형성하는 단계, 제2 스토리지 느도 컨택이 형성된 결과물 상에 희생막을 형성하는 단계, 제2 스토리지 노드 컨택이 노출되도록 희생막을 식각하는 단계, 희생막을 식각한 결과물 상에, 셀 단위로 분리된 실린더형 스토리지 전극을 형성하는 단계, 희생막을 딥-아웃하여 제거하는 단계, 및 스토리지 전극을 감싸는 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 컨택홀의 바닥면에 장벽층을 형성하는 단계는, 상기 제1 컨택홀의 바닥면에 실리사이드용 금속막을 증착하는 단계와, 상기 금속막을 열처리하여 금속 실리사이드를 형성하는 단계로 이루어질 수 있다. 이 경우, 상기 금속막을 열처리하는 단계는, 700 ∼ 900℃의 온도와 질소가스(N2) 분위기에서 10초 ∼ 300초 동안 진행할 수 있다. 그리고, 상기 실리사이드용 금속막은 티타늄(Ti), 텅스텐(W), 코발트(Co) 중의 어느 하나를 사용할 수 있다.
상기 제1 스토리지 노드 컨택은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성할 수 있다.
상기 제2 스토리지 노드 컨택은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성할 수 있다.
상기 희생막을 형성하는 단계 전에, 상기 희생막 하부에 식각정지막을 형성하는 단계를 더 포함할 수 있다. 상기 희생막은 산화막으로 형성하고, 상기 식각정지막은 질화막으로 형성할 수 있다.
상기 스토리지 전극은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성할 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 메모리 소자의 캐패시터 형성방법은, 반도체기판 상에 형성된 제1 층간절연막에 제1 컨택홀을 형성하는 단계, 제1 컨택홀을 도전막으로 매립하여 제1 스토리지 노드 컨택을 형성하는 단계, 제1 스토리지 노드 컨택이 형성된 결과물 상에 제2 층간절연막을 형성하는 단계, 제1 스토리지 노드 컨택의 일부를 노출시키는 제2 컨택홀을 형성하는 단계, 제2 컨택홀을 매립하여 제2 스토리지 노드 컨택을 형성하는 단계, 제2 층간절연막을 제거하는 단계, 제2 층간절연막이 제거된 결과물 상에 식각정지막을 형성하는 단계, 식각정지막 상에 희생막을 형성하는 단계, 제2 스토리지 노드 컨택이 노출되도록 희생막 및 식각정지막을 패터닝하는 단계, 셀 단위로 분리된 스토리지 전극을 형성하는 단계, 희생막을 딥-아웃하여 제거하는 단계, 및 스토리지 전극을 감싸는 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 스토리지 노드 컨택은 티타늄나이트라이드(TiN), 탄탈륨나이트라이 드(TaN), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성할 수 있다.
상기 제1 컨택홀의 바닥면에 장벽층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 컨택홀의 바닥면에 장벽층을 형성하는 단계는, 상기 제1 컨택홀의 바닥면에 실리사이드용 금속막을 형성하는 단계와, 상기 금속막을 열처리하여 금속 실리사이드를 형성하는 단계로 이루어질 수 있다. 상기 금속막을 열처리하는 단계는, 700 ∼ 900℃의 온도와 질소가스(N2) 분위기에서 10초 ∼ 300초 동안 진행할 수 있다.
상기 실리사이드용 금속막은 티타늄(Ti), 텅스텐(W) 또는 코발트(Co) 중의 어느 하나로 형성할 수 있다.
상기 제1 스토리지 노드 컨택은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성할 수 있다.
상기 제2 스토리지 노드 컨택은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성할 수 있다.
상기 식각정지막을 형성하는 단계 후, 상기 식각정지막에 대해 에치백 또는 화학적기계적연마(CMP) 공정을 실시하여 상기 제2 스토리지 노드 컨택을 노출시키는 단계를 더 포함할 수 있다.
상기 식각정지막을 형성하는 단계에서, 상기 식각정지막을 제2 스토리 노드 컨택의 높이보다 높게 형성하여, 희생막 및 식각정지막 패터닝 후 스토리지 전극 사이에 식각정지막의 일부가 잔류하도록 할 수 있다.
상기 희생막은 산화막으로 형성하고, 식각정지막은 질화막으로 형성할 수 있다.
상기 스토리지 전극은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리소자를 도시한 단면도이다. 편의상, 반도체기판 상부에 형성된 트랜지스터, 비트라인, 랜딩 플러그 컨택 등의 캐패시터 하부 구조물들에 대한 도시는 생략하기로 한다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리소자는, 반도체기판(200) 상의 층간절연막(210)에 형성된 컨택홀과, 상기 컨택홀의 바닥면에 형성된 장벽층(220)과, 상기 컨택홀의 나머지 부분을 채우는 제1 스토리지 노드 컨택(230)과, 상기 제1 스토리지 노드 컨택(230)과 접속된 제2 스토리지 노드 컨택(250)과, 상기 제2 스토리지 노드 컨택들(250) 사이에 형성되어 제2 스토리지 노드 컨택들을 서로 분리시키는 절연막(260)과, 상기 제2 스토리지 노드 컨택(250)과 접속되며 셀 단위로 분리된 실린더형 스토리지 전극(280), 상기 스토리지 전극(280)을 감싸는 유전체막(290) 및 플레이트 전극(300)을 포함하여 이루어진다.
상기 장벽층(220)은 반도체기판(200)의 도전영역 또는 반도체기판 상에 형성된 랜딩 플러그 컨택과 제1 스토리지 노드 컨택(230) 사이의 반응을 방지하여 스토리지 노드 컨택의 저항을 감소시키기 위한 것으로, 예컨대 금속 실리사이드로 이루어질 수 있다. 상기 금속 실리사이드의 금속으로는, 예컨대 티타늄(Ti), 텅스텐(W) 및 코발트(Co) 등이 있다.
제1 스토리지 노드 컨택(230) 및 제2 스토리지 노드 컨택(250)은 금속, 금속질화물 또는 금속산화물로 이루어질 수 있다. 그리고, 제2 스토리지 노드 컨택(250)은 스토리지 전극(280)과 제1 스토리지 노드 컨택(230)을 중간 접속시키는 것으로, 제1 스토리지 노드 컨택(230)에 대해 일정 간격 쉬프트되도록 배치될 수 있다. 제1 또는 제2 스토리지 노드 컨택을 구성하는 물질로는, 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN), 텅스텐(W), 루테 늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 등이 있다.
상기 절연막(260)은 제2 스토리지 노드 컨택(250)들 사이에 배치되어 제2 스토리지 노드 컨택들을 전기적으로 분리시키기 위한 것으로, 산화막(SiOX) 또는 질화막(SiN)으로 이루어질 수 있다. 절연막(260)이 질화막(SiN)으로 이루어진 경우, 실린더 형성을 위하여 희생막을 딥 아웃하는 공정에서 식각액이 침투하는 것을 방지하는 효과가 더욱 크다. 그리고, 절연막(260)의 높이는 도시된 것처럼 제2 스토리지 노드 컨택(250)보다 높거나, 또는 같을 수도 있다. 절연막(260)이 제2 스토리지 노드 컨택(250)보다 높을 경우 스토리지 전극의 하부를 지지하여 스토리지 전극의 쓰러짐 등을 방지할 수 있다. 절연막(260)이 제2 스토리지 노드 컨택(250) 보다 300 ∼ 500Å 정도 높은 것이 바람직하다.
스토리지 전극(280)은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 등으로 형성할 수 있다. 스토리지 전극(280)의 두께가 얇을수록 후속 유전체막 증착시 스텝 커버리지가 양호하고 실린더의 내부 면적이 증가될 수 있으나, 너무 얇으면 희생막을 딥 아웃하는 공정에서 식각액이 쉽게 침투하여 스토리지 전극이 쓰러질 수 있으므로, 스토리지 전극(280)의 두께는 100 ∼ 500Å 정도인 것이 바람직하다.
이와 같은 본 발명의 반도체 메모리 소자에 따르면, 제1 및 제2 스토리지 노 드 컨택(230, 250)이 금속, 금속 질화물 또는 금속 산화물로 이루어져 있어 폴리실리콘 스토리지 노드 컨택에 비해 컨택 저항을 감소시킬 수 있다. 또한, 장벽층(220)이 제1 스토리지 노드 컨택(230) 하부에 배치됨으로써 희생막을 딥 아웃하여 제거할 때 스토리지 전극을 통과하여 제2 스토리지 노드 컨택(250)으로 산화막 식각액이 침투하여도 장벽층이 소실되는 문제는 발생하지 않는다. 또한, 제2 스토리지 노드 컨택(250) 사이에 질화막(260)이 배치되어 있기 때문에 산화막 식각액에 쉽게 식각되지 않아 벙커불량이 발생하지 않는다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 반도체 메모리소자의 캐패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 5를 참조하면, 반도체기판(200) 상에 형성된 제1 층간절연막(210)을 식각하여 컨택홀을 형성한다. 도시되지 않았지만, 상기 반도체기판(200) 상에는 트랜지스터, 비트라인 및 랜딩 플러그 컨택과 같은 하부 구조가 형성되어 있다. 상기 컨택홀의 바닥면에, 제1 스토리지 노드 컨택과 반도체기판(200), 또는 제1 스토리지 노드 컨택과 반도체기판 상에 형성된 랜딩 플러그 컨택(도시되지 않음) 사이의 반응을 방지하기 위한 장벽층(220)을 형성한다.
상기 장벽층(220)은 금속 실리사이드로 형성할 수 있다. 이를 위하여 먼저, 20 ∼ 100Å 정도의 두께로 금속막, 예컨대 티타늄(Ti)막을 증착한다. 다음, 증착된 티타늄(Ti)막에 대해 급속열처리(RTA)를 실시하면 티타늄(Ti)과 반도체기판(200)의 실리콘(Si)이 반응하여 티타늄실리사이드(TiSi2)로 이루어진 장벽층(220) 이 형성된다. 상기 급속열처리(RTA) 공정은 예컨대 700 ∼ 900℃ 정도의 온도와 질소가스(N2) 분위기에서 약 10 ∼ 300초 동안 진행할 수 있다. 상기 장벽층(220)을 형성하기 위한 금속으로 티타늄(Ti) 외에도 텅스텐(W) 또는 코발트(Co)를 사용할 수 있다.
장벽층(220)이 형성된 결과물 상에 도전막을 200 ∼ 1,000Å의 두께로 증착한 다음, 도전막에 대해 에치백 또는 화학적기계적연마(CMP) 공정을 수행하여 상기 컨택홀을 채우는 제1 스토리지 노드 컨택(230)을 형성한다. 제1 스토리지 노드 컨택(230)은 폴리실리콘, 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성할 수 있다. 상기 제1 스토리지 노드 컨택(230)을 폴리실리콘막으로 형성할 경우에는 장벽층을 형성하는 공정을 생략할 수 있다.
도 6을 참조하면, 제1 스토리지 노드 컨택(230)이 형성된 반도체기판의 결과물 상에, 예컨대 산화막을 증착하여 제2 층간절연막(240)을 형성한다. 제2 층간절연막(240)을 이방성 식각하여 제1 스토리지 노드 컨택(230)을 노출시키는 컨택홀을 형성한다. 상기 컨택홀을 형성할 때 제1 스토리지 노드 컨택(230)의 일부가 노출되도록 제1 스토리지 노드 컨택에 대해 일정 간격 쉬프트되도록 형성한다.
상기 컨택홀이 매립되도록 도전막, 예컨대 티타늄나이트라이드(TiN)를 200 ∼ 1,000Å 정도의 두께로 증착한 다음 에치백 또는 화학적기계적연마(CMP) 공정을 실시하여 제2 스토리지 노드 컨택(250)을 형성한다.
제2 스토리지 노드컨택(250)은 폴리실리콘, 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성할 수 있다. 제2 스토리지 노드 컨택(250)을 폴리실리콘막으로 형성할 경우, 제2 스토리지 노드 컨택(250) 상부에 제2 스토리지 노드 컨택과 후속 단계에서 형성될 스토리지 전극의 반응을 방지하기 위한 장벽층을 형성할 수 있다. 이 장벽층은 제1 스토리지 노드 컨택(230)의 하부에 형성한 장벽층(220)과 동일한 방법으로 형성할 수 있다.
도 7을 참조하면, 후속 희생막에 대한 딥-아웃 공정에서 희생막 식각액이 스토리지 전극용 도전막을 통과해 제2 층간절연막(도 5의 240)과 만나는 것을 차단하기 위하여 제2 층간절연막을 제거한다. 제2 층간절연막이 산화막으로 이루어진 경우 완충산화막식각액(BOE) 또는 희석된 불산(HF) 용액을 사용하여 제거할 수 있다.
제2 층간절연막이 제거된 상태에서, 결과물의 전면에 식각정지막(260)을 형성한다. 식각정지막(260)은 스토리지 전극 형성을 위한 희생막에 대해 식각 선택비가 있는 절연막으로 형성한다. 바람직하게는, 희생막을 산화막으로 형성할 경우 식각정지막(260)은 실리콘질화막으로 형성한다. 식각정지막(260)은 저압 화학기상증착(LP-CVD) 또는 플라즈마 인핸스드 화학기상증착(PE-CVD) 방식을 사용하여, 제2 스토리지 노드 컨택(250)이 노출되지 않도록 300 ∼ 1000Å 정도의 두께로 형성할 수 있다.
제2 스토리지 노드 컨택(250)이 덮이도록 식각정지막(260)을 형성한 다음에 식각정지막에 대해 에치백 또는 화학적기계적연마(CMP)를 실시하여, 도 11에 도시된 것처럼 제2 스토리지 노드 컨택(250)을 노출시킬 수도 있다.
도 8을 참조하면, 식각정지막(260)이 형성된 결과물 상에, 예를 들어 산화막을 일정 두께 증착하여 실린더형 스토리지 전극을 형성하기 위한 희생막(270)을 형성한다. 희생막(270)의 두께는 형성하고자 하는 스토리지 전극의 높이에 따라 결정되는데, 바람직하게는 10,000 ∼ 30,000Å 정도의 두께로 형성한다.
희생막(270)은 예컨대 피에스지(PSG; Phospho-Silicated Glass) 또는 피이-테오스(PE-TEOS)와 같은 산화막을 단층 또는 다층으로 형성할 수 있으며, 다층으로 형성할 경우 상황에 따라 각 막질의 두께 비율을 조절할 수 있다.
희생막(270) 위에, 스토리지 전극이 형성될 영역을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성한다. 포토레지스트 패턴을 식각 마스크로 하여 희생막(270)과 식각정지막(260)을 식각함으로써 제2 스토리지 노드 컨택(250)을 노출시킨 다음, 포토레지스트 패턴을 제거한다. 상기 식각정지막(260)에 대한 식각은 제2 스토리지 노드 컨택(250)이 노출될 때까지 진행한다. 식각정지막(260)을 형성한 후 제2 스토리지 노드 컨택이 노출되도록 에치백 또는 CMP를 실시한 경우에는 식각정지막에 대한 식각을 생략할 수 있다.
도 9를 참조하면, 희생막 및 식각정지막이 패터닝된 결과물 상에, 스토리지 전극용 도전막을 증착한다. 스토리지 전극용 도전막은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO)와 같은 금속, 금속 질화물 또는 금속 산화물을 사용하여 형성할 수 있다. 그리고, 실린더 홀의 면적증가 및 유전체막의 스텝 커버리지 특성 개선을 통해 캐패시턴스를 증가시키고 누설전류 특성을 향상시키기 위하여, 상기 스토리지 전극용 도전막을 100 ∼ 500Å의 두께로 형성하는 것이 바람직하다.
다음, 증착된 스토리지 전극용 도전막에 대해 에치백 또는 화학적기계적연마(CMP) 공정을 실시하여 셀 단위로 분리된 스토리지 전극(280)을 형성한다. 스토리지 전극(280)을 형성한 후 스토리지 전극의 막질 개선을 위해 퍼니스(furnace)에서 열처리를 실시할 수 있다. 이 열처리는 550 ∼ 650℃ 정도의 온도와 질소가스(N2) 분위기에서 10 ∼ 30분 정도 진행한다.
도 10을 참조하면, 완충산화막식각액(BOE)과 같은 산화막 식각액을 사용하여 실린더 내에 잔류하는 희생막(도 8의 270)을 제거하여 실린더 모양의 스토리지 전극(280)을 완성한다. 이때, 실린더 내부의 희생막뿐만 아니라 실린더 사이의 희생막까지 모두 제거하면 실린더 내부뿐만 아니라 외부까지도 유효 캐패시터 면적으로 사용할 수 있으므로 캐패시턴스를 증가시킬 수 있다. 다음, 결과물 상에 유전막과 도전막을 차례로 증착하여 캐패시터의 유전체막(290)과 플레이트 전극(300)을 형성한다.
상기 희생막을 제거하는 단계는 산화막 식각액을 사용한 습식식각 방식으로 이루어진다. 이 과정에서 식각액이 얇은 스토리지 전극(280)을 침투할 수 있다. 종래에는 제2 스토리지 노드 컨택(도 3의 130)을 폴리실리콘막으로 형성하였기 때문에 제2 스토리지 노드 컨택과 스토리지 전극(도 3의 170)의 반응을 방지하기 위하여 장벽층(도 3의 160)을 제2 스토리지 노드 컨택 상부에 형성하였다. 따라서, 산화막 식각액이 얇은 스토리지 전극을 침투할 경우 장벽층(도 3의 160)이 소실되는 문제점이 있었다. 또한, 제2 층간절연막(도 3의 120)을 산화막으로 형성하였기 때문에 식각액이 제2 층간절연막(도 3의 120)까지 침투할 경우에는 벙커 불량이 발생하여 반도체 소자에 치명적인 악영향을 미칠 수 있었다.
그러나, 본 발명에서는 제1 및 제2 스토리지 노드 컨택(230, 250)을 금속, 금속 질화물 또는 금속 산화물로 형성하여 식각액이 스토리지 전극막을 통과하여 장벽층까지 도달하는 경로를 크게 하여 장벽층이 소실되는 문제가 발생하지 않는다. 또한, 제2 스토리지 노드 컨택(250) 사이에 위치하는 제2 층간절연막(260)을 질화막으로 형성하기 때문에 산화막 식각액에 쉽게 식각되지 않아 벙커불량을 방지할 수 있다.
도 11은 본 발명의 다른 실시예에 의한 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위하여 도시한 단면도이다. 첫 번째 실시예와 동일한 참조번호는 동일한 부분을 나타낸다.
도 11을 참조하면, 제2 층간절연막(도 5의 240)을 제거한 결과물 상에, 제2 스토리지 노드 컨택(250)이 덮이도록 식각정지막(260)을 형성한 다음에 식각정지막에 대해 에치백 또는 화학적기계적연마(CMP)를 실시하여, 제2 스토리지 노드 컨 택(250)을 노출시킨다. 이후, 희생막 및 실린더형 스토리지 전극 형성공정은 첫 번째 실시예와 동일한 방법으로 진행된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 3은 종래의 실린더형 스토리지 전극을 구비하는 캐패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터를 도시한 단면도이다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 11은 본 발명의 다른 실시예에 의한 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위하여 도시한 단면도이다.

Claims (27)

  1. 반도체기판 상의 층간절연막에 형성된 컨택홀;
    상기 컨택홀의 바닥면에 형성된 장벽층;
    상기 컨택홀의 나머지 부분을 채우는 도전막으로 이루어진 제1 스토리지 노드 컨택;
    상기 제1 스토리지 노드 컨택이 형성된 결과물 상에, 상기 제1 스토리지 노드 컨택과 일정 간격 쉬프트되도록 형성된 제2 스토리지 노드 컨택;
    상기 제2 스토리지 노드 컨택 사이에 형성된 절연막;
    상기 제2 스토리지 노드 컨택과 접속되며 셀 단위로 분리된 스토리지 전극; 및
    상기 스토리지 전극을 감싸는 유전체막 및 플레이트 전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 장벽층은 티타늄실리사이드(TiSi2), 코발트실리사이드(CoSi2) 또는 텅스텐실리사이드(WSi) 중의 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제1 스토리지 노드 컨택 및 제2 스토리지 노드 컨택은 금속, 금속 질화물 또는 금속 산화물 중의 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제1 스토리지 노드 컨택 및 제2 스토리지 노드 컨택은,
    티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제2 스토리지 노드 컨택 사이에 형성된 절연막은 질화막으로 이루어진 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제2 스토리지 노드 컨택 사이에 형성된 절연막은,
    상기 스토리지 전극을 지지하여 스토리지 전극의 기울어짐 또는 쓰러짐을 방 지할 수 있도록 상기 스토리지 전극의 하부까지 연장된 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 스토리지 전극은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리 소자.
  8. 반도체기판 상에 형성된 제1 층간절연막에 제1 컨택홀을 형성하는 단계;
    상기 제1 컨택홀의 바닥면에 장벽층을 형성하는 단계;
    상기 제1 컨택홀을 채우는 제1 스토리지 노드 컨택을 형성하는 단계;
    제1 스토리지 노드 컨택이 형성된 결과물 상에 제2 층간절연막을 형성하는 단계;
    상기 제1 스토리지 노드 컨택의 일부를 노출시키는 제2 컨택홀을 형성하는 단계;
    상기 제2 컨택홀을 채우는 제2 스토리지 노드 컨택을 형성하는 단계;
    제2 스토리지 노드 컨택이 형성된 결과물 상에 희생막을 형성하는 단계;
    상기 제2 스토리지 노드 컨택이 노출되도록 상기 희생막을 식각하는 단계;
    상기 희생막을 식각한 결과물 상에, 셀 단위로 분리된 실린더형 스토리지 전극을 형성하는 단계;
    상기 희생막을 딥-아웃하여 제거하는 단계; 및
    상기 스토리지 전극을 감싸는 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  9. 제8항에 있어서,
    상기 제1 컨택홀의 바닥면에 장벽층을 형성하는 단계는,
    상기 제1 컨택홀의 바닥면에 실리사이드용 금속막을 증착하는 단계와,
    상기 실리사이드용 금속막을 열처리하여 금속 실리사이드를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  10. 제9항에 있어서,
    상기 금속막을 열처리하는 단계는,
    700 ∼ 900℃의 온도와 질소가스(N2) 분위기에서 10초 ∼ 300초 동안 진행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  11. 제9항에 있어서,
    상기 실리사이드용 금속막으로 티타늄(Ti), 텅스텐(W) 또는 코발트(Co) 중의 어느 하나를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  12. 제8항에 있어서,
    상기 제1 스토리지 노드 컨택은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  13. 제8항에 있어서,
    상기 제2 스토리지 노드 컨택은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  14. 제8항에 있어서,
    상기 희생막을 형성하는 단계 전에,
    상기 희생막 하부에 식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  15. 제14항에 있어서,
    상기 희생막은 산화막으로 형성하고,
    상기 식각정지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  16. 제8항에 있어서,
    상기 스토리지 전극은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  17. 반도체기판 상에 형성된 제1 층간절연막에 제1 컨택홀을 형성하는 단계;
    상기 제1 컨택홀을 도전막으로 매립하여 제1 스토리지 노드 컨택을 형성하는 단계;
    제1 스토리지 노드 컨택이 형성된 결과물 상에 제2 층간절연막을 형성하는 단계;
    상기 제1 스토리지 노드 컨택의 일부를 노출시키는 제2 컨택홀을 형성하는 단계;
    상기 제2 컨택홀을 매립하여 제2 스토리지 노드 컨택을 형성하는 단계;
    상기 제2 층간절연막을 제거하는 단계;
    상기 제2 층간절연막이 제거된 결과물 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 희생막을 형성하는 단계;
    상기 제2 스토리지 노드 컨택이 노출되도록 상기 희생막 및 식각정지막을 패터닝하는 단계;
    셀 단위로 분리된 스토리지 전극을 형성하는 단계;
    상기 희생막을 딥-아웃하여 제거하는 단계; 및
    상기 스토리지 전극을 감싸는 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  18. 제17항에 있어서,
    상기 제1 컨택홀의 바닥면에 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  19. 제18항에 있어서,
    상기 제1 컨택홀의 바닥면에 장벽층을 형성하는 단계는,
    상기 제1 컨택홀의 바닥면에 실리사이드용 금속막을 형성하는 단계와,
    상기 실리사이드용 금속막을 열처리하여 금속 실리사이드를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  20. 제19항에 있어서,
    상기 실리사이드용 금속막을 열처리하는 단계는,
    700 ∼ 900℃의 온도와 질소가스(N2) 분위기에서 10초 ∼ 300초 동안 진행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  21. 제19항에 있어서,
    상기 실리사이드용 금속막은 티타늄(Ti), 코발트(Co), 또는 텅스텐(W) 중의 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  22. 제17항에 있어서,
    상기 제1 스토리지 노드 컨택은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  23. 제17항에 있어서,
    상기 제2 스토리지 노드 컨택은 티타늄나이트라이드(TiN), 탄탈륨나이트라이 드(TaN), 텅스텐(W), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  24. 제17항에 있어서,
    상기 식각정지막을 형성하는 단계 후,
    상기 식각정지막에 대해 에치백 또는 화학적기계적연마(CMP) 공정을 실시하여 상기 제2 스토리지 노드 컨택을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  25. 제17항에 있어서,
    상기 식각정지막을 형성하는 단계에서,
    상기 식각정지막을 상기 제2 스토리 노드 컨택의 높이보다 높게 형성하여, 상기 희생막 및 식각정지막 패터닝 후 상기 스토리지 전극 사이에 상기 식각정지막의 일부가 잔류하도록 하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  26. 제17항에 있어서,
    상기 희생막은 산화막으로 형성하고,
    식각정지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
  27. 제17항에 있어서,
    상기 스토리지 전극은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN), 루테늄(Ru), 루테늄옥사이드(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐옥사이드(IrO) 중의 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
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