KR100641935B1 - 반도체 소자의 캐패시터 및 그 형성 방법 - Google Patents

반도체 소자의 캐패시터 및 그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 및 그 형성 방법에 관한 것으로써, 반도체 소자의 캐패시터 형성 공정의 마진을 확보하고 정전 용량을 증가시키기 위하여, 캐패시터 저장전극 영역을 저장전극 콘택과 소정 거리 쉬프트시켜 형성함으로써 캐패시터 저장전극의 크기를 넓히고 캐패시터의 단면적을 증가시키는 기술이다.

Description

반도체 소자의 캐패시터 및 그 형성 방법{A CAPACITOR OF SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1 및 도 2는 반도체 소자의 캐패시터를 도시한 평면 및 단면 사진들.
도 3은 본 발명의 실시예에 따른 반도체 소자의 캐패시터를 도시한 평면도.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들.
도 5 및 도 6은 본 발명의 실시예에 따라 형성된 저장전극 영역을 도시한 사진.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 비트라인 105 : 반도체 기판
110 : 질화막 스페이서 120 : 저장전극 영역
130 : 층간절연막 140 : 저장전극 콘택 플러그
150 : 식각정지막 160 : 희생 산화막
115 : 저장전극 콘택홀
본 발명은 반도체 소자의 캐패시터 및 그에 대한 소자의 캐패시터 형성 방법에 관한 것으로써, 특히 반도체 소자의 캐패시터 형성 공정의 마진을 확보하고 정전용량을 증가시키기 위하여 반도체 소자의 캐패시터 형성 공정을 개선하는 방법에 관한 것이다.
D램의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 담당한다. 이러한 기능을 담당하는 캐패시터는 우선적으로 충분한 정전용량이 확보되어야 하며 누설전류가 적은 절연특성을 가지는 유전체막이 구비되어야 한다. 반도체 소자의 초기에는 적층(Stack) 구조의 간단한 방법을 사용하여 캐패시터를 형성하였으나, 소자의 고집적화에 따라 캐패시터 저장전극 영역의 표면적을 넓히기 위한 콘케이브(Concave)나 실린더 구조가 개발되었다. 그러나, 소자의 고집적화에 따라 캐패시터 사이의 간격이 좁아지면서 캐패시터간에 서로 붙거나 쓰러지는 현상이 발생하여 각 캐패시터 소자간의 분리에 어려움이 발생하였다. 또한, 저장전극 콘택 플러그와 저장전극 영역간에 오정렬이 빈번하게 발생하는 문제가 있다.
도 1 및 도 2는 반도체 소자의 캐패시터를 도시한 평면 및 단면 사진들이다.
도 1을 참조하면, 직사각형 모양으로 디자인된 저장전극 콘택마스크를 이용하여 저장전극 영역의 중심에 저장전극 콘택 플러그가 위치되도록 형성된 캐패시터가 도시되어 있다.
도 2를 참조하면, 상기 도 1과 같은 모양으로 형성되고 콘케이브 또는 실린더 구조를 갖는 캐패시터 쓰러짐 현상이 발생한 사진이다. 캐패시터 저장전극 영역 의 실린더 하부의 면적은 작아지는데 반하여 단면적을 넓히기 위한 높이는 높아지므로 쓰러짐 현상이 발생하고 각 소자간의 분리에 어려움이 있는 것을 볼 수 있다.
또한, 저장전극 영역과 저장전극 콘택 플러그의 정렬 문제에 있어서, 오정렬을 해결하기 위해 저장전극 영역 형성이 저장 전극 콘택 플러그의 소정 부분만 접속되도록 하고, 비트라인을 중심으로 서로 반대방향으로 쉬프트(Shift)시켜 배열하였다.
그러나, 이는 저장전극 콘택 플러그와 연결되는 저장전극의 콘택 표면적이 감소되어 접속 불량을 유발하였다. 이를 극복하기 위하여 최근 저장전극과 저장전극 콘택 플러그가 접속되는 부위에 콘택 패드를 더 형성하여 콘택 표면적을 증가시키는 방법이 이용되었다. 이 때문에 저장전극 영역의 면적을 넓히거나 저장전극의 쓰러짐 현상을 잘 해결하지 못하고 공정만 더 복잡해지는 문제가 유발되었다.
이상에서 설명한 것과 같이, 종래의 반도체 소자의 캐패시터 형성 방법에 있어서 반도체 소자의 고집적화에 따른 저장전극의 쓰러짐 현상이 발생하였다. 또한, 저장전극 영역과 저장전극 콘택 플러그와의 오정렬을 방지하고 저장전극 영역의 표면적을 넓히기 위하여 비트라인을 중심으로 서로 반대 방향으로 쉬프트(Shift)시켜 저장전극을 형성하였다. 그러나, 직사각형 모양의 저장전극 콘택마스크는 서로 쉬프트(Shift)된 디자인 구조에 있어 효율적으로 저장전극 영역의 면적을 확보할 수 없고, 하부의 저장전극 콘택 플러그와의 접촉 면적이 감소되어 별도의 콘택 패드가 필요하게 되는 문제가 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 반도체 소자의 캐패시터 형성시, 저장전극 콘택 플러그를 노출시키는 저장전극 영역을 저장전극 콘택 플러그와 소정 거리 쉬프트 시켜 형성하되, 저장전극 영역의 상부 모양을 달걀형(Oval)으로 형성하여 저장전극 영역의 크기를 넓힌다. 또한, 저장전극 콘택 플러그의 측벽에 형성된 질화막 스페이서 및 비트라인 상부의 층간절연막을 식각하여 저장전극의 하부 면적을 3차원적으로 증가시키면서 공정을 단순화는 반도체 소자의 캐패시터 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로써, 본 발명에 따른 반도체 소자의 캐패시터는 측벽에 질화막 스페이서를 구비한 저장전극 콘택 플러그 및 저장전극을 포함하는 반도체 소자에 있어서,
매트릭스 형태로 배열된 저장전극 콘택 플러그 상부에 저장전극을 비트라인 방향으로 소정거리 쉬프트되도록 형성하되, 상기 비트라인을 기준으로 서로 비대칭적으로 엇갈리게 배열하여 상기 저장전극의 소정 부분이 상기 저장전극 콘택 플러그에 접속되도록 하는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 캐패시터 형성 방법은
반도체 기판 상에 비트라인 및 저장전극 콘택홀을 구비한 층간절연막을 형성하는 단계와,
상기 저장전극 콘택홀의 측벽에 질화막 스페이서를 형성하는 단계와,
상기 저장전극 콘택홀을 매립하는 저장전극 콘택 플러그를 형성하는 단계와,
전체 표면에 식각정지막을 형성한 후 그 상부에 저장전극용 희생 산화막을 형성하는 단계와,
상기 희생 산화막을 패터닝하여 저장전극 콘택 플러그를 노출시키는 저장전극 영역을 형성하되, 비트라인 방향으로 소정거리 쉬프트 되어 상기 비트라인을 기준으로 서로 비대칭적으로 엇갈리게 배열되도록 형성하는 단계 및
상기 저장 전극 영역의 저부에 노출된 식각정지막을 제거하고, 소정 깊이의 질화막 스페이서 및 상기 층간절연막을 식각하여 상기 저장전극 콘택 플러그를 노출시키는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 및 그 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 캐패시터를 도시한 평면도이다.
저장전극 영역(120)이 달걀형(Oval)으로 형성되어 있다. 저장전극 영역(120)은 비트라인(100) 방향으로 저장전극 콘택 플러그(140)와 소정거리 쉬프트 되고, 비트라인(100)을 기준으로 서로 비대칭적으로 엇갈리게 배열되어 형성된다.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들이다.
상기 도 3에 대한 A-A'의 절단면과, B-B'의 절단면을 따라 각각 일측과 타측에 도시한 것이다.
도 4a를 참조하면, 반도체 기판(105) 상에 비트라인(100) 및 저장전극 콘택홀(115)을 구비한 층간절연막(130)을 형성하고, 저장전극 콘택홀(115)의 측벽에 질화막 스페이서(110)를 형성한다.
다음에는, 저장전극 콘택홀(115)을 매립하는 저장전극 콘택 플러그(140)를 형성한다. 이때, 질화막 스페이서(110)는 반도체 기판(105) 전체표면 상부에 200 내지 400Å의 라이너 질화막을 형성하고 이를 전면 식각하여 형성하는 것이 바람직하다.
도 4b를 참조하면, 반도체 기판(105) 전체 표면에 식각정지막(150)을 형성하고, 식각정지막(150) 상부에 저장전극용 희생 산화막(160)을 형성한다. 이때, 식각정지막(150)은 400 내지 800Å의 두께의 질화막을 LPCVD 또는 PECVD 방법을 이용하여 형성하고, 희생 산화막(160)은 12000 내지 25000Å의 두께로 형성하는 것이 바람직하다.
다음에는, 희생 산화막(160)을 비트라인(100) 방향으로 소정거리 쉬프트 되고, 비트라인(100)을 기준으로 서로 비대칭적으로 엇갈리게 배열되도록 패터닝하여 식각정지막(150)을 노출시키는 저장전극 영역(120)을 형성한다. 여기서, 저장전극 영역(120)이 저장전극 콘택 플러그와 쉬프트 된 모양은 A-A'절단면에 도시되어 있다.
도 4c를 참조하면, 노출된 식각정지막(150), 소정 깊이의 질화막 스페이서(110) 및 층간절연막(130)을 식각하여 저장전극 콘택 플러그(140)의 상측 및 측벽 일부를 노출시킨다. 이 공정에 의해서, 본 발명은 종래 기술에서의 콘택 패드 형성과 같은 별도의 추가 공정 없이도 저장 전극 콘택 플러그(140)와 저장 전극 영역(120)의 콘택 면적을 확보하는 동시에 저장전극 영역(120)의 하부 면적을 3차원적으로 증가시킬 수 있게 된다. 이때, 식각공정은 CHF3 나 CH2F2 중 한 가지를 주 가스로 사용하고, O2 및 Ar을 첨가여 실시한다. 질화막 스페이서(110)를 식각하 는 공정은 상부에서부터 500 내지 1500Å 만큼 식각하고, 층간절연막(130)은 상부에서부터 300 내지 700Å의 깊이로 식각하는 것이 바람직하다. 이에 대한 질화막 스페이서(110) 대비 층간절연막(130)의 식각 속도 비율을 1.1 ~ 1.8 : 1인 조건으로 설정하고, 식각정지막(150)을 식각공정은 증착두께 대비 200 내지 300%로 과도 식각하는 것이 바람직하다. 다음에는, 저장 전극 콘택 플러그(140)에 접속되는 저장 전극(미도시)을 형성한다.
도 5 및 도 6은 본 발명의 실시예에 따라 형성된 저장전극 영역을 도시한 사진이다.
도 5를 참조하면, 저장 전극 영역(120)이 달걀형(Oval)으로 형성되어 있고, 그 하부에 식각된 질화막 스페이서(110)를 볼 수 있다. 달걀형(Oval) 모양의 장축방향으로 서로 엇갈리게 배열하여, 저장전극 영역(120)의 상부 면적을 최대한 넓게 확보할 수 있다.
도 6을 참조하면, 저장 전극 영역(120) 및 저장전극 콘택 플러그(140)의 단면 사진으로, 사진의 중앙 실선 부분(ⓐ)을 보면 소정 깊이로 저장전극 콘택 플러그(140) 측벽의 질화막 스페이서 및 층간절연막(130)이 식각되어 저장전극 영역(120)의 하부 면적이 3차원적으로 증가된 것을 볼 수 있다.
이상에서 설명한 바와 같이, 반도체 소자의 캐패시터 형성시, 저장전극 영역을 저장전극 콘택과 소정 거리 쉬프트시켜 형성함으로써 캐패시터 저장전극의 크기를 넓힐 수 있다. 또한, 식각정지막을 식각하면서 동시에 저장전극 콘택 플러그 측 벽의 질화막 스페이서 및 층간절연막을 식각함으로써 종래의 기술에서 사용되던 콘택 패드를 형성하는 공정을 생략할 수 있으므로 공정을 단순화 할 수 있을 뿐만 아니라, 저장 전극콘택 플러그와 저장전극 영역의 콘택 면적을 확보하여 저장 전극 영역의 하부 면적을 3차원적으로 증가시킬 수 있는 효과가 있다.

Claims (10)

  1. 측벽에 질화막 스페이서를 구비한 저장전극 콘택 플러그 및 저장전극을 포함하는 반도체 소자에 있어서,
    매트릭스 형태로 배열된 저장전극 콘택 플러그 상부에 저장전극을 비트라인 방향으로 소정거리 쉬프트되도록 형성하되, 상기 비트라인을 기준으로 서로 비대칭적으로 엇갈리게 배열하여 상기 저장전극의 소정 부분이 상기 저장전극 콘택 플러그에 접속되도록 하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  2. 반도체 기판 상에 비트라인 및 저장전극 콘택홀을 구비한 층간절연막을 형성하는 단계;
    상기 저장전극 콘택홀의 측벽에 질화막 스페이서를 형성하는 단계;
    상기 저장전극 콘택홀을 매립하는 저장전극 콘택 플러그를 형성하는 단계;
    전체 표면에 식각정지막을 형성한 후 그 상부에 저장전극용 희생 산화막을 형성하는 단계;
    상기 희생 산화막을 패터닝하여 저장전극 콘택 플러그를 노출시키는 저장전극 영역을 형성하되, 비트라인 방향으로 소정거리 쉬프트 되어 상기 비트라인을 기준으로 서로 비대칭적으로 엇갈리게 배열되도록 형성하는 단계; 및
    상기 저장 전극 영역의 저부에 노출된 식각정지막을 제거하고, 소정 깊이의 질화막 스페이서 및 상기 층간절연막을 식각하여 상기 저장전극 콘택 플러그를 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  3. 제 2항에 있어서,
    상기 질화막 스페이서를 형성하는 단계는 전체표면 상부에 200 내지 400Å의 라이너 질화막을 형성하는 단계 및 상기 라이너 질화막을 전면 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  4. 제 2항에 있어서,
    상기 식각정지막은 400 내지 800Å의 두께로 LPCVD 또는 PECVD 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  5. 제 2항에 있어서,
    상기 희생 산화막은 12000 내지 25000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  6. 제 2항에 있어서,
    상기 식각정지막, 질화막 스페이서 및 층간절연막을 식각공정은 CHF3 나 CH2F2 중 한 가지를 주 가스로 사용하고, O2 및 Ar을 첨가하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  7. 제 2항에 있어서,
    상기 식각정지막을 식각하는 공정은 두께 증착 대비 200 내지 300 % 로 과도 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  8. 제 2항에 있어서,
    상기 질화막 스페이서 식각 공정은 상부에서부터 500 내지 1500Å 만큼 식각되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  9. 제 2항에 있어서,
    상기 질화막 스페이서 대비 층간절연막의 식각 속도 비율을 1.1 ~ 1.8 : 1인 조건으로 설정하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  10. 제 2항에 있어서,
    상기 층간절연막은 상부에서부터 300 내지 700Å의 깊이로 식각되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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