JPH1145982A

JPH1145982A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH1145982A
Application number: JP9201900A
Authority: JP
Inventors: Hiroyuki Uchiyama; 博之内山; Junji Ogishima; 淳史荻島; Yutaka Kujirai; 裕鯨井; Noriaki Ikeda; 典昭池田; Yoshinobu Yoneoka; 義信米岡; Toshiyuki Kaeriyama; 敏之帰山
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1997-07-28
Filing date: 1997-07-28
Publication date: 1999-02-16

Abstract

(57)【要約】【課題】ＣＯＢ構造を有するＤＲＡＭの各部材の合わ
せ余裕を確保しつつメモリセルの高集積化を図る。【解決手段】半導体基板１の主面のフィールド絶縁膜
２に囲まれた活性領域３を直線状に形成し、活性領域３
の中央部の半導体領域４に接続されるビット線ＢＬを直
線状に形成する。そして、ビット線ＢＬが接続されるコ
ンタクトホール７および活性領域の両端部の半導体領域
５に接続され、情報蓄積用容量素子Ｃに接続されるプラ
グ９が形成されるコンタクトホール８を、活性領域３の
ｙ方向における中心から互いに逆方向に偏差をもって形
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子（キャパシタ）の蓄積
電荷量（Ｃｓ）の減少を補うために、情報蓄積用容量素
子をメモリセル選択用ＭＩＳＦＥＴの上方に配置するス
タック構造を採用している。

【０００３】上記スタック構造のメモリセルのなかで
も、メモリセルに蓄積される情報の入出力に使用される
ビット線の上方に情報蓄積用容量素子を配置するキャパ
シタ・オーバー・ビットライン（Capacitor Over Bitli
ne；ＣＯＢ）構造のメモリセルは、情報蓄積用容量素子
の蓄積電極（ストレージノード）の下地段差がビット線
により平坦化されるので、情報蓄積用容量素子を形成す
る際のプロセス上の負担を小さくすることができる、ビ
ット線が情報蓄積用容量素子によりシールドされるので
高い信号対雑音（Ｓ／Ｎ）比を得ることができる、など
の特長を備えている。

【０００４】一般にＤＲＡＭのメモリセルは、フィール
ド絶縁膜で囲まれた１つの活性領域にビット線を共有す
る２個のメモリセル選択用ＭＩＳＦＥＴが形成される。
したがって、活性領域の中央部には２個のメモリセル選
択用ＭＩＳＦＥＴに共用される１つの半導体領域（第１
半導体領域）が形成され、活性領域の両端部にはメモリ
セル選択用ＭＩＳＦＥＴの各々の半導体領域（第２半導
体領域）が２つ形成されることとなる。そして第１半導
体領域には第１のコンタクトホールを通してビット線が
接続され、第２半導体領域には第２のコンタクトホール
を通して情報蓄積用容量素子の蓄積電極（下部電極）が
接続される。

【０００５】ところが、ＣＯＢ構造のメモリセルにおい
ては、ビット線を第１半導体領域に接続させた後に、情
報蓄積用容量素子の蓄積電極を第２半導体領域に接続さ
せるため、ビット線が蓄積電極を接続する第２半導体領
域の真上に延在していると、蓄積電極と第２半導体領域
とを接続させることができなくなる。

【０００６】そこで、たとえば特開平５−２９１５３２
号公報に記載されているように、その外形から鴎状翼
（シーガルウイング）と呼ばれる活性領域を有するＣＯ
Ｂ構造のメモリセルが採用される。

【０００７】このシーガルウイング構造の活性領域は、
左右対称の鴎の翼の形状をしており、半導体基板上に複
数個配置されたものである。

【０００８】このシーガルウイング構造の活性領域を有
するメモリセルでは、鴎の体躯に相当する活性領域の中
央部に位置する第１半導体領域上に第１のコンタクトホ
ールが形成されて、ビット線と第１半導体領域が接続さ
れる。また、鴎の内翼に相当する活性領域にメモリセル
選択用ＭＩＳＦＥＴのチャネル領域が位置し、鴎の外翼
に相当する第２半導体領域上に第２のコンタクトホール
が形成されて、情報蓄積用容量素子の蓄積電極と第２半
導体領域が接続される。

【０００９】複数のワード線は、ほぼ平行に配置され、
メモリセル選択用ＭＩＳＦＥＴのチャネル長を確保する
ためにチャネル領域で幅を広くした形状を有している。
また、複数のビット線は、ワード線に対して直角方向に
位置しており、第１半導体領域上に第１のコンタクトホ
ールの部分を完全に覆うために凸形の張り出し部を有す
る形状となっている。さらに、ワード線およびビット線
の加工は、最も微細化の要求される部分であるため、そ
のリソグラフィには位相シフトマスクが用いられること
があるが、この場合には、各部位の近接距離を均等に保
つ必要があることから、前記の幅広部や張り出し部に対
向した領域で凹部を形成する必要があり、ワード線ある
いはビット線の形状は直線とはならず、複雑な凹凸を有
する形状となるのが一般的である。

【００１０】

【発明が解決しようとする課題】しかし、ワード線ある
いはビット線の形状が前記のとおり、複雑な凹凸を有す
る形状となっている場合、近年の更なる高集積化、微細
化を実現するためのスケールダウンの際に問題が生じ
る。すなわち、ワード線あるいはビット線の幅が広い部
分についてはより広く、幅が狭い部分についてはより狭
くパターニングされるという露光の傾向があり、僅かな
パターンのずれあるいは露光状態のプロセス条件変動等
があれば、ワード線あるいはビット線のくびれ部分が極
端に細く形成され、著しい場合には断線されて形成され
るという問題がある。

【００１１】そこで、ワード線あるいはビット線を直線
形状にし、ビット線あるいは情報蓄積用容量素子の蓄積
電極を活性領域内に包含するように接続しようとする
と、従来技術で説明したとおり活性領域パターンをシー
ガルウイング形状のように複雑な形状にせざるを得な
い。

【００１２】しかし、上記のようなパターニングの困難
性は、活性領域のパターンについても同様であり、シー
ガルウイング構造のような複雑な形状を採用する限り、
高集積化、微細化を実現するためのスケールダウンは困
難となる。

【００１３】本発明の目的は、ＤＲＡＭを構成する各部
材の形状を露光の困難性を伴わないような形状にすると
ともに、ＣＯＢ構造を実現できるメモリセルのレイアウ
ト技術を提供することにある。

【００１４】また、本発明の目的は、ＣＯＢ構造を有す
るＤＲＡＭの各部材の合わせ余裕を確保しつつメモリセ
ルの高集積化を実現できる技術を提供することにある。

【００１５】さらに、本発明の目的は、メモリセルを構
成する選択ＭＩＳＦＥＴのゲート電極端からの電流リー
ク量を低減し、ＤＲＡＭのリフレッシュ特性を改善する
技術を提供することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１８】（１）本発明の半導体集積回路装置は、そ
の主面にフィールド絶縁膜が形成された半導体基板と、
半導体基板上に一定の間隔で形成され第１方向に延在す
る複数のワード線と、ワード線を覆う第１層間絶縁膜上
に一定の間隔で形成され第１方向に交差する第２方向に
延在する複数のビット線と、ビット線を覆う第２層間絶
縁膜上に形成され下部電極、容量絶縁膜および上部電極
からなる情報蓄積用容量素子と、第１層間絶縁膜に開口
された第１接続孔の内部に形成されフィールド絶縁膜に
囲まれた活性領域の両端部の第１半導体領域に接続され
たプラグとを備え、ビット線が、第１層間絶縁膜に開口
された第２接続孔を介して活性領域の中央部の第２半導
体領域に接続され、下部電極が、第２層間絶縁膜に開口
された第３接続孔を介してプラグに接続されているＤＲ
ＡＭのメモリセルを含む半導体集積回路装置であって、
活性領域の平面形状は第２方向に平行な長辺を有する直
線形状であり、第１接続孔を活性領域の第１方向におけ
る中心から偏差をもって形成するものである。

【００１９】このような半導体集積回路装置によれば、
第１接続孔を活性領域の第１方向における中心から偏差
をもって形成するため、活性領域の形状を直線状にする
とともにビット線形状をも直線形状にしてメモリセル領
域の面積を有効に活用し、メモリセル面積の低減を図っ
て、半導体集積回路装置の集積度を向上することができ
る。また、第１接続孔を活性領域の第１方向における中
心から偏差をもって形成するため、必然的に第１接続孔
の形成されるプラグの一部は活性領域を外れてフィール
ド絶縁膜にも形成されることとなるが、このようなプラ
グの目外れは、後に詳しく説明するように情報蓄積用容
量素子に蓄積された電荷のリークを低減するという効果
も有する。なお、プラグの目外れにより活性領域との接
触面積が減少するが、本発明者の検討によりメモリセル
の特性上特に問題は生じないことが判明している。

【００２０】また、前記半導体集積回路装置において、
第２接続孔を第１接続孔の偏差とは反対の方向に偏差を
もって形成することができる。

【００２１】このように第２接続孔を第１接続孔の偏差
とは反対の方向にずらして形成することにより、第２接
続孔の位置をビット線の中心線に近づけて、設計の最適
化を図ることができる。なお、ビット線と活性領域との
接触面積も前記プラグとの接触面積の減少に相当する程
度まで減少させてもメモリセルの特性上問題は生じな
い。

【００２２】なお、ビット線は、直線形状の第１パター
ンと第２接続孔を覆う第２パターンとの合成パターンに
より形成することができる。これにより、直線形状のビ
ット線を形成してパターニングの際の露光解像度を向上
し、同時に、ビット線に第２接続孔を覆う第２パターン
を備えてビット線と活性領域との確実なコンタクトを実
現できる。

【００２３】または、第２接続孔の内部にプラグを形成
してビット線プラグとし、ビット線をビット線プラグの
一部を覆う直線形状パターンとすることができる。この
ような半導体集積回路装置では、ビット線のパターニン
グは直線形状のみとなり、露光解像度を向上し、かつ、
前記のような第２パターンを形成する工程を省略するこ
とができる。なお、この場合、ビット線はビット線プラ
グを全て覆うことができず目外れの状態となるためビッ
ト線のパターニングに対してプラグがエッチング選択性
を有する材料で構成する必要がある。たとえば、ビット
線プラグを多結晶シリコン材料で構成した場合には、ビ
ット線として多結晶シリコン膜を用いることはできず、
たとえば窒化チタン、タングステン等の金属材料を用い
る必要がある。

【００２４】また、前記半導体集積回路装置において、
活性領域の中央部に凸部が形成されていてもよい。この
ように活性領域の中央部に凸部を形成することにより第
２接続孔をさらに第１接続孔とは逆の方向にずらすこと
ができ、設計の自由度を増すことができる。なお、この
ような凸部を形成することにより活性領域の平面形状は
直線形状からずれたものとなるが、凸形状が顕著なもの
ではない場合には露光解像度に与える影響は大きくな
く、形状の複雑化による露光マージンの低下は問題とは
ならない。

【００２５】また、前記半導体集積回路装置において、
少なくともフィールド絶縁膜と第１層間絶縁膜との界面
には、第１層間絶縁膜を構成する材料に対してエッチン
グ選択比を有する材料からなる被膜を形成することがで
きる。

【００２６】このような被膜を形成することにより、後
に説明するように第１接続孔および第２接続孔の開口を
２段階で行うことができ、フィールド絶縁膜の過剰なエ
ッチングを防止することができる。本発明では、第１接
続孔が活性領域に対して目外れして形成されることとな
り、接続孔の開口の際にはフィールド絶縁膜の一部をエ
ッチングしてしまうこととなる。メモリセルにおいては
素子間の絶縁膜を確実に行う必要があることからフィー
ルド絶縁膜の底部には素子分離用の高濃度不純物半導体
領域が形成されており、第１接続孔の開口の際のフィー
ルド絶縁膜の過剰エッチングがあると情報蓄積用容量素
子に接続されるプラグが高濃度不純物半導体領域に接触
してしまい、この高濃度不純物半導体領域を介して蓄積
電荷が半導体基板にリークしてしまうこととなる。この
ような蓄積電荷のリーク現象の存在は、本発明により第
１接続孔を活性領域から目外れして形成し、ゲート電極
端でのリーク電流を低減してもＤＲＡＭのリフレッシュ
特性を悪化させる要因となる。そのため、接続孔の開口
をフィールド絶縁膜が過剰にエッチングされないように
注意深く行う必要があるが、本発明では第１層間絶縁膜
を構成する材料に対してエッチング選択比を有する材料
からなる被膜をフィールド絶縁膜上に形成しているた
め、エッチングを２段階で行い、十分なプロセスマージ
ンを確保しつつフィールド絶縁膜の過剰なエッチングを
防止してフラグの半導体基板へのショートを防止するこ
とができる。

【００２７】なお、前記被膜は、第１層間絶縁膜をシリ
コン酸化膜とする場合にはシリコン窒化膜とすることが
できる。

【００２８】（２）本発明の半導体集積回路装置の製造
方法は、ＤＲＡＭのメモリセルを有する半導体集積回路
装置の製造方法であって、（ａ）半導体基板の主面にフ
ィールド絶縁膜を形成し、フィールド絶縁膜で囲まれた
直線形状の活性領域を形成する工程、（ｂ）半導体基板
の主面上にゲート絶縁膜を形成し、ＤＲＡＭのメモリセ
ル選択用ＭＩＳＦＥＴのゲート電極として作用するワー
ド線を、活性領域の長辺方向に垂直な第１方向に直線形
状で形成する工程、（ｃ）ワード線を覆う第１層間絶縁
膜を堆積し、第１方向における活性領域の中心から第１
方向に平行な方向に偏差を有する点を中心とする第１接
続孔を、その一部が活性領域の両端部の第１半導体領域
にかかるように第１層間絶縁膜に開口する工程、（ｄ）
第１接続孔にプラグを形成する工程、（ｅ）第１方向に
おける活性領域の中心から第１接続孔の偏差の方向とは
逆の方向に偏差を有する点を中心とする第２接続孔を、
その一部が活性領域の中央部の第２半導体領域にかかる
ように第１層間絶縁膜に開口する工程、（ｆ）第１方向
に垂直な第２方向の直線形状パターンと第２接続孔を覆
う離散パターンとを個別に露光し、直線形状パターンと
離散パターンとが一体に形成されたビット線を形成する
工程、（ｇ）ビット線を覆う第２層間絶縁膜を形成し、
プラグ上の第２層間絶縁膜に第３接続孔を開口し、第３
接続孔を介してプラグに接続される下部電極を含む情報
蓄積用容量素子を形成する工程、を含むものである。

【００２９】このような半導体集積回路装置の製造方法
によれば、直線形状の第１パターンと第２接続孔を覆う
第２パターンとの合成パターンにより形成されたビット
線を有する前記（１）に記載した半導体集積回路装置を
製造することができる。

【００３０】また、本発明の半導体集積回路装置の製造
方法は、ＤＲＡＭのメモリセルを有する半導体集積回路
装置の製造方法であって、（ａ）半導体基板の主面にフ
ィールド絶縁膜を形成し、フィールド絶縁膜で囲まれた
直線形状の活性領域を形成する工程、（ｂ）半導体基板
の主面上にゲート絶縁膜を形成し、ＤＲＡＭのメモリセ
ル選択用ＭＩＳＦＥＴのゲート電極として作用するワー
ド線を、活性領域の長辺方向に垂直な第１方向に直線形
状で形成する工程、（ｃ）ワード線を覆う第１層間絶縁
膜を堆積し、第１方向における活性領域の中心から第１
方向に平行な方向に偏差を有する点を中心とする第１接
続孔をその一部が活性領域の両端部の第１半導体領域に
かかるように、かつ、第１方向における活性領域の中心
から第１接続孔の偏差の方向とは逆の方向に偏差を有す
る点を中心とする第２接続孔をその一部が活性領域の中
央部の第２半導体領域にかかるように第１層間絶縁膜に
開口する工程、（ｄ）第１および第２接続孔にプラグを
形成する工程、（ｅ）第１方向に垂直な第２方向に、か
つ、第２接続孔に形成されたプラグの一部を覆うように
直線形状のビット線を形成する工程、（ｆ）ビット線を
覆う第２層間絶縁膜を形成し、プラグ上の第２層間絶縁
膜に第３接続孔を開口し、第３接続孔を介して第１接続
孔に形成されたプラグに接続される下部電極を含む情報
蓄積用容量素子を形成する工程、を含むものである。

【００３１】このような半導体集積回路装置の製造方法
によれば、第２接続孔の内部にプラグを有し、前記プラ
グの一部を覆う直線形状パターンにより形成されたビッ
ト線を有する前記（１）に記載した半導体集積回路装置
を製造することができる。

【００３２】なお、前記（ｃ）工程の前に少なくともメ
モリセルが形成される半導体基板上にシリコン窒化膜を
堆積し、第１および第２接続孔の開口を、シリコン窒化
膜がエッチングされ難く第１層間絶縁膜がエッチングさ
れ易い条件でエッチングされる第１のステップ、およ
び、シリコン窒化膜がエッチングされ易い条件でエッチ
ングされる第２のステップ、の２段階のステップで行う
ことができる。

【００３３】このような半導体集積回路装置の製造方法
によれば、十分なエッチングマージンを確保しつつフィ
ールド絶縁膜の過剰なエッチングを防止して、プラグと
半導体基板とのショートを抑制し、リフレッシュ特性に
優れたＤＲＡＭを製造することが可能となる。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００３５】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭの一例をメモリセルアレイ領域に
ついて示した平面図である。また、図２は、本実施の形
態１のＤＲＡＭの断面図を示し、（ａ）は図１における
ａ−ａ線断面を、（ｂ）は図１におけるｂ−ｂ線断面
を、（ｃ）は図１におけるｃ−ｃ線断面を示す。

【００３６】半導体基板１の主面には、素子分離用のフ
ィールド絶縁膜２が形成されている。フィールド絶縁膜
２はＬＯＣＯＳ（Local Oxidation of Silicon）法によ
り形成された厚いシリコン酸化膜とすることができる。

【００３７】このフィールド絶縁膜２で囲まれた領域と
して半導体基板１の主面に活性領域３が形成されてい
る。活性領域３は、図１のｘ方向に長辺を有する直線状
のパターンで構成される。このように直線状パターンと
することにより、パターンを単純化し、露光時の解像度
を向上することができる。また、活性領域３の中央部に
は凸部３ｂが形成されている。このような凸部３ｂの存
在により後に説明するビット線に接続するための接続孔
の接続面積を大きくすることが可能となる。なお、この
ような凸部３ｂは、活性領域３のパターニングの際の露
光解像度には影響しない程度のサイズで形成する。これ
により露光解像度を低下させることなく接続孔の接続面
積を増加することができる。本実施の形態では凸部３ｂ
が存在する例を例示しているが、凸部３ｂがなくてもよ
い。この場合、活性領域３は完全な直線パターンとな
り、露光限界を向上することができる。

【００３８】活性領域３に直交するように、すなわち、
図１のｙ方向に延在して、メモリセル選択用ＭＩＳＦＥ
Ｔのゲート電極として機能するワード線ＷＬが形成され
ている。このワード線ＷＬの形状は直線である。このた
め、パターンの凹凸の存在によるワード線ＷＬのパター
ンに膨らみやくびれを発生することがなく、露光精度の
限界近傍の条件においてもワード線ＷＬの断線や短絡が
生じることがない。これによりＤＲＡＭの集積度を向上
し、また、不良の低減および歩留まりの向上を図ること
ができる。

【００３９】活性領域３は、活性領域３の中央部に位置
する半導体領域４（第２半導体領域）、活性領域３の両
端部に位置する半導体領域５（第１半導体領域）、およ
び半導体領域４と半導体領域５に挟まれ、メモリセル選
択用ＭＩＳＦＥＴのゲート電極下に位置する２個のチャ
ネル領域６に区分することができる。

【００４０】半導体領域４に接続するように開口された
コンタクトホール７（第２接続孔）を通して、半導体領
域４とビット線ＢＬとが接続されている。また、半導体
領域５上に形成されたコンタクトホール８（第１接続
孔）を通して、半導体領域５と情報蓄積用容量素子Ｃに
接続されるプラグ９が接続されている。

【００４１】コンタクトホール７およびコンタクトホー
ル８は、活性領域３の短辺方向すなわちｙ方向における
中心からオフセット（偏差）をもって形成されている。
このようにコンタクトホール７およびコンタクトホール
８が活性領域３に含まれるように形成されず、偏差をも
って形成されているため、後に説明する情報蓄積用容量
素子Ｃに接続するためのコンタクトホール（第３接続
孔）の位置を避けてビット線ＢＬを直線状に形成するこ
とができ、レイアウトを最適化してメモリセル領域のチ
ップ面積を縮小することができる。また、コンタクトホ
ール８を活性領域３に対して目外れの状態で形成するこ
とにより、後に説明するようにメモリセル選択用ＭＩＳ
ＦＥＴＱｓのリーク電流を低減することができる。

【００４２】ビット線ＢＬはワード線ＷＬと直交するよ
うに配置される。また、ビット線ＢＬの直線部分は、コ
ンタクトホール８に重ならないようにコンタクトホール
７の中心からずらして形成し、コンタクトホール７を完
全に囲むための突出部ＢＬＤＢを有する。突出部ＢＬＤ
Ｂおよびビット線ＢＬの直線部分の形成は、後に説明す
るように２段階の露光により行い、これにより、隣接す
るビット線ＢＬと突出部ＢＬＤＢとの短絡不良あるいは
ビット線ＢＬの切断不良を防止することができる。

【００４３】次に、図２に示す断面図にしたがって、本
実施の形態のＤＲＡＭを説明する。

【００４４】ｐ形の単結晶シリコンからなる半導体基板
１の主面にはｐ形ウェル１０が形成されている。また、
ｐ形ウェル１０内に素子分離およびＭＩＳＦＥＴＱｓの
パンチスルーストッパとしてｐ形高濃度不純物層１１が
形成されている。なお、ｐ形ウェル１０には、しきい値
電圧調整層が形成されていてもよい。

【００４５】半導体基板１の主面には、フィールド絶縁
膜２が形成され、ｐ形ウェル１０の主面にはＤＲＡＭの
メモリセル選択用ＭＩＳＦＥＴＱｓが形成されている。

【００４６】メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ
形ウェル１０の主面上にゲート絶縁膜１２を介して形成
されたゲート電極１３と、ゲート電極１３の両側のｐ形
ウェル１０の主面に形成され、ｎ形の不純物たとえばリ
ンまたはヒ素がドープされた半導体領域４，５とからな
る。

【００４７】ゲート絶縁膜１２は、たとえば熱酸化によ
り形成されたシリコン酸化膜からなり、ゲート電極１３
は、たとえば多結晶シリコン膜１３ａおよびシリサイド
膜１３ｂの積層膜とすることができる。シリサイド膜１
３ｂとしてはタングステン、チタン等の金属シリサイド
を例示できる。

【００４８】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極１３の上層および側壁には各々シリコン窒化膜か
らなるキャップ絶縁膜１４およびサイドウォールスペー
サ１５が形成されている。なお、メモリセル選択用ＭＩ
ＳＦＥＴＱｓのゲート電極１３はＤＲＡＭのワード線Ｗ
Ｌの一部である。

【００４９】メモリセル選択用ＭＩＳＦＥＴＱｓは、層
間絶縁膜１７で覆われている。層間絶縁膜１７は、たと
えば熱ＣＶＤ（Chemical Vapor Deposition ）法で形成
されたシリコン酸化膜１７ａおよびＢＰＳＧ（Boron-Ph
osporaus-Silicate Glass ）膜１７ｂの積層膜とするこ
とができ、さらに熱ＣＶＤ法で形成されたシリコン酸化
膜１７ｃを積層することができる。

【００５０】層間絶縁膜１７上にはビット線ＢＬが形成
されている。ビット線ＢＬは、たとえば多結晶シリコン
膜１８ａおよびシリサイド膜１８ｂの積層膜とすること
ができる。シリサイド膜１８ｂは、たとえばタングステ
ン、チタン等の金属シリサイド膜とすることができる。
また、ビット線ＢＬの突出部ＢＬＤＢの部分には、たと
えば熱ＣＶＤ法で形成されたシリコン酸化膜１８ｃが形
成されている。

【００５１】ビット線ＢＬはコンタクトホール７を介し
て一対のメモリセル選択用ＭＩＳＦＥＴＱｓに共有され
る半導体領域４に接続される。また、一対のメモリセル
選択用ＭＩＳＦＥＴＱｓの各々の半導体領域５上に開口
されたコンタクトホール８にはプラグ９が形成されてい
る。プラグ９はたとえば不純物がドープされた多結晶シ
リコンとすることができる。

【００５２】ビット線ＢＬは層間絶縁膜１９で覆われて
いる。層間絶縁膜１９は、シリコン酸化膜１９ａおよび
シリコン窒化膜１９ｂの積層膜とすることができる。

【００５３】層間絶縁膜１９の上層には情報蓄積用容量
素子Ｃが形成されている。

【００５４】情報蓄積用容量素子Ｃはコンタクトホール
２０を介してプラグ９に接続される下部電極２１と容量
絶縁膜２２とプレート電極２３とから構成される。下部
電極２１は不純物がドープされた多結晶シリコン膜とす
ることができ、容量絶縁膜２２はたとえばシリコン窒化
膜とシリコン酸化膜の積層膜とすることができる。ま
た、プレート電極２３は不純物がドープされた多結晶シ
リコン膜とすることができる。なお、下部電極２１に
は、後に説明するようにコンタクトホール２０を形成す
る際にハードマスクとして用いるマスク部２１ａおよび
サイドウォールスペーサ２１ｂと、下部電極２１の表面
積を増加して蓄積容量の増加を図るための立設部２１ｃ
と、さらにプラグ９に接続するためにコンタクトホール
２０内に形成されるコンタクト部２１ｄが含まれる。

【００５５】情報蓄積用容量素子Ｃの上層には、さらに
層間絶縁膜および配線等を形成することができるが、説
明を省略する。

【００５６】次に、前記ＤＲＡＭのメモリセルの製造方
法を図３〜図２１を用いて説明する。図３〜図２１は本
実施の形態のＤＲＡＭの製造方法の一例をその工程順に
示した平面図または断面図である。

【００５７】まず、図３および図４に示すように、ｐ^-
型シリコン単結晶からなる半導体基板１を用意し、公知
のＬＯＣＯＳ法を用いてその表面に厚いフィールド絶縁
膜２を形成する。このフィールド絶縁膜２の形成によ
り、そのフィールド絶縁膜２に囲まれた領域として活性
領域３が形成される。なお、フィールド絶縁膜２の膜厚
はたとえば約４００ｎｍである。

【００５８】なお、活性領域３は、ほぼ直線状に形成さ
れる。これによりフィールド絶縁膜２を形成するための
パターニングの際の露光光の干渉等によるパターン解像
度の低下を防止して、微細なパターンを形成することが
でき、あるいは、プロセスマージンを増すことができ
る。

【００５９】次に、図５に示すように、フォトレジスト
をマスクにして、ｎ型不純物（例えばリン（Ｐ))および
ｐ型不純物（例えばボロン（Ｂ))をイオン注入により半
導体基板１のメモリセルアレイの形成領域に導入し、次
いで、上記フォトレジストを除去した後に、半導体基板
１に熱拡散処理を施すことによりｐ形ウェル１０および
高濃度不純物層１１を形成する。次いで、チャネル領域
６での不純物濃度を最適化して、所望するメモリセル選
択用ＭＩＳＦＥＴのしきい値電圧を得るために、ｐ形ウ
ェル１０の活性領域の主面にｐ型不純物（例えば、フッ
化ボロン（ＢＦ₂)) をイオン注入する。

【００６０】次に、図６および図７に示すように、半導
体基板１の表面をフッ酸溶液でエッチングして酸化シリ
コン膜を除去した後に、半導体基板１の表面にメモリセ
ル選択用ＭＩＳＦＥＴのゲート絶縁膜１２を形成する。
このゲート絶縁膜１２は熱酸化法で形成され、その膜厚
はたとえば約９ｎｍである。その後、ゲート絶縁膜１２
上にワード線ＷＬ（ゲート電極１３）を形成する。ワー
ド線ＷＬ（ゲート電極１３）の形成は、半導体基板１の
全面にＰが導入された多結晶シリコン膜、シリサイド
（たとえばＷＳｉ2)膜、シリコン酸化膜およびシリコン
窒化膜を順次堆積し、これらの積層膜を順次エッチング
して、多結晶シリコン膜１３ａおよびシリサイド膜１３
ｂを形成することにより行う。シリサイド膜１３ｂ上に
は、シリコン酸化膜２４およびキャップ絶縁膜１４が形
成される。なお、多結晶シリコン膜１３ａおよびシリサ
イド膜１３ｂはＣＶＤ法で形成され、これらの膜厚は、
例えばそれぞれ７０ｎｍおよび１５０ｎｍである。ま
た、シリコン酸化膜２４およびキャップ絶縁膜１４はＣ
ＶＤ法で形成され、これらの膜厚は、例えばそれぞれ１
０ｎｍおよび２００ｎｍである。

【００６１】このとき、ワード線ＷＬのパターンは、直
線パターンにより形成される。これにより、隣接パター
ン間の露光光の相互作用によるパターンの膨らみやくび
れを発生することなく、精度よくパターン形成すること
が可能となる。

【００６２】その後、半導体基板１に熱酸化処理を施す
ことにより、ゲート電極１３を構成する多結晶シリコン
膜１３ａおよびシリサイド膜１３ｂの側壁に薄い酸化シ
リコン膜２５を形成する。

【００６３】さらに、上記積層膜をマスクにしてｐウェ
ル１０の主面にｎ型不純物（例えばＰ）をイオン注入
し、このｎ型不純物を引き伸ばし拡散することにより、
メモリセル選択用ＭＩＳＦＥＴのソース領域およびドレ
イン領域として機能する半導体領域４，５を形成する。

【００６４】次に、図８に示すように、半導体基板１上
にＣＶＤ法により堆積された窒化シリコン膜（図示せ
ず）をＲＩＥ（Reactive Ion Etching）などの異方性エ
ッチングでエッチングして、メモリセル選択用ＭＩＳＦ
ＥＴのゲート電極１３の側壁にサイドウォールスペーサ
１５を形成する。

【００６５】次に、図９および図１０に示すように、半
導体基板１上にたとえばＴＥＯＳを原料ガスとした熱Ｃ
ＶＤ法によりシリコン酸化膜１７ａおよびＢＰＳＧ膜１
７ｂを堆積した後、コンタクトホール８を開口する。コ
ンタクトホール８は、公知のドライエッチング法により
形成することができ、ＢＰＳＧ膜１７ｂは、リフローに
より平坦化することができる。

【００６６】コンタクトホール８は、活性領域３の中心
からｙ方向にずれた位置に形成する。このようにコンタ
クトホール８をずらして形成することにより、後に説明
するビット線ＢＬとの関係で情報蓄積用容量素子Ｃに接
続するためのコンタクトホール２０の形成位置をずらす
ことができ、ビット線ＢＬを直線状に形成することがで
きる。また、言い換えれば、従来技術のように活性領域
３を湾曲して形成することなく、活性領域３をも直線状
に形成することが可能となる。これにより、ビット線Ｂ
Ｌおよび活性領域３を直線状に形成しして露光光の干渉
を抑制し、高集積なパターニングを可能にすることがで
きる。また、集積度を上げない場合であってもプロセス
上十分なマージンをもって加工することができ、加工信
頼性、歩留まりを向上することができる。

【００６７】次に、コンタクトホール７内にｎ形の不純
物をイオン注入した後、図１１に示すように、プラグ９
を形成し、たとえばＴＥＯＳを原料ガスとした熱ＣＶＤ
法によりシリコン酸化膜１７ｃを堆積する。プラグ９
は、ｎ形不純物が高濃度にドープされた多結晶シリコン
膜を堆積し、これをエッチバックすることにより形成す
ることができる。

【００６８】次に、図１２および図１３に示すように、
コンタクトホール７を形成する。コンタクトホール７は
公知のドライエッチング法により形成できる。また、コ
ンタクトホール７は、コンタクトホール８とは逆の方向
のｙ方向にずれた位置に形成する。このようにコンタク
トホール７をずらして形成することによりコンタクトホ
ール７をビット線ＢＬに近づけて形成することができ
る。

【００６９】なお、コンタクトホール７，８を上記のよ
うにずらして形成するため、活性領域３に対して目外れ
して形成されることとなり、接続面積の低下が起きる
が、本発明者らの検討により抵抗の上昇による素子特性
の影響は問題とはならないことが判明している。

【００７０】次に、図１４および図１５に示すように、
半導体基板１上にＰが導入された多結晶シリコン膜、シ
リサイド膜および酸化シリコン膜をＣＶＤ法で順次堆積
し、第１回目の露光により形成したフォトレジストをマ
スクにして、前記酸化シリコン膜をエッチングしてシリ
コン酸化膜１８ｃを形成する。シリコン酸化膜１８ｃ
は、離散パターンとして形成され、ビット線ＢＬの突出
部ＢＬＤＢを形成するためのパターンである。また、パ
ターン間の距離は十分離れているためシリコン酸化膜１
８ｃを形成するための露光では光の干渉による解像度の
低下は発生しない。

【００７１】次に、図１６および図１７に示すように、
第２回目の露光により形成した直線形状のフォトレジス
トおよびシリコン酸化膜１８ｃをマスクにして前記シリ
サイド膜および多結晶シリコン膜をエッチングし、多結
晶シリコン膜１８ａおよびシリサイド膜１８ｂからなる
ビット線ＢＬを形成する。ビット線ＢＬは、コンタクト
ホール７を通じてメモリセル選択用ＭＩＳＦＥＴの一方
の半導体領域４に接続される。

【００７２】このビット線ＢＬは、直線形状のフォトレ
ジストと突出部ＢＬＤＢを形成するシリコン酸化膜１８
ｃにより形成されるものである。直線形状のフォトレジ
ストは、直線パターンをフォトレジストに露光して形成
するものであるため、隣接パターン間の露光光の相互作
用が生じ難く、露光解像度の限界近傍までパターンを近
接させても、パターン解像度は低下せず、パターンに膨
らみやくびれを生じることがない。この結果、ビット線
ＢＬの断線や短絡に起因する不良を低減し、ＤＲＡＭの
歩留まりを向上することができる。また、第２回目の露
光は、第１回目の露光とは独立に行うものであるため、
突出部ＢＬＤＢがあったとしても、第２回目の露光に影
響されることがない。この結果、第２回目の露光で形成
されるビット線ＢＬの直線パターンの隣接間距離を露光
解像度の限界近傍まで近接することができ、ＤＲＡＭの
集積度を向上することができる。

【００７３】次に、図１８に示すように、シリコン酸化
膜１９ａおよびシリコン窒化膜１９ｂをたとえばＣＶＤ
法で堆積した後、ＢＰＳＧ膜２６を堆積し、リフローし
て平坦化する。その後、Ｐが導入された多結晶シリコン
膜を堆積した後、情報蓄積用容量素子Ｃとプラグ９とを
接続するためのコンタクトホール２０を開口する位置に
開口を形成し、下部電極２１のマスク部２１ａを形成す
る。さらに、半導体基板１の全面にＰが導入された多結
晶シリコン膜を堆積しこれを異方性エッチングによりエ
ッチングしてサイドウォールスペーサ２１ｂを形成す
る。このようにサイドウォールスペーサ２１ｂを形成す
ることにより、コンタクトホール２０を露光眼界以下の
寸法で開口することが可能となる。

【００７４】次に図１９に示すように、マスク部２１ａ
およびサイドウォールスペーサ２１ｂをマスク（ハード
マスク）としてコンタクトホール２０を開口し、半導体
基板１の全面にＰが導入された多結晶シリコン膜および
シリコン酸化膜を順次堆積する。その後、フォトレジス
トをマスクにして、前記酸化シリコン膜をエッチング
し、続いて多結晶シリコン膜およびマスク部２１ａを順
次エッチングして、キャップ絶縁膜２７、コンタクト部
２１ｄ、マスク部２１ａを形成する。

【００７５】次に、上記フォトレジストを除去した後、
図２０に示すように、多結晶シリコン膜を半導体基板１
の全面に堆積し、続いて、この多結晶シリコン膜をＲＩ
Ｅなどの異方性エッチングでエッチングして、立設部２
１ｃを形成し、マスク部２１ａ、サイドウォールスペー
サ２１ｂ、立設部２１ｃ、コンタクト部２１ｄからなる
下部電極２１を完成する。

【００７６】次いで、例えば、フッ酸溶液を用いたウエ
ットエッチングによりキャップ絶縁膜２７およびＢＰＳ
Ｇ膜２６を除去し、図２１に示すように、窒化シリコン
膜（図示せず）をＣＶＤ法で半導体基板１上に堆積し、
続いて、酸化処理を施すことにより、窒化シリコン膜の
表面に酸化シリコン膜を形成して、酸化シリコン膜およ
び窒化シリコン膜からなる容量絶縁膜２２を形成する。
その後、半導体基板１上に多結晶シリコン膜（図示せ
ず）をＣＶＤ法で堆積し、この多結晶シリコン膜をフォ
トレジストをマスクにしてエッチングすることにより、
プレート電極２３を形成して、図１および図２に示すＤ
ＲＡＭがほぼ完成する。

【００７７】本実施の形態のＤＲＡＭによれば、コンタ
クトホール７とコンタクトホール８とを活性領域３にた
いして互いに逆方向にずらして（偏差をもって）形成す
るため、活性領域３をほぼ直線状に形成してもビット線
ＢＬを直線状に形成することが可能となる。これにより
情報蓄積用容量素子Ｃを接続するためのコンタクトホー
ル２０をビット線ＢＬに接触させることなく形成してレ
イアウトを最適化することが可能となる。なお、活性領
域３およびビット線ＢＬを直線状に形成するため、露光
マージンを増加し、高集積化の実現あるいは加工マージ
ンの増加が図れる。

【００７８】また、本実施の形態のＤＲＡＭによれば、
コンタクトホール８を活性領域３にたいしてずらしてつ
まり目外れの状態で形成しているため、メモリセル選択
用ＭＩＳＦＥＴＱｓのリーク電流を低減することができ
る。本効果を図３１を用いて説明する。図３１（ａ）は
コンタクトホール８（ＰＬＵＧに相当）を活性領域３
（Ｌ）内に形成した場合の平面図を示し、図３１（ｂ）
は本実施の形態のコンタクトホール８と活性領域３の関
係を表した平面図である。なお、ＦＧは選択ＭＩＳＦＥ
Ｔのゲート電極すなわちワード線である。コンタクトホ
ール８を活性領域３内に形成した場合は、プラグ９（Ｐ
ＬＵＧ）から拡散したｎ形不純物により不純物領域ＮＨ
が形成され、この不純物領域ＮＨにより発生する電界Ｅ
ｍａｘは図３１（ａ）に示すとおりゲート幅のほぼ全域
に分布する。このような電界により発生するリーク電流
は、ゲート幅のほぼ全域で発生することとなる。一方、
本実施の形態のようにコンタクトホール８を活性領域３
からオフセットさせた場合、図３１（ｂ）に示すとおり
プラグ９がずれているためそれに応じて不純物領域ＮＨ
もずれることとなり、不純物領域ＮＨにより発生する電
界Ｅｍａｘはゲート幅の全域で発生しないこととなる。
そのため、電界Ｅｍａｘによって発生するリーク電流も
低下することとなる。この効果を示したグラフを図３１
（ｃ）に示す。横軸は活性領域３からの外れ量を示し、
縦軸はワード線ＷＬの電圧が０Ｖ時と１Ｖ時のリーク電
流量比を示す。外れ量が大きくなるほどリーク電流量比
が低減している様子が示されている。

【００７９】（実施の形態２）図２２は、本発明の他の
実施の形態であるＤＲＡＭの一例をメモリセルアレイ領
域について示した平面図である。また、図２３は、本実
施の形態２のＤＲＡＭの断面図を示し、（ａ）は図２２
におけるａ−ａ線断面を、（ｂ）は図２２におけるｂ−
ｂ線断面を、（ｃ）は図２２におけるｃ−ｃ線断面を示
す。

【００８０】本実施の形態のＤＲＡＭは、ビット線ＢＬ
と半導体領域４との接続をプラグ２８を介して行い、ビ
ット線ＢＬに突出部ＢＬＤＢが設けられていない点を除
き、前記実施の形態１と同様である。したがって、その
他の詳細な説明は省略する。ただし、ビット線ＢＬの材
料は実施の形態１と相違し、たとえばチタン膜、窒化チ
タン膜およびタングステン膜の積層構造とすることがで
きる。これにより、プラグ２８を構成する多結晶シリコ
ンとのエッチング選択比をとることができ、ビット線Ｂ
Ｌがプラグ２８に対して目外れとなってもプラグ２８が
エッチングストッパとなりビット線ＢＬを加工すること
が可能となる。

【００８１】次に、本実施の形態２のＤＲＡＭの製造工
程を図２４から図２７を用いて説明する。

【００８２】前記実施の形態１における図８までの工程
は実施の形態１と同様である。この後、実施の形態１と
同様にシリコン酸化膜１７ａおよびＢＰＳＧ膜１７ｂを
堆積した後、図２４および図２５に示すように、コンタ
クトホール７およびコンタクトホール８を同時に開口す
る。その後、Ｐがドープされた多結晶シリコン膜を半導
体基板１上に堆積し、これをエッチバックしてプラグ９
およびプラグ２８を同時に形成する。コンタクトホール
７およびコンタクトホール８は実施の形態１と同様に活
性領域３に対して互いに反対方向にオフセットして形成
することはいうまでもない。

【００８３】次に、図２６および図２７に示すように、
ビット線ＢＬを形成する。ビット線ＢＬの形成は、チタ
ン膜、窒化チタン膜およびタングステン膜を順次堆積
し、直線状にパターニングしたフォトレジスト膜をマス
クとしてエッチングにより形成することができる。ここ
で、ビット線ＢＬを直線状に形成するためフォトリソグ
ラフィ工程での露光マージンが増加することは実施の形
態１で説明したとおりである。なお、ビット線ＢＬはプ
ラグ２８に対して目外れで形成されているが、ビット線
ＢＬが金属膜で形成されているためプラグ２８を構成す
る多結晶シリコン膜に対してエッチング選択比をとるこ
とができ、ビット線ＢＬに突出部ＢＬＤＢを設けなくて
もよい。これにより工程を簡略化することができる。

【００８４】この後の工程は前記実施の形態１と同様で
あるため説明を省略する。

【００８５】（実施の形態３）図２８から図３０は、本
発明のさらに他の実施の形態であるＤＲＡＭの製造法法
を工程順に示した断面図である。

【００８６】本実施の形態３のＤＲＡＭはフィールド絶
縁膜２上にシリコン窒化膜２９を有するものである。こ
のようなシリコン窒化膜２９を有することにより、以下
に説明するようにコンタクトホール８の開口の際に２段
階のエッチングを行うことができ、フィールド絶縁膜２
の過剰なエッチングを防止して情報蓄積用容量素子Ｃか
ら半導体基板１へのリークを抑制することができる。

【００８７】本実施の形態３のＤＲＡＭの製造方法は、
実施の形態１における図５までの工程と同様である。

【００８８】ワード線ＷＬの側壁に酸化シリコン膜２５
を形成し、その後、図２８に示すように、半導体基板１
の全面にシリコン窒化膜２９を堆積する。

【００８９】次に、図２９に示すように、前記実施の形
態１と同様にシリコン酸化膜１７ａおよびＢＰＳＧ膜１
７ｂを堆積した後、第１段階のエッチングを行って、コ
ンタクトホール８を開口する。この第１段階のエッチン
グは、シリコン酸化膜がエッチングされやすく、シリコ
ン窒化膜がエッチングされにくい条件で行なう。これに
より、コンタクトホール８の底部にはシリコン窒化膜２
９が残存した状態とすることができる。

【００９０】次に、図３０に示すように、第２段階のエ
ッチングを行い、コンタクトホール８を完全に開口す
る。この第２段階のエッチングは、シリコン窒化膜がエ
ッチングされる条件で行い、シリコン窒化膜２９を完全
に除去する。

【００９１】このように２段階でエッチングすることに
よりシリコン窒化膜２９に十分なオーバーエッチを行っ
たとしてもフィールド絶縁膜２が過剰にエッチングされ
ることがなく、十分なプロセスマージンを実現すること
ができる。これにより、後にプラグ９が形成されても半
導体基板１の素子分離用の不純物領域に接触する恐れは
なく、情報蓄積用容量素子Ｃに蓄積される蓄積電荷の半
導体基板１へのリークを抑制することができる。このよ
うな蓄積電荷のリークの抑制は、前記したコンタクトホ
ール８の活性領域３からの目外れによるメモリセル選択
用ＭＩＳＦＥＴＱｓのリーク電流の抑制と相まって、Ｄ
ＲＡＭの信頼性とリフレッシュ特性の向上を図ることが
できる。

【００９２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００９３】たとえば、活性領域３の形状がその中央部
に凸部３ｂを有する場合について説明したが、活性領域
３の長手方向（第２方向）は完全な直線状（コンタクト
エリアを確保するための凸部が存在しない活性領域）で
あってもよい。

【００９４】また、実施の形態３で説明したシリコン窒
化膜２９および２段階のエッチングを実施の形態２のＤ
ＲＡＭに適用してもよいことはいうまでもない。

【００９５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００９６】（１）ＤＲＡＭを構成する各部材の形状を
露光の困難性を伴わないような形状にするとともに、Ｃ
ＯＢ構造が実現できるメモリセルのレイアウト技術を提
供できる。

【００９７】（２）ＣＯＢ構造を有するＤＲＡＭの各部
材の合わせ余裕を確保しつつメモリセルの高集積化を実
現できる。

【００９８】（３）メモリセルを構成する選択ＭＩＳＦ
ＥＴのゲート電極端からの電流リーク量を低減し、ＤＲ
ＡＭのリフレッシュ特性を改善できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭの一例を
メモリセルアレイ領域について示した平面図である。

【図２】実施の形態１のＤＲＡＭの断面図であり、
（ａ）は図１におけるａ−ａ線断面を、（ｂ）は図１に
おけるｂ−ｂ線断面を、（ｃ）は図１におけるｃ−ｃ線
断面を示す。

【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例をその工程順に示した平面図である。

【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例をその工程順に示した断面図であり、（ａ）は
図３におけるａ−ａ線断面を、（ｂ）は図３におけるｂ
−ｂ線断面を、（ｃ）は図３におけるｃ−ｃ線断面を示
す。

【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例をその工程順に示した断面図であり、（ａ）は
図３におけるａ−ａ線断面を、（ｂ）は図３におけるｂ
−ｂ線断面を、（ｃ）は図３におけるｃ−ｃ線断面を示
す。

【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例をその工程順に示した平面図である。

【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例をその工程順に示した断面図であり、（ａ）は
図６におけるａ−ａ線断面を、（ｂ）は図６におけるｂ
−ｂ線断面を、（ｃ）は図６におけるｃ−ｃ線断面を示
す。

【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例をその工程順に示した断面図であり、（ａ）は
図６におけるａ−ａ線断面を、（ｂ）は図６におけるｂ
−ｂ線断面を、（ｃ）は図６におけるｃ−ｃ線断面を示
す。

【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例をその工程順に示した平面図である。

【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した断面図であり、（ａ）
は図９におけるａ−ａ線断面を、（ｂ）は図９における
ｂ−ｂ線断面を、（ｃ）は図９におけるｃ−ｃ線断面を
示す。

【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した断面図であり、（ａ）
は図９におけるａ−ａ線断面を、（ｂ）は図９における
ｂ−ｂ線断面を、（ｃ）は図９におけるｃ−ｃ線断面を
示す。

【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した平面図である。

【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した断面図であり、（ａ）
は図１２におけるａ−ａ線断面を、（ｂ）は図１２にお
けるｂ−ｂ線断面を、（ｃ）は図１２におけるｃ−ｃ線
断面を示す。

【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した平面図である。

【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した断面図であり、（ａ）
は図１４におけるａ−ａ線断面を、（ｂ）は図１４にお
けるｂ−ｂ線断面を、（ｃ）は図１４におけるｃ−ｃ線
断面を示す。

【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した平面図である。

【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した断面図であり、（ａ）
は図１６におけるａ−ａ線断面を、（ｂ）は図１６にお
けるｂ−ｂ線断面を、（ｃ）は図１６におけるｃ−ｃ線
断面を示す。

【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した断面図であり、（ａ）
は図１６におけるａ−ａ線断面を、（ｂ）は図１６にお
けるｂ−ｂ線断面を、（ｃ）は図１６におけるｃ−ｃ線
断面を示す。

【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した断面図であり、（ａ）
は図１６におけるａ−ａ線断面を、（ｂ）は図１６にお
けるｂ−ｂ線断面を、（ｃ）は図１６におけるｃ−ｃ線
断面を示す。

【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した断面図であり、（ａ）
は図１６におけるａ−ａ線断面を、（ｂ）は図１６にお
けるｂ−ｂ線断面を、（ｃ）は図１６におけるｃ−ｃ線
断面を示す。

【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例をその工程順に示した断面図であり、（ａ）
は図１６におけるａ−ａ線断面を、（ｂ）は図１６にお
けるｂ−ｂ線断面を、（ｃ）は図１６におけるｃ−ｃ線
断面を示す。

【図２２】本発明の他の実施の形態であるＤＲＡＭの一
例をメモリセルアレイ領域について示した平面図であ
る。

【図２３】実施の形態２のＤＲＡＭの断面図であり、
（ａ）は図２２におけるａ−ａ線断面を、（ｂ）は図２
２におけるｂ−ｂ線断面を、（ｃ）は図２２におけるｃ
−ｃ線断面を示す。

【図２４】本発明の他の実施の形態であるＤＲＡＭの製
造方法の一例をその工程順に示した平面図である。

【図２５】本発明の他の実施の形態であるＤＲＡＭの製
造方法の一例をその工程順に示した断面図であり、
（ａ）は図２４におけるａ−ａ線断面を、（ｂ）は図２
４におけるｂ−ｂ線断面を、（ｃ）は図２４におけるｃ
−ｃ線断面を示す。

【図２６】本発明の他の実施の形態であるＤＲＡＭの製
造方法の一例をその工程順に示した平面図である。

【図２７】本発明の他の実施の形態であるＤＲＡＭの製
造方法の一例をその工程順に示した断面図であり、
（ａ）は図２６におけるａ−ａ線断面を、（ｂ）は図２
６におけるｂ−ｂ線断面を、（ｃ）は図２６におけるｃ
−ｃ線断面を示す。

【図２８】本発明のさらに他の実施の形態であるＤＲＡ
Ｍの製造法法を工程順に示した断面図である。

【図２９】本発明のさらに他の実施の形態であるＤＲＡ
Ｍの製造法法を工程順に示した断面図である。

【図３０】本発明のさらに他の実施の形態であるＤＲＡ
Ｍの製造法法を工程順に示した断面図である。

【図３１】（ａ）はコンタクトホールを活性領域内に形
成した場合の平面図を示し、（ｂ）は本発明の一実施の
形態であるコンタクトホールと活性領域の関係を表した
平面図、（ｃ）はプラグ外れ量に対するリーク電流量比
を示したグラフである。

【符号の説明】

１半導体基板２フィールド絶縁膜３活性領域３ｂ凸部４半導体領域５半導体領域６チャネル領域７コンタクトホール８コンタクトホール９プラグ１０ｐ形ウェル１１高濃度不純物層１２ゲート絶縁膜１３ゲート電極１３ａ多結晶シリコン膜１３ｂシリサイド膜１４キャップ絶縁膜１５サイドウォールスペーサ１７層間絶縁膜１７ａシリコン酸化膜１７ｂＢＰＳＧ膜１７ｃシリコン酸化膜１８ａ多結晶シリコン膜１８ｂシリサイド膜１８ｃシリコン酸化膜１９層間絶縁膜１９ａシリコン酸化膜１９ｂシリコン窒化膜２０コンタクトホール２１下部電極２１ａマスク部２１ｂサイドウォールスペーサ２１ｃ立設部２１ｄコンタクト部２２容量絶縁膜２３プレート電極２４シリコン酸化膜２５酸化シリコン膜２６ＢＰＳＧ膜２７キャップ絶縁膜２８プラグ２９シリコン窒化膜ＢＬビット線ＢＬＤＢ突出部Ｃ情報蓄積用容量素子Ｅｍａｘ電界Ｑｓメモリセル選択用ＭＩＳＦＥＴＮＨ不純物領域ＷＬワード線ＢＬビット線

───────────────────────────────────────────────────── フロントページの続き (72)発明者荻島淳史東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者鯨井裕東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者池田典昭東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者米岡義信茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者帰山敏之茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内

Claims

【特許請求の範囲】

【請求項１】その主面にフィールド絶縁膜が形成され
た半導体基板と、前記半導体基板上に一定の間隔で形成
され第１方向に延在する複数のワード線と、前記ワード
線を覆う第１層間絶縁膜上に一定の間隔で形成され前記
第１方向に交差する第２方向に延在する複数のビット線
と、前記ビット線を覆う第２層間絶縁膜上に形成され下
部電極、容量絶縁膜および上部電極からなる情報蓄積用
容量素子と、前記第１層間絶縁膜に開口された第１接続
孔の内部に形成され前記フィールド絶縁膜に囲まれた活
性領域の両端部の第１半導体領域に接続されたプラグと
を備え、前記ビット線が、前記第１層間絶縁膜に開口さ
れた第２接続孔を介して前記活性領域の中央部の第２半
導体領域に接続され、前記下部電極が、前記第２層間絶
縁膜に開口された第３接続孔を介して前記プラグに接続
されているＤＲＡＭのメモリセルを含む半導体集積回路
装置であって、前記活性領域の平面形状は前記第２方向に平行な長辺を
有する直線形状であり、前記第１接続孔は前記活性領域
の第１方向における中心から偏差をもって形成されてい
ることを特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記第２接続孔は、前記第１接続孔の偏差とは反対の方
向に偏差をもって形成されていることを特徴とする半導
体集積回路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置であって、前記ビット線は、直線形状の第１パターンと前記第２接
続孔を覆う第２パターンとの合成パターンにより形成さ
れていることを特徴とする半導体集積回路装置。
【請求項４】請求項１または２記載の半導体集積回路
装置であって、前記第２接続孔にはビット線プラグが形成され、前記ビ
ット線は前記ビット線プラグの一部を覆う直線形状パタ
ーンにより形成されていることを特徴とする半導体集積
回路装置。
【請求項５】請求項１〜４の何れかに記載の半導体集
積回路装置であって、前記活性領域の中央部に、凸部が形成されていることを
特徴とする半導体集積回路装置。
【請求項６】請求項１〜５の何れかに記載の半導体集
積回路装置であって、少なくとも前記フィールド絶縁膜と前記第１層間絶縁膜
との界面には、前記第１層間絶縁膜を構成する材料に対
してエッチング選択比を有する材料からなる被膜が形成
されていることを特徴とする半導体集積回路装置。
【請求項７】請求項６記載の半導体集積回路装置であ
って、前記第１層間絶縁膜はシリコン酸化膜を主成分とする材
料からなり、前記被膜はシリコン窒化膜を主成分とする
材料からなることを特徴とする半導体集積回路装置。
【請求項８】ＤＲＡＭのメモリセルを有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板の主
面にフィールド絶縁膜を形成し、前記フィールド絶縁膜
で囲まれた直線形状の活性領域を形成する工程、（ｂ）
前記半導体基板の主面上にゲート絶縁膜を形成し、前記
ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極
として作用するワード線を、前記活性領域の長辺方向に
垂直な第１方向に直線形状で形成する工程、（ｃ）前記
ワード線を覆う第１層間絶縁膜を堆積し、前記第１方向
における前記活性領域の中心から前記第１方向に平行な
方向に偏差を有する点を中心とする第１接続孔を、その
一部が前記活性領域の両端部の第１半導体領域にかかる
ように前記第１層間絶縁膜に開口する工程、（ｄ）前記
第１接続孔にプラグを形成する工程、（ｅ）前記第１方
向における前記活性領域の中心から前記第１接続孔の偏
差の方向とは逆の方向に偏差を有する点を中心とする第
２接続孔を、その一部が前記活性領域の中央部の第２半
導体領域にかかるように前記第１層間絶縁膜に開口する
工程、（ｆ）前記第１方向に垂直な第２方向の直線形状
パターンと前記第２接続孔を覆う離散パターンとを個別
に露光し、前記直線形状パターンと前記離散パターンと
が一体に形成されたビット線を形成する工程、（ｇ）前
記ビット線を覆う第２層間絶縁膜を形成し、前記プラグ
上の前記第２層間絶縁膜に第３接続孔を開口し、前記第
３接続孔を介して前記プラグに接続される下部電極を含
む情報蓄積用容量素子を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項９】ＤＲＡＭのメモリセルを有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板の主
面にフィールド絶縁膜を形成し、前記フィールド絶縁膜
で囲まれた直線形状の活性領域を形成する工程、（ｂ）
前記半導体基板の主面上にゲート絶縁膜を形成し、前記
ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極
として作用するワード線を、前記活性領域の長辺方向に
垂直な第１方向に直線形状で形成する工程、（ｃ）前記
ワード線を覆う第１層間絶縁膜を堆積し、前記第１方向
における前記活性領域の中心から前記第１方向に平行な
方向に偏差を有する点を中心とする第１接続孔をその一
部が前記活性領域の両端部の第１半導体領域にかかるよ
うに、かつ、前記第１方向における前記活性領域の中心
から前記第１接続孔の偏差の方向とは逆の方向に偏差を
有する点を中心とする第２接続孔をその一部が前記活性
領域の中央部の第２半導体領域にかかるように前記第１
層間絶縁膜に開口する工程、（ｄ）前記第１および第２
接続孔にプラグを形成する工程、（ｅ）前記第１方向に
垂直な第２方向に、かつ、前記第２接続孔に形成された
前記プラグの一部を覆うように直線形状のビット線を形
成する工程、（ｆ）前記ビット線を覆う第２層間絶縁膜
を形成し、前記プラグ上の前記第２層間絶縁膜に第３接
続孔を開口し、前記第３接続孔を介して前記第１接続孔
に形成された前記プラグに接続される下部電極を含む情
報蓄積用容量素子を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項１０】請求項８または９記載の半導体集積回
路装置の製造方法であって、前記（ｃ）工程の前に少なくとも前記メモリセルが形成
される前記半導体基板上にシリコン窒化膜を堆積し、前記第１および第２接続孔の開口が、シリコン窒化膜が
エッチングされ難く前記第１層間絶縁膜がエッチングさ
れ易い条件でエッチングされる第１のステップ、およ
び、シリコン窒化膜がエッチングされ易い条件でエッチ
ングされる第２のステップ、の２段階のステップで行わ
れることを特徴とする半導体集積回路装置の製造方法。