JPH0936325A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0936325A JPH0936325A JP7188707A JP18870795A JPH0936325A JP H0936325 A JPH0936325 A JP H0936325A JP 7188707 A JP7188707 A JP 7188707A JP 18870795 A JP18870795 A JP 18870795A JP H0936325 A JPH0936325 A JP H0936325A
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【目的】 メモリセルを有するＤＲＡＭにおいて、メモ
リセル選択用ＭＩＳＦＥＴのしきい値電圧の変動を防止
する。 【構成】 メモリセル選択用ＭＩＳＦＥＴのチャネル領
域７は、平面で見たときに屈折した上辺と下辺を有して
いるが、その屈折角度が１３５°以上に設計されている
ので、チャネル領域７の上辺と下辺でほぼ同じバーズビ
ークの伸びおよびＬＯＣＯＳ酸化膜４の端部の形状が得
られ、段差のない、均一な不純物濃度分布を有するチャ
ネル領域７を形成することができる。
リセル選択用ＭＩＳＦＥＴのしきい値電圧の変動を防止
する。 【構成】 メモリセル選択用ＭＩＳＦＥＴのチャネル領
域７は、平面で見たときに屈折した上辺と下辺を有して
いるが、その屈折角度が１３５°以上に設計されている
ので、チャネル領域７の上辺と下辺でほぼ同じバーズビ
ークの伸びおよびＬＯＣＯＳ酸化膜４の端部の形状が得
られ、段差のない、均一な不純物濃度分布を有するチャ
ネル領域７を形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＤＲＡＭ（Dynamic Random Access Memor
y）を有する半導体集積回路装置に適用して有効な技術
に関するものである。
関し、特に、ＤＲＡＭ（Dynamic Random Access Memor
y）を有する半導体集積回路装置に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子（キャパシタ）の蓄積
電荷量（Ｃｓ）の減少を補うために、情報蓄積用容量素
子をメモリセル選択用ＭＩＳＦＥＴの上方に配置するス
タック構造を採用している。
微細化に伴う情報蓄積用容量素子（キャパシタ）の蓄積
電荷量（Ｃｓ）の減少を補うために、情報蓄積用容量素
子をメモリセル選択用ＭＩＳＦＥＴの上方に配置するス
タック構造を採用している。
【０００３】上記スタック構造のメモリセルのなかで
も、メモリセルに蓄積される情報の入出力に使用される
ビット線の上方に情報蓄積用容量素子を配置するキャパ
シタ・オーバー・ビットライン（Capacitor Over Bitli
ne；ＣＯＢ）構造のメモリセルは、情報蓄積用容量素子
の蓄積電極（ストレージノード）の下地段差がビット線
により平坦化されるので、情報蓄積用容量素子を形成す
る際のプロセス上の負担を小さくすることができる、ビ
ット線が情報蓄積用容量素子によりシールドされるので
高い信号対雑音（Ｓ／Ｎ）比を得ることができる、など
の特長を備えている。
も、メモリセルに蓄積される情報の入出力に使用される
ビット線の上方に情報蓄積用容量素子を配置するキャパ
シタ・オーバー・ビットライン（Capacitor Over Bitli
ne；ＣＯＢ）構造のメモリセルは、情報蓄積用容量素子
の蓄積電極（ストレージノード）の下地段差がビット線
により平坦化されるので、情報蓄積用容量素子を形成す
る際のプロセス上の負担を小さくすることができる、ビ
ット線が情報蓄積用容量素子によりシールドされるので
高い信号対雑音（Ｓ／Ｎ）比を得ることができる、など
の特長を備えている。
【０００４】ＤＲＡＭのメモリセルでは、フィールド絶
縁膜で囲まれた活性領域にビット線を共有する２個のメ
モリセル選択用ＭＩＳＦＥＴが形成される。さらに、活
性領域の中央部に位置する半導体領域（第１の半導体領
域）には第１のコンタクトホールを通してビット線が接
続され、活性領域の両端部に位置する半導体領域（第２
の半導体領域）には、第２のコンタクトホールを通して
情報蓄積用容量素子の蓄積電極が接続される。
縁膜で囲まれた活性領域にビット線を共有する２個のメ
モリセル選択用ＭＩＳＦＥＴが形成される。さらに、活
性領域の中央部に位置する半導体領域（第１の半導体領
域）には第１のコンタクトホールを通してビット線が接
続され、活性領域の両端部に位置する半導体領域（第２
の半導体領域）には、第２のコンタクトホールを通して
情報蓄積用容量素子の蓄積電極が接続される。
【０００５】ところで、上記ＣＯＢ構造のメモリセルに
おいては、ビット線を上記第１の半導体領域に接続させ
た後に、情報蓄積用容量素子の蓄積電極を上記第２の半
導体領域に接続させる。このため、ビット線が蓄積電極
を接続する第２の半導体領域の真上に延在していると、
蓄積電極と第２の半導体領域とを接続させることができ
ない。
おいては、ビット線を上記第１の半導体領域に接続させ
た後に、情報蓄積用容量素子の蓄積電極を上記第２の半
導体領域に接続させる。このため、ビット線が蓄積電極
を接続する第２の半導体領域の真上に延在していると、
蓄積電極と第２の半導体領域とを接続させることができ
ない。
【０００６】そこで、ＣＯＢ構造のメモリセルでは、蓄
積電極が接続される第２の半導体領域の真上にビット線
が配線されないように、例えば、図１６に示すように、
活性領域とビット線を斜交させる。なお、活性領域とビ
ット線を斜交させたメモリセルについては、米国特許第
４，９７０，５６４号などに記載されている。
積電極が接続される第２の半導体領域の真上にビット線
が配線されないように、例えば、図１６に示すように、
活性領域とビット線を斜交させる。なお、活性領域とビ
ット線を斜交させたメモリセルについては、米国特許第
４，９７０，５６４号などに記載されている。
【０００７】図１６に示すように、半導体基板５１上に
フィールド絶縁膜５２によって囲まれた活性領域５３が
複数個配置されている。複数のワード線ＷＬは平行に配
置され、複数のビット線ＢＬはワード線ＷＬに対して直
角方向に位置している。従って、上記活性領域５３は、
ワード線ＷＬとビット線ＢＬに対して各々斜めに配置さ
れている。上記ワード線ＷＬはメモリセル選択用ＭＩＳ
ＦＥＴのゲート電極として機能しており、このゲート電
極下の活性領域５３にはチャネル領域５８が形成されて
いる。
フィールド絶縁膜５２によって囲まれた活性領域５３が
複数個配置されている。複数のワード線ＷＬは平行に配
置され、複数のビット線ＢＬはワード線ＷＬに対して直
角方向に位置している。従って、上記活性領域５３は、
ワード線ＷＬとビット線ＢＬに対して各々斜めに配置さ
れている。上記ワード線ＷＬはメモリセル選択用ＭＩＳ
ＦＥＴのゲート電極として機能しており、このゲート電
極下の活性領域５３にはチャネル領域５８が形成されて
いる。
【０００８】上記活性領域５３の中央部に位置する第１
の半導体領域５４上には、ビット線ＢＬと第１の半導体
領域５４とを接続するための第１のコンタクトホール５
５が形成されており、また、上記活性領域５３の両端部
に位置する第２の半導体領域５６上には、図示していな
いが、情報蓄積用容量素子が形成されているとともに、
情報蓄積用容量素子の蓄積電極と活性領域５３とを接続
するための第２のコンタクトホール５７が形成されてい
る。
の半導体領域５４上には、ビット線ＢＬと第１の半導体
領域５４とを接続するための第１のコンタクトホール５
５が形成されており、また、上記活性領域５３の両端部
に位置する第２の半導体領域５６上には、図示していな
いが、情報蓄積用容量素子が形成されているとともに、
情報蓄積用容量素子の蓄積電極と活性領域５３とを接続
するための第２のコンタクトホール５７が形成されてい
る。
【０００９】ところで、ＤＲＡＭのフィールド絶縁膜
は、その形成技術の容易さから、通常、ＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法によって形成される。し
かし、ＬＯＣＯＳ法ではバーズビークと呼ばれるくちば
し状の酸化膜の広がりによる活性領域の減少が生じる。
は、その形成技術の容易さから、通常、ＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法によって形成される。し
かし、ＬＯＣＯＳ法ではバーズビークと呼ばれるくちば
し状の酸化膜の広がりによる活性領域の減少が生じる。
【００１０】特に、図１６に示したメモリセルにおいて
は、活性領域５３の両端部に位置する第２の半導体領域
５６の面積が上記バーズビークによって著しく減少しや
すい。しかし、活性領域５３の両端が、隣接する活性領
域５３と接近しているため、メモリセルの面積を大きく
しない限りは第２の半導体領域５６の面積を大きくする
ことができない。このため、第２の半導体領域５６上に
設けられる第２のコンタクトホール５７が開孔せず、情
報蓄積用容量素子の蓄積電極と第２の半導体領域５６と
の間で導通不良が生じることがある。
は、活性領域５３の両端部に位置する第２の半導体領域
５６の面積が上記バーズビークによって著しく減少しや
すい。しかし、活性領域５３の両端が、隣接する活性領
域５３と接近しているため、メモリセルの面積を大きく
しない限りは第２の半導体領域５６の面積を大きくする
ことができない。このため、第２の半導体領域５６上に
設けられる第２のコンタクトホール５７が開孔せず、情
報蓄積用容量素子の蓄積電極と第２の半導体領域５６と
の間で導通不良が生じることがある。
【００１１】そこで、上記問題を解決する方法として、
その外形から鴎状翼（シーガルウイング）と呼ばれる活
性領域を有するＣＯＢ構造のメモリセルが提案されてい
る。このメモリセルについては、特開平５−２９１５３
２号公報などに記載がある。シーガルウイング構造の活
性領域を有するメモリセルのレイアウト図を図１７に示
す。
その外形から鴎状翼（シーガルウイング）と呼ばれる活
性領域を有するＣＯＢ構造のメモリセルが提案されてい
る。このメモリセルについては、特開平５−２９１５３
２号公報などに記載がある。シーガルウイング構造の活
性領域を有するメモリセルのレイアウト図を図１７に示
す。
【００１２】すなわち、図１７に示すように、上記シー
ガルウイング構造の活性領域を有するメモリセルも複数
のワード線ＷＬはほぼ平行に配置され、複数のビット線
ＢＬはワード線ＷＬに対して直角方向に位置している。
しかし、半導体基板５１上に複数個配置された活性領域
５３が左右対称の鴎の翼の形状をしている。
ガルウイング構造の活性領域を有するメモリセルも複数
のワード線ＷＬはほぼ平行に配置され、複数のビット線
ＢＬはワード線ＷＬに対して直角方向に位置している。
しかし、半導体基板５１上に複数個配置された活性領域
５３が左右対称の鴎の翼の形状をしている。
【００１３】鴎の体躯に相当する活性領域５３の中央部
に位置する第１の半導体領域５４上に第１のコンタクト
ホール５５が形成されて、ビット線ＢＬと第１の半導体
領域５４が接続される。また、鴎の内翼に相当する活性
領域５３にメモリセル選択用ＭＩＳＦＥＴのチャネル領
域５８が位置し、鴎の外翼に相当する第２の半導体領域
５６上に第２のコンタクトホール５７が形成されて、情
報蓄積用容量素子の蓄積電極と第２の半導体領域５６が
接続される。
に位置する第１の半導体領域５４上に第１のコンタクト
ホール５５が形成されて、ビット線ＢＬと第１の半導体
領域５４が接続される。また、鴎の内翼に相当する活性
領域５３にメモリセル選択用ＭＩＳＦＥＴのチャネル領
域５８が位置し、鴎の外翼に相当する第２の半導体領域
５６上に第２のコンタクトホール５７が形成されて、情
報蓄積用容量素子の蓄積電極と第２の半導体領域５６が
接続される。
【００１４】シーガルウイング構造の活性領域５３を有
するメモリセルでは、ビット線ＢＬが延在する方向の隣
接する活性領域５３間の距離が充分に確保できるので、
メモリセルの面積を大きくすることなく、活性領域５３
の外翼の長さを必要に応じて長くすることができる。
するメモリセルでは、ビット線ＢＬが延在する方向の隣
接する活性領域５３間の距離が充分に確保できるので、
メモリセルの面積を大きくすることなく、活性領域５３
の外翼の長さを必要に応じて長くすることができる。
【００１５】従って、フィールド絶縁膜５２にＬＯＣＯ
Ｓ酸化膜を採用しても、バーズビークによる活性領域５
３の減少を考慮に入れた第２の半導体領域５６の設計が
できるので、第２のコンタクトホール５７における開孔
不良を生じることなく、情報蓄積用容量素子の蓄積電極
を第２の半導体領域５６に接続することができる。
Ｓ酸化膜を採用しても、バーズビークによる活性領域５
３の減少を考慮に入れた第２の半導体領域５６の設計が
できるので、第２のコンタクトホール５７における開孔
不良を生じることなく、情報蓄積用容量素子の蓄積電極
を第２の半導体領域５６に接続することができる。
【００１６】
【発明が解決しようとする課題】本発明者は、前記シー
ガルウイング構造の活性領域を有するメモリセルを開発
するにあたり、以下の問題点を見い出した。
ガルウイング構造の活性領域を有するメモリセルを開発
するにあたり、以下の問題点を見い出した。
【００１７】上記ＬＯＣＯＳ酸化膜は、通常、下記の工
程によって形成される。まず、例えば、単結晶シリコン
からなる半導体基板の表面に熱酸化処理によってパッド
酸化膜を形成した後、窒化シリコン膜を化学気相成長
（Chemical Vapor Deposition；ＣＶＤ）法によって半
導体基板上に堆積し、次いで、ホトレジストをマスクに
して、後に活性領域が設けられる領域を除いた全領域の
窒化シリコン膜をエッチングする。
程によって形成される。まず、例えば、単結晶シリコン
からなる半導体基板の表面に熱酸化処理によってパッド
酸化膜を形成した後、窒化シリコン膜を化学気相成長
（Chemical Vapor Deposition；ＣＶＤ）法によって半
導体基板上に堆積し、次いで、ホトレジストをマスクに
して、後に活性領域が設けられる領域を除いた全領域の
窒化シリコン膜をエッチングする。
【００１８】次に、パターニングされた上記窒化シリコ
ン膜をマスクにして、選択酸化を施すことにより、窒化
シリコン膜が除去された領域の半導体基板の表面にＬＯ
ＣＯＳ酸化膜が形成される。その後、窒化シリコン膜を
熱リン酸溶液で除去し、続いて、半導体基板の表面のパ
ッド酸化膜をフッ酸溶液でエッチングした後に、メモリ
セル選択用ＭＩＳＦＥＴを構成するゲート酸化膜および
ゲート電極が順次形成される。
ン膜をマスクにして、選択酸化を施すことにより、窒化
シリコン膜が除去された領域の半導体基板の表面にＬＯ
ＣＯＳ酸化膜が形成される。その後、窒化シリコン膜を
熱リン酸溶液で除去し、続いて、半導体基板の表面のパ
ッド酸化膜をフッ酸溶液でエッチングした後に、メモリ
セル選択用ＭＩＳＦＥＴを構成するゲート酸化膜および
ゲート電極が順次形成される。
【００１９】しかしながら、上記選択酸化を施す際に
は、前述したように、マスクとして用いられるパターニ
ングされた窒化シリコン膜下の半導体基板の表面にも酸
素が供給されて、バーズビークが形成される。
は、前述したように、マスクとして用いられるパターニ
ングされた窒化シリコン膜下の半導体基板の表面にも酸
素が供給されて、バーズビークが形成される。
【００２０】ところが、屈折した辺を有する窒化シリコ
ン膜をマスクにして上記選択酸化を行うと、窒化シリコ
ン膜の辺が囲む屈折角度が１２０°以下の場合に形成さ
れるバーズビークの伸びが、窒化シリコン膜の辺が囲む
屈折角度が１２０°以上の場合に形成されるバーズビー
クの伸びよりも短くなる現象が生じる。
ン膜をマスクにして上記選択酸化を行うと、窒化シリコ
ン膜の辺が囲む屈折角度が１２０°以下の場合に形成さ
れるバーズビークの伸びが、窒化シリコン膜の辺が囲む
屈折角度が１２０°以上の場合に形成されるバーズビー
クの伸びよりも短くなる現象が生じる。
【００２１】平面で見たときに、その上辺が囲む屈折角
度（θA ）が２４０°であり、その下辺が囲む屈折角度
（θB ）が１２０°である窒化シリコン膜をマスクに用
いて、選択酸化を行った後の半導体基板の要部断面図
((a)−(a)'方向）を図１８に示す。
度（θA ）が２４０°であり、その下辺が囲む屈折角度
（θB ）が１２０°である窒化シリコン膜をマスクに用
いて、選択酸化を行った後の半導体基板の要部断面図
((a)−(a)'方向）を図１８に示す。
【００２２】図１８（ａ）は、パターニングされた窒化
シリコン膜６２をマスクにして選択酸化を行った直後の
半導体基板６１のＬＯＣＯＳ酸化膜６３を示す断面図、
図１８（ｂ）は、マスクとして用いられた窒化シリコン
膜６２を熱リン酸溶液で除去し、続いて、フッ酸溶液で
活性領域の表面に形成されたＬＯＣＯＳ酸化膜６３のバ
ーズビーク６４およびパッド酸化膜（図示せず）を順次
除去した後の半導体基板６１の断面図である。なお、図
１９は図１８（ｂ）のＬ領域の拡大図である。
シリコン膜６２をマスクにして選択酸化を行った直後の
半導体基板６１のＬＯＣＯＳ酸化膜６３を示す断面図、
図１８（ｂ）は、マスクとして用いられた窒化シリコン
膜６２を熱リン酸溶液で除去し、続いて、フッ酸溶液で
活性領域の表面に形成されたＬＯＣＯＳ酸化膜６３のバ
ーズビーク６４およびパッド酸化膜（図示せず）を順次
除去した後の半導体基板６１の断面図である。なお、図
１９は図１８（ｂ）のＬ領域の拡大図である。
【００２３】図１８（ａ）に示すように、２４０°の屈
折角度を有するＡ点の半導体基板６１の表面は酸素が供
給されやすく、Ａ点からＢ点に向かって窒化シリコン膜
６２下の半導体基板６１の表面の酸化が進み、バーズビ
ーク６４の伸びが大きくなる。これに対して、１２０°
の屈折角度を有するＢ点の半導体基板６１の表面は、２
４０°の屈折角度を有するＡ点に比べて酸素が供給され
にくく、バーズビーク６４の伸びは小さい。
折角度を有するＡ点の半導体基板６１の表面は酸素が供
給されやすく、Ａ点からＢ点に向かって窒化シリコン膜
６２下の半導体基板６１の表面の酸化が進み、バーズビ
ーク６４の伸びが大きくなる。これに対して、１２０°
の屈折角度を有するＢ点の半導体基板６１の表面は、２
４０°の屈折角度を有するＡ点に比べて酸素が供給され
にくく、バーズビーク６４の伸びは小さい。
【００２４】従って、図１８（ｂ）に示すように、マス
クとして用いられた窒化シリコン膜６２を除去した後
に、バーズビーク６４およびパッド酸化膜を除去する
と、Ｂ点に近い活性領域の表面に約３０ｎｍの段差が生
じる。
クとして用いられた窒化シリコン膜６２を除去した後
に、バーズビーク６４およびパッド酸化膜を除去する
と、Ｂ点に近い活性領域の表面に約３０ｎｍの段差が生
じる。
【００２５】図１９に示すように、メモリセル選択用Ｍ
ＩＳＦＥＴのしきい値電圧を調整するために活性領域に
イオン注入される不純物の深さは１０〜２０ｎｍ（飛程
（Ｒｐ）＝約１５ｎｍ）であり、上記段差よりも浅く不
純物は導入される。このため、段差領域と平坦領域での
チャネル領域６５の不純物の深さおよび濃度が異なり、
メモリセル選択用ＭＩＳＦＥＴのドレイン電流−ゲート
電圧特性にキンク（ＫＩＮＫ）が現れて、メモリセル選
択用ＭＩＳＦＥＴのしきい値電圧が変動してしまう。
ＩＳＦＥＴのしきい値電圧を調整するために活性領域に
イオン注入される不純物の深さは１０〜２０ｎｍ（飛程
（Ｒｐ）＝約１５ｎｍ）であり、上記段差よりも浅く不
純物は導入される。このため、段差領域と平坦領域での
チャネル領域６５の不純物の深さおよび濃度が異なり、
メモリセル選択用ＭＩＳＦＥＴのドレイン電流−ゲート
電圧特性にキンク（ＫＩＮＫ）が現れて、メモリセル選
択用ＭＩＳＦＥＴのしきい値電圧が変動してしまう。
【００２６】図１７に示したシーガルウイング構造の活
性領域を形成する際の選択酸化のマスクとして用いる窒
化シリコン膜の形状は複雑であり、形成されたチャネル
領域の近傍には１０５°の屈折角度が存在している。こ
のため、チャネル領域の平面で見たときの上辺と下辺
で、バーズビークの伸びおよびＬＯＣＯＳ酸化膜の端部
の形状が異なり、図１９に示したような段差がチャネル
領域に形成される。この結果、シーガルウイング構造の
活性領域を有するメモリセルでは、チャネル領域での不
純物濃度分布が不均一となり、メモリセル選択用ＭＩＳ
ＦＥＴのしきい値電圧が変動してしまう。。
性領域を形成する際の選択酸化のマスクとして用いる窒
化シリコン膜の形状は複雑であり、形成されたチャネル
領域の近傍には１０５°の屈折角度が存在している。こ
のため、チャネル領域の平面で見たときの上辺と下辺
で、バーズビークの伸びおよびＬＯＣＯＳ酸化膜の端部
の形状が異なり、図１９に示したような段差がチャネル
領域に形成される。この結果、シーガルウイング構造の
活性領域を有するメモリセルでは、チャネル領域での不
純物濃度分布が不均一となり、メモリセル選択用ＭＩＳ
ＦＥＴのしきい値電圧が変動してしまう。。
【００２７】本発明の目的は、ＣＯＢ構造のメモリセル
を有するＤＲＡＭにおいて、メモリセル選択用ＭＩＳＦ
ＥＴのしきい値電圧の変動を防止することのできる技術
を提供することにある。
を有するＤＲＡＭにおいて、メモリセル選択用ＭＩＳＦ
ＥＴのしきい値電圧の変動を防止することのできる技術
を提供することにある。
【００２８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上に
一定の間隔で形成され、メモリセル選択用ＭＩＳＦＥＴ
のゲート電極として機能する複数本のワード線と、前記
半導体基板上に一定の間隔で形成され、前記ワード線に
対して直交して延在する複数本のビット線と、フィール
ド絶縁膜によって囲まれた左右対称型の複数個の活性領
域とを備え、前記活性領域の中央部に２個の前記メモリ
セル選択用ＭＩＳＦＥＴに共有される第１の半導体領
域、前記活性領域の両端部に第２の半導体領域、および
前記第１の半導体領域と前記第２の半導体領域との間に
位置する前記活性領域にチャネル領域が形成されたメモ
リセルによって構成されたＤＲＡＭを有しており、前記
第１の半導体領域に接する前記チャネル領域の幅が前記
第２の半導体領域に接する前記チャネル領域の幅よりも
広く設けられている。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上に
一定の間隔で形成され、メモリセル選択用ＭＩＳＦＥＴ
のゲート電極として機能する複数本のワード線と、前記
半導体基板上に一定の間隔で形成され、前記ワード線に
対して直交して延在する複数本のビット線と、フィール
ド絶縁膜によって囲まれた左右対称型の複数個の活性領
域とを備え、前記活性領域の中央部に２個の前記メモリ
セル選択用ＭＩＳＦＥＴに共有される第１の半導体領
域、前記活性領域の両端部に第２の半導体領域、および
前記第１の半導体領域と前記第２の半導体領域との間に
位置する前記活性領域にチャネル領域が形成されたメモ
リセルによって構成されたＤＲＡＭを有しており、前記
第１の半導体領域に接する前記チャネル領域の幅が前記
第２の半導体領域に接する前記チャネル領域の幅よりも
広く設けられている。
【００３０】（２）また、本発明の半導体集積回路装置
は、半導体基板上に一定の間隔で形成され、メモリセル
選択用ＭＩＳＦＥＴのゲート電極として機能する複数本
のワード線と、前記半導体基板上に一定の間隔で形成さ
れ、前記ワード線に対して直交して延在する複数本のビ
ット線と、フィールド絶縁膜によって囲まれた左右対称
型の複数個の活性領域とを備え、前記活性領域の中央部
に２個の前記メモリセル選択用ＭＩＳＦＥＴに共有され
る第１の半導体領域、前記活性領域の両端部に第２の半
導体領域、および前記第１の半導体領域と前記第２の半
導体領域との間に位置する前記活性領域にチャネル領域
が形成されたメモリセルによって構成されたＤＲＡＭを
有しており、前記第１の半導体領域と前記ビット線とを
接続するために設けられる第１のコンタクトホールに隣
接し、前記ビット線の中心線に対して垂直に位置する前
記チャネル領域の一方の端部の幅が、前記第２の半導体
領域と情報蓄積用容量素子の蓄積電極とを接続するため
に設けられる第２のコンタクトホールに隣接し、前記ビ
ット線の中心線に対して垂直に位置する前記チャネル領
域の他方の端部の幅よりも広く設けられている。
は、半導体基板上に一定の間隔で形成され、メモリセル
選択用ＭＩＳＦＥＴのゲート電極として機能する複数本
のワード線と、前記半導体基板上に一定の間隔で形成さ
れ、前記ワード線に対して直交して延在する複数本のビ
ット線と、フィールド絶縁膜によって囲まれた左右対称
型の複数個の活性領域とを備え、前記活性領域の中央部
に２個の前記メモリセル選択用ＭＩＳＦＥＴに共有され
る第１の半導体領域、前記活性領域の両端部に第２の半
導体領域、および前記第１の半導体領域と前記第２の半
導体領域との間に位置する前記活性領域にチャネル領域
が形成されたメモリセルによって構成されたＤＲＡＭを
有しており、前記第１の半導体領域と前記ビット線とを
接続するために設けられる第１のコンタクトホールに隣
接し、前記ビット線の中心線に対して垂直に位置する前
記チャネル領域の一方の端部の幅が、前記第２の半導体
領域と情報蓄積用容量素子の蓄積電極とを接続するため
に設けられる第２のコンタクトホールに隣接し、前記ビ
ット線の中心線に対して垂直に位置する前記チャネル領
域の他方の端部の幅よりも広く設けられている。
【００３１】（３）また、本発明の半導体集積回路装置
は、半導体基板上に一定の間隔で形成され、メモリセル
選択用ＭＩＳＦＥＴのゲート電極として機能する複数本
のワード線と、前記半導体基板上に一定の間隔で形成さ
れ、前記ワード線に対して直交して延在する複数本のビ
ット線と、フィールド絶縁膜によって囲まれた左右対称
型の複数個の活性領域とを備え、前記活性領域の中央部
に２個の前記メモリセル選択用ＭＩＳＦＥＴに共有され
る第１の半導体領域、前記活性領域の両端部に第２の半
導体領域、および前記第１の半導体領域と前記第２の半
導体領域との間に位置する前記活性領域にチャネル領域
が形成されたメモリセルによって構成されたＤＲＡＭを
有しており、前記第１の半導体領域と前記ビット線とを
接続するために設けられる第１のコンタクトホールに隣
接し、前記ワード線の中心線に平行に対して位置する前
記チャネル領域の一方の端部の幅が、前記第２の半導体
領域と情報蓄積用容量素子の蓄積電極とを接続するため
に設けられる第２のコンタクトホールに隣接し、前記ワ
ード線の中心線に対して平行に位置する前記チャネル領
域の他方の端部の幅よりも広く設けられている。
は、半導体基板上に一定の間隔で形成され、メモリセル
選択用ＭＩＳＦＥＴのゲート電極として機能する複数本
のワード線と、前記半導体基板上に一定の間隔で形成さ
れ、前記ワード線に対して直交して延在する複数本のビ
ット線と、フィールド絶縁膜によって囲まれた左右対称
型の複数個の活性領域とを備え、前記活性領域の中央部
に２個の前記メモリセル選択用ＭＩＳＦＥＴに共有され
る第１の半導体領域、前記活性領域の両端部に第２の半
導体領域、および前記第１の半導体領域と前記第２の半
導体領域との間に位置する前記活性領域にチャネル領域
が形成されたメモリセルによって構成されたＤＲＡＭを
有しており、前記第１の半導体領域と前記ビット線とを
接続するために設けられる第１のコンタクトホールに隣
接し、前記ワード線の中心線に平行に対して位置する前
記チャネル領域の一方の端部の幅が、前記第２の半導体
領域と情報蓄積用容量素子の蓄積電極とを接続するため
に設けられる第２のコンタクトホールに隣接し、前記ワ
ード線の中心線に対して平行に位置する前記チャネル領
域の他方の端部の幅よりも広く設けられている。
【００３２】（４）また、本発明の半導体集積回路装置
は、前記（１）、（２）または（３）の半導体集積回路
装置において、前記第１の半導体領域に接する前記チャ
ネル領域の一方の面が平面で見たときの前記活性領域の
上辺に接する点と前記第２の半導体領域に接する前記チ
ャネル領域の他方の面が平面で見たときの前記活性領域
の上辺に接する点とを結ぶ直線と、前記ビット線の中心
線がなす角度が、前記第１の半導体領域に接する前記チ
ャネル領域の一方の面が平面で見たときの前記活性領域
の下辺に接する点と前記第２の半導体領域に接する前記
チャネル領域の他方の面が平面で見たときの前記活性領
域の下辺に接する点とを結ぶ直線と、前記ビット線の中
心線がなす角度よりも大きく設けられている。
は、前記（１）、（２）または（３）の半導体集積回路
装置において、前記第１の半導体領域に接する前記チャ
ネル領域の一方の面が平面で見たときの前記活性領域の
上辺に接する点と前記第２の半導体領域に接する前記チ
ャネル領域の他方の面が平面で見たときの前記活性領域
の上辺に接する点とを結ぶ直線と、前記ビット線の中心
線がなす角度が、前記第１の半導体領域に接する前記チ
ャネル領域の一方の面が平面で見たときの前記活性領域
の下辺に接する点と前記第２の半導体領域に接する前記
チャネル領域の他方の面が平面で見たときの前記活性領
域の下辺に接する点とを結ぶ直線と、前記ビット線の中
心線がなす角度よりも大きく設けられている。
【００３３】（５）また、本発明の半導体集積回路装置
は、前記（１）、（２）または（３）の半導体集積回路
装置において、前記第１の半導体領域に接する前記チャ
ネル領域の一方の面が平面で見たときの前記活性領域の
上辺に接する点と前記第２の半導体領域に接する前記チ
ャネル領域の他方の面が平面で見たときの前記活性領域
の上辺に接する点とを結ぶ直線と、前記ワード線の中心
線がなす角度が、前記第１の半導体領域に接する前記チ
ャネル領域の一方の面が平面で見たときの前記活性領域
の下辺に接する点と前記第２の半導体領域に接する前記
チャネル領域の他方の面が平面で見たときの前記活性領
域の下辺に接する点とを結ぶ直線と、前記ワード線の中
心線がなす角度よりも小さく設けられている。
は、前記（１）、（２）または（３）の半導体集積回路
装置において、前記第１の半導体領域に接する前記チャ
ネル領域の一方の面が平面で見たときの前記活性領域の
上辺に接する点と前記第２の半導体領域に接する前記チ
ャネル領域の他方の面が平面で見たときの前記活性領域
の上辺に接する点とを結ぶ直線と、前記ワード線の中心
線がなす角度が、前記第１の半導体領域に接する前記チ
ャネル領域の一方の面が平面で見たときの前記活性領域
の下辺に接する点と前記第２の半導体領域に接する前記
チャネル領域の他方の面が平面で見たときの前記活性領
域の下辺に接する点とを結ぶ直線と、前記ワード線の中
心線がなす角度よりも小さく設けられている。
【００３４】
【作用】上記した手段によれば、チャネル領域の平面で
見たときの上辺と下辺で、バーズビークの伸びおよびＬ
ＯＣＯＳ酸化膜の端部の形状がほぼ同じとなるので、チ
ャネル領域に段差が形成されにくくなり、チャネル領域
の全面にほぼ同じ深さで不純物をイオン注入により導入
することが可能となり、均一な不純物濃度分布を有する
チャネル領域が得られる。従って、メモリセル選択用Ｍ
ＩＳＦＥＴのドレイン電流−ゲート電圧特性にキンクが
現れず、メモリセル選択用ＭＩＳＦＥＴのしきい値電圧
の変動を防ぐことができる。
見たときの上辺と下辺で、バーズビークの伸びおよびＬ
ＯＣＯＳ酸化膜の端部の形状がほぼ同じとなるので、チ
ャネル領域に段差が形成されにくくなり、チャネル領域
の全面にほぼ同じ深さで不純物をイオン注入により導入
することが可能となり、均一な不純物濃度分布を有する
チャネル領域が得られる。従って、メモリセル選択用Ｍ
ＩＳＦＥＴのドレイン電流−ゲート電圧特性にキンクが
現れず、メモリセル選択用ＭＩＳＦＥＴのしきい値電圧
の変動を防ぐことができる。
【００３５】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００３６】図１および図２は、本発明の一実施例であ
るＤＲＡＭのメモリセルのレイアウトを示す平面図であ
る。
るＤＲＡＭのメモリセルのレイアウトを示す平面図であ
る。
【００３７】図１に示すように、半導体基板１の主面に
は、素子分離用のＬＯＣＯＳ酸化膜４が形成されてお
り、このＬＯＣＯＳ酸化膜４で囲まれた半導体基板１の
活性領域６にほぼ直交するように、メモリセル選択用Ｍ
ＩＳＦＥＴのゲート電極として機能するワード線ＷＬが
形成されている。
は、素子分離用のＬＯＣＯＳ酸化膜４が形成されてお
り、このＬＯＣＯＳ酸化膜４で囲まれた半導体基板１の
活性領域６にほぼ直交するように、メモリセル選択用Ｍ
ＩＳＦＥＴのゲート電極として機能するワード線ＷＬが
形成されている。
【００３８】上記ＬＯＣＯＳ酸化膜４で囲まれた１個の
活性領域６は左右対称の形状をしており、活性領域６の
中央部に位置する第１の半導体領域１６、活性領域６の
両端部に位置する第２の半導体領域１７、および第１の
半導体領域１６と第２の半導体領域１７に挟まれ、メモ
リセル選択用ＭＩＳＦＥＴのゲート電極下に位置する２
個のチャネル領域７に区分することができる。
活性領域６は左右対称の形状をしており、活性領域６の
中央部に位置する第１の半導体領域１６、活性領域６の
両端部に位置する第２の半導体領域１７、および第１の
半導体領域１６と第２の半導体領域１７に挟まれ、メモ
リセル選択用ＭＩＳＦＥＴのゲート電極下に位置する２
個のチャネル領域７に区分することができる。
【００３９】活性領域６上に設けられるワード線ＷＬ
は、メモリセル選択用ＭＩＳＦＥＴのしきい値電圧を得
るために必要な、一定の幅（Ｌｇ）を有している。な
お、少なくとも製造プロセスにおけるマスク合わせ余裕
寸法に相当する分、Ｌｇの寸法を有するワード線ＷＬの
領域が、活性領域６の幅よりも広く設けられている。
は、メモリセル選択用ＭＩＳＦＥＴのしきい値電圧を得
るために必要な、一定の幅（Ｌｇ）を有している。な
お、少なくとも製造プロセスにおけるマスク合わせ余裕
寸法に相当する分、Ｌｇの寸法を有するワード線ＷＬの
領域が、活性領域６の幅よりも広く設けられている。
【００４０】メモリセル選択用ＭＩＳＦＥＴのゲート電
極下のチャネル領域７は、平面で見たときに屈折した上
辺と下辺を有しているが、その屈折角度は１３５°以上
に設計されているので、チャネル領域の上辺と下辺でほ
ぼ同じバーズビークの伸びおよびＬＯＣＯＳ酸化膜の端
部の形状が得られる。従って、本実施例によれば、メモ
リセル選択用ＭＩＳＦＥＴのチャネル領域の表面には段
差が形成されにくいので、チャネル領域の全面にほぼ同
じ深さに不純物をイオン注入により導入することが可能
となり、均一な不純物濃度分布を有するチャネル領域が
得られて、メモリセル選択用ＭＩＳＦＥＴのしきい値電
圧の変動を防ぐことができる。
極下のチャネル領域７は、平面で見たときに屈折した上
辺と下辺を有しているが、その屈折角度は１３５°以上
に設計されているので、チャネル領域の上辺と下辺でほ
ぼ同じバーズビークの伸びおよびＬＯＣＯＳ酸化膜の端
部の形状が得られる。従って、本実施例によれば、メモ
リセル選択用ＭＩＳＦＥＴのチャネル領域の表面には段
差が形成されにくいので、チャネル領域の全面にほぼ同
じ深さに不純物をイオン注入により導入することが可能
となり、均一な不純物濃度分布を有するチャネル領域が
得られて、メモリセル選択用ＭＩＳＦＥＴのしきい値電
圧の変動を防ぐことができる。
【００４１】図２に示すように、第１の半導体領域１６
上に形成された第１のコンタクトホール２１を通して、
上記第１の半導体領域１６とビット線ＢＬが接続されて
いる。また、第２の半導体領域１７上に形成された第２
のコンタクトホール３１を通して、上記第２の半導体領
域１７と情報蓄積用容量素子の蓄積電極ＳＮが接続され
ている。
上に形成された第１のコンタクトホール２１を通して、
上記第１の半導体領域１６とビット線ＢＬが接続されて
いる。また、第２の半導体領域１７上に形成された第２
のコンタクトホール３１を通して、上記第２の半導体領
域１７と情報蓄積用容量素子の蓄積電極ＳＮが接続され
ている。
【００４２】上記ビット線ＢＬはワード線ＷＬと直交す
るように配置される。ビット線の中心線は、第１のコン
タクトホール２１の中心に必ずしも一致させる必要はな
いが、この場合、ビット線ＢＬは第２のコンタクトホー
ル３１を完全に囲むための突出部を必要とする。ビット
線ＢＬに上記突出部を形成すると、隣接するビット線Ｂ
Ｌと突出部との短絡不良が生じる可能性があるため、突
出部と隣接するビット線ＢＬを少し屈曲して、突出部か
ら離れるように曲部を形成する。
るように配置される。ビット線の中心線は、第１のコン
タクトホール２１の中心に必ずしも一致させる必要はな
いが、この場合、ビット線ＢＬは第２のコンタクトホー
ル３１を完全に囲むための突出部を必要とする。ビット
線ＢＬに上記突出部を形成すると、隣接するビット線Ｂ
Ｌと突出部との短絡不良が生じる可能性があるため、突
出部と隣接するビット線ＢＬを少し屈曲して、突出部か
ら離れるように曲部を形成する。
【００４３】次に、前記ＤＲＡＭのメモリセルの製造方
法を図３〜図１５を用いて説明する。
法を図３〜図１５を用いて説明する。
【００４４】まず、図３に示すように、ｐ- 型シリコン
単結晶からなる半導体基板１の表面に熱酸化処理を施し
て、酸化シリコン膜２を形成した後、窒化シリコン膜３
をＣＶＤ法により堆積する。上記酸化シリコン膜の厚さ
は、例えば１３ｎｍであり、上記窒化シリコン膜の厚さ
は、例えば１４０ｎｍである。
単結晶からなる半導体基板１の表面に熱酸化処理を施し
て、酸化シリコン膜２を形成した後、窒化シリコン膜３
をＣＶＤ法により堆積する。上記酸化シリコン膜の厚さ
は、例えば１３ｎｍであり、上記窒化シリコン膜の厚さ
は、例えば１４０ｎｍである。
【００４５】次に、ホトレジストをマスクにして、後に
ＬＯＣＯＳ酸化膜４が形成される半導体基板１上に位置
する窒化シリコン膜３をエッチングする。次いで、上記
ホトレジストを除去した後に、図４に示すように、この
パターニングされた窒化シリコン膜３をマスクにして選
択酸化を行うことにより、半導体基板１の主面に素子分
離用のＬＯＣＯＳ酸化膜４を形成する。このＬＯＣＯＳ
酸化膜４は、酸化シリコン膜であり、その膜厚は約４０
０ｎｍである。
ＬＯＣＯＳ酸化膜４が形成される半導体基板１上に位置
する窒化シリコン膜３をエッチングする。次いで、上記
ホトレジストを除去した後に、図４に示すように、この
パターニングされた窒化シリコン膜３をマスクにして選
択酸化を行うことにより、半導体基板１の主面に素子分
離用のＬＯＣＯＳ酸化膜４を形成する。このＬＯＣＯＳ
酸化膜４は、酸化シリコン膜であり、その膜厚は約４０
０ｎｍである。
【００４６】次に、窒化シリコン膜３を熱リン酸溶液に
より除去した後、ホトレジストをマスクにして、ｎ型不
純物（例えばリン（Ｐ))をイオン注入により半導体基板
１のメモリセルアレイの形成領域に導入し、次いで、上
記ホトレジストを除去した後に、半導体基板１に熱拡散
処理を施すことによりｐ型ウエル領域５を形成する。
より除去した後、ホトレジストをマスクにして、ｎ型不
純物（例えばリン（Ｐ))をイオン注入により半導体基板
１のメモリセルアレイの形成領域に導入し、次いで、上
記ホトレジストを除去した後に、半導体基板１に熱拡散
処理を施すことによりｐ型ウエル領域５を形成する。
【００４７】次に、半導体基板１の表面をフッ酸溶液で
エッチングして、酸化シリコン膜２を除去した後に、半
導体基板１の表面に厚さ約１０ｎｍの酸化シリコン膜
（図示せず）を形成する。次いで、チャネル領域７での
不純物濃度を最適化して、所望するメモリセル選択用Ｍ
ＩＳＦＥＴのしきい値電圧を得るために、ｐ型ウエル領
域５の活性領域の主面にｐ型不純物（例えば、フッ化ボ
ロン（ＢＦ2)) をイオン注入する。
エッチングして、酸化シリコン膜２を除去した後に、半
導体基板１の表面に厚さ約１０ｎｍの酸化シリコン膜
（図示せず）を形成する。次いで、チャネル領域７での
不純物濃度を最適化して、所望するメモリセル選択用Ｍ
ＩＳＦＥＴのしきい値電圧を得るために、ｐ型ウエル領
域５の活性領域の主面にｐ型不純物（例えば、フッ化ボ
ロン（ＢＦ2)) をイオン注入する。
【００４８】次に、図５に示すように、半導体基板１の
表面をフッ酸溶液でエッチングして上記酸化シリコン膜
を除去した後に、半導体基板１の表面にメモリセル選択
用ＭＩＳＦＥＴのゲート絶縁膜８を形成する。このゲー
ト絶縁膜８は熱酸化法で形成され、その膜厚は約９ｎｍ
である。
表面をフッ酸溶液でエッチングして上記酸化シリコン膜
を除去した後に、半導体基板１の表面にメモリセル選択
用ＭＩＳＦＥＴのゲート絶縁膜８を形成する。このゲー
ト絶縁膜８は熱酸化法で形成され、その膜厚は約９ｎｍ
である。
【００４９】次に、図６に示すように、半導体基板１の
全面にＰが導入された多結晶シリコン膜９およびタング
ステンシリサイド（ＷＳｉ2)膜１０を順次堆積する。多
結晶シリコン膜９およびＷＳｉ2 膜１０はＣＶＤ法で形
成され、これらの膜厚は、例えばそれぞれ７０ｎｍおよ
び１５０ｎｍである。次に、ＷＳｉ2 膜１０上に酸化シ
リコン膜からなる絶縁膜１１および窒化シリコン膜１２
を順次堆積する。絶縁膜１１および窒化シリコン膜１２
はＣＶＤ法で形成され、これらの膜厚は、例えばそれぞ
れ１０ｎｍおよび２００ｎｍである。
全面にＰが導入された多結晶シリコン膜９およびタング
ステンシリサイド（ＷＳｉ2)膜１０を順次堆積する。多
結晶シリコン膜９およびＷＳｉ2 膜１０はＣＶＤ法で形
成され、これらの膜厚は、例えばそれぞれ７０ｎｍおよ
び１５０ｎｍである。次に、ＷＳｉ2 膜１０上に酸化シ
リコン膜からなる絶縁膜１１および窒化シリコン膜１２
を順次堆積する。絶縁膜１１および窒化シリコン膜１２
はＣＶＤ法で形成され、これらの膜厚は、例えばそれぞ
れ１０ｎｍおよび２００ｎｍである。
【００５０】次に、図７に示すように、ホトレジストを
マスクにして、窒化シリコン膜１２、絶縁膜１１、ＷＳ
ｉ2 膜１０および多結晶シリコン膜９からなる積層膜を
順次エッチングすることにより、多結晶シリコン膜９お
よびＷＳｉ2 膜１０からなるメモリセル選択用ＭＩＳＦ
ＥＴのゲート電極１３を形成する。
マスクにして、窒化シリコン膜１２、絶縁膜１１、ＷＳ
ｉ2 膜１０および多結晶シリコン膜９からなる積層膜を
順次エッチングすることにより、多結晶シリコン膜９お
よびＷＳｉ2 膜１０からなるメモリセル選択用ＭＩＳＦ
ＥＴのゲート電極１３を形成する。
【００５１】次に、上記ホトレジストを除去した後、半
導体基板１に熱酸化処理を施すことにより、ゲート電極
１３を構成する多結晶シリコン膜９およびＷＳｉ2 膜１
０の側壁に薄い酸化シリコン膜１４を形成する。
導体基板１に熱酸化処理を施すことにより、ゲート電極
１３を構成する多結晶シリコン膜９およびＷＳｉ2 膜１
０の側壁に薄い酸化シリコン膜１４を形成する。
【００５２】次に、図８に示すように、上記積層膜をマ
スクにしてｐ型ウエル領域５の主面にｎ型不純物（例え
ば、Ｐ）をイオン注入し、このｎ型不純物を引き伸ばし
拡散することにより、メモリセル選択用ＭＩＳＦＥＴの
ｎ型半導体領域（ソース領域、ドレイン領域）１５を形
成する。
スクにしてｐ型ウエル領域５の主面にｎ型不純物（例え
ば、Ｐ）をイオン注入し、このｎ型不純物を引き伸ばし
拡散することにより、メモリセル選択用ＭＩＳＦＥＴの
ｎ型半導体領域（ソース領域、ドレイン領域）１５を形
成する。
【００５３】ｎ型半導体領域１５は、活性領域の中央部
に位置する第１の半導体領域１６とメモリセル選択用Ｍ
ＩＳＦＥＴのチャネル領域７を挟んで、活性領域の両端
部に位置する第２の半導体領域１７に区分される。上記
第１の半導体領域１６には後にビット線ＢＬが接続さ
れ、上記第２の半導体領域１７には後に情報蓄積用容量
素子の蓄積電極ＳＮが接続される。
に位置する第１の半導体領域１６とメモリセル選択用Ｍ
ＩＳＦＥＴのチャネル領域７を挟んで、活性領域の両端
部に位置する第２の半導体領域１７に区分される。上記
第１の半導体領域１６には後にビット線ＢＬが接続さ
れ、上記第２の半導体領域１７には後に情報蓄積用容量
素子の蓄積電極ＳＮが接続される。
【００５４】その後、半導体基板１上にＣＶＤ法により
堆積された窒化シリコン膜（図示せず）をＲＩＥ（Reac
tive Ion Etching）などの異方性エッチングでエッチン
グして、メモリセル選択用ＭＩＳＦＥＴのゲート電極１
３の側壁にサイドウォールスペーサ１８を形成する。
堆積された窒化シリコン膜（図示せず）をＲＩＥ（Reac
tive Ion Etching）などの異方性エッチングでエッチン
グして、メモリセル選択用ＭＩＳＦＥＴのゲート電極１
３の側壁にサイドウォールスペーサ１８を形成する。
【００５５】なお、メモリセル選択用ＭＩＳＦＥＴのゲ
ート電極１３上の窒化シリコン膜１２およびゲート電極
１３の側壁の窒化シリコン膜からなるサイドウォールス
ペーサ１８は、ゲート電極１３とその上層に形成される
導電層とを電気的に分離するために設けられる。また、
ゲート電極１３上の絶縁膜１１は、ゲート電極１３とそ
の上に位置する窒化シリコン膜１２とを接触させないた
めに設けられ、酸化シリコン膜１４は、ゲート電極１３
と窒化シリコン膜からなるサイドウォールスペーサ１８
とを接触させないために設けられる。
ート電極１３上の窒化シリコン膜１２およびゲート電極
１３の側壁の窒化シリコン膜からなるサイドウォールス
ペーサ１８は、ゲート電極１３とその上層に形成される
導電層とを電気的に分離するために設けられる。また、
ゲート電極１３上の絶縁膜１１は、ゲート電極１３とそ
の上に位置する窒化シリコン膜１２とを接触させないた
めに設けられ、酸化シリコン膜１４は、ゲート電極１３
と窒化シリコン膜からなるサイドウォールスペーサ１８
とを接触させないために設けられる。
【００５６】このサイドウォールスペーサ１８を形成し
た後、ｐ型ウエル領域５の主面に前記ｎ型不純物（Ｐ）
よりも高濃度に砒素（Ａｓ）をイオン注入することによ
り、メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレ
イン領域をＬＤＤ（LightlyDoped Drain)構造としても
よい。
た後、ｐ型ウエル領域５の主面に前記ｎ型不純物（Ｐ）
よりも高濃度に砒素（Ａｓ）をイオン注入することによ
り、メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレ
イン領域をＬＤＤ（LightlyDoped Drain)構造としても
よい。
【００５７】次に、図９に示すように、半導体基板１上
に酸化シリコン膜からなる絶縁膜１９をＣＶＤ法で堆積
した後、例えば、化学的機械研磨（Chemical Mechanica
l Polishing ；ＣＭＰ）法によって前記絶縁膜１９を平
坦化し、次いで、Ｐが導入された多結晶シリコン膜２０
を半導体基板１上に堆積する。その後、ホトレジストを
マスクにして多結晶シリコン膜２０、絶縁膜１９および
ゲート絶縁膜８と同一層の絶縁膜を順次エッチングする
ことにより、メモリセル選択用ＭＩＳＦＥＴの一方の第
１の半導体領域１６上に第１のコンタクトホール２１を
形成する。
に酸化シリコン膜からなる絶縁膜１９をＣＶＤ法で堆積
した後、例えば、化学的機械研磨（Chemical Mechanica
l Polishing ；ＣＭＰ）法によって前記絶縁膜１９を平
坦化し、次いで、Ｐが導入された多結晶シリコン膜２０
を半導体基板１上に堆積する。その後、ホトレジストを
マスクにして多結晶シリコン膜２０、絶縁膜１９および
ゲート絶縁膜８と同一層の絶縁膜を順次エッチングする
ことにより、メモリセル選択用ＭＩＳＦＥＴの一方の第
１の半導体領域１６上に第１のコンタクトホール２１を
形成する。
【００５８】次に、上記ホトレジストを除去した後、半
導体基板１上にＰが導入された多結晶シリコン膜２２お
よびＷＳｉ2 膜２３をＣＶＤ法で順次堆積し、続いて、
ＷＳｉ2 膜２３の上に酸化シリコン膜からなる絶縁膜２
４および窒化シリコン膜２５を順次堆積する。
導体基板１上にＰが導入された多結晶シリコン膜２２お
よびＷＳｉ2 膜２３をＣＶＤ法で順次堆積し、続いて、
ＷＳｉ2 膜２３の上に酸化シリコン膜からなる絶縁膜２
４および窒化シリコン膜２５を順次堆積する。
【００５９】その後、図１０に示すように、ホトレジス
トをマスクにして、窒化シリコン膜２５、絶縁膜２４、
ＷＳｉ2 膜２３および多結晶シリコン膜２２からなる積
層膜、および多結晶シリコン膜２０を順次エッチングす
ることにより、多結晶シリコン膜２０、多結晶シリコン
膜２２およびＷＳｉ2 膜２３からなるビット線ＢＬを形
成する。ビット線ＢＬは、第１のコンタクトホール２１
を通じてメモリセル選択用ＭＩＳＦＥＴの一方の第１の
半導体領域１６に接続されている。
トをマスクにして、窒化シリコン膜２５、絶縁膜２４、
ＷＳｉ2 膜２３および多結晶シリコン膜２２からなる積
層膜、および多結晶シリコン膜２０を順次エッチングす
ることにより、多結晶シリコン膜２０、多結晶シリコン
膜２２およびＷＳｉ2 膜２３からなるビット線ＢＬを形
成する。ビット線ＢＬは、第１のコンタクトホール２１
を通じてメモリセル選択用ＭＩＳＦＥＴの一方の第１の
半導体領域１６に接続されている。
【００６０】次に、上記ホトレジストを除去した後、半
導体基板１に熱酸化処理を施すことによリ、ビット線Ｂ
Ｌを構成する多結晶シリコン膜２０、多結晶シリコン膜
２２およびＷＳｉ2 膜２３の側壁に薄い酸化シリコン膜
２６を形成する。
導体基板１に熱酸化処理を施すことによリ、ビット線Ｂ
Ｌを構成する多結晶シリコン膜２０、多結晶シリコン膜
２２およびＷＳｉ2 膜２３の側壁に薄い酸化シリコン膜
２６を形成する。
【００６１】次に、図１１に示すように、半導体基板１
上にＣＶＤ法で堆積された窒化シリコン膜（図示せず）
をＲＩＥなどの異方性エッチングでエッチングして、ビ
ット線ＢＬの側壁にサイドウォールスペーサ２７を形成
する。その後、半導体基板１上に窒化シリコン膜２８を
ＣＶＤ法で堆積する。
上にＣＶＤ法で堆積された窒化シリコン膜（図示せず）
をＲＩＥなどの異方性エッチングでエッチングして、ビ
ット線ＢＬの側壁にサイドウォールスペーサ２７を形成
する。その後、半導体基板１上に窒化シリコン膜２８を
ＣＶＤ法で堆積する。
【００６２】なお、ビット線ＢＬ上の窒化シリコン膜２
５およびビット線ＢＬの側壁の窒化シリコン膜からなる
サイドウォールスペーサ２７は、ビット線ＢＬとその上
層に形成される導電層とを電気的に分離するために形成
される。また、ビット線ＢＬ上の絶縁膜２４は、ビット
線ＢＬとその上に位置する窒化シリコン膜２５とを接触
させないために設けられ、酸化シリコン膜２６は、ビッ
ト線ＢＬと窒化シリコン膜からなるサイドウォールスペ
ーサ２７とを接触させないために設けられる。
５およびビット線ＢＬの側壁の窒化シリコン膜からなる
サイドウォールスペーサ２７は、ビット線ＢＬとその上
層に形成される導電層とを電気的に分離するために形成
される。また、ビット線ＢＬ上の絶縁膜２４は、ビット
線ＢＬとその上に位置する窒化シリコン膜２５とを接触
させないために設けられ、酸化シリコン膜２６は、ビッ
ト線ＢＬと窒化シリコン膜からなるサイドウォールスペ
ーサ２７とを接触させないために設けられる。
【００６３】次に、半導体基板１上に酸化シリコン膜２
９をＣＶＤ法で堆積した後、この酸化シリコン膜２９の
表面を、例えばＣＭＰ法によって平坦化し、次いで、半
導体基板１上にＰが導入された多結晶シリコン膜３０を
ＣＶＤ法で堆積する。
９をＣＶＤ法で堆積した後、この酸化シリコン膜２９の
表面を、例えばＣＭＰ法によって平坦化し、次いで、半
導体基板１上にＰが導入された多結晶シリコン膜３０を
ＣＶＤ法で堆積する。
【００６４】次に、図１２に示すように、ホトレジスト
をマスクにして多結晶シリコン膜３０、酸化シリコン膜
２９、窒化シリコン膜２８、絶縁膜１９およびゲート絶
縁膜８と同一層の絶縁膜を順次エッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴの他方の第２の半導
体領域１７の上に第２のコンタクトホール３１を形成す
る。
をマスクにして多結晶シリコン膜３０、酸化シリコン膜
２９、窒化シリコン膜２８、絶縁膜１９およびゲート絶
縁膜８と同一層の絶縁膜を順次エッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴの他方の第２の半導
体領域１７の上に第２のコンタクトホール３１を形成す
る。
【００６５】次に、上記ホトレジストを除去した後、半
導体基板１上にＰが導入された多結晶シリコン膜３２お
よび酸化シリコン膜３３をＣＶＤ法で順次堆積する。上
記多結晶シリコン膜３２は第２のコンタクトホール３１
内にも堆積されて、メモリセル選択用ＭＩＳＦＥＴの他
方の第２の半導体領域１７に接続されている。
導体基板１上にＰが導入された多結晶シリコン膜３２お
よび酸化シリコン膜３３をＣＶＤ法で順次堆積する。上
記多結晶シリコン膜３２は第２のコンタクトホール３１
内にも堆積されて、メモリセル選択用ＭＩＳＦＥＴの他
方の第２の半導体領域１７に接続されている。
【００６６】次に、図１３に示すように、上記酸化シリ
コン膜３３の表面を、例えばＣＭＰ法によって平坦化し
た後、ホトレジストをマスクにして、酸化シリコン膜３
３をエッチングし、続いて多結晶シリコン膜３２および
多結晶シリコン膜３０を順次エッチングする。加工され
た多結晶シリコン膜３０および多結晶シリコン膜３２
は、情報蓄積用容量素子の蓄積電極ＳＮの一部を形成す
る。
コン膜３３の表面を、例えばＣＭＰ法によって平坦化し
た後、ホトレジストをマスクにして、酸化シリコン膜３
３をエッチングし、続いて多結晶シリコン膜３２および
多結晶シリコン膜３０を順次エッチングする。加工され
た多結晶シリコン膜３０および多結晶シリコン膜３２
は、情報蓄積用容量素子の蓄積電極ＳＮの一部を形成す
る。
【００６７】次に、上記ホトレジストを除去した後、図
１４に示すように、多結晶シリコン膜３４を半導体基板
１上にＣＶＤ法で堆積し、続いて、この多結晶シリコン
膜３４をＲＩＥなどの異方性エッチングでエッチングし
て、多結晶シリコン膜３０、多結晶シリコン膜３２およ
び酸化シリコン膜３３の側壁に蓄積電極ＳＮの一部を構
成する多結晶シリコン膜３４を残す。
１４に示すように、多結晶シリコン膜３４を半導体基板
１上にＣＶＤ法で堆積し、続いて、この多結晶シリコン
膜３４をＲＩＥなどの異方性エッチングでエッチングし
て、多結晶シリコン膜３０、多結晶シリコン膜３２およ
び酸化シリコン膜３３の側壁に蓄積電極ＳＮの一部を構
成する多結晶シリコン膜３４を残す。
【００６８】次いで、例えば、フッ酸溶液を用いたウエ
ットエッチングにより酸化シリコン膜３３および酸化シ
リコン膜２９を除去して、多結晶シリコン膜３０、多結
晶シリコン膜３２および多結晶シリコン膜３４からなる
円筒型の蓄積電極ＳＮを形成する。
ットエッチングにより酸化シリコン膜３３および酸化シ
リコン膜２９を除去して、多結晶シリコン膜３０、多結
晶シリコン膜３２および多結晶シリコン膜３４からなる
円筒型の蓄積電極ＳＮを形成する。
【００６９】次に、図１５に示すように、窒化シリコン
膜（図示せず）をＣＶＤ法で半導体基板１上に堆積し、
続いて、酸化処理を施すことにより、窒化シリコン膜の
表面に酸化シリコン膜を形成して、酸化シリコン膜およ
び窒化シリコン膜からなる誘電体膜３５を蓄積電極ＳＮ
の表面に形成する。その後、半導体基板１上に多結晶シ
リコン膜（図示せず）をＣＶＤ法で堆積し、この多結晶
シリコン膜をホトレジストをマスクにしてエッチングす
ることにより、プレート電極３６を形成する。
膜（図示せず）をＣＶＤ法で半導体基板１上に堆積し、
続いて、酸化処理を施すことにより、窒化シリコン膜の
表面に酸化シリコン膜を形成して、酸化シリコン膜およ
び窒化シリコン膜からなる誘電体膜３５を蓄積電極ＳＮ
の表面に形成する。その後、半導体基板１上に多結晶シ
リコン膜（図示せず）をＣＶＤ法で堆積し、この多結晶
シリコン膜をホトレジストをマスクにしてエッチングす
ることにより、プレート電極３６を形成する。
【００７０】次に、半導体基板１上に層間絶縁膜（図示
せず）を堆積し、この層間絶縁膜の表面を、例えばＣＭ
Ｐ法によって平坦化する。その後、後に形成される金属
配線とメモリセルアレイのビット線ＢＬを接続するため
のコンタクトホール（図示せず）を形成するため、ホト
レジストをマスクにして、上記層間絶縁膜をエッチング
する。
せず）を堆積し、この層間絶縁膜の表面を、例えばＣＭ
Ｐ法によって平坦化する。その後、後に形成される金属
配線とメモリセルアレイのビット線ＢＬを接続するため
のコンタクトホール（図示せず）を形成するため、ホト
レジストをマスクにして、上記層間絶縁膜をエッチング
する。
【００７１】次に、半導体基板１上に、例えば、アルミ
ニウム合金膜またはＷＳｉ2 膜からなる金属膜（図示せ
ず）を堆積した後、この金属膜をホトレジストをマスク
にしてエッチングすることにより、金属配線を形成し、
最後に半導体基板１の表面をパッシベーション膜（図示
せず）で被覆することにより、本実施例のＤＲＡＭのメ
モリセルが完成する。
ニウム合金膜またはＷＳｉ2 膜からなる金属膜（図示せ
ず）を堆積した後、この金属膜をホトレジストをマスク
にしてエッチングすることにより、金属配線を形成し、
最後に半導体基板１の表面をパッシベーション膜（図示
せず）で被覆することにより、本実施例のＤＲＡＭのメ
モリセルが完成する。
【００７２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００７３】たとえば、前記実施例では、情報蓄積用容
量素子に円筒型の蓄積電極を用いたＤＲＡＭのメモリセ
ルの製造方法を説明したが、円筒型に限られるものでは
なく、例えばフィン型または単純な積み上げ型の蓄積電
極を用いたメモリセルにも適用可能である。
量素子に円筒型の蓄積電極を用いたＤＲＡＭのメモリセ
ルの製造方法を説明したが、円筒型に限られるものでは
なく、例えばフィン型または単純な積み上げ型の蓄積電
極を用いたメモリセルにも適用可能である。
【００７４】また、前記実施例では、情報蓄積用容量素
子をビット線の上方に配置するＣＯＢ構造のメモリセル
の製造方法を説明したが、情報蓄積用容量素子の上方に
ビット線を配置するメモリセルにも適用可能である。
子をビット線の上方に配置するＣＯＢ構造のメモリセル
の製造方法を説明したが、情報蓄積用容量素子の上方に
ビット線を配置するメモリセルにも適用可能である。
【００７５】また、前記実施例では、情報蓄積用容量素
子の誘電体膜に酸化シリコン膜と窒化シリコン膜からな
る２層膜を用いたが、これに限るものではなく、酸化タ
ンタル膜、ＰＺＴ（ＰｂＺｒＴｉＯX ）膜などの高誘電
体膜、あるいはこれら膜の積層膜を用いてもよい。
子の誘電体膜に酸化シリコン膜と窒化シリコン膜からな
る２層膜を用いたが、これに限るものではなく、酸化タ
ンタル膜、ＰＺＴ（ＰｂＺｒＴｉＯX ）膜などの高誘電
体膜、あるいはこれら膜の積層膜を用いてもよい。
【００７６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７７】本発明によれば、メモリセル選択用ＭＩＳ
ＦＥＴのゲート電極下のチャネル領域において、均一な
不純物濃度分布が得られるので、メモリセル選択用ＭＩ
ＳＦＥＴのしきい値電圧の変動を防ぐことができる。
ＦＥＴのゲート電極下のチャネル領域において、均一な
不純物濃度分布が得られるので、メモリセル選択用ＭＩ
ＳＦＥＴのしきい値電圧の変動を防ぐことができる。
【図１】本発明の一実施例であるＤＲＡＭのメモリセル
のパターンレイアウトを示す平面図である。
のパターンレイアウトを示す平面図である。
【図２】本発明の一実施例であるＤＲＡＭのメモリセル
のパターンレイアウトを示す平面図である。
のパターンレイアウトを示す平面図である。
【図３】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
【図１６】従来技術によるＣＯＢ構造のメモリセルのパ
ターンレイアウトを示す平面図である。
ターンレイアウトを示す平面図である。
【図１７】他の従来技術によるＣＯＢ構造のメモリセル
のパターンレイアウトを示す平面図である。
のパターンレイアウトを示す平面図である。
【図１８】窒化シリコン膜をマスクにして選択酸化を行
った後の半導体基板の要部断面図を示す。（ａ）は選択
酸化後の半導体基板の要部断面図であり、（ｂ）はマス
クとして用いられた窒化シリコン膜を除去し、続いて、
半導体基板の表面をフッ酸溶液によりエッチングした後
の半導体基板の要部断面図である。
った後の半導体基板の要部断面図を示す。（ａ）は選択
酸化後の半導体基板の要部断面図であり、（ｂ）はマス
クとして用いられた窒化シリコン膜を除去し、続いて、
半導体基板の表面をフッ酸溶液によりエッチングした後
の半導体基板の要部断面図である。
【図１９】図１８（ｂ）のＬ領域を拡大して示す断面図
である。
である。
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ ＬＯＣＯＳ酸化膜 ５ ｐ型ウエル領域 ６ 活性領域 ７ チャネル領域 ８ ゲート絶縁膜 ９ 多結晶シリコン膜 １０ タングステンシリサイド膜 １１ 絶縁膜 １２ 窒化シリコン膜 １３ ゲート電極 １４ 酸化シリコン膜 １５ ｎ型半導体領域（ソース領域、ドレイン領域） １６ 第１の半導体領域 １７ 第２の半導体領域 １８ サイドウォールスペーサ １９ 絶縁膜 ２０ 多結晶シリコン膜 ２１ 第１のコンタクトホール ２２ 多結晶シリコン膜 ２３ タングステンシリサイド膜 ２４ 絶縁膜 ２５ 窒化シリコン膜 ２６ 酸化シリコン膜 ２７ サイドウォールスペーサ ２８ 窒化シリコン膜 ２９ 酸化シリコン膜 ３０ 多結晶シリコン膜 ３１ 第２のコンタクトホール ３２ 多結晶シリコン膜 ３３ 酸化シリコン膜 ３４ 多結晶シリコン膜 ３５ 誘電体膜 ３６ プレート電極 ５１ 半導体基板 ５２ フィールド絶縁膜 ５３ 活性領域 ５４ 第１の半導体領域 ５５ 第１のコンタクトホール ５６ 第２の半導体領域 ５７ 第２のコンタクトホール ５８ チャネル領域 ６１ 半導体基板 ６２ 窒化シリコン膜 ６３ ＬＯＣＯＳ酸化膜 ６４ バーズビーク ６５ チャネル領域 ＷＬ ワード線 ＢＬ ビット線 ＳＮ 蓄積電極
フロントページの続き (72)発明者 村田 純 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 湯原 克夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 江▼崎▲ 祐治 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 田中 道夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 西村 美智夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 斉藤 和彦 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 柿▼崎▲ 敬俊 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 西尾 伸也 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 酒井 毅 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 趙 成洙 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (9)
- 【請求項１】 半導体基板上に一定の間隔で形成され、
メモリセル選択用ＭＩＳＦＥＴのゲート電極として機能
する複数本のワード線と、前記半導体基板上に一定の間
隔で形成され、前記ワード線に対して直交して延在する
複数本のビット線と、フィールド絶縁膜によって囲まれ
た左右対称型の複数個の活性領域とを備え、前記活性領
域の中央部に２個の前記メモリセル選択用ＭＩＳＦＥＴ
に共有される第１の半導体領域、前記活性領域の両端部
に第２の半導体領域、および前記第１の半導体領域と前
記第２の半導体領域との間に位置する前記活性領域にチ
ャネル領域が形成されたメモリセルによって構成された
ＤＲＡＭを有する半導体集積回路装置であって、前記第
１の半導体領域に接する前記チャネル領域の幅が、前記
第２の半導体領域に接する前記チャネル領域の幅よりも
広いことを特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板上に一定の間隔で形成され、
メモリセル選択用ＭＩＳＦＥＴのゲート電極として機能
する複数本のワード線と、前記半導体基板上に一定の間
隔で形成され、前記ワード線に対して直交して延在する
複数本のビット線と、フィールド絶縁膜によって囲まれ
た左右対称型の複数個の活性領域とを備え、前記活性領
域の中央部に２個の前記メモリセル選択用ＭＩＳＦＥＴ
に共有される第１の半導体領域、前記活性領域の両端部
に第２の半導体領域、および前記第１の半導体領域と前
記第２の半導体領域との間に位置する前記活性領域にチ
ャネル領域が形成されたメモリセルによって構成された
ＤＲＡＭを有する半導体集積回路装置であって、前記第
１の半導体領域と前記ビット線とを接続するために設け
られる第１のコンタクトホールに隣接し、前記ビット線
の中心線に対して垂直に位置する前記チャネル領域の一
方の端部の幅が、前記第２の半導体領域と情報蓄積用容
量素子の蓄積電極とを接続するために設けられる第２の
コンタクトホールに隣接し、前記ビット線の中心線に対
して垂直に位置する前記チャネル領域の他方の端部の幅
よりも広いことを特徴とする半導体集積回路装置。 - 【請求項３】 半導体基板上に一定の間隔で形成され、
メモリセル選択用ＭＩＳＦＥＴのゲート電極として機能
する複数本のワード線と、前記半導体基板上に一定の間
隔で形成され、前記ワード線に対して直交して延在する
複数本のビット線と、フィールド絶縁膜によって囲まれ
た左右対称型の複数個の活性領域とを備え、前記活性領
域の中央部に２個の前記メモリセル選択用ＭＩＳＦＥＴ
に共有される第１の半導体領域、前記活性領域の両端部
に第２の半導体領域、および前記第１の半導体領域と前
記第２の半導体領域との間に位置する前記活性領域にチ
ャネル領域が形成されたメモリセルによって構成された
ＤＲＡＭを有する半導体集積回路装置であって、前記第
１の半導体領域と前記ビット線とを接続するために設け
られる第１のコンタクトホールに隣接し、前記ワード線
の中心線に対して平行に位置する前記チャネル領域の一
方の端部の幅が、前記第２の半導体領域と情報蓄積用容
量素子の蓄積電極とを接続するために設けられる第２の
コンタクトホールに隣接し、前記ワード線の中心線に対
して平行に位置する前記チャネル領域の他方の端部の幅
よりも広いことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置において、前記第１の半導体領域に接する前記
チャネル領域の一方の面が平面で見たときの前記活性領
域の上辺に接する点と前記第２の半導体領域に接する前
記チャネル領域の他方の面が平面で見たときの前記活性
領域の上辺に接する点とを結ぶ直線と、前記ビット線の
中心線がなす角度が、前記第１の半導体領域に接する前
記チャネル領域の一方の面が平面で見たときの前記活性
領域の下辺に接する点と前記第２の半導体領域に接する
前記チャネル領域の他方の面が平面で見たときの前記活
性領域の下辺に接する点とを結ぶ直線と、前記ビット線
の中心線がなす角度よりも大きいことを特徴とする半導
体集積回路装置。 - 【請求項５】 請求項１、２または３記載の半導体集積
回路装置において、前記第１の半導体領域に接する前記
チャネル領域の一方の面が平面で見たときの前記活性領
域の上辺に接する点と前記第２の半導体領域に接する前
記チャネル領域の他方の面が平面で見たときの前記活性
領域の上辺に接する点とを結ぶ直線と、前記ワード線の
中心線がなす角度が、前記第１の半導体領域に接する前
記チャネル領域の一方の面が平面で見たときの前記活性
領域の下辺に接する点と前記第２の半導体領域に接する
前記チャネル領域の他方の面が平面で見たときの前記活
性領域の下辺に接する点とを結ぶ直線と、前記ワード線
の中心線がなす角度よりも小さいことを特徴とする半導
体集積回路装置。 - 【請求項６】 半導体基板上に一定の間隔で形成され、
メモリセル選択用ＭＩＳＦＥＴのゲート電極として機能
する複数本のワード線と、前記半導体基板上に一定の間
隔で形成され、前記ワード線に対して直交して延在する
複数本のビット線と、フィールド絶縁膜によって囲まれ
た左右対称型の複数個の活性領域とを備え、前記活性領
域の中央部に２個の前記メモリセル選択用ＭＩＳＦＥＴ
に共有される第１の半導体領域、前記活性領域の両端部
に第２の半導体領域、および前記第１の半導体領域と前
記第２の半導体領域との間に位置する前記活性領域にチ
ャネル領域が形成されたメモリセルによって構成された
ＤＲＡＭを有する半導体集積回路装置であって、平面で
見たときの前記チャネル領域の上辺、前記チャネル領域
の下辺、または前記チャネル領域の上辺および下辺がそ
れぞれが屈折部を有しており、前記チャネル領域の上辺
または下辺が囲む屈折角度が１２０°以上であることを
特徴とする半導体集積回路装置。 - 【請求項７】 請求項４記載の半導体集積回路装置にお
いて、前記第１の半導体領域に接する前記チャネル領域
の一方の面が平面で見たときの前記活性領域の下辺に接
する点と前記第２の半導体領域に接する前記チャネル領
域の他方の面が平面で見たときの前記活性領域の下辺に
接する点とを結ぶ直線と、前記ビット線の中心線がなす
角度が３０°以下であることを特徴とする半導体集積回
路装置。 - 【請求項８】 請求項５記載の半導体集積回路装置にお
いて、前記第１の半導体領域に接する前記チャネル領域
の一方の面が平面で見たときの前記活性領域の下辺に接
する点と前記第２の半導体領域に接する前記チャネル領
域の他方の面が平面で見たときの前記活性領域の下辺に
接する点とを結ぶ直線と、前記ワード線の中心線がなす
角度が６０°〜９０°であることを特徴とする半導体集
積回路装置。 - 【請求項９】 請求項４または５記載の半導体集積回路
装置において、前記第１の半導体領域に接する前記チャ
ネル領域の一方の面が平面で見たときの前記活性領域の
上辺に接する点と前記第２の半導体領域に接する前記チ
ャネル領域の他方の面が平面で見たときの前記活性領域
の上辺に接する点とを結ぶ直線が、前記ビット線の中心
線に対して斜めに形成されており、前記第１の半導体領
域に接する前記チャネル領域の一方の面が平面で見たと
きの前記活性領域の下辺に接する点と前記第２の半導体
領域に接する前記チャネル領域の他方の面が平面で見た
ときの前記活性領域の下辺に接する点とを結ぶ直線が、
前記ビット線の中心線に対して平行に形成されているこ
とを特徴とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7188707A JPH0936325A (ja) | 1995-07-25 | 1995-07-25 | 半導体集積回路装置 |
| TW084108951A TW294839B (en) | 1995-07-25 | 1995-08-28 | Semiconductor integrated circuit apparatus |
| US08/685,006 US5732009A (en) | 1995-07-25 | 1996-07-22 | Semiconductor integrated circuit device including a DRAM in which a cell selection transistor has a stabilized threshold voltage |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7188707A JPH0936325A (ja) | 1995-07-25 | 1995-07-25 | 半導体集積回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0936325A true JPH0936325A (ja) | 1997-02-07 |
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ID=16228399
Family Applications (1)
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6344692B1 (en) | 1996-07-18 | 2002-02-05 | Fujitsu Limited | Highly integrated and reliable DRAM adapted for self-aligned contact |
| US6791187B2 (en) | 1995-01-31 | 2004-09-14 | Fujitsu Limited | Semiconductor storage device and method for fabricating the same |
| KR100464405B1 (ko) * | 2001-12-11 | 2005-01-03 | 삼성전자주식회사 | 작은 서브스레시홀드 누설 전류 값을 지니는 셀트랜지스터를 구비하는 ｄｒａｍ |
| US8030697B2 (en) | 2007-09-18 | 2011-10-04 | Samsung Electronics Co., Ltd. | Cell structure of semiconductor device having an active region with a concave portion |
| US10163925B2 (en) | 2016-03-18 | 2018-12-25 | Toshiba Memory Corporation | Integrated circuit device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291846B1 (en) * | 1996-06-19 | 2001-09-18 | Fujitsu Limited | DRAM semiconductor device including oblique area in active regions and its manufacture |
| JP4138035B2 (ja) * | 1996-08-23 | 2008-08-20 | 株式会社東芝 | 半導体装置 |
| KR100317434B1 (ko) * | 1998-03-12 | 2001-12-22 | 아끼구사 나오유끼 | 반도체 장치와 그 제조 방법 |
| JPH11330418A (ja) | 1998-03-12 | 1999-11-30 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2001044380A (ja) * | 1999-07-26 | 2001-02-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100539276B1 (ko) * | 2003-04-02 | 2005-12-27 | 삼성전자주식회사 | 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법 |
| US7122903B2 (en) * | 2003-10-21 | 2006-10-17 | Sharp Kabushiki Kaisha | Contact plug processing and a contact plug |
| KR100674935B1 (ko) * | 2005-01-06 | 2007-01-26 | 삼성전자주식회사 | 반도체 소자의 게이트 레이아웃 |
| KR101353343B1 (ko) * | 2007-09-18 | 2014-01-17 | 삼성전자주식회사 | 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590171B2 (ja) * | 1988-01-08 | 1997-03-12 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0824171B2 (ja) * | 1990-05-02 | 1996-03-06 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR950011636B1 (ko) * | 1992-03-04 | 1995-10-07 | 금성일렉트론주식회사 | 개선된 레이아웃을 갖는 다이내믹 랜덤 액세스 메모리와 그것의 메모리셀 배치방법 |
| JP3666893B2 (ja) * | 1993-11-19 | 2005-06-29 | 株式会社日立製作所 | 半導体メモリ装置 |
| JP3520114B2 (ja) * | 1994-07-11 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JPH0888335A (ja) * | 1994-09-20 | 1996-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1995
- 1995-07-25 JP JP7188707A patent/JPH0936325A/ja not_active Withdrawn
- 1995-08-28 TW TW084108951A patent/TW294839B/zh not_active IP Right Cessation
-
1996
- 1996-07-22 US US08/685,006 patent/US5732009A/en not_active Expired - Lifetime
- 1996-07-24 KR KR1019960029924A patent/KR970008613A/ko not_active Application Discontinuation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791187B2 (en) | 1995-01-31 | 2004-09-14 | Fujitsu Limited | Semiconductor storage device and method for fabricating the same |
| US6344692B1 (en) | 1996-07-18 | 2002-02-05 | Fujitsu Limited | Highly integrated and reliable DRAM adapted for self-aligned contact |
| US6818993B2 (en) | 1996-07-18 | 2004-11-16 | Fujitsu Limited | Insulation structure for wiring which is suitable for self-aligned contact and multilevel wiring |
| US6930347B2 (en) | 1996-07-18 | 2005-08-16 | Fujitsu Limited | Semiconductor memory device having electrical connection by side contact |
| US7145242B2 (en) | 1996-07-18 | 2006-12-05 | Fujitsu Limited | Highly integrated and reliable DRAM |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| KR100464405B1 (ko) * | 2001-12-11 | 2005-01-03 | 삼성전자주식회사 | 작은 서브스레시홀드 누설 전류 값을 지니는 셀트랜지스터를 구비하는 ｄｒａｍ |
| US8030697B2 (en) | 2007-09-18 | 2011-10-04 | Samsung Electronics Co., Ltd. | Cell structure of semiconductor device having an active region with a concave portion |
| US10163925B2 (en) | 2016-03-18 | 2018-12-25 | Toshiba Memory Corporation | Integrated circuit device |
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