JP4138035B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、溝型素子分離を用いた半導体装置に関する。
【０００２】
【従来の技術】
近年、コンピュ−タ−や通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結び付いている。ＬＳＩ単体の性能向上は、素子を微細化して、高集積化することにより実現できる。
【０００３】
一方、従来より、素子分離はＬＯＣＯＳ素子分離により行なわれている。この素子分離ではバーズビークと呼ばれる酸化膜の食い込みが素子形成領域に生じ、素子形成領域の実効的な面積が減少する。したがって、ＬＯＣＯＳ素子分離は、高集積化に関しては有効ではない。
【０００４】
そこで、最近では、基板表面に浅い素子分離溝を形成し、この浅い素子分離溝を絶縁膜により充填するというＳＴＩ（Shallow Trench Isolation）分離が多く用いられるようになってきている。
【０００５】
この素子分離は、ＬＯＣＯＳ素子分離の場合とは異なり、バーズビークが生じないので、素子形成領域の減少を防止できる。また、ＬＯＣＯＳ素子分離に比べて、素子分離特性の点でも優れている。すなわち、ＳＴＩ素子分離は、ＬＯＣＯＳ素子分離よりも高集積化に適した素子分離であるといえる。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＳＴＩ素子分離を行なった半導体装置には以下のような問題がある。
ＳＴＩ素子分離では、まず、図１１（ａ）に示すように、半導体基板９１の表面に浅い素子分離溝９２を形成し、次いでこの素子分離溝９２からあふれる程度の厚い絶縁膜９３を全面に形成する。なお、図中、９４はゲート絶縁膜を示している。
【０００７】
次にＣＭＰ法、等方エッチング等により絶縁膜９３を基板表面まで後退させ、素子分離溝９２以外の領域の絶縁膜９３を除去し、素子分離溝９２内を絶縁膜９３で充填する。
【０００８】
ここで、等方性または異方性のエッチングにより絶縁膜９３の除去を行なう場合には、素子形成領域表面（活性層表面）に絶縁膜９３が残置するのを防止するために、絶縁膜９３をオーバーエッチングして、絶縁膜９３を若干多めに除去する。この結果、図１１（ｂ）に示すように、素子分離溝９２の上部側面の半導体基板が露出する。以下、素子分離溝９２の上部側面の半導体基板の露出面を溝露出面という。
【０００９】
この場合、オーバーエッチングにより素子形成領域表面（活性層表面）もエッチングされ、ダメージを受ける。このような不都合を防止するには、ＣＭＰを用いれば良い。
【００１０】
すなわち、基板全面にストッパ膜を形成してから素子分離溝９２を形成し、次いで絶縁膜９３を全面に形成した後、ＣＭＰによりストッパ膜まで絶縁膜９４を研磨する。次にストッパ膜を除去する。この結果、基板表面には絶縁膜９４により上に凸の段差が形成される。次にエッチングにより基板表面の高さ制御（平坦化）を行なう。
【００１１】
このとき、面内全体で均一なエッチングを行なうことは困難なので、基板表面には凹部が形成されることになる。また、この高さ制御の工程においては、通常、弗酸系等方性エッチング処理が用いられるので、図１１（ｂ）に示したような溝露出面が生じることになる。
【００１２】
この状態で、素子形成領域および素子分離領域上を走る電極、配線または電極と配線が一体となったもの（以下、これらをまとめて電極配線という）９５を形成すると、図１１（ｃ）に示すように、溝露出面に電極配線９５が配設されることになる。この結果、電極配線９５に電圧を印加すると、同図（ｃ）に示すように、基板表面に対して水平方向の電界Ｅが生じる。
【００１３】
この横方向の電界Ｅは、本来は生じてはならないものである。このため、素子形成領域に形成された素子は電界Ｅにより悪影響を受け、素子特性が劣化するという問題が生じる場合がある。
【００１４】
例えば、素子形成領域にＭＯＳトランジスタを形成した場合には以下の問題が生じる。この場合、電極配線９５はゲート電極、ゲート配線またはゲート電極とゲート配線が一体となったもの（以下、これらをまとめてゲート電極配線という）となる。
【００１５】
図１２に、ＳＴＩ素子分離を行なったＭＯＳトランジスタの平面図を示す。図１２において、９７は素子形成領域を示しており、他の領域はＳＴＩ分離を行なった素子分離領域を示している。すなわち、素子形成領域９７は浅い素子分離溝により囲まれた構造になっている。
【００１６】
ゲート電極配線９５に電圧を印加すると、溝露出面とゲート電極配線９５とのコンタクト部分９６の近傍の素子形成領域の半導体基板には、ゲート電極配線９５に印加される電圧により、基板表面に対して垂直方向の電界、さらに水平方向Ｅの電界が形成される。以下、このように垂直方向の電界に加えて、他方向の電界が形成される素子形成領域の半導体基板部分をコーナデバイスという。
【００１７】
このようにコーナデバイスには１次元ではなく、２次元の電界分布が形成されるので、コーナデバイスが存在すると、微細化によりゲート電極幅が狭くなるとショートチャネル効果はより起こりやすくなる。
【００１８】
このことは、溝露出面が生じない理想的な場合に比べて、ショートチャネル効果が大きくなることを意味している。言い換えれば、ＳＴＩ素子分離により素子形成領域の面積の減少は防止できても、コーナデバイスの存在により高集積化が困難になることを意味している。
【００１９】
図１３に、従来のＳＴＩ素子分離およびＬＯＣＯＳ素子分離された半導体基板の素子形成領域にそれぞれＭＯＳトランジスタを形成し、各ＭＯＳトランジスタのＶｇ−Ｉｄ特性を調べた結果を示す。
【００２０】
図中、ａはＳＴＩ素子分離でショートチャネル効果が無い場合のＶｇ−Ｉｄ特性曲線を示し、ｂはＳＴＩ素子分離でショートチャネル効果が有る場合のＶｇ−Ｉｄ特性曲線を示し、そしてｃはショートチャネル効果が無い場合のＬＯＣＯＳ素子分離の場合のＶｇ−Ｉｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログスケールである。
【００２１】
図１３から、同レベルのゲート電圧Ｖｇでドレイン電流Ｉｄを比較すると、ＳＴＩ素子分離の場合のほうがドレイン電流Ｉｄが大きいことが分かる。これはＳＴＩ素子分離の場合、コーナデバイスの影響により、しきい値電圧が低レベル側にシフトしていることを表わしている。また、このシフトはショートチャネル効果によりさらに大きくなることが分かる。
【００２２】
このような問題を解決する方法としては、ゲート電極配線９５の幅を大きくすることがあげられる。しかし、これは素子の微細化を妨げることになり、ＬＯＣＯＳ素子分離の代わりにＳＴＩ素子分離を用いる効果が減少していしまう。
【００２３】
なお、以上の述べた問題は、絶縁膜９３の上面が一様に減少する場合のみならず、図１４に示すように、素子分離溝９２の上部側壁の周辺に沿って絶縁膜９３に窪みが生じる場合にも当てはまる。
【００２４】
また、ＳＴＩ分離によれば、上述したように、ＬＯＣＯＳ分離の場合とは異なり、素子形成領域の面積が減少することはないが、微細化が進むとそれに伴って素子形成領域の幅が狭くなり、これにより素子形成領域にコンタクトを取るのが困難になるという問題がある。
【００２５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＭＯＳトランジスタの高集積化が容易な溝型素子分離を用いた半導体装置を提供することにある。
【００２６】
【課題を解決するための手段】
［概要］
上記目的を達成するために、本発明に係る半導体装置（請求項１）は、半導体基板の表面に形成された溝に絶縁膜を埋め込んでなる素子分離領域と、この素子分離領域によって互いに分離された素子形成領域とを具備してなり、前記素子形成領域は、ＤＲＡＭセルのＭＯＳトランジスタの活性領域を有するとともに、前記溝側の活性領域のうち該活性領域と前記素子分離領域との境にライン状のゲート電極配線が配設された領域に、前記ＭＯＳトランジスタのソース・ドレイン間の最も短い距離よりも長い電流経路を有し、前記ゲート電極配線は、前記境と交差する部分の長さが、前記最も短い距離よりも長くなるように配置された半導体装置であって、前記素子形成領域は、正６角形を１組の相対向する角の対角線方向に偏平した形状であって、前記対角線方向が前記ＭＯＳトランジスタのチャネル幅方向に一致した形状を有し、かつ、前記素子形成領域は、前記ＭＯＳトランジスタの一方のソース・ドレイン拡散層に一方のキャパシタ電極が接続されたスタックトキャパシタまたはトレンチキャパシタの形成領域を有し、前記素子形成領域の中央部の最も広い領域に前記ＤＲＡＭセルのビット線コンタクトが設けられ、前記ライン状のゲート電極配線は前記ビット線コンタクトの両側に各々１本ずつ前記チャネル幅方向と平行に配置されていることを特徴とする。
【００２７】
ここで、上記電流経路は最も長いものであることが好ましい。
また、本発明に係る他の半導体装置（請求項２）は、半導体基板の表面に形成された溝に絶縁膜を埋め込んでなる素子分離領域と、この素子分離領域によって互いに分離された素子形成領域とを具備してなり、前記素子形成領域は、ＤＲＡＭセルのＭＯＳトランジスタの活性領域を有するとともに、前記溝側の活性領域のうち該活性領域と前記素子分離領域との境にライン状のゲート電極配線が配設された領域に、前記ＭＯＳトランジスタのソース・ドレイン間の最も短い距離よりも長い電流経路を有し、前記ゲート電極配線は、前記境と交差する部分の長さが、前記最も短い距離よりも長くなるように配置された半導体装置であって、前記素子形成領域は、一辺が前記ＭＯＳトランジスタのチャネル長方向と平行な方向に配置された５角形を前記ＭＯＳトランジスタのチャネル幅方向に偏平した形状を有し、かつ、前記素子形成領域は、前記ＭＯＳトランジスタの一方のソース・ドレイン拡散層に一方のキャパシタ電極が接続されたスタックトキャパシタまたはトレンチキャパシタの形成領域を有し、前記素子形成領域の中央部の最も広い領域に前記ＤＲＡＭセルのビット線コンタクトが設けられ、前記ライン状のゲート電極配線は前記ビット線コンタクトの両側に各々１本ずつ前記チャネル幅方向と平行に配置されていることを特徴とする。
【００２８】
また、本発明に係る他の半導体装置（請求項３）は、上記半導体装置（請求項１〜２）において、前記溝の底から前記溝の開口面よりも下の領域が前記絶縁膜で埋め込まれ、かつ前記ゲート電極配線が前記溝側の活性領域と前記素子分離領域との境上に配設されていることを特徴とする。
【００３２】
また、本発明に係る他の半導体装置（請求項４）は、上記半導体装置（請求項１〜請求項３）において、前記一方のソース・ドレイン拡散層よりもビット線が接続される他方のソース・ドレイン拡散層のほうが素子表面から見た面積が大きいことを特徴とする。
【００３３】
［作用］
本発明では、溝側の活性領域のうちゲート電極配線が配設された領域にＭＯＳトランジスタのソース・ドレイン間の最も短い距離よりも長い電流経路が存在する構成になっている。このような構成であると、ゲート電極配線が配設された領域の電流経路が一定である従来よりも広い領域が存在するパターンの素子形成領域を形成することが可能となる。
【００３４】
したがって、本発明によれば、素子の微細化が進んでも、素子形成領域またはその上に配設されたゲート電極配線に対してコンタクトを取る必要がある場合には、そのコンタクトは上記広い領域で取れば良いので、ＭＯＳトランジスタの高集積化を容易に行なえるようになる。
【００３５】
また、本発明では、ゲート電極配線が溝側の活性領域と素子分離領域との境上に配設されているので、溝側の活性領域には２次元の電界分布が形成されるようになる。すなわち、ショートチャネルＭＯＳトランジスタの場合と同様に、活性領域には２次元の電界分布が形成される。
【００３６】
ここで、ショートチャネルＭＯＳトランジスタの場合、２次元の電界分布により、ショートチャネル効果（しきい値電圧の低下）が現われるが、本発明の場合、溝側の活性領域の電流経路は最も長い電流経路となるので、しきい値電圧の低下は抑制される。すなわち、ゲート電極配線の幅を広くしなくても、コーナーデバイスに起因するしきい値電圧の低下を抑制できる。しきい値電圧の低下が抑制されるのは、２次元の電界分布が形成される場合、しきい値電圧はチャネル長に反比例するからである。
【００３７】
したがって、本発明によれば、ゲート電極配線の幅を広くしなくてもしきい値電圧の低下（ショートチャネル効果）を抑制できるので、ＭＯＳトランジスタの高集積化を容易に行なえるようになる。
【００３８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の平面図である。この図１には、直列接続された２個のＭＯＳトランジスタが配列形成された様子が示されている。
【００３９】
図中、１はＭＯＳトランジスタの素子形成領域を示しており、他の領域はＳＴＩ素子分離を行なった素子分離領域を示している。この素子分離領域には従来と同様に溝露出面が存在する。本実施形態では、素子形成領域１にはＭＯＳトランジスタしか形成されていないので、素子形成領域１とＭＯＳトランジスタの活性領域とは一致する。
【００４０】
素子形成領域１のパターンは、従来のそれとは異なり、正６角形を縦方向に偏平した形状となっている。一方、ゲート電極配線２のパターンは従来のそれと同じである。すなわち、ゲート電極配線２の幅は従来と変わらない。
【００４１】
この結果、溝露出面とゲート電極配線２との２つのコンタクト部３1 ，３2 （溝露出面に配設される部分のゲート電極配線２）を素子表面の上から見ると、その方向はチャネル方向に対してθ（０＜θ＜９０）°だけ傾いたものとなる。
【００４２】
したがって、反転層（チャネル）を形成した場合、最も長い電流経路はコーナデバイスに存在し、その電流経路の長さは、ゲート電極配線２の幅（ソース・ドレイン間の最短距離）をＬとすると、Ｌ／ｃｏｓθとなる。一方、従来のコーナデバイスにおける電流経路の長さはＬで一定である。すなわち、本実施形態のコーナデバイスにおける電流経路は、従来のそれよりも長くなる。なお、コーナデバイス以外の電流経路の長さは、従来と変わらずＬである。
【００４３】
本実施形態のようにコーナデバイスにおける電流経路が長くなると、従来に比べてコーナデバイスのしきい値電圧は高レベル側にシフトする。これは、チャネル領域に２次元の電解分布が形成される場合、しきい値電圧はチャネル長に反比例して低下するからである。
【００４４】
したがって、本実施形態によれば、ゲート電極配線２の幅を大きくすることなく、コーナデバイスに起因するショートチャネル効果の増大を抑制できるようになり、これによりＭＯＳトランジスタの高集積化を容易に行なえるようになる。
【００４５】
また、本実施形態の場合、素子形成領域１には従来のそれよりも広い領域が存在する。このため、素子の微細化が進んでも、素子形成領域１に対してコンタクトを取る必要がある場合には、そのコンタクトは上記広い領域で取れば良いので、ＭＯＳトランジスタの高集積化を容易に行なえるようになる。なお、狭いほうの領域は従来と同じ大きさである。
【００４６】
例えば、ＤＲＡＭの場合であれば、広い領域をビット線がコンタクトするソース・ドレイン領域に選ぶことにより、そのコンタクト（ビット線コンタクト）は容易なものとなる。
【００４７】
図２に、本実施形態および従来のＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す。図中、ａは本実施形態のＶｇ−Ｉｄ特性曲線を示し、ｂは従来のＶｇ−Ｉｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログスケールである。
【００４８】
図から、同レベルのゲート電圧Ｖｇでドレイン電流Ｉｄを比較すると、本実施形態のほうがドレイン電流Ｉｄが小さく、しきい値電圧が高レベル側にシフトしていることが分かる。
【００４９】
このシフト分が多いほど、Ｖｇ−Ｉｄ特性はコーナデバイスの電界に律速されなくなることになる。そして、シフト分がコーナデバイスの電界の影響によるしきい値電圧の低下分より大きくなると、Ｖｇ−Ｉｄ特性はコーナデバイスのない場合のそれとほぼ等しくなる。
【００５０】
図３は、本実施形態のＭＯＳトランジスタの製造方法を示す工程断面図である。この工程断面図は、図１のＡ−Ａ´断面におけるものである。
まず、図３（ａ）に示すように、ｐ型半導体基板１１の表面に浅い素子分離溝１２を形成する。具体的には、レジストパターンを形成し、これをマスクにＲＩＥ等の異方性エッチング法を用いて基板表面をエッチングする。なお、図では、素子分離溝１２の側壁はテーパ形状であるが、垂直であっても良い。
【００５１】
次に図３（ｂ）に示すように、素子分離溝１２からあふれる程度の厚いＴＥＯＳ膜１３を全面に形成した後、ＣＭＰ法、等方エッチング等によりＴＥＯＳ膜１３を基板表面まで後退させ、素子分離溝１２以外の領域のＴＥＯＳ膜１３を除去し、素子分離溝１２内をＴＥＯＳ膜１３で充填する。この工程でＳＴＩ素子分離が完成する。
【００５２】
このとき、基板表面でＴＥＯＳ膜１３の除去を正確に停止することは非常に困難であり、素子分離溝１２以外の領域にＴＥＯＳ膜１３が残置するのを防止するためには、ＴＥＯＳ膜１３を若干多めに除去する必要がある。この結果、同図（ｂ）に示すように、素子分離溝１２の上部側面のｐ型半導体基板１１が露出することになる。
【００５３】
次に図３（ｃ）に示すように、ゲート絶縁膜１４となる酸化膜などの絶縁膜、ゲート電極配線１５となる不純物がドープされたポリシリコン膜などの導電膜を順次形成した後、これらをパターニングして各素子形成領域にそれぞれ２個のゲート絶縁膜１４およびゲート電極配線１５を形成する。
【００５４】
最後に、図３（ｄ）に示すように、ゲート電極配線１５をマスクに用いてリンイオンなどのｎ型不純物イオンを基板表面に注入した後、アニール処理によりｎ型不純物イオンを活性化して、ソース・ドレイン拡散層１６を形成する。この結果、各素子形成領域には、直列接続された２個のＭＯＳトランジスタが形成される。
【００５５】
なお、ここでは、三つのソース・ドレイン拡散層１６は同じ大きさであるが、中央のソース・ドレイン拡散層１６とその両側のソース・ドレイン拡散層１６とは必ずしも同じ大きさである必要はない。また、素子分離溝１２の露出面に薄い絶縁膜、つまり、ゲート電極配線１５に印加される電圧により形成される電界がが素子形成領域に影響を与える程度の厚さの絶縁膜が形成されていても良い。
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置の平面図である。なお、図１の半導体装置と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する（他の実施形態について同様）。
【００５６】
本実施形態が第１の実施形態と異なる点は、下側のコンタクト部３2 のチャネル方向に対する傾き角度θがゼロ、つまり、下側のコンタクト部３2 側のコーナデバイスにおける電流経路の長さは従来のそれと同じになっていることにある。
【００５７】
図５に、本実施形態および従来のＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す。図中、ａは本実施形態のＶｇ−Ｉｄ特性曲線を示し、ｂは従来のＶｇ−Ｉｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログスケールである。
【００５８】
図から、同レベルのゲート電圧Ｖｇでドレイン電流Ｉｄを比較すると、本実施形態のほうがドレイン電流Ｉｄが小さく、しきい値電圧が高レベル側にシフトしていることが分かる。
【００５９】
すなわち、上側のコンタクト部３1 側のコーナデバイスにおける電流経路だけを長くしても、コーナデバイスの影響を効果的に小さくでき、しきい値電圧の低下を抑制できることが分かる。
【００６０】
したがって、本実施形態でも第１の実施形態と同様に、ゲート電極配線２の幅を大きくすること無く、しきい値電圧の低下を抑制できるようになる。
（第１の参考例）
図６は、第１の参考例に係る半導体装置の平面図である。
【００６１】
本参考例が第１の実施形態と異なる点は、コンタクト部３1 ，３2 を素子表面の上から見た形状が円弧になっていることにある。この場合も、コーナデバイスにおける電流経路の長さは、ゲート電極配線２の幅Ｌよりも長くなるので、第１の実施形態と同様に、ゲート電極配線２の幅を大きくすること無く、コーナデバイスによるショートチャネル効果を抑制できるようになる。
（第２の参考例）
図７は、第２の参考例に係る半導体装置の平面図である。
【００６２】
本参考例が第１の実施形態と異なる点は、長方形の素子形成領域１の長辺に斜めに交わるようにゲート電極配線２を形成することにより、コーナデバイスにおける電流経路の長さをゲート電極配線２の幅Ｌよりも長くしたことにある。
【００６３】
本参考例でも、コーナデバイスにおける電流経路の長さが、ゲート電極配線２の幅Ｌよりも長くなるので、第１の実施形態と同様に、ゲート電極配線２の幅を大きくすること無く、コーナデバイスによるショートチャネル効果を抑制できるようになる。
（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体装置の斜視図である。なお、図中、ゲート絶縁膜、層間絶縁膜は省略してある。
【００６４】
本実施形態は、本発明をスタック型ＤＲＡＭセルに適用した例である。スタックキャパシタしては円筒型スタックキャパシタ１７を用いている。また、ＭＯＳトランジスタとしては図４と同タイプのものを用いている。
【００６５】
本実施形態の場合、素子形成領域（活性層）はその中央部が従来に比べて広いので、図９に示すように、従来に比べて、ビット線１８とソース・ドレイン拡散層とのコンタクトを取るためのプラグ１９とソース・ドレイン拡散層とのコンタクト面積が大きくなり、コンタクト抵抗の低減化を図ることができる。
【００６６】
さらに、本実施形態の場合、層間絶縁膜に開口するコンタクトホールに合わせずれが生じ、プラグ１９の位置がずれても、中央部が従来に比べて広いことにより、必要なコンタクト面積は確保できる。
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る半導体装置の斜視図である。なお、図中、ゲート絶縁膜、層間絶縁膜は省略してある。
【００６７】
本実施形態は、本発明をトレンチ型ＤＲＡＭセルに適用した例である。本実施形態は、キャパシタとしてトレンチキャパシタ２０を用い点では第３の実施形態と異なるが他の点は同じである。したがって、本実施形態でも第３の実施形態と同様な効果が得られる。
【００６８】
【発明の効果】
以上詳述したように本発明によれば、素子の微細化が進んでも、素子形成領域またはその上に配設されたゲート電極配線に対するコンタクトが容易に取れるので、ＭＯＳトランジスタの高集積化を容易に行なえるようになる。
【００６９】
また、本発明によれば、ゲート電極配線の幅を広くしなくてもしきい値電圧の低下（ショートチャネル効果）を抑制できるので、ＭＯＳトランジスタの高集積化を容易に行なえるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の平面図
【図２】図１および従来のＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す特性図
【図３】図１のＭＯＳトランジスタの製造方法を示す工程断面図
【図４】本発明の第２の実施形態に係る半導体装置の平面図
【図５】図４および従来のＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す特性図
【図６】 第１の参考例に係る半導体装置の平面図
【図７】 第２の参考例に係る半導体装置の平面図
【図８】 本発明の第３の実施形態に係る半導体装置の斜視図
【図９】 第３の実施形態の効果を説明するための平面図
【図１０】 本発明の第４の実施形態に係る半導体装置の斜視図
【図１１】従来のＳＴＩ素子分離の問題を説明するための工程断面図
【図１２】従来のＳＴＩ素子分離を行なったＭＯＳトランジスタの平面図
【図１３】従来のＳＴＩ素子分離されたＭＯＳトランジスタおよびＬＯＣＯＳ素子分離されたＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す図
【図１４】従来のＳＴＩ素子分離の問題を説明するための断面図
【符号の説明】
１…素子形成領域
２…ゲート電極配線
３1 ，３2 …コンタクト部
１１…ｐ型半導体基板
１２…素子分離溝
１３…ＴＥＯＳ膜
１４…ゲート絶縁膜
１５…ゲート電極配線
１６…ソース・ドレイン拡散層
１７…円筒型スタックキャパシタ
１８…ビット線
１９…プラグ
２０…トレンチキャパシタ
【発明の属する技術分野】
本発明は、溝型素子分離を用いた半導体装置に関する。
【０００２】
【従来の技術】
近年、コンピュ−タ−や通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結び付いている。ＬＳＩ単体の性能向上は、素子を微細化して、高集積化することにより実現できる。
【０００３】
一方、従来より、素子分離はＬＯＣＯＳ素子分離により行なわれている。この素子分離ではバーズビークと呼ばれる酸化膜の食い込みが素子形成領域に生じ、素子形成領域の実効的な面積が減少する。したがって、ＬＯＣＯＳ素子分離は、高集積化に関しては有効ではない。
【０００４】
そこで、最近では、基板表面に浅い素子分離溝を形成し、この浅い素子分離溝を絶縁膜により充填するというＳＴＩ（Shallow Trench Isolation）分離が多く用いられるようになってきている。
【０００５】
この素子分離は、ＬＯＣＯＳ素子分離の場合とは異なり、バーズビークが生じないので、素子形成領域の減少を防止できる。また、ＬＯＣＯＳ素子分離に比べて、素子分離特性の点でも優れている。すなわち、ＳＴＩ素子分離は、ＬＯＣＯＳ素子分離よりも高集積化に適した素子分離であるといえる。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＳＴＩ素子分離を行なった半導体装置には以下のような問題がある。
ＳＴＩ素子分離では、まず、図１１（ａ）に示すように、半導体基板９１の表面に浅い素子分離溝９２を形成し、次いでこの素子分離溝９２からあふれる程度の厚い絶縁膜９３を全面に形成する。なお、図中、９４はゲート絶縁膜を示している。
【０００７】
次にＣＭＰ法、等方エッチング等により絶縁膜９３を基板表面まで後退させ、素子分離溝９２以外の領域の絶縁膜９３を除去し、素子分離溝９２内を絶縁膜９３で充填する。
【０００８】
ここで、等方性または異方性のエッチングにより絶縁膜９３の除去を行なう場合には、素子形成領域表面（活性層表面）に絶縁膜９３が残置するのを防止するために、絶縁膜９３をオーバーエッチングして、絶縁膜９３を若干多めに除去する。この結果、図１１（ｂ）に示すように、素子分離溝９２の上部側面の半導体基板が露出する。以下、素子分離溝９２の上部側面の半導体基板の露出面を溝露出面という。
【０００９】
この場合、オーバーエッチングにより素子形成領域表面（活性層表面）もエッチングされ、ダメージを受ける。このような不都合を防止するには、ＣＭＰを用いれば良い。
【００１０】
すなわち、基板全面にストッパ膜を形成してから素子分離溝９２を形成し、次いで絶縁膜９３を全面に形成した後、ＣＭＰによりストッパ膜まで絶縁膜９４を研磨する。次にストッパ膜を除去する。この結果、基板表面には絶縁膜９４により上に凸の段差が形成される。次にエッチングにより基板表面の高さ制御（平坦化）を行なう。
【００１１】
このとき、面内全体で均一なエッチングを行なうことは困難なので、基板表面には凹部が形成されることになる。また、この高さ制御の工程においては、通常、弗酸系等方性エッチング処理が用いられるので、図１１（ｂ）に示したような溝露出面が生じることになる。
【００１２】
この状態で、素子形成領域および素子分離領域上を走る電極、配線または電極と配線が一体となったもの（以下、これらをまとめて電極配線という）９５を形成すると、図１１（ｃ）に示すように、溝露出面に電極配線９５が配設されることになる。この結果、電極配線９５に電圧を印加すると、同図（ｃ）に示すように、基板表面に対して水平方向の電界Ｅが生じる。
【００１３】
この横方向の電界Ｅは、本来は生じてはならないものである。このため、素子形成領域に形成された素子は電界Ｅにより悪影響を受け、素子特性が劣化するという問題が生じる場合がある。
【００１４】
例えば、素子形成領域にＭＯＳトランジスタを形成した場合には以下の問題が生じる。この場合、電極配線９５はゲート電極、ゲート配線またはゲート電極とゲート配線が一体となったもの（以下、これらをまとめてゲート電極配線という）となる。
【００１５】
図１２に、ＳＴＩ素子分離を行なったＭＯＳトランジスタの平面図を示す。図１２において、９７は素子形成領域を示しており、他の領域はＳＴＩ分離を行なった素子分離領域を示している。すなわち、素子形成領域９７は浅い素子分離溝により囲まれた構造になっている。
【００１６】
ゲート電極配線９５に電圧を印加すると、溝露出面とゲート電極配線９５とのコンタクト部分９６の近傍の素子形成領域の半導体基板には、ゲート電極配線９５に印加される電圧により、基板表面に対して垂直方向の電界、さらに水平方向Ｅの電界が形成される。以下、このように垂直方向の電界に加えて、他方向の電界が形成される素子形成領域の半導体基板部分をコーナデバイスという。
【００１７】
このようにコーナデバイスには１次元ではなく、２次元の電界分布が形成されるので、コーナデバイスが存在すると、微細化によりゲート電極幅が狭くなるとショートチャネル効果はより起こりやすくなる。
【００１８】
このことは、溝露出面が生じない理想的な場合に比べて、ショートチャネル効果が大きくなることを意味している。言い換えれば、ＳＴＩ素子分離により素子形成領域の面積の減少は防止できても、コーナデバイスの存在により高集積化が困難になることを意味している。
【００１９】
図１３に、従来のＳＴＩ素子分離およびＬＯＣＯＳ素子分離された半導体基板の素子形成領域にそれぞれＭＯＳトランジスタを形成し、各ＭＯＳトランジスタのＶｇ−Ｉｄ特性を調べた結果を示す。
【００２０】
図中、ａはＳＴＩ素子分離でショートチャネル効果が無い場合のＶｇ−Ｉｄ特性曲線を示し、ｂはＳＴＩ素子分離でショートチャネル効果が有る場合のＶｇ−Ｉｄ特性曲線を示し、そしてｃはショートチャネル効果が無い場合のＬＯＣＯＳ素子分離の場合のＶｇ−Ｉｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログスケールである。
【００２１】
図１３から、同レベルのゲート電圧Ｖｇでドレイン電流Ｉｄを比較すると、ＳＴＩ素子分離の場合のほうがドレイン電流Ｉｄが大きいことが分かる。これはＳＴＩ素子分離の場合、コーナデバイスの影響により、しきい値電圧が低レベル側にシフトしていることを表わしている。また、このシフトはショートチャネル効果によりさらに大きくなることが分かる。
【００２２】
このような問題を解決する方法としては、ゲート電極配線９５の幅を大きくすることがあげられる。しかし、これは素子の微細化を妨げることになり、ＬＯＣＯＳ素子分離の代わりにＳＴＩ素子分離を用いる効果が減少していしまう。
【００２３】
なお、以上の述べた問題は、絶縁膜９３の上面が一様に減少する場合のみならず、図１４に示すように、素子分離溝９２の上部側壁の周辺に沿って絶縁膜９３に窪みが生じる場合にも当てはまる。
【００２４】
また、ＳＴＩ分離によれば、上述したように、ＬＯＣＯＳ分離の場合とは異なり、素子形成領域の面積が減少することはないが、微細化が進むとそれに伴って素子形成領域の幅が狭くなり、これにより素子形成領域にコンタクトを取るのが困難になるという問題がある。
【００２５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＭＯＳトランジスタの高集積化が容易な溝型素子分離を用いた半導体装置を提供することにある。
【００２６】
【課題を解決するための手段】
［概要］
上記目的を達成するために、本発明に係る半導体装置（請求項１）は、半導体基板の表面に形成された溝に絶縁膜を埋め込んでなる素子分離領域と、この素子分離領域によって互いに分離された素子形成領域とを具備してなり、前記素子形成領域は、ＤＲＡＭセルのＭＯＳトランジスタの活性領域を有するとともに、前記溝側の活性領域のうち該活性領域と前記素子分離領域との境にライン状のゲート電極配線が配設された領域に、前記ＭＯＳトランジスタのソース・ドレイン間の最も短い距離よりも長い電流経路を有し、前記ゲート電極配線は、前記境と交差する部分の長さが、前記最も短い距離よりも長くなるように配置された半導体装置であって、前記素子形成領域は、正６角形を１組の相対向する角の対角線方向に偏平した形状であって、前記対角線方向が前記ＭＯＳトランジスタのチャネル幅方向に一致した形状を有し、かつ、前記素子形成領域は、前記ＭＯＳトランジスタの一方のソース・ドレイン拡散層に一方のキャパシタ電極が接続されたスタックトキャパシタまたはトレンチキャパシタの形成領域を有し、前記素子形成領域の中央部の最も広い領域に前記ＤＲＡＭセルのビット線コンタクトが設けられ、前記ライン状のゲート電極配線は前記ビット線コンタクトの両側に各々１本ずつ前記チャネル幅方向と平行に配置されていることを特徴とする。
【００２７】
ここで、上記電流経路は最も長いものであることが好ましい。
また、本発明に係る他の半導体装置（請求項２）は、半導体基板の表面に形成された溝に絶縁膜を埋め込んでなる素子分離領域と、この素子分離領域によって互いに分離された素子形成領域とを具備してなり、前記素子形成領域は、ＤＲＡＭセルのＭＯＳトランジスタの活性領域を有するとともに、前記溝側の活性領域のうち該活性領域と前記素子分離領域との境にライン状のゲート電極配線が配設された領域に、前記ＭＯＳトランジスタのソース・ドレイン間の最も短い距離よりも長い電流経路を有し、前記ゲート電極配線は、前記境と交差する部分の長さが、前記最も短い距離よりも長くなるように配置された半導体装置であって、前記素子形成領域は、一辺が前記ＭＯＳトランジスタのチャネル長方向と平行な方向に配置された５角形を前記ＭＯＳトランジスタのチャネル幅方向に偏平した形状を有し、かつ、前記素子形成領域は、前記ＭＯＳトランジスタの一方のソース・ドレイン拡散層に一方のキャパシタ電極が接続されたスタックトキャパシタまたはトレンチキャパシタの形成領域を有し、前記素子形成領域の中央部の最も広い領域に前記ＤＲＡＭセルのビット線コンタクトが設けられ、前記ライン状のゲート電極配線は前記ビット線コンタクトの両側に各々１本ずつ前記チャネル幅方向と平行に配置されていることを特徴とする。
【００２８】
また、本発明に係る他の半導体装置（請求項３）は、上記半導体装置（請求項１〜２）において、前記溝の底から前記溝の開口面よりも下の領域が前記絶縁膜で埋め込まれ、かつ前記ゲート電極配線が前記溝側の活性領域と前記素子分離領域との境上に配設されていることを特徴とする。
【００３２】
また、本発明に係る他の半導体装置（請求項４）は、上記半導体装置（請求項１〜請求項３）において、前記一方のソース・ドレイン拡散層よりもビット線が接続される他方のソース・ドレイン拡散層のほうが素子表面から見た面積が大きいことを特徴とする。
【００３３】
［作用］
本発明では、溝側の活性領域のうちゲート電極配線が配設された領域にＭＯＳトランジスタのソース・ドレイン間の最も短い距離よりも長い電流経路が存在する構成になっている。このような構成であると、ゲート電極配線が配設された領域の電流経路が一定である従来よりも広い領域が存在するパターンの素子形成領域を形成することが可能となる。
【００３４】
したがって、本発明によれば、素子の微細化が進んでも、素子形成領域またはその上に配設されたゲート電極配線に対してコンタクトを取る必要がある場合には、そのコンタクトは上記広い領域で取れば良いので、ＭＯＳトランジスタの高集積化を容易に行なえるようになる。
【００３５】
また、本発明では、ゲート電極配線が溝側の活性領域と素子分離領域との境上に配設されているので、溝側の活性領域には２次元の電界分布が形成されるようになる。すなわち、ショートチャネルＭＯＳトランジスタの場合と同様に、活性領域には２次元の電界分布が形成される。
【００３６】
ここで、ショートチャネルＭＯＳトランジスタの場合、２次元の電界分布により、ショートチャネル効果（しきい値電圧の低下）が現われるが、本発明の場合、溝側の活性領域の電流経路は最も長い電流経路となるので、しきい値電圧の低下は抑制される。すなわち、ゲート電極配線の幅を広くしなくても、コーナーデバイスに起因するしきい値電圧の低下を抑制できる。しきい値電圧の低下が抑制されるのは、２次元の電界分布が形成される場合、しきい値電圧はチャネル長に反比例するからである。
【００３７】
したがって、本発明によれば、ゲート電極配線の幅を広くしなくてもしきい値電圧の低下（ショートチャネル効果）を抑制できるので、ＭＯＳトランジスタの高集積化を容易に行なえるようになる。
【００３８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の平面図である。この図１には、直列接続された２個のＭＯＳトランジスタが配列形成された様子が示されている。
【００３９】
図中、１はＭＯＳトランジスタの素子形成領域を示しており、他の領域はＳＴＩ素子分離を行なった素子分離領域を示している。この素子分離領域には従来と同様に溝露出面が存在する。本実施形態では、素子形成領域１にはＭＯＳトランジスタしか形成されていないので、素子形成領域１とＭＯＳトランジスタの活性領域とは一致する。
【００４０】
素子形成領域１のパターンは、従来のそれとは異なり、正６角形を縦方向に偏平した形状となっている。一方、ゲート電極配線２のパターンは従来のそれと同じである。すなわち、ゲート電極配線２の幅は従来と変わらない。
【００４１】
この結果、溝露出面とゲート電極配線２との２つのコンタクト部３1 ，３2 （溝露出面に配設される部分のゲート電極配線２）を素子表面の上から見ると、その方向はチャネル方向に対してθ（０＜θ＜９０）°だけ傾いたものとなる。
【００４２】
したがって、反転層（チャネル）を形成した場合、最も長い電流経路はコーナデバイスに存在し、その電流経路の長さは、ゲート電極配線２の幅（ソース・ドレイン間の最短距離）をＬとすると、Ｌ／ｃｏｓθとなる。一方、従来のコーナデバイスにおける電流経路の長さはＬで一定である。すなわち、本実施形態のコーナデバイスにおける電流経路は、従来のそれよりも長くなる。なお、コーナデバイス以外の電流経路の長さは、従来と変わらずＬである。
【００４３】
本実施形態のようにコーナデバイスにおける電流経路が長くなると、従来に比べてコーナデバイスのしきい値電圧は高レベル側にシフトする。これは、チャネル領域に２次元の電解分布が形成される場合、しきい値電圧はチャネル長に反比例して低下するからである。
【００４４】
したがって、本実施形態によれば、ゲート電極配線２の幅を大きくすることなく、コーナデバイスに起因するショートチャネル効果の増大を抑制できるようになり、これによりＭＯＳトランジスタの高集積化を容易に行なえるようになる。
【００４５】
また、本実施形態の場合、素子形成領域１には従来のそれよりも広い領域が存在する。このため、素子の微細化が進んでも、素子形成領域１に対してコンタクトを取る必要がある場合には、そのコンタクトは上記広い領域で取れば良いので、ＭＯＳトランジスタの高集積化を容易に行なえるようになる。なお、狭いほうの領域は従来と同じ大きさである。
【００４６】
例えば、ＤＲＡＭの場合であれば、広い領域をビット線がコンタクトするソース・ドレイン領域に選ぶことにより、そのコンタクト（ビット線コンタクト）は容易なものとなる。
【００４７】
図２に、本実施形態および従来のＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す。図中、ａは本実施形態のＶｇ−Ｉｄ特性曲線を示し、ｂは従来のＶｇ−Ｉｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログスケールである。
【００４８】
図から、同レベルのゲート電圧Ｖｇでドレイン電流Ｉｄを比較すると、本実施形態のほうがドレイン電流Ｉｄが小さく、しきい値電圧が高レベル側にシフトしていることが分かる。
【００４９】
このシフト分が多いほど、Ｖｇ−Ｉｄ特性はコーナデバイスの電界に律速されなくなることになる。そして、シフト分がコーナデバイスの電界の影響によるしきい値電圧の低下分より大きくなると、Ｖｇ−Ｉｄ特性はコーナデバイスのない場合のそれとほぼ等しくなる。
【００５０】
図３は、本実施形態のＭＯＳトランジスタの製造方法を示す工程断面図である。この工程断面図は、図１のＡ−Ａ´断面におけるものである。
まず、図３（ａ）に示すように、ｐ型半導体基板１１の表面に浅い素子分離溝１２を形成する。具体的には、レジストパターンを形成し、これをマスクにＲＩＥ等の異方性エッチング法を用いて基板表面をエッチングする。なお、図では、素子分離溝１２の側壁はテーパ形状であるが、垂直であっても良い。
【００５１】
次に図３（ｂ）に示すように、素子分離溝１２からあふれる程度の厚いＴＥＯＳ膜１３を全面に形成した後、ＣＭＰ法、等方エッチング等によりＴＥＯＳ膜１３を基板表面まで後退させ、素子分離溝１２以外の領域のＴＥＯＳ膜１３を除去し、素子分離溝１２内をＴＥＯＳ膜１３で充填する。この工程でＳＴＩ素子分離が完成する。
【００５２】
このとき、基板表面でＴＥＯＳ膜１３の除去を正確に停止することは非常に困難であり、素子分離溝１２以外の領域にＴＥＯＳ膜１３が残置するのを防止するためには、ＴＥＯＳ膜１３を若干多めに除去する必要がある。この結果、同図（ｂ）に示すように、素子分離溝１２の上部側面のｐ型半導体基板１１が露出することになる。
【００５３】
次に図３（ｃ）に示すように、ゲート絶縁膜１４となる酸化膜などの絶縁膜、ゲート電極配線１５となる不純物がドープされたポリシリコン膜などの導電膜を順次形成した後、これらをパターニングして各素子形成領域にそれぞれ２個のゲート絶縁膜１４およびゲート電極配線１５を形成する。
【００５４】
最後に、図３（ｄ）に示すように、ゲート電極配線１５をマスクに用いてリンイオンなどのｎ型不純物イオンを基板表面に注入した後、アニール処理によりｎ型不純物イオンを活性化して、ソース・ドレイン拡散層１６を形成する。この結果、各素子形成領域には、直列接続された２個のＭＯＳトランジスタが形成される。
【００５５】
なお、ここでは、三つのソース・ドレイン拡散層１６は同じ大きさであるが、中央のソース・ドレイン拡散層１６とその両側のソース・ドレイン拡散層１６とは必ずしも同じ大きさである必要はない。また、素子分離溝１２の露出面に薄い絶縁膜、つまり、ゲート電極配線１５に印加される電圧により形成される電界がが素子形成領域に影響を与える程度の厚さの絶縁膜が形成されていても良い。
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置の平面図である。なお、図１の半導体装置と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する（他の実施形態について同様）。
【００５６】
本実施形態が第１の実施形態と異なる点は、下側のコンタクト部３2 のチャネル方向に対する傾き角度θがゼロ、つまり、下側のコンタクト部３2 側のコーナデバイスにおける電流経路の長さは従来のそれと同じになっていることにある。
【００５７】
図５に、本実施形態および従来のＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す。図中、ａは本実施形態のＶｇ−Ｉｄ特性曲線を示し、ｂは従来のＶｇ−Ｉｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログスケールである。
【００５８】
図から、同レベルのゲート電圧Ｖｇでドレイン電流Ｉｄを比較すると、本実施形態のほうがドレイン電流Ｉｄが小さく、しきい値電圧が高レベル側にシフトしていることが分かる。
【００５９】
すなわち、上側のコンタクト部３1 側のコーナデバイスにおける電流経路だけを長くしても、コーナデバイスの影響を効果的に小さくでき、しきい値電圧の低下を抑制できることが分かる。
【００６０】
したがって、本実施形態でも第１の実施形態と同様に、ゲート電極配線２の幅を大きくすること無く、しきい値電圧の低下を抑制できるようになる。
（第１の参考例）
図６は、第１の参考例に係る半導体装置の平面図である。
【００６１】
本参考例が第１の実施形態と異なる点は、コンタクト部３1 ，３2 を素子表面の上から見た形状が円弧になっていることにある。この場合も、コーナデバイスにおける電流経路の長さは、ゲート電極配線２の幅Ｌよりも長くなるので、第１の実施形態と同様に、ゲート電極配線２の幅を大きくすること無く、コーナデバイスによるショートチャネル効果を抑制できるようになる。
（第２の参考例）
図７は、第２の参考例に係る半導体装置の平面図である。
【００６２】
本参考例が第１の実施形態と異なる点は、長方形の素子形成領域１の長辺に斜めに交わるようにゲート電極配線２を形成することにより、コーナデバイスにおける電流経路の長さをゲート電極配線２の幅Ｌよりも長くしたことにある。
【００６３】
本参考例でも、コーナデバイスにおける電流経路の長さが、ゲート電極配線２の幅Ｌよりも長くなるので、第１の実施形態と同様に、ゲート電極配線２の幅を大きくすること無く、コーナデバイスによるショートチャネル効果を抑制できるようになる。
（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体装置の斜視図である。なお、図中、ゲート絶縁膜、層間絶縁膜は省略してある。
【００６４】
本実施形態は、本発明をスタック型ＤＲＡＭセルに適用した例である。スタックキャパシタしては円筒型スタックキャパシタ１７を用いている。また、ＭＯＳトランジスタとしては図４と同タイプのものを用いている。
【００６５】
本実施形態の場合、素子形成領域（活性層）はその中央部が従来に比べて広いので、図９に示すように、従来に比べて、ビット線１８とソース・ドレイン拡散層とのコンタクトを取るためのプラグ１９とソース・ドレイン拡散層とのコンタクト面積が大きくなり、コンタクト抵抗の低減化を図ることができる。
【００６６】
さらに、本実施形態の場合、層間絶縁膜に開口するコンタクトホールに合わせずれが生じ、プラグ１９の位置がずれても、中央部が従来に比べて広いことにより、必要なコンタクト面積は確保できる。
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る半導体装置の斜視図である。なお、図中、ゲート絶縁膜、層間絶縁膜は省略してある。
【００６７】
本実施形態は、本発明をトレンチ型ＤＲＡＭセルに適用した例である。本実施形態は、キャパシタとしてトレンチキャパシタ２０を用い点では第３の実施形態と異なるが他の点は同じである。したがって、本実施形態でも第３の実施形態と同様な効果が得られる。
【００６８】
【発明の効果】
以上詳述したように本発明によれば、素子の微細化が進んでも、素子形成領域またはその上に配設されたゲート電極配線に対するコンタクトが容易に取れるので、ＭＯＳトランジスタの高集積化を容易に行なえるようになる。
【００６９】
また、本発明によれば、ゲート電極配線の幅を広くしなくてもしきい値電圧の低下（ショートチャネル効果）を抑制できるので、ＭＯＳトランジスタの高集積化を容易に行なえるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の平面図
【図２】図１および従来のＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す特性図
【図３】図１のＭＯＳトランジスタの製造方法を示す工程断面図
【図４】本発明の第２の実施形態に係る半導体装置の平面図
【図５】図４および従来のＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す特性図
【図６】 第１の参考例に係る半導体装置の平面図
【図７】 第２の参考例に係る半導体装置の平面図
【図８】 本発明の第３の実施形態に係る半導体装置の斜視図
【図９】 第３の実施形態の効果を説明するための平面図
【図１０】 本発明の第４の実施形態に係る半導体装置の斜視図
【図１１】従来のＳＴＩ素子分離の問題を説明するための工程断面図
【図１２】従来のＳＴＩ素子分離を行なったＭＯＳトランジスタの平面図
【図１３】従来のＳＴＩ素子分離されたＭＯＳトランジスタおよびＬＯＣＯＳ素子分離されたＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す図
【図１４】従来のＳＴＩ素子分離の問題を説明するための断面図
【符号の説明】
１…素子形成領域
２…ゲート電極配線
３1 ，３2 …コンタクト部
１１…ｐ型半導体基板
１２…素子分離溝
１３…ＴＥＯＳ膜
１４…ゲート絶縁膜
１５…ゲート電極配線
１６…ソース・ドレイン拡散層
１７…円筒型スタックキャパシタ
１８…ビット線
１９…プラグ
２０…トレンチキャパシタ
Claims (4)
- 半導体基板の表面に形成された溝に絶縁膜を埋め込んでなる素子分離領域と、この素子分離領域によって互いに分離された素子形成領域とを具備してなり、前記素子形成領域は、ＤＲＡＭセルのＭＯＳトランジスタの活性領域を有するとともに、前記溝側の活性領域のうち該活性領域と前記素子分離領域との境にライン状のゲート電極配線が配設された領域に、前記ＭＯＳトランジスタのソース・ドレイン間の最も短い距離よりも長い電流経路を有し、前記ゲート電極配線は、前記境と交差する部分の長さが、前記最も短い距離よりも長くなるように配置された半導体装置であって、前記素子形成領域は、正６角形を１組の相対向する角の対角線方向に偏平した形状であって、前記対角線方向が前記ＭＯＳトランジスタのチャネル幅方向に一致した形状を有し、かつ、前記素子形成領域は、前記ＭＯＳトランジスタの一方のソース・ドレイン拡散層に一方のキャパシタ電極が接続されたスタックトキャパシタまたはトレンチキャパシタの形成領域を有し、前記素子形成領域の中央部の最も広い領域に前記ＤＲＡＭセルのビット線コンタクトが設けられ、前記ライン状のゲート電極配線は前記ビット線コンタクトの両側に各々１本ずつ前記チャネル幅方向と平行に配置されていることを特徴とする半導体装置。
- 半導体基板の表面に形成された溝に絶縁膜を埋め込んでなる素子分離領域と、この素子分離領域によって互いに分離された素子形成領域とを具備してなり、前記素子形成領域は、ＤＲＡＭセルのＭＯＳトランジスタの活性領域を有するとともに、前記溝側の活性領域のうち該活性領域と前記素子分離領域との境にライン状のゲート電極配線が配設された領域に、前記ＭＯＳトランジスタのソース・ドレイン間の最も短い距離よりも長い電流経路を有し、前記ゲート電極配線は、前記境と交差する部分の長さが、前記最も短い距離よりも長くなるように配置された半導体装置であって、前記素子形成領域は、一辺が前記ＭＯＳトランジスタのチャネル長方向と平行な方向に配置された５角形を前記ＭＯＳトランジスタのチャネル幅方向に偏平した形状を有し、かつ、前記素子形成領域は、前記ＭＯＳトランジスタの一方のソース・ドレイン拡散層に一方のキャパシタ電極が接続されたスタックトキャパシタまたはトレンチキャパシタの形成領域を有し、前記素子形成領域の中央部の最も広い領域に前記ＤＲＡＭセルのビット線コンタクトが設けられ、前記ライン状のゲート電極配線は前記ビット線コンタクトの両側に各々１本ずつ前記チャネル幅方向と平行に配置されていることを特徴とする半導体装置。
- 前記溝の底から前記溝の開口面よりも下の領域が前記絶縁膜で埋め込まれ、かつ前記ゲート電極配線が前記溝側の活性領域と前記素子分離領域との境上に配設されていることを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記一方のソース・ドレイン拡散層よりもビット線が接続される他方のソース・ドレイン拡散層のほうが素子表面から見た面積が大きいことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
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