JPH1064994A - 半導体装置 - Google Patents
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- JPH1064994A JPH1064994A JP8222793A JP22279396A JPH1064994A JP H1064994 A JPH1064994 A JP H1064994A JP 8222793 A JP8222793 A JP 8222793A JP 22279396 A JP22279396 A JP 22279396A JP H1064994 A JPH1064994 A JP H1064994A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Abstract
(57)【要約】
【課題】溝型素子分離されたＭＯＳトランジスタにおい
て、ゲート電極配線２の幅を大きくすることなく、コー
ナーデバイスによるしきい値電圧の低下（ショートチャ
ネル効果）を抑制すること。 【解決手段】ゲート電極配線２には従来と同じパターン
のものを使用し、素子形成領域１にはコーナデバイスに
最も長い電流経路が形成されるパターンのものを使用す
る。
て、ゲート電極配線２の幅を大きくすることなく、コー
ナーデバイスによるしきい値電圧の低下（ショートチャ
ネル効果）を抑制すること。 【解決手段】ゲート電極配線２には従来と同じパターン
のものを使用し、素子形成領域１にはコーナデバイスに
最も長い電流経路が形成されるパターンのものを使用す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、溝型素子分離を用
いた半導体装置に関する。
いた半導体装置に関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、素子を微細化
して、高集積化することにより実現できる。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、素子を微細化
して、高集積化することにより実現できる。
【０００３】一方、従来より、素子分離はＬＯＣＯＳ素
子分離により行なわれている。この素子分離ではバーズ
ビークと呼ばれる酸化膜の食い込みが素子形成領域に生
じ、素子形成領域の実効的な面積が減少する。したがっ
て、ＬＯＣＯＳ素子分離は、高集積化に関しては有効で
はない。
子分離により行なわれている。この素子分離ではバーズ
ビークと呼ばれる酸化膜の食い込みが素子形成領域に生
じ、素子形成領域の実効的な面積が減少する。したがっ
て、ＬＯＣＯＳ素子分離は、高集積化に関しては有効で
はない。
【０００４】そこで、最近では、基板表面に浅い素子分
離溝を形成し、この浅い素子分離溝を絶縁膜により充填
するというＳＴＩ（Shallow Trench Isolation）分離が
多く用いられるようになってきている。
離溝を形成し、この浅い素子分離溝を絶縁膜により充填
するというＳＴＩ（Shallow Trench Isolation）分離が
多く用いられるようになってきている。
【０００５】この素子分離は、ＬＯＣＯＳ素子分離の場
合とは異なり、バーズビークが生じないので、素子形成
領域の減少を防止できる。また、ＬＯＣＯＳ素子分離に
比べて、素子分離特性の点でも優れている。すなわち、
ＳＴＩ素子分離は、ＬＯＣＯＳ素子分離よりも高集積化
に適した素子分離であるといえる。
合とは異なり、バーズビークが生じないので、素子形成
領域の減少を防止できる。また、ＬＯＣＯＳ素子分離に
比べて、素子分離特性の点でも優れている。すなわち、
ＳＴＩ素子分離は、ＬＯＣＯＳ素子分離よりも高集積化
に適した素子分離であるといえる。
【０００６】
【発明が解決しようとする課題】しかしながら、ＳＴＩ
素子分離を行なった半導体装置には以下のような問題が
ある。ＳＴＩ素子分離では、まず、図１１（ａ）に示す
ように、半導体基板９１の表面に浅い素子分離溝９２を
形成し、次いでこの素子分離溝９２からあふれる程度の
厚い絶縁膜９３を全面に形成する。なお、図中、９４は
ゲート絶縁膜を示している。
素子分離を行なった半導体装置には以下のような問題が
ある。ＳＴＩ素子分離では、まず、図１１（ａ）に示す
ように、半導体基板９１の表面に浅い素子分離溝９２を
形成し、次いでこの素子分離溝９２からあふれる程度の
厚い絶縁膜９３を全面に形成する。なお、図中、９４は
ゲート絶縁膜を示している。
【０００７】次にＣＭＰ法、等方エッチング等により絶
縁膜９３を基板表面まで後退させ、素子分離溝９２以外
の領域の絶縁膜９３を除去し、素子分離溝９２内を絶縁
膜９３で充填する。
縁膜９３を基板表面まで後退させ、素子分離溝９２以外
の領域の絶縁膜９３を除去し、素子分離溝９２内を絶縁
膜９３で充填する。
【０００８】ここで、等方性または異方性のエッチング
により絶縁膜９３の除去を行なう場合には、素子形成領
域表面（活性層表面）に絶縁膜９３が残置するのを防止
するために、絶縁膜９３をオーバーエッチングして、絶
縁膜９３を若干多めに除去する。この結果、図１１
（ｂ）に示すように、素子分離溝９２の上部側面の半導
体基板が露出する。以下、素子分離溝９２の上部側面の
半導体基板の露出面を溝露出面という。
により絶縁膜９３の除去を行なう場合には、素子形成領
域表面（活性層表面）に絶縁膜９３が残置するのを防止
するために、絶縁膜９３をオーバーエッチングして、絶
縁膜９３を若干多めに除去する。この結果、図１１
（ｂ）に示すように、素子分離溝９２の上部側面の半導
体基板が露出する。以下、素子分離溝９２の上部側面の
半導体基板の露出面を溝露出面という。
【０００９】この場合、オーバーエッチングにより素子
形成領域表面（活性層表面）もエッチングされ、ダメー
ジを受ける。このような不都合を防止するには、ＣＭＰ
を用いれば良い。
形成領域表面（活性層表面）もエッチングされ、ダメー
ジを受ける。このような不都合を防止するには、ＣＭＰ
を用いれば良い。
【００１０】すなわち、基板全面にストッパ膜を形成し
てから素子分離溝９２を形成し、次いで絶縁膜９３を全
面に形成した後、ＣＭＰによりストッパ膜まで絶縁膜９
４を研磨する。次にストッパ膜を除去する。この結果、
基板表面には絶縁膜９４により上に凸の段差が形成され
る。次にエッチングにより基板表面の高さ制御（平坦
化）を行なう。
てから素子分離溝９２を形成し、次いで絶縁膜９３を全
面に形成した後、ＣＭＰによりストッパ膜まで絶縁膜９
４を研磨する。次にストッパ膜を除去する。この結果、
基板表面には絶縁膜９４により上に凸の段差が形成され
る。次にエッチングにより基板表面の高さ制御（平坦
化）を行なう。
【００１１】このとき、面内全体で均一なエッチングを
行なうことは困難なので、基板表面には凹部が形成され
ることになる。また、この高さ制御の工程においては、
通常、弗酸系等方性エッチング処理が用いられるので、
図１１（ｂ）に示したような溝露出面が生じることにな
る。
行なうことは困難なので、基板表面には凹部が形成され
ることになる。また、この高さ制御の工程においては、
通常、弗酸系等方性エッチング処理が用いられるので、
図１１（ｂ）に示したような溝露出面が生じることにな
る。
【００１２】この状態で、素子形成領域および素子分離
領域上を走る電極、配線または電極と配線が一体となっ
たもの（以下、これらをまとめて電極配線という）９５
を形成すると、図１１（ｃ）に示すように、溝露出面に
電極配線９５が配設されることになる。この結果、電極
配線９５に電圧を印加すると、同図（ｃ）に示すよう
に、基板表面に対して水平方向の電界Ｅが生じる。
領域上を走る電極、配線または電極と配線が一体となっ
たもの（以下、これらをまとめて電極配線という）９５
を形成すると、図１１（ｃ）に示すように、溝露出面に
電極配線９５が配設されることになる。この結果、電極
配線９５に電圧を印加すると、同図（ｃ）に示すよう
に、基板表面に対して水平方向の電界Ｅが生じる。
【００１３】この横方向の電界Ｅは、本来は生じてはな
らないものである。このため、素子形成領域に形成され
た素子は電界Ｅにより悪影響を受け、素子特性が劣化す
るという問題が生じる場合がある。
らないものである。このため、素子形成領域に形成され
た素子は電界Ｅにより悪影響を受け、素子特性が劣化す
るという問題が生じる場合がある。
【００１４】例えば、素子形成領域にＭＯＳトランジス
タを形成した場合には以下の問題が生じる。この場合、
電極配線９５はゲート電極、ゲート配線またはゲート電
極とゲート配線が一体となったもの（以下、これらをま
とめてゲート電極配線という）となる。
タを形成した場合には以下の問題が生じる。この場合、
電極配線９５はゲート電極、ゲート配線またはゲート電
極とゲート配線が一体となったもの（以下、これらをま
とめてゲート電極配線という）となる。
【００１５】図１２に、ＳＴＩ素子分離を行なったＭＯ
Ｓトランジスタの平面図を示す。図１２において、９５
は素子形成領域を示しており、他の領域はＳＴＩ分離を
行なった素子分離領域を示している。すなわち、素子形
成領域９５は浅い素子分離溝により囲まれた構造になっ
ている。
Ｓトランジスタの平面図を示す。図１２において、９５
は素子形成領域を示しており、他の領域はＳＴＩ分離を
行なった素子分離領域を示している。すなわち、素子形
成領域９５は浅い素子分離溝により囲まれた構造になっ
ている。
【００１６】ゲート電極配線９５に電圧を印加すると、
溝露出面とゲート電極配線９５とのコンタクト部分９６
の近傍の素子形成領域の半導体基板には、ゲート電極配
線９５に印加される電圧により、基板表面に対して垂直
方向の電界、さらに水平方向Ｅの電界が形成される。以
下、このように垂直方向の電界に加えて、他方向の電界
が形成される素子形成領域の半導体基板部分をコーナデ
バイスという。
溝露出面とゲート電極配線９５とのコンタクト部分９６
の近傍の素子形成領域の半導体基板には、ゲート電極配
線９５に印加される電圧により、基板表面に対して垂直
方向の電界、さらに水平方向Ｅの電界が形成される。以
下、このように垂直方向の電界に加えて、他方向の電界
が形成される素子形成領域の半導体基板部分をコーナデ
バイスという。
【００１７】このようにコーナデバイスには１次元では
なく、２次元の電界分布が形成されるので、コーナデバ
イスが存在すると、微細化によりゲート電極幅が狭くな
るとショートチャネル効果はより起こりやすくなる。
なく、２次元の電界分布が形成されるので、コーナデバ
イスが存在すると、微細化によりゲート電極幅が狭くな
るとショートチャネル効果はより起こりやすくなる。
【００１８】このことは、溝露出面が生じない理想的な
場合に比べて、ショートチャネル効果が大きくなること
を意味している。言い換えれば、ＳＴＩ素子分離により
素子形成領域の面積の減少は防止できても、コーナデバ
イスの存在により高集積化が困難になることを意味して
いる。
場合に比べて、ショートチャネル効果が大きくなること
を意味している。言い換えれば、ＳＴＩ素子分離により
素子形成領域の面積の減少は防止できても、コーナデバ
イスの存在により高集積化が困難になることを意味して
いる。
【００１９】図１３に、従来のＳＴＩ素子分離およびＬ
ＯＣＯＳ素子分離された半導体基板の素子形成領域にそ
れぞれＭＯＳトランジスタを形成し、各ＭＯＳトランジ
スタのＶｇ−Ｉｄ特性を調べた結果を示す。
ＯＣＯＳ素子分離された半導体基板の素子形成領域にそ
れぞれＭＯＳトランジスタを形成し、各ＭＯＳトランジ
スタのＶｇ−Ｉｄ特性を調べた結果を示す。
【００２０】図中、ａはＳＴＩ素子分離でショートチャ
ネル効果が無い場合のＶｇ−Ｉｄ特性曲線を示し、ｂは
ＳＴＩ素子分離でショートチャネル効果が有る場合のＶ
ｇ−Ｉｄ特性曲線を示し、そしてｃはショートチャネル
効果が無い場合のＬＯＣＯＳ素子分離の場合のＶｇ−Ｉ
ｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログス
ケールである。
ネル効果が無い場合のＶｇ−Ｉｄ特性曲線を示し、ｂは
ＳＴＩ素子分離でショートチャネル効果が有る場合のＶ
ｇ−Ｉｄ特性曲線を示し、そしてｃはショートチャネル
効果が無い場合のＬＯＣＯＳ素子分離の場合のＶｇ−Ｉ
ｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログス
ケールである。
【００２１】図１３から、同レベルのゲート電圧Ｖｇで
ドレイン電流Ｉｄを比較すると、ＳＴＩ素子分離の場合
のほうがドレイン電流Ｉｄが大きいことが分かる。これ
はＳＴＩ素子分離の場合、コーナデバイスの影響によ
り、しきい値電圧が低レベル側にシフトしていることを
表わしている。また、このシフトはショートチャネル効
果によりさらに大きくなることが分かる。
ドレイン電流Ｉｄを比較すると、ＳＴＩ素子分離の場合
のほうがドレイン電流Ｉｄが大きいことが分かる。これ
はＳＴＩ素子分離の場合、コーナデバイスの影響によ
り、しきい値電圧が低レベル側にシフトしていることを
表わしている。また、このシフトはショートチャネル効
果によりさらに大きくなることが分かる。
【００２２】このような問題を解決する方法としては、
ゲート電極配線９５の幅を大きくすることがあげられ
る。しかし、これは素子の微細化を妨げることになり、
ＬＯＣＯＳ素子分離の代わりにＳＴＩ素子分離を用いる
効果が減少していしまう。
ゲート電極配線９５の幅を大きくすることがあげられ
る。しかし、これは素子の微細化を妨げることになり、
ＬＯＣＯＳ素子分離の代わりにＳＴＩ素子分離を用いる
効果が減少していしまう。
【００２３】なお、以上の述べた問題は、絶縁膜９３の
上面が一様に減少する場合のみならず、図１４に示すよ
うに、素子分離溝９２の上部側壁の周辺に沿って絶縁膜
９３に窪みが生じる場合にも当てはまる。
上面が一様に減少する場合のみならず、図１４に示すよ
うに、素子分離溝９２の上部側壁の周辺に沿って絶縁膜
９３に窪みが生じる場合にも当てはまる。
【００２４】また、ＳＴＩ分離によれば、上述したよう
に、ＬＯＣＯＳ分離の場合とは異なり、素子形成領域の
面積が減少することはないが、微細化が進むとそれに伴
って素子形成領域の幅が狭くなり、これにより素子形成
領域にコンタクトを取るのが困難になるという問題があ
る。
に、ＬＯＣＯＳ分離の場合とは異なり、素子形成領域の
面積が減少することはないが、微細化が進むとそれに伴
って素子形成領域の幅が狭くなり、これにより素子形成
領域にコンタクトを取るのが困難になるという問題があ
る。
【００２５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＭＯＳトランジスタの
高集積化が容易な溝型素子分離を用いた半導体装置を提
供することにある。
ので、その目的とするところは、ＭＯＳトランジスタの
高集積化が容易な溝型素子分離を用いた半導体装置を提
供することにある。
【００２６】
［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、半導体基板の表面に形成された
溝に絶縁膜を埋め込んでなる素子分離領域と、この素子
分離領域によって互いに分離された素子形成領域とを具
備してなり、前記素子形成領域は、ＭＯＳトランジスタ
の活性領域を有するとともに、前記溝側の前記活性領域
のうち該活性領域と前記素子分離領域との境にゲート電
極配線が配設された領域に、前記ＭＯＳトランジスタの
ソース・ドレイン間の最も短い距離よりも長い電流経路
を有することを特徴とする。
体装置（請求項１）は、半導体基板の表面に形成された
溝に絶縁膜を埋め込んでなる素子分離領域と、この素子
分離領域によって互いに分離された素子形成領域とを具
備してなり、前記素子形成領域は、ＭＯＳトランジスタ
の活性領域を有するとともに、前記溝側の前記活性領域
のうち該活性領域と前記素子分離領域との境にゲート電
極配線が配設された領域に、前記ＭＯＳトランジスタの
ソース・ドレイン間の最も短い距離よりも長い電流経路
を有することを特徴とする。
【００２７】ここで、上記電流経路は最も長いものであ
ることが好ましい。また、本発明に係る他の半導体装置
（請求項２）は、上記半導体装置（請求項１）におい
て、前記ゲート電極配線が前記活性領域の２箇所のエッ
ジで交差するように前記活性層を横切るように配設さ
れ、前記２箇所のエッジの一方に対応した前記活性領域
に前記電流経路を有することを特徴とする。
ることが好ましい。また、本発明に係る他の半導体装置
（請求項２）は、上記半導体装置（請求項１）におい
て、前記ゲート電極配線が前記活性領域の２箇所のエッ
ジで交差するように前記活性層を横切るように配設さ
れ、前記２箇所のエッジの一方に対応した前記活性領域
に前記電流経路を有することを特徴とする。
【００２８】また、本発明に係る他の半導体装置（請求
項３）は、上記半導体装置（請求項１）において、前記
溝の側壁に前記絶縁膜で被覆されていない基板露出部分
が存在し、かつ前記ゲート電極配線が前記基板露出部分
に配設されることを特徴とする。
項３）は、上記半導体装置（請求項１）において、前記
溝の側壁に前記絶縁膜で被覆されていない基板露出部分
が存在し、かつ前記ゲート電極配線が前記基板露出部分
に配設されることを特徴とする。
【００２９】また、本発明に係る他の半導体装置（請求
項４）は、上記半導体装置（請求項３）において、前記
活性領域と前記ゲート電極配線とが斜めに交差している
ことを特徴とする。
項４）は、上記半導体装置（請求項３）において、前記
活性領域と前記ゲート電極配線とが斜めに交差している
ことを特徴とする。
【００３０】また、本発明に係る他の半導体装置（請求
項５）は、上記半導体装置（請求項４）において、前記
活性領域の形状が長方形であることを特徴とするまた、
本発明に係る他の半導体装置（請求項６）は、上記半導
体装置（請求項１〜請求項３）において、前記最も長い
電流経路の形状が曲線であることを特徴とする。
項５）は、上記半導体装置（請求項４）において、前記
活性領域の形状が長方形であることを特徴とするまた、
本発明に係る他の半導体装置（請求項６）は、上記半導
体装置（請求項１〜請求項３）において、前記最も長い
電流経路の形状が曲線であることを特徴とする。
【００３１】また、本発明に係る他の半導体装置（請求
項７）は、上記半導体装置（請求項１〜請求項６）にお
いて、前記素子形成領域が、前記ＭＯＳトランジスタの
一方のソース・ドレイン拡散層に一方のキャパシタ電極
が接続されたスタックトキャパシタの形成領域を有する
ことを特徴とするまた、本発明に係る他の半導体装置
（請求項８）は、上記半導体装置（請求項１〜請求項
６）において、前記素子形成領域が、前記ＭＯＳトラン
ジスタの一方のソース・ドレイン拡散層に一方のキャパ
シタ電極が接続されたトレンチキャパシタの形成領域を
有することを特徴とする。
項７）は、上記半導体装置（請求項１〜請求項６）にお
いて、前記素子形成領域が、前記ＭＯＳトランジスタの
一方のソース・ドレイン拡散層に一方のキャパシタ電極
が接続されたスタックトキャパシタの形成領域を有する
ことを特徴とするまた、本発明に係る他の半導体装置
（請求項８）は、上記半導体装置（請求項１〜請求項
６）において、前記素子形成領域が、前記ＭＯＳトラン
ジスタの一方のソース・ドレイン拡散層に一方のキャパ
シタ電極が接続されたトレンチキャパシタの形成領域を
有することを特徴とする。
【００３２】また、本発明に係る他の半導体装置（請求
項９）は、上記半導体装置（請求項７、請求項８）にお
いて、前記一方のソース・ドレイン拡散層よりもビット
線が接続される他方のソース・ドレイン拡散層のほうが
素子表面から見た面積が大きいことを特徴とする。
項９）は、上記半導体装置（請求項７、請求項８）にお
いて、前記一方のソース・ドレイン拡散層よりもビット
線が接続される他方のソース・ドレイン拡散層のほうが
素子表面から見た面積が大きいことを特徴とする。
【００３３】［作用］本発明（請求項１〜請求項９）で
は、溝側の活性領域のうちゲート電極配線が配設された
領域にＭＯＳトランジスタのソース・ドレイン間の最も
短い距離よりも長い電流経路が存在する構成になってい
る。このような構成であると、ゲート電極配線が配設さ
れた領域の電流経路が一定である従来よりも広い領域が
存在するパターンの素子形成領域を形成することが可能
となる。
は、溝側の活性領域のうちゲート電極配線が配設された
領域にＭＯＳトランジスタのソース・ドレイン間の最も
短い距離よりも長い電流経路が存在する構成になってい
る。このような構成であると、ゲート電極配線が配設さ
れた領域の電流経路が一定である従来よりも広い領域が
存在するパターンの素子形成領域を形成することが可能
となる。
【００３４】したがって、本発明によれば、素子の微細
化が進んでも、素子形成領域またはその上に配設された
ゲート電極配線に対してコンタクトを取る必要がある場
合には、そのコンタクトは上記広い領域で取れば良いの
で、ＭＯＳトランジスタの高集積化を容易に行なえるよ
うになる。
化が進んでも、素子形成領域またはその上に配設された
ゲート電極配線に対してコンタクトを取る必要がある場
合には、そのコンタクトは上記広い領域で取れば良いの
で、ＭＯＳトランジスタの高集積化を容易に行なえるよ
うになる。
【００３５】また、本発明（請求項３）では、溝の側壁
に絶縁膜で被覆されていない基板露出部分が存在し、こ
の基板露出部分にゲート電極配線が配設されているの
で、基板露出部分の溝側の活性領域には２次元の電界分
布が形成されるようになる。すなわち、ショートチャネ
ルＭＯＳトランジスタの場合と同様に、活性領域には２
次元の電界分布が形成される。
に絶縁膜で被覆されていない基板露出部分が存在し、こ
の基板露出部分にゲート電極配線が配設されているの
で、基板露出部分の溝側の活性領域には２次元の電界分
布が形成されるようになる。すなわち、ショートチャネ
ルＭＯＳトランジスタの場合と同様に、活性領域には２
次元の電界分布が形成される。
【００３６】ここで、ショートチャネルＭＯＳトランジ
スタの場合、２次元の電界分布により、ショートチャネ
ル効果（しきい値電圧の低下）が現われるが、本発明の
場合、基板露出部分の溝側の活性領域の電流経路は最も
長い電流経路となるので、しきい値電圧の低下は抑制さ
れる。すなわち、ゲート電極配線の幅を広くしなくて
も、コーナーデバイスに起因するしきい値電圧の低下を
抑制できる。しきい値電圧の低下が抑制されるのは、２
次元の電界分布が形成される場合、しきい値電圧はチャ
ネル長に反比例するからである。
スタの場合、２次元の電界分布により、ショートチャネ
ル効果（しきい値電圧の低下）が現われるが、本発明の
場合、基板露出部分の溝側の活性領域の電流経路は最も
長い電流経路となるので、しきい値電圧の低下は抑制さ
れる。すなわち、ゲート電極配線の幅を広くしなくて
も、コーナーデバイスに起因するしきい値電圧の低下を
抑制できる。しきい値電圧の低下が抑制されるのは、２
次元の電界分布が形成される場合、しきい値電圧はチャ
ネル長に反比例するからである。
【００３７】したがって、本発明によれば、溝の側壁に
絶縁膜で被覆されていない基板露出部分が存在し、この
基板露出部分にゲート電極配線が配設されても、ゲート
電極配線の幅を広くしなくてもしきい値電圧の低下（シ
ョートチャネル効果）を抑制できるので、ＭＯＳトラン
ジスタの高集積化を容易に行なえるようになる。
絶縁膜で被覆されていない基板露出部分が存在し、この
基板露出部分にゲート電極配線が配設されても、ゲート
電極配線の幅を広くしなくてもしきい値電圧の低下（シ
ョートチャネル効果）を抑制できるので、ＭＯＳトラン
ジスタの高集積化を容易に行なえるようになる。
【００３８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る半導体装置の平面図である。この図１には、直列接
続された２個のＭＯＳトランジスタが配列形成された様
子が示されている。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る半導体装置の平面図である。この図１には、直列接
続された２個のＭＯＳトランジスタが配列形成された様
子が示されている。
【００３９】図中、１はＭＯＳトランジスタの素子形成
領域を示しており、他の領域はＳＴＩ素子分離を行なっ
た素子分離領域を示している。この素子分離領域には従
来と同様に溝露出面が存在する。本実施形態では、素子
形成領域１にはＭＯＳトランジスタしか形成されていな
いので、素子形成領域１とＭＯＳトランジスタの活性領
域とは一致する。
領域を示しており、他の領域はＳＴＩ素子分離を行なっ
た素子分離領域を示している。この素子分離領域には従
来と同様に溝露出面が存在する。本実施形態では、素子
形成領域１にはＭＯＳトランジスタしか形成されていな
いので、素子形成領域１とＭＯＳトランジスタの活性領
域とは一致する。
【００４０】素子形成領域１のパターンは、従来のそれ
とは異なり、正６角形を縦方向に偏平した形状となって
いる。一方、ゲート電極配線２のパターンは従来のそれ
と同じである。すなわち、ゲート電極配線２の幅は従来
と変わらない。
とは異なり、正６角形を縦方向に偏平した形状となって
いる。一方、ゲート電極配線２のパターンは従来のそれ
と同じである。すなわち、ゲート電極配線２の幅は従来
と変わらない。
【００４１】この結果、溝露出面とゲート電極配線２と
の２つのコンタクト部３1 ，３2 （溝露出面に配設され
る部分のゲート電極配線２）を素子表面の上から見る
と、その方向はチャネル方向に対してθ（０＜θ＜９
０）°だけ傾いたものとなる。
の２つのコンタクト部３1 ，３2 （溝露出面に配設され
る部分のゲート電極配線２）を素子表面の上から見る
と、その方向はチャネル方向に対してθ（０＜θ＜９
０）°だけ傾いたものとなる。
【００４２】したがって、反転層（チャネル）を形成し
た場合、最も長い電流経路はコーナデバイスに存在し、
その電流経路の長さは、ゲート電極配線２の幅（ソース
・ドレイン間の最短距離）をＬとすると、Ｌ／ｃｏｓθ
となる。一方、従来のコーナデバイスにおける電流経路
の長さはＬで一定である。すなわち、本実施形態のコー
ナデバイスにおける電流経路は、従来のそれよりも長く
なる。なお、コーナデバイス以外の電流経路の長さは、
従来と変わらずＬである。
た場合、最も長い電流経路はコーナデバイスに存在し、
その電流経路の長さは、ゲート電極配線２の幅（ソース
・ドレイン間の最短距離）をＬとすると、Ｌ／ｃｏｓθ
となる。一方、従来のコーナデバイスにおける電流経路
の長さはＬで一定である。すなわち、本実施形態のコー
ナデバイスにおける電流経路は、従来のそれよりも長く
なる。なお、コーナデバイス以外の電流経路の長さは、
従来と変わらずＬである。
【００４３】本実施形態のようにコーナデバイスにおけ
る電流経路が長くなると、従来に比べてコーナデバイス
のしきい値電圧は高レベル側にシフトする。これは、チ
ャネル領域に２次元の電解分布が形成される場合、しき
い値電圧はチャネル長に反比例して低下するからであ
る。
る電流経路が長くなると、従来に比べてコーナデバイス
のしきい値電圧は高レベル側にシフトする。これは、チ
ャネル領域に２次元の電解分布が形成される場合、しき
い値電圧はチャネル長に反比例して低下するからであ
る。
【００４４】したがって、本実施形態によれば、ゲート
電極配線２の幅を大きくすることなく、コーナデバイス
に起因するショートチャネル効果の増大を抑制できるよ
うになり、これによりＭＯＳトランジスタの高集積化を
容易に行なえるようになる。
電極配線２の幅を大きくすることなく、コーナデバイス
に起因するショートチャネル効果の増大を抑制できるよ
うになり、これによりＭＯＳトランジスタの高集積化を
容易に行なえるようになる。
【００４５】また、本実施形態の場合、素子形成領域１
には従来のそれよりも広い領域が存在する。このため、
素子の微細化が進んでも、素子形成領域１に対してコン
タクトを取る必要がある場合には、そのコンタクトは上
記広い領域で取れば良いので、ＭＯＳトランジスタの高
集積化を容易に行なえるようになる。なお、狭いほうの
領域は従来と同じ大きさである。
には従来のそれよりも広い領域が存在する。このため、
素子の微細化が進んでも、素子形成領域１に対してコン
タクトを取る必要がある場合には、そのコンタクトは上
記広い領域で取れば良いので、ＭＯＳトランジスタの高
集積化を容易に行なえるようになる。なお、狭いほうの
領域は従来と同じ大きさである。
【００４６】例えば、ＤＲＡＭの場合であれば、広い領
域をビット線がコンタクトするソース・ドレイン領域に
選ぶことにより、そのコンタクト（ビット線コンタク
ト）は容易なものとなる。
域をビット線がコンタクトするソース・ドレイン領域に
選ぶことにより、そのコンタクト（ビット線コンタク
ト）は容易なものとなる。
【００４７】図２に、本実施形態および従来のＭＯＳト
ランジスタのＶｇ−Ｉｄ特性を示す。図中、ａは本実施
形態のＶｇ−Ｉｄ特性曲線を示し、ｂは従来のＶｇ−Ｉ
ｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログス
ケールである。
ランジスタのＶｇ−Ｉｄ特性を示す。図中、ａは本実施
形態のＶｇ−Ｉｄ特性曲線を示し、ｂは従来のＶｇ−Ｉ
ｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログス
ケールである。
【００４８】図から、同レベルのゲート電圧Ｖｇでドレ
イン電流Ｉｄを比較すると、本実施形態のほうがドレイ
ン電流Ｉｄが小さく、しきい値電圧が高レベル側にシフ
トしていることが分かる。
イン電流Ｉｄを比較すると、本実施形態のほうがドレイ
ン電流Ｉｄが小さく、しきい値電圧が高レベル側にシフ
トしていることが分かる。
【００４９】このシフト分が多いほど、Ｖｇ−Ｉｄ特性
はコーナデバイスの電界に律速されなくなることにな
る。そして、シフト分がコーナデバイスの電界の影響に
よるしきい値電圧の低下分より大きくなると、Ｖｇ−Ｉ
ｄ特性はコーナデバイスのない場合のそれとほぼ等しく
なる。
はコーナデバイスの電界に律速されなくなることにな
る。そして、シフト分がコーナデバイスの電界の影響に
よるしきい値電圧の低下分より大きくなると、Ｖｇ−Ｉ
ｄ特性はコーナデバイスのない場合のそれとほぼ等しく
なる。
【００５０】図３は、本実施形態のＭＯＳトランジスタ
の製造方法を示す工程断面図である。この工程断面図
は、図１のＡ−Ａ´断面におけるものである。まず、図
３（ａ）に示すように、ｐ型半導体基板１１の表面に浅
い素子分離溝１２を形成する。具体的には、レジストパ
ターンを形成し、これをマスクにＲＩＥ等の異方性エッ
チング法を用いて基板表面をエッチングする。なお、図
では、素子分離溝１２の側壁はテーパ形状であるが、垂
直であっても良い。
の製造方法を示す工程断面図である。この工程断面図
は、図１のＡ−Ａ´断面におけるものである。まず、図
３（ａ）に示すように、ｐ型半導体基板１１の表面に浅
い素子分離溝１２を形成する。具体的には、レジストパ
ターンを形成し、これをマスクにＲＩＥ等の異方性エッ
チング法を用いて基板表面をエッチングする。なお、図
では、素子分離溝１２の側壁はテーパ形状であるが、垂
直であっても良い。
【００５１】次に図３（ｂ）に示すように、素子分離溝
１２からあふれる程度の厚いＴＥＯＳ膜１３を全面に形
成した後、ＣＭＰ法、等方エッチング等によりＴＥＯＳ
膜１３を基板表面まで後退させ、素子分離溝１２以外の
領域のＴＥＯＳ膜１３を除去し、素子分離溝１２内をＴ
ＥＯＳ膜１３で充填する。この工程でＳＴＩ素子分離が
完成する。
１２からあふれる程度の厚いＴＥＯＳ膜１３を全面に形
成した後、ＣＭＰ法、等方エッチング等によりＴＥＯＳ
膜１３を基板表面まで後退させ、素子分離溝１２以外の
領域のＴＥＯＳ膜１３を除去し、素子分離溝１２内をＴ
ＥＯＳ膜１３で充填する。この工程でＳＴＩ素子分離が
完成する。
【００５２】このとき、基板表面でＴＥＯＳ膜１３の除
去を正確に停止することは非常に困難であり、素子分離
溝１２以外の領域にＴＥＯＳ膜１３が残置するのを防止
するためには、ＴＥＯＳ膜１３を若干多めに除去する必
要がある。この結果、同図（ｂ）に示すように、素子分
離溝１２の上部側面のｐ型半導体基板１１が露出するこ
とになる。
去を正確に停止することは非常に困難であり、素子分離
溝１２以外の領域にＴＥＯＳ膜１３が残置するのを防止
するためには、ＴＥＯＳ膜１３を若干多めに除去する必
要がある。この結果、同図（ｂ）に示すように、素子分
離溝１２の上部側面のｐ型半導体基板１１が露出するこ
とになる。
【００５３】次に図３（ｃ）に示すように、ゲート絶縁
膜１４となる酸化膜などの絶縁膜、ゲート電極配線１５
となる不純物がドープされたポリシリコン膜などの導電
膜を順次形成した後、これらをパターニングして各素子
形成領域にそれぞれ２個のゲート絶縁膜１４およびゲー
ト電極配線１５を形成する。
膜１４となる酸化膜などの絶縁膜、ゲート電極配線１５
となる不純物がドープされたポリシリコン膜などの導電
膜を順次形成した後、これらをパターニングして各素子
形成領域にそれぞれ２個のゲート絶縁膜１４およびゲー
ト電極配線１５を形成する。
【００５４】最後に、図３（ｄ）に示すように、ゲート
電極配線１５をマスクに用いてリンイオンなどのｎ型不
純物イオンを基板表面に注入した後、アニール処理によ
りｎ型不純物イオンを活性化して、ソース・ドレイン拡
散層１６を形成する。この結果、各素子形成領域には、
直列接続された２個のＭＯＳトランジスタが形成され
る。
電極配線１５をマスクに用いてリンイオンなどのｎ型不
純物イオンを基板表面に注入した後、アニール処理によ
りｎ型不純物イオンを活性化して、ソース・ドレイン拡
散層１６を形成する。この結果、各素子形成領域には、
直列接続された２個のＭＯＳトランジスタが形成され
る。
【００５５】なお、ここでは、三つのソース・ドレイン
拡散層１６は同じ大きさであるが、中央のソース・ドレ
イン拡散層１６とその両側のソース・ドレイン拡散層１
６とは必ずしも同じ大きさである必要はない。また、素
子分離溝１２の露出面に薄い絶縁膜、つまり、ゲート電
極配線１５に印加される電圧により形成される電界がが
素子形成領域に影響を与える程度の厚さの絶縁膜が形成
されていても良い。 （第２の実施形態）図４は、本発明の第２の実施形態に
係る半導体装置の平面図である。なお、図１の半導体装
置と対応する部分には図１と同一符号を付してあり、詳
細な説明は省略する（他の実施形態について同様）。
拡散層１６は同じ大きさであるが、中央のソース・ドレ
イン拡散層１６とその両側のソース・ドレイン拡散層１
６とは必ずしも同じ大きさである必要はない。また、素
子分離溝１２の露出面に薄い絶縁膜、つまり、ゲート電
極配線１５に印加される電圧により形成される電界がが
素子形成領域に影響を与える程度の厚さの絶縁膜が形成
されていても良い。 （第２の実施形態）図４は、本発明の第２の実施形態に
係る半導体装置の平面図である。なお、図１の半導体装
置と対応する部分には図１と同一符号を付してあり、詳
細な説明は省略する（他の実施形態について同様）。
【００５６】本実施形態が第１の実施形態と異なる点
は、下側のコンタクト部３2 のチャネル方向に対する傾
き角度θがゼロ、つまり、下側のコンタクト部３2 側の
コーナデバイスにおける電流経路の長さは従来のそれと
同じになっていることにある。
は、下側のコンタクト部３2 のチャネル方向に対する傾
き角度θがゼロ、つまり、下側のコンタクト部３2 側の
コーナデバイスにおける電流経路の長さは従来のそれと
同じになっていることにある。
【００５７】図５に、本実施形態および従来のＭＯＳト
ランジスタのＶｇ−Ｉｄ特性を示す。図中、ａは本実施
形態のＶｇ−Ｉｄ特性曲線を示し、ｂは従来のＶｇ−Ｉ
ｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログス
ケールである。
ランジスタのＶｇ−Ｉｄ特性を示す。図中、ａは本実施
形態のＶｇ−Ｉｄ特性曲線を示し、ｂは従来のＶｇ−Ｉ
ｄ特性曲線を示している。なお、縦軸（Ｉｄ）はログス
ケールである。
【００５８】図から、同レベルのゲート電圧Ｖｇでドレ
イン電流Ｉｄを比較すると、本実施形態のほうがドレイ
ン電流Ｉｄが小さく、しきい値電圧が高レベル側にシフ
トしていることが分かる。
イン電流Ｉｄを比較すると、本実施形態のほうがドレイ
ン電流Ｉｄが小さく、しきい値電圧が高レベル側にシフ
トしていることが分かる。
【００５９】すなわち、上側のコンタクト部３1 側のコ
ーナデバイスにおける電流経路だけを長くしても、コー
ナデバイスの影響を効果的に小さくでき、しきい値電圧
の低下を抑制できることが分かる。
ーナデバイスにおける電流経路だけを長くしても、コー
ナデバイスの影響を効果的に小さくでき、しきい値電圧
の低下を抑制できることが分かる。
【００６０】したがって、本実施形態でも第１の実施形
態と同様に、ゲート電極配線２の幅を大きくすること無
く、しきい値電圧の低下を抑制できるようになる。 （第３の実施形態）図６は、本発明の第３の実施形態に
係る半導体装置の平面図である。
態と同様に、ゲート電極配線２の幅を大きくすること無
く、しきい値電圧の低下を抑制できるようになる。 （第３の実施形態）図６は、本発明の第３の実施形態に
係る半導体装置の平面図である。
【００６１】本実施形態が第１の実施形態と異なる点
は、コンタクト部３1 ，３2 を素子表面の上から見た形
状が円弧になっていることにある。この場合も、コーナ
デバイスにおける電流経路の長さは、ゲート電極配線２
の幅Ｌよりも長くなるので、第１の実施形態と同様に、
ゲート電極配線２の幅を大きくすること無く、コーナデ
バイスによるショートチャネル効果を抑制できるように
なる。 （第４の実施形態）図７は、本発明の第４の実施形態に
係る半導体装置の平面図である。
は、コンタクト部３1 ，３2 を素子表面の上から見た形
状が円弧になっていることにある。この場合も、コーナ
デバイスにおける電流経路の長さは、ゲート電極配線２
の幅Ｌよりも長くなるので、第１の実施形態と同様に、
ゲート電極配線２の幅を大きくすること無く、コーナデ
バイスによるショートチャネル効果を抑制できるように
なる。 （第４の実施形態）図７は、本発明の第４の実施形態に
係る半導体装置の平面図である。
【００６２】本実施形態が第１の実施形態と異なる点
は、長方形の素子形成領域１の長辺に斜めに交わるよう
にゲート電極配線２を形成することにより、コーナデバ
イスにおける電流経路の長さをゲート電極配線２の幅Ｌ
よりも長くたことにある。
は、長方形の素子形成領域１の長辺に斜めに交わるよう
にゲート電極配線２を形成することにより、コーナデバ
イスにおける電流経路の長さをゲート電極配線２の幅Ｌ
よりも長くたことにある。
【００６３】本実施形態でも、コーナデバイスにおける
電流経路の長さが、ゲート電極配線２の幅Ｌよりも長く
なるので、第１の実施形態と同様に、ゲート電極配線２
の幅を大きくすること無く、コーナデバイスによるショ
ートチャネル効果を抑制できるようになる。 （第５の実施形態）図８は、本発明の第５の実施形態に
係る半導体装置の斜視図である。なお、図中、ゲート絶
縁膜、層間絶縁膜は省略してある。
電流経路の長さが、ゲート電極配線２の幅Ｌよりも長く
なるので、第１の実施形態と同様に、ゲート電極配線２
の幅を大きくすること無く、コーナデバイスによるショ
ートチャネル効果を抑制できるようになる。 （第５の実施形態）図８は、本発明の第５の実施形態に
係る半導体装置の斜視図である。なお、図中、ゲート絶
縁膜、層間絶縁膜は省略してある。
【００６４】本実施形態は、本発明をスタック型ＤＲＡ
Ｍセルに適用した例である。スタックキャパシタしては
円筒型スタックキャパシタ１７を用いている。また、Ｍ
ＯＳトランジスタとしては図４と同タイプのものを用い
ている。
Ｍセルに適用した例である。スタックキャパシタしては
円筒型スタックキャパシタ１７を用いている。また、Ｍ
ＯＳトランジスタとしては図４と同タイプのものを用い
ている。
【００６５】本実施形態の場合、素子形成領域（活性
層）はその中央部が従来に比べて広いので、図９に示す
ように、従来に比べて、ビット線１８とソース・ドレイ
ン拡散層とのコンタクトを取るためのプラグ１９とソー
ス・ドレイン拡散層とのコンタクト面積が大きくなり、
コンタクト抵抗の低減化を図ることができる。
層）はその中央部が従来に比べて広いので、図９に示す
ように、従来に比べて、ビット線１８とソース・ドレイ
ン拡散層とのコンタクトを取るためのプラグ１９とソー
ス・ドレイン拡散層とのコンタクト面積が大きくなり、
コンタクト抵抗の低減化を図ることができる。
【００６６】さらに、本実施形態の場合、層間絶縁膜に
開口するコンタクトホールに合わせずれが生じ、プラグ
１９の位置がずれても、中央部が従来に比べて広いこと
により、必要なコンタクト面積は確保できる。 （第６の実施形態）図１０は、本発明の第６の実施形態
に係る半導体装置の斜視図である。なお、図中、ゲート
絶縁膜、層間絶縁膜は省略してある。
開口するコンタクトホールに合わせずれが生じ、プラグ
１９の位置がずれても、中央部が従来に比べて広いこと
により、必要なコンタクト面積は確保できる。 （第６の実施形態）図１０は、本発明の第６の実施形態
に係る半導体装置の斜視図である。なお、図中、ゲート
絶縁膜、層間絶縁膜は省略してある。
【００６７】本実施形態は、本発明をトレンチ型ＤＲＡ
Ｍセルに適用した例である。本実施形態は、キャパシタ
としてトレンチキャパシタ２０を用い点では第５の実施
形態と異なるが他の点は同じである。したがって、本実
施形態でも第５の実施形態と同様な効果が得られる。
Ｍセルに適用した例である。本実施形態は、キャパシタ
としてトレンチキャパシタ２０を用い点では第５の実施
形態と異なるが他の点は同じである。したがって、本実
施形態でも第５の実施形態と同様な効果が得られる。
【００６８】
【発明の効果】以上詳述したように本発明（請求項１〜
請求項７）によれば、素子の微細化が進んでも、素子形
成領域またはその上に配設されたゲート電極配線に対す
るコンタクトが容易に取れるので、ＭＯＳトランジスタ
の高集積化を容易に行なえるようになる。
請求項７）によれば、素子の微細化が進んでも、素子形
成領域またはその上に配設されたゲート電極配線に対す
るコンタクトが容易に取れるので、ＭＯＳトランジスタ
の高集積化を容易に行なえるようになる。
【００６９】また、本発明（請求項２〜請求項５）によ
れば、溝の側壁に絶縁膜で被覆されていない基板露出部
分が存在し、この基板露出部分にゲート電極配線がコン
タクトしても、ゲート電極配線の幅を広くしなくてもし
きい値電圧の低下（ショートチャネル効果）を抑制でき
るので、ＭＯＳトランジスタの高集積化を容易に行なえ
るようになる。
れば、溝の側壁に絶縁膜で被覆されていない基板露出部
分が存在し、この基板露出部分にゲート電極配線がコン
タクトしても、ゲート電極配線の幅を広くしなくてもし
きい値電圧の低下（ショートチャネル効果）を抑制でき
るので、ＭＯＳトランジスタの高集積化を容易に行なえ
るようになる。
【図１】本発明の第１の実施形態に係る半導体装置の平
面図
面図
【図２】図１および従来のＭＯＳトランジスタのＶｇ−
Ｉｄ特性を示す特性図
Ｉｄ特性を示す特性図
【図３】図１のＭＯＳトランジスタの製造方法を示す工
程断面図
程断面図
【図４】本発明の第２の実施形態に係る半導体装置の平
面図
面図
【図５】図４および従来のＭＯＳトランジスタのＶｇ−
Ｉｄ特性を示す特性図
Ｉｄ特性を示す特性図
【図６】本発明の第３の実施形態に係る半導体装置の平
面図
面図
【図７】本発明の第４の実施形態に係る半導体装置の平
面図
面図
【図８】本発明の第５の実施形態に係る半導体装置の斜
視図
視図
【図９】第５の実施形態の効果を説明するための平面図
【図１０】本発明の第６の実施形態に係る半導体装置の
斜視図
斜視図
【図１１】従来のＳＴＩ素子分離の問題を説明するため
の工程断面図
の工程断面図
【図１２】従来のＳＴＩ素子分離を行なったＭＯＳトラ
ンジスタの平面図
ンジスタの平面図
【図１３】従来のＳＴＩ素子分離されたＭＯＳトランジ
スタおよびＬＯＣＯＳ素子分離されたＭＯＳトランジス
タのＶｇ−Ｉｄ特性を示す図
スタおよびＬＯＣＯＳ素子分離されたＭＯＳトランジス
タのＶｇ−Ｉｄ特性を示す図
【図１４】従来のＳＴＩ素子分離の問題を説明するため
の断面図
の断面図
【符号の説明】 １…素子形成領域 ２…ゲート電極配線 ３1 ，３2 …コンタクト部 １１…ｐ型半導体基板 １２…素子分離溝 １３…ＴＥＯＳ膜 １４…ゲート絶縁膜 １５…ゲート電極配線 １６…ソース・ドレイン拡散層 １７…円筒型スタックキャパシタ １８…ビット線 １９…プラグ ２０…トレンチキャパシタ
Claims (9)
- 【請求項１】半導体基板の表面に形成された溝に絶縁膜
を埋め込んでなる素子分離領域と、この素子分離領域に
よって互いに分離された素子形成領域とを具備してな
り、前記素子形成領域は、ＭＯＳトランジスタの活性領
域を有するとともに、前記溝側の活性領域のうち該活性
領域と前記素子分離領域との境にゲート電極配線が配設
された領域に、前記ＭＯＳトランジスタのソース・ドレ
イン間の最も短い距離よりも長い電流経路を有すること
を特徴とする半導体装置。 - 【請求項２】前記ゲート電極配線は前記活性領域の２箇
所のエッジで交差するように前記活性層を横切るように
配設され、前記２箇所のエッジの一方に対応した前記活
性領域に前記電流経路を有することを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】前記溝の側壁に前記絶縁膜で被覆されてい
ない基板露出部分が存在し、かつ前記ゲート電極配線が
前記基板露出部分に配設されることを特徴とする請求項
１に記載の半導体装置。 - 【請求項４】前記活性領域と前記ゲート電極配線とが斜
めに交差していることを特徴とする請求項３に記載の半
導体装置。 - 【請求項５】前記活性領域の形状は長方形であることを
特徴とする請求項４に記載の半導体装置。 - 【請求項６】前記最も長い電流経路の形状が曲線である
ことを特徴とする請求項１乃至請求項３のいずれかに記
載の半導体装置。 - 【請求項７】前記素子形成領域は、前記ＭＯＳトランジ
スタの一方のソース・ドレイン拡散層に一方のキャパシ
タ電極が接続されたスタックトキャパシタの形成領域を
有することを特徴とする請求項１乃至請求項６のいずれ
かに記載の半導体装置。 - 【請求項８】前記素子形成領域は、前記ＭＯＳトランジ
スタの一方のソース・ドレイン拡散層に一方のキャパシ
タ電極が接続されたトレンチキャパシタの形成領域を有
することを特徴とする請求項１乃至請求項６のいずれか
に記載の半導体装置。 - 【請求項９】前記一方のソース・ドレイン拡散層よりも
ビット線が接続される他方のソース・ドレイン拡散層の
ほうが素子表面から見た面積が大きいことを特徴とする
請求項７または請求項８に記載の半導体装置。
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