KR100689514B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 저장 전극 접합 영역 하부에서 반도체 기판의 측면을 식각하여 저장 전극 접합 영역의 일부를 소자 분리막 상부에 직접 형성하여 수직 SOI(Silicon-on-Insulator) 채널 영역을 구비한 반도체 소자를 설계함으로써, 소자의 쓰기 및 읽기 속도를 향상시킬 수 있고, 소자의 리프레쉬 특성을 개선할 수 있는 기술이다.

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 레이아웃.
도 2a 내지 2g는 종래 기술에 따른 반도체 소자의 제조 공정을 도시한 단면도들.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 레이아웃.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 단면도들.
도 5a 내지 5g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 저장 전극 접합 영역 하부에서 반도체 기판의 측면을 식각하여 저장 전극 접합 영역의 일부를 소자 분리막 상부에 직접 형성하여 수직 SOI(Silicon-on-Insulator) 채널 영역을 구비한 반도체 소자를 설계함으로써, 소자의 쓰기 및 읽기 속도를 향상시킬 수 있고, 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자 및 그의 제조 방법에 관 한 것이다.
일반적으로, 셀 트랜지스터의 채널 길이가 감소할수록 셀 트랜지스터의 문턱 전압을 맞추기 위하여 셀 채널의 이온 농도를 증가시키고, 이로 인하여 S/D 영역의 전계가 증가되어 누설 전류가 증가함으로 DRAM의 리프레쉬 특성은 나빠진다. 따라서, 셀 트랜지스터의 채널 길이를 늘이기 위하여 다음과 같은 반도체 소자의 구조가 제안되었다.
도 1은 종래 기술에 따른 활성 영역(1), 리세스 게이트 영역(2) 및 게이트 영역(3)을 도시한 반도체 소자의 레이아웃이다.
도 1을 참조하면, 리세스 게이트 영역(2)의 선 폭은 게이트 영역(3)의 선 폭보다 2D만큼 좁은 것으로 도시되어 있고, 게이트 영역들(3) 사이의 폭은 F로 도시되어 있다.
도 2a 내지 2g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 2a(i) 내지 2g(i)는 도 1의 I-I'을 따른 단면도들이고, 도 2a(ii) 내지 2g(ii)는 도 1의 II-II'을 따른 단면도들이다.
도 2a를 참조하면, 패드 산화막(13)과 패드 질화막(15)을 구비한 반도체 기판(10)에 소자 분리막(50)을 형성한다.
도 2b를 참조하면, 패드 질화막(15)을 제거한 후, 전체 표면에 이온을 주입하여 반도체 기판(10)에 웰 및 채널 이온 주입 영역(미도시)을 형성한다. 다음으로, 전체 표면 상부에 평탄화된 폴리실리콘층(45)을 형성한다.
도 2c를 참조하면, 리세스 게이트 마스크(미도시)를 식각 마스크로 폴리실리 콘층(45)과 패드 산화막(13)을 식각하여 도 1의 리세스 게이트 영역(2)을 정의하는 폴리실리콘층 패턴(45a)과 패드 산화막 패턴(13a)을 형성한다.
도 2d를 참조하면, 도 1의 리세스 게이트 영역(2)의 반도체 기판(10)을 소정 두께 식각하여 제 1 리세스(53)를 형성한다. 이때, 제 1 리세스(53) 형성 시 폴리실리콘층 패턴(45a)도 동시에 제거된다. 또한, 소자 분리막(50)에 인접한 반도체 기판(10)은 식각 속도가 상대적으로 늦어 실리콘 혼(horn)이 형성된다.
도 2e를 참조하면, 제 1 리세스(53)와 패드 산화막 패턴(13a)의 측벽에 CVD 산화막의 스페이서(47)를 형성한 후, 이를 식각 마스크로 제 1 리세스(53) 하부에 노출된 반도체 기판(10)을 소정 두께를 식각하여 제 2 리세스(55)를 형성한다.
도 2f를 참조하면, 스페이서(47)와 패드 산화막 패턴(13a)을 제거한 후, 노출된 반도체 기판(10) 상부에 게이트 절연막(60)을 형성한다. 다음으로, 제 2 리세스(55)를 매립하는 평탄화된 게이트 도전층(65)을 형성하고, 그 상부에 하드 마스크층(90)을 형성한다. 여기서, 게이트 도전층(65)은 하부 게이트 도전층(70)과 상부 게이트 도전층(80)의 적층구조로 형성한다.
도 2g를 참조하면, 게이트 마스크(미도시)를 식각 마스크로 하드 마스크층(90)과 게이트 도전층(65)을 패터닝하여 게이트(99)를 형성한다. 여기서, 후속 공정에서 형성되는 저장 전극 접합 영역(5) 하부의 게이트 채널(L1+L2+L3)은 수직 채널 영역(L1+L3)과 수평 채널 영역(L2)으로 이루어진다.
이후의 공정은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
상술한 반도체 소자의 제조 방법에 따르면, 수직 채널 영역(L1+L3)이 깊을수록 또는 수평 채널 영역(L2)이 넓을수록 전체 게이트 채널(L1+L2+L3)의 길이는 증가한다. 특히, 수평 채널 영역(L2)을 증가시키기 위하여 제 2 리세스 형성은 등방성 식각 방법으로 수행된다.
그러나, 수평 채널 영역(L2)의 증가는 채널 저항을 증가시킴으로 셀 트랜지스터의 전체 저항도 증가되어, 셀 트랜지스터의 구동 전류를 감소시키고 DRAM의 쓰기 및 읽기 속도가 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 저장 전극 접합 영역 하부에서 반도체 기판의 측면을 식각하여 저장 전극 접합 영역의 일부를 소자 분리막 상부에 직접 형성하여 수직 SOI(Silicon-on-Insulator) 채널 영역을 구비한 반도체 소자를 설계함으로써, 소자의 쓰기 및 읽기 속도를 향상시킬 수 있고, 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자 및 그의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는,
반도체 기판 내에 형성되고, 측벽 하부가 리세스된 활성 영역을 정의하는 소자 분리막과, 활성 영역 하부의 반도체 기판에 위치하며, 수평 채널 영역과 수직 채널 영역으로 이루어진 리세스 채널 영역과, 리세스 채널 영역을 포함하는 소자 분리막과 반도체 기판 상부에 형성되는 저장 전극 접합 영역과, 활성 영역 상부에 형성되는 게이트 절연막과, 리세스 채널 영역을 매립하며, 게이트 절연막 상부에 형성되는 게이트 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 반도체 기판 상부에 패드 절연막을 형성하는 단계와, (b) 소자 분리 마스크를 식각 마스크로 패드 절연막 및 소정 두께의 반도체 기판을 식각하여 활성 영역을 정의하는 트렌치를 형성하되, 활성 영역 측벽 하부가 소정 두께 리세스 되는 단계와, (c) 트렌치를 매립하는 소자 분리용 절연막을 형성한 후, 패드 절연막을 노출할 때까지 소자 분리용 절연막을 평탄화 식각하여 소자 분리막을 형성하는 단계와, (d) 남은 패드 절연막을 제거하여 반도체 기판을 노출하는 단계와, (e) 리세스 게이트 마스크를 식각 마스크로 노출된 반도체 기판을 소정 두께 식각하여 리세스를 형성하는 단계와, (f) 노출된 반도체 기판 상부에 게이트 절연막을 형성하는 단계와, (g) 리세스를 매립하는 평탄화된 게이트 도전층을 전체 표면에 형성하는 단계와, (h) 게이트 도전층 상부에 게이트 하드 마스크층을 형성하는 단계와, (i) 게이트 마스크를 식각 마스크로 게이트 하드 마스크층 및 게이트 도전층을 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따라 소자 분리막(150)에 의해 정의되는 활성 영역(101), 리세스 게이트 영역(102) 및 게이트 영역(103)을 도시한 반도체 소 자의 레이아웃이다.
도 3을 참조하면, 리세스 게이트 영역(102)의 선 폭은 게이트 영역(103)의 선 폭보다 2D만큼 좁은 것으로 도시되어 있고, 게이트 영역들(103) 사이의 폭은 F로 도시되어 있다.
도 4는 본 발명의 제 1 실시 예에 따른 반도체 소자의 단면도이며, 도 4(i)는 도 3의 I-I'을 따른 단면도이고, 도 4(ii)는 도 3의 II-II'을 따른 단면도이다.
도 4를 참조하면, 측벽 하부가 리세스된 도 3의 활성 영역(101)을 정의하는 소자 분리막(150)은 반도체 기판(110) 내에 형성되고, 수직 채널 영역(L1 및 L3)과 수평 채널 영역(L2)으로 이루어진 리세스 채널 영역(L1+L2+L3)은 도 3의 리세스 게이트 영역(102)의 하부에 위치한 활성 영역(101) 내에 형성되며, 저장 전극 접합 영역(200)은 소자 분리막(150)과 반도체 기판(110) 상부에 형성된다. 한편, 비트 라인 접합 영역(210)은 반도체 기판(110) 상부에만 형성된다. 또한, 게이트 절연막(160)은 도 3의 활성 영역(101) 상부에 형성되며, 도 3의 게이트 영역(103) 상의 게이트(199)는 게이트 절연막(160) 상부에 형성된다. 여기서, 게이트(199)는 게이트 전극(197)과 하드 마스크층 패턴(195)의 적층구조이며, 게이트 전극(197)은 게이트 하부 전극(175)과 게이트 상부 전극(185)의 적층구조인 것이 바람직하다.
이때, 반도체 기판(110) 상부의 저장 전극 접합 영역(200)의 깊이는 소자 분리막(150) 상부의 저장 전극 접합 영역(200)의 깊이(XJ)보다 같거나 클 수 있다. 본 발명 소자 분리막(150)과 이웃한 수직 채널 영역(L1) 사이에서 반도체 기판(110)의 상부 두께는 하부 두께보다 같거나 큰 것이 바람직하다. 한편, 도 3의 활 성 영역(101)의 길이 방향에서 수평 채널 영역(L2)의 하부 폭은 상부 폭보다 같거나 큰 것이 바람직하다. 여기서, 수평 채널 영역은 타원형 또는 원형으로 형성되는 것이 바람직하다.
한편, 본 발명의 일 실시 예를 따르면, 소자 분리막(150)과 이웃한 수직 채널 영역(L1) 사이에 수직 SOI 채널이 형성되어 저장 전극 접합 영역의 누설 전류를 감소시킨다. 따라서, 소자의 리프레쉬(Refresh) 특성을 개선할 수 있다. 또한, 이러한 수직 SOI 채널은 단채널 효과(Short channel effect)를 개선하여 전류 구동 능력을 개선한다. 따라서, 소자의 읽기 및 쓰기 동작을 개선할 수 있다.
도 5a 내지 5g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 5a(i) 내지 5g(i)는 도 3의 I-I'을 따른 단면도들이고, 도 5a(ii) 내지 5g(ii)는 도 3의 II-II'을 따른 단면도들이다.
도 5a를 참조하면, 반도체 기판(110) 상부에 패드 산화막(113), 패드 질화막(115) 및 제 1 하드 마스크층(117)을 형성한 후, 제 1 하드 마스크층(117) 상부에 감광막(미도시)을 형성한다. 다음으로, 소자 분리 마스크(미도시)로 감광막을 노광 및 현상하여 소자 분리 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 식각 마스크로 제 1 하드 마스크층(117), 패드 질화막(115), 패드 산화막(113) 및 반도체 기판(110)을 소정 두께 식각하여 도 3의 활성 영역(101)을 정의하는 제 1 트렌치(120)를 형성한 후, 감광막 패턴을 제거한다. 여기서, 제 1 트렌치(120)에서 식각된 반도체 기판(110)의 소정 두께(D1)는 후속 저장 전극 접합 영역의 깊이에 따라 조절될 수 있다. 또한, 제 1 하드 마스크층(117)은 산화막, 폴 리실리콘층 또는 이들의 적층구조로 형성하는 것이 바람직하다.
도 5b를 참조하면, 반도체 기판(110)의 전체 표면 상부에 제 1 절연막(미도시)을 형성한 후, 제 1 절연막을 식각하여 제 1 트렌치(120)에 의해 정의되는 적층구조의 측벽에 제 1 스페이서(125)를 형성한다. 다음으로, 제 1 스페이서(125)와 제 1 하드 마스크층(117)을 식각 마스크로 제 1 트렌치(120) 하부에 노출된 반도체 기판(110)을 소정 두께 식각하여 제 2 트렌치(130)를 형성한다. 여기서, 적층구조는 반도체 기판(110), 패드 산화막(113), 패드 질화막(115) 및 제 1 하드 마스크층(117)으로 형성된다. 또한, 제 2 트렌치(130) 형성에서 식각된 반도체 기판의 소정 두께(D2)는 후속 공정에서 형성될 리세스 채널 영역의 깊이와 이웃한 셀 트랜지스터를 전기적으로 격리시킬 수 있는 소자 분리막(150)의 두께에 따라 조절될 수 있다. 그리고, 제 1 절연막은 산화막, 산화막/질화막의 적층구조 또는 산화막/폴리실리콘층의 적층구조로 형성하는 것이 바람직하다.
도 5c를 참조하면, 제 2 트렌치(130) 하부에 노출된 반도체 기판(110)을 식각하여 후속 공정에서 형성될 저장 전극 영역 하부의 반도체 기판(110)이 소정 두께 제거된 공간(135)을 포함하는 제 3 트렌치(140)를 형성한다. 여기서, 제 3 트렌치(140) 형성에 대한 식각 공정은 등방성 식각 방법으로 수행되는 것이 바람직하다. 이때, 식각 공정에서 도 3의 활성 영역(101)에 대한 길이 방향의 식각 속도가 도 3의 게이트 영역(103)에 대한 길이 방향의 식각 속도보다 더 빨리 식각되어 저장 전극 접합 영역 하부의 반도체 기판(110)이 제거된 공간(135)을 형성한다.
도 5d를 참조하면, 남은 제 1 하드 마스크층(117)과 제 1 스페이서(125)를 제거한 후, 저장 전극 접합 영역 하부의 반도체 기판(110)이 제거된 공간(135)을 포함하는 제 3 트렌치(140)를 매립하는 소자 분리용 산화막(미도시)을 형성한다. 다음으로, 남은 패드 질화막(115)을 노출할 때까지 소자 분리용 산화막을 평탄화 식각하여 소자 분리막(150)을 형성한 후, 소자 분리막(150)을 소정 두께 식각하여 소자 분리막(150)의 높이를 낮춘다. 이후, 남은 패드 질화막(115) 및 패드 산화막(113)을 순차적으로 제거하여 반도체 기판(110)을 노출한 후, 노출된 반도체 기판(110)에 희생 산화막(143)을 형성한다. 그 다음, 전체 표면 상부에 감광막(미도시)을 도포한 후, 셀 영역을 노출하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴을 형성한다. 다음으로, 감광막 패턴을 이온 주입 마스크로 이온을 주입하여 희생 산화막(143) 하부의 반도체 기판(110)에 웰 및 채널 이온 주입 영역(미도시)을 형성한 후, 감광막 패턴을 제거한다. 이후, 전체 표면 상부에 평탄화된 제 2 하드 마스크층(145)을 형성한다. 여기서, 제 1 하드 마스크층(117)과 제 1 스페이서(125)에 대한 제거 공정은 습식 식각 방법으로 수행되고, 소자 분리막(150)에 대한 식각 공정은 습식 식각 방법으로 수행되는 것이 바람직하다. 또한, 제 2 하드 마스크층(145)은 폴리실리콘층, 비정질 탄소막, 질화막, SiON 막 또는 이들의 조합으로 형성하는 것이 바람직하다.
도 5e를 참조하면, 제 2 하드 마스크층(145) 상부에 감광막(미도시)을 형성한 후, 리세스 게이트 마스크(미도시)로 감광막을 노광 및 현상하여 도 3의 리세스 게이트 영역(102)을 정의하는 감광막 패턴(미도시)을 형성한다. 다음으로, 감광막 패턴을 식각 마스크(미도시)로 제 2 하드 마스크층(145), 희생 산화막(143) 및 반 도체 기판(110)을 소정 두께 식각하여 제 1 리세스(미도시)를 형성한다. 이후, 감광막 패턴과 남은 제 2 하드 마스크층(145)을 제거한 후, 전체 표면 상부에 제 2 절연막(미도시)을 형성한다. 그 다음, 제 2 절연막을 식각하여 제 1 리세스와 희생 산화막(143)의 측벽에 제 2 스페이서(147)를 형성한 후, 제 2 스페이서(147)를 식각 마스크로 제 1 리세스 하부에 노출된 반도체 기판(110)을 식각하여 제 2 리세스(155)를 형성한다. 여기서, 감광막 패턴과 남은 제 2 하드 마스크층(145)에 대한 제거공정은 동시에 수행되는 것이 바람직하다. 또한, 제 2 절연막은 산화막, 질화막 또는 이들의 적층구조로 형성하는 것이 바람직하다. 이때, 본 발명의 일 실시 예를 따르면, 제 2 리세스(155) 형성을 위한 식각공정을 등방성 식각 방법으로 수행하여, 도 3의 활성 영역(101)의 길이 방향에서 제 2 리세스(155) 하부 폭은 상부 폭보다 큰 타원형 또는 원형으로 형성될 수 있다. 또한, 제 2 리세스(155) 하부 폭이 상부 폭과 동일하게 형성할 수도 있다.
도 5f를 참조하면, 제 2 스페이서(147) 및 희생 산화막(143)을 제거한 후, 노출된 반도체 기판(110)에 게이트 산화막(160)을 형성한다. 다음으로, 게이트 산화막(160) 상부에 제 2 리세스(155)를 매립하는 평탄화된 하부 게이트 도전층(170)을 형성한 후, 하부 게이트 도전층(170) 상부에 상부 게이트 도전층(180) 및 게이트 하드 마스크층(190)을 형성한다. 여기서, 제 2 스페이서(147) 및 희생 산화막(143)에 대한 제거 공정은 습식 식각 방법으로 수행되는 것이 바람직하다.
도 5g를 참조하면, 게이트 하드 마스크층(190) 상부에 감광막(미도시)을 도포한 후, 게이트 마스크(미도시)로 감광막을 노광 및 현상하여 도 3의 게이트 영역 (101)을 정의하는 감광막 패턴(미도시)을 형성한다. 다음으로, 감광막 패턴을 식각 마스크로 게이트 하드 마스크층(190), 상부 게이트 도전층(180) 및 하부 게이트 도전층(170)을 식각하여 게이트 하드 마스크층 패턴(195)과, 상부 게이트 전극(185) 및 하부 게이트 전극(175)의 적층구조인 게이트 전극(197)으로 이루어진 게이트(199)를 형성한다. 이후, 감광막 패턴을 제거한 후, 게이트(199)를 이온 주입 마스크로 이온 주입하여 게이트들(199) 사이의 반도체 기판(110)에 LDD 영역(미도시)을 형성한다. 여기서, 하부 게이트 도전층(170)은 폴리실리콘층, SiGe층 또는 이들의 적층구조로 형성하는 것이 바람직하며, 상부 게이트 도전층(180)은 티타늄 질화막, 텅스텐 질화막, 텅스텐 폴리실사이드층, 티타늄 폴리사이드층, 티타늄층, 텅스텐층 또는 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다. 이때, 소자 분리막(150) 상부의 저장 전극 접합 영역(200)에 대한 깊이(XJ)는 도 5a의 제 1 트렌치(120) 형성 시 식각된 반도체 기판(110)의 두께(D1)에 따라 조절될 수 있다. 또한, 저장 전극 접합 영역(200)의 하부에 위치하며, 소자 분리막(150)과 인접한 수직 채널 영역(L1) 사이에서 반도체 기판(110)에 대한 최소 선폭(XD)은 도 5c의 제 3 트렌치(135)에서 수평 식각된 반도체 기판(110)의 두께에 따라 조절될 수 있다. 그리고 하부 게이트 전극(175)으로부터 소자 분리막(150) 바닥까지의 깊이(TOX)는 도 5b의 제 2 트렌치(130)에서 추가 식각된 반도체 기판(110)의 두께(D2)와 이웃한 셀 트랜지스터를 전기적으로 격리시킬 수 있는 소자 분리막(150)의 두께에 따라 조절될 수 있다.
이후의 공정은 게이트 측벽 절연막 형성, S/D 영역 형성, 콘택 플러그 형성, 비트 라인 콘택 및 비트 라인 형성, 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 저장 전극 접합 영역 하부에서 반도체 기판의 측면을 식각하여 저장 전극 접합 영역의 일부를 소자 분리막 상부에 직접 형성하여 수직 SOI(Silicon-on-Insulator) 채널 영역을 구비한 반도체 소자를 설계함으로써, 저장 전극 접합 영역의 면적을 감소시켜 누설 전류가 감소한다. 따라서, DRAM의 리프레쉬 특성을 개선할 수 있는 이점이 있다.
또한, 수직 SOI 채널 영역 때문에 단 채널 효과(Short channel effect)를 개선되고, 낮은 문턱 전압 특성을 유지하여 구동 전류 특성을 개선한다. 따라서, DRAM의 읽기 및 쓰기 동작을 개선할 수 있는 장점이 있다.
그리고, 소자 분리막과 수직 채널 영역 사이의 폭이 좁은 반도체 기판 때문에, 문턱 전압을 위한 도핑된 이온이 저장 전극 접합 영역으로 확산되는 것이 지연되어 저장 전극 접합 영역의 전계가 작게 유지된다. 따라서, DRAM의 리프레쉬 특성을 더욱 개선할 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.

Claims (20)

  1. 반도체 기판 내에 형성되고, 측벽 하부가 리세스된 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 하부의 반도체 기판에 위치하며, 수평 채널 영역과 수직 채널 영역으로 이루어진 리세스 채널 영역;
    상기 리세스 채널 영역을 포함하는 상기 소자 분리막과 상기 반도체 기판 상부에 형성되는 저장 전극 접합 영역;
    상기 활성 영역 상부에 형성되는 게이트 절연막; 및
    상기 리세스 채널 영역을 매립하며, 상기 게이트 절연막 상부에 형성되는 게이트 전극
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 반도체 기판 상부의 저장 전극 접합 영역의 깊이는 상기 소자 분리막 상부의 저장 전극 접합 영역의 깊이보다 같거나 큰 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 소자 분리막과 이웃한 상기 수직 채널 영역 사이에 위치한 반도체 기판 의 상부 두께는 하부 두께보다 같거나 큰 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 활성 영역의 길이 방향에서 상기 수평 채널 영역의 하부 폭은 상부의 폭보다 같거나 큰 것을 특징으로 하는 반도체 소자.
  5. 제 4항에 있어서,
    상기 활성 영역의 길이 방향에서 상기 수평 채널 영역은 타원형 또는 원형인 것을 특징으로 하는 반도체 소자.
  6. (a) 반도체 기판 상부에 패드 절연막을 형성하는 단계;
    (b) 소자 분리 마스크를 식각 마스크로 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각하여 활성 영역을 정의하는 트렌치를 형성하되, 상기 활성 영역 측벽 하부가 소정 두께 리세스 되는 단계;
    (c) 상기 트렌치를 매립하는 소자 분리용 절연막을 형성한 후, 상기 패드 절연막을 노출할 때까지 상기 소자 분리용 절연막을 평탄화 식각하여 소자 분리막을 형성하는 단계;
    (d) 상기 남은 패드 절연막을 제거하여 상기 반도체 기판을 노출하는 단계;
    (e) 리세스 게이트 마스크를 식각 마스크로 상기 노출된 반도체 기판을 소정 두께 식각하여 리세스를 형성하는 단계;
    (f) 상기 노출된 반도체 기판 상부에 게이트 절연막을 형성하는 단계;
    (g) 상기 리세스를 매립하는 평탄화된 게이트 도전층을 전체 표면에 형성하는 단계;
    (h) 상기 게이트 도전층 상부에 게이트 하드 마스크층을 형성하는 단계; 및
    (i) 게이트 마스크를 식각 마스크로 상기 게이트 하드 마스크층 및 게이트 도전층을 패터닝하여 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 (b) 단계는
    (b-1) 상기 패드 절연막 상부에 제 1 하드 마스크층을 형성하는 단계;
    (b-2) 소자 분리 마스크를 식각 마스크로 상기 제 1 하드 마스크층, 패드 절연막 및 소정 두께의 반도체 기판을 식각하여 활성 영역을 정의하는 제 1 트렌치를 형성하는 단계;
    (b-3) 상기 제 1 트렌치의 측벽에 스페이서를 형성하는 단계;
    (b-4) 상기 제 1 하드 마스크층 및 스페이서를 식각 마스크로 노출된 반도체 기판을 소정 두께 식각하여 제 2 트렌치를 형성하는 단계; 및
    (b-5) 상기 제 2 트렌치 내에 노출된 반도체 기판을 식각하여 저장 전극 접합 영역 하부의 반도체 기판이 소정 두께 제거된 공간을 포함하는 제 3 트렌치를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 제 1 하드 마스크층은 산화막, 질화막, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7항에 있어서,
    상기 스페이서는 산화막, 질화막, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 7항에 있어서,
    상기 (b-5) 단계의 상기 제 3 트렌치 형성을 위한 식각 공정은 등방성 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 7항에 있어서,
    상기 (b-5) 단계 후, 상기 남은 제 1 하드 마스크층과 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 제 1 하드 마스크층과 스페이서에 대한 제거 공정은 습식 식각 방법으 로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 6항에 있어서,
    상기 (e) 단계는
    (e-1) 상기 노출된 반도체 기판에 희생 산화막을 형성하는 단계;
    (e-2) 전체 표면 상부에 평탄화된 제 2 하드 마스크층을 형성하는 단계;
    (e-3) 상기 제 2 하드 마스크층 상부에 리세스 게이트 영역을 정의하는 감광막 패턴을 형성하는 단계;
    (e-4) 상기 감광막 패턴을 식각 마스크로 제 2 하드 마스크층, 희생 산화막 및 반도체 기판을 소정 두께 식각하여 리세스를 형성하는 단계;
    (e-5) 상기 감광막 패턴과 남은 제 2 하드 마스크층을 제거하는 단계; 및
    (e-6) 상기 남은 희생 산화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13항에 있어서,
    상기 (e-1) 단계와 (e-2) 단계 사이에,
    전체 표면 상부에 이온을 주입하여 상기 희생 산화막 하부의 반도체 기판에 웰 및 채널 이온 주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 13항에 있어서,
    상기 제 2 하드 마스크층은 질화막, 폴리실리콘막, 비정질 탄소(amorphous Carbon) 막, SiON 막 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 13항에 있어서,
    상기 (e-5) 단계와 (e-6) 단계 사이에서,
    상기 리세스와 남은 희생 산화막의 측벽에 리세스 측벽 스페이서를 형성하는 단계;
    상기 리세스 측벽 스페이서를 식각 마스크로 상기 리세스의 하부 반도체 기판을 소정 두께 식각하는 단계; 및
    상기 리세스 측벽 스페이서를 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 16항에 있어서,
    상기 리세스 측벽 스페이서는 산화막이나 산화막과 질화막의 적층구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 16항에 있어서,
    상기 리세스 하부의 반도체 기판에 대한 식각 공정은 등방성 식각방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 18항에 있어서,
    상기 활성 영역의 길이 방향에서 상기 식각된 리세스 하부는 타원형 또는 원형인 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 16항에 있어서,
    상기 리세스 측벽 스페이서에 대한 제거공정은 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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