TWI685951B

TWI685951B - 非揮發性記憶體結構及其製造方法

Info

Publication number: TWI685951B
Application number: TW107135323A
Authority: TW
Inventors: 王俊揚; 廖宏魁; 劉振強; 何政宇
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2018-10-08
Filing date: 2018-10-08
Publication date: 2020-02-21
Also published as: CN111009529A; TW202015220A; CN111009529B

Abstract

一種非揮發性記憶體結構的製造方法，包括：於基底內形成瓶狀溝渠，其中所述瓶狀溝渠具有鄰接所述基底表面之頸部與連接所述頸部的瓶身部，所述頸部的寬度小於所述瓶身部的寬度；進行第一離子植入製程，以於所述瓶身部的底部的所述基底內形成源極區；於所述瓶狀溝渠的內表面形成電荷儲存層；於所述瓶狀溝渠內形成瓶狀閘極；以及進行第二離子植入製程，以於所述頸部旁的所述基底內形成汲極區。

Description

非揮發性記憶體結構及其製造方法

本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種非揮發性記憶體結構及其製造方法。

由於非揮發性記憶體（non-volatile memory）可進行多次資料的存入、讀取與抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失、資料存取時間短以及低消耗功率等優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體。

然而，在記憶體元件的積集度不斷提升的情況下，短通道效應（short channel effect）將嚴重影響元件的性能。因此，目前已研發3D記憶體元件，以避免上述短通道效應。

但是，在製備3D記憶體元件的過程中，容易在離子植入製程期間在通道部分植入不必要的離子，進而導致通道的汙染（contamination），而影響後續形成的半導體元件的效能。

本發明提供一種非揮發性記憶體結構及其製造方法，其可在避免短通道效應發生的同時避免通道汙染並獲得較高的耦合比（coupling ratio），進而提升記憶體元件的性能。

本發明的非揮發性記憶體結構的製造方法，包括於基底內形成瓶狀溝渠，其中瓶狀溝渠具有鄰接基底表面之頸部與連接頸部的瓶身部，頸部的寬度小於瓶身部的寬度，然後進行第一離子植入製程，以於瓶身部的底部的基底內形成源極區，並於瓶狀溝渠的內表面形成電荷儲存層、於瓶狀溝渠內形成瓶狀閘極以及進行第二離子植入製程，以於頸部旁的基底內形成汲極區。

在本發明的一實施例中，形成上述瓶狀溝渠的步驟包括於基底內形成頸部溝渠，再於頸部溝渠的側壁形成間隙壁（spacer），並非等向性蝕刻頸部溝渠內的基底，以形成深溝渠，再利用等向性蝕刻深溝渠內的基底，以形成瓶身部溝渠，之後移除間隙壁。

在本發明的一實施例中，上述的第一離子植入製程與第二離子植入製程包括N型離子植入製程。

在本發明的一實施例中，形成上述電荷儲存層之步驟包括先於瓶狀溝渠的內表面共形地形成第一氧化層、於第一氧化層的表面形成氮化矽層，再於氮化矽層的表面形成第二氧化層。

在本發明的一實施例中，形成上述瓶狀閘極之步驟包括於基底上全面地沉積導體材料，並填入瓶狀溝渠內，再進行平坦化製程，以去除瓶狀溝渠外的導體材料。

在本發明的一實施例中，上述的電荷儲存層還可形成於基底的表面，且進行上述平坦化製程時，電荷儲存層可作為停止層（stop layer）。

在本發明的一實施例中，在上述平坦化製程之後還可包括移除瓶狀溝渠以外的電荷儲存層。

在本發明的一實施例中，上述的頸部的寬度與上述瓶身部的寬度相差10 nm以上。

本發明的非揮發性記憶體結構，包括：基底、瓶狀閘極、至少一源極區、至少一汲極區與電荷儲存層。瓶狀閘極設置於基底內，其中瓶狀閘極具有鄰接基底表面之頸部與連接頸部的瓶身部，頸部的寬度小於瓶身部的寬度。源極區位於瓶身部的底部的基底內，汲極區則位於頸部旁的基底內。電荷儲存層是位於瓶狀閘極與基底之間。

在本發明的另一實施例中，上述的頸部的寬度小於瓶身部的寬度10 nm以上。

在本發明的另一實施例中，上述的電荷儲存層包括氧化矽/氮化矽/氧化矽（ONO）複合層。

在本發明的另一實施例中，上述的源極區與汲極區為N型摻雜區。

在本發明的另一實施例中，在基底的厚度方向，上述源極區與上述汲極區有部分重疊。

在本發明的另一實施例中，上述的源極區的寬度大於頸部的寬度，且源極區的寬度大於瓶身部的寬度。

在本發明的另一實施例中，上述的源極區的寬度等於頸部的寬度，且源極區的寬度小於瓶身部的寬度。

在本發明的另一實施例中，上述的瓶狀閘極的頂面與基底的頂面共平面。

在本發明的另一實施例中，上述的瓶狀閘極的頂面高於基底的頂面，且瓶狀閘極的頂面與基底的頂面之間的差距小於或等於上述電荷儲存層的厚度。

基於上述，本發明藉由在非揮發性記憶體結構的基底內形成瓶狀溝渠，且瓶狀溝渠中的頸部的寬度小於瓶身部的寬度，而可避免後續的離子植入製程中，在除了瓶身部的底部的基底內和頸部旁的基底內以外的區域形成離子植入區，而可有效降低通道汙染的情況。另外，本發明藉由擴大瓶狀溝渠中的瓶身部的寬度，而可獲得較長的通道長度，以降低短通道效應的產生。因此，藉由本發明可提升記憶體元件的性能與耦合比。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下將參考圖式來全面地描述本發明的例示性實施例，但本發明還可按照多種不同形式來實施，且不應解釋為限於本文所述的實施例。在圖式中，為了清楚起見，各區域、部位及層的大小與厚度可不按實際比例繪製。為了方便理解，下述說明中相同的元件將以相同之符號標示來說明。

圖1A為依照本發明一實施例的一種非揮發性記憶體結構的製造流程上視示意圖；圖1B為沿著圖1A中的I-I線段的剖面示意圖；圖1C為沿著圖1A中的II-II線段的剖面示意圖。

請參照圖1A至圖1C，提供一基底100，其可為半導體基底，如矽基底或其他適合的半導體基底。另外，依據產品設計需求，可於基底100中形成所需的摻雜區（未繪示）。

在本實施例中，為了進行元件間主動區的隔離，可於基底100的頂面100a先形成具有預定圖案的硬罩幕層102。所述硬罩幕層102的材料例如是氮化矽，且形成硬罩幕層102的方法例如先於基底100上形成硬罩幕材料層（未繪示），再藉由微影製程與蝕刻製程對硬罩幕材料層進行圖案化。然後，可利用這層硬罩幕層102作為罩幕蝕刻基底100，以形成與I-I線段平行的數條溝渠，再於其中填入隔離材料（未繪示），而於基底100內形成隔離結構104，以用來隔離後續形成的多個非揮發性記憶體元件。隔離材料例如氧化矽，且形成隔離材料的方法例如化學氣相沉積法，並可移除部分隔離材料，進而形成隔離結構104，其中移除部分隔離材料的方法例如化學機械研磨（CMP）。在本實施例中，隔離結構104的頂面104a可高於基底100的頂面100a，且可與硬罩幕層102的頂面102a共平面。在另一些實施例中，隔離結構104的頂面104a可低於基底100的頂面100a或與基底100的頂面100a共平面，但本發明不以此為限。

圖2A、圖2B與圖2C是圖1A、圖1B與圖1C的下一道步驟的示意圖。

請參照圖2A至圖2C，於基底100內形成頸部溝渠106。舉例來說，形成頸部溝渠106的方法包括於基底100上形成圖案化光阻層108。形成圖案化光阻層108的方法例如塗佈光阻材料於硬罩幕層102與隔離結構104上，再對光阻材料進行微影製程。接著，以圖案化光阻層108為罩幕，移除部分硬罩幕層102與部分基底100，以在相鄰的圖案化光阻層108與相鄰的隔離結構104之間形成頸部溝渠106，並暴露出部份的基底100。移除部分硬罩幕層102與部分基底100的方法可為非等向性蝕刻，如乾式蝕刻法。

請參照圖2A，圖案化光阻層108的延伸方向可與隔離結構104的延伸方向垂直，然而本發明不以此為限。在另一些實施例中，可依據製程設計需求，調整圖案化光阻層108與隔離結構104之間的排列關係。

圖3A、圖3B與圖3C是圖2A、圖2B與圖2C的下一道步驟的示意圖。為容易理解，圖3A至圖3C以虛線表示隔離結構104與頸部溝渠106的位置。

請參照圖3A至圖3C，在移除圖2A~2C的圖案化光阻層108之後，於頸部溝渠106表面、硬罩幕層102與隔離結構104上共形地沉積間隙壁材料層110。在本實施例中，間隙壁材料層110的材料例如選用相較於硬罩幕層102具有高蝕刻選擇比的材料。舉例來說，間隙壁材料層110的材料包括由四乙氧基矽烷（tetraethoxysilane，TEOS）源所形成的氧化矽或是其他適合的材料，然而本發明不以此為限。間隙壁材料層110的形成方法例如化學氣相沉積法。

圖4A、圖4B與圖4C是圖3A、圖3B與圖3C的下一道步驟的示意圖。

請參照圖4A至圖4C，進行回蝕刻，以於頸部溝渠106的側壁106a形成間隙壁112。在本實施例中，間隙壁112形成於頸部溝渠106內的基底100的側面100b與硬罩幕層102的側面102b上，然而本發明不以此為限。在另一實施例中，間隙壁112亦可僅形成於頸部溝渠106內的基底100的側面100b上。

圖5A、圖5B與圖5C是圖4A、圖4B與圖4C的下一道步驟的示意圖。

請參照圖5A至圖5C，非等向性蝕刻頸部溝渠106內的基底100，以形成深溝渠114。由於頸部溝渠106的側壁106a有間隙壁112的保護，所以不會受到上述蝕刻的影響。

圖6A、圖6B與圖6C是圖5A、圖5B與圖5C的下一道步驟的示意圖。

請參照圖6A至圖6C，在非等向性蝕刻之後進行等向性蝕刻，使圖5A至圖5C中的深溝渠114被進一步擴大，而形成瓶身部溝渠116。因此，瓶身部溝渠116的寬度會大於深溝渠114的寬度。至此，已大致上完成於基底100內形成瓶狀溝渠118的製作。上述等向性蝕刻係用以調整瓶身部溝渠116的寬度。換句話說，藉由調整等向性蝕刻的製程參數（如時間、蝕刻劑濃度等），可改變瓶身部溝渠116的寬度。

在本實施例中，所形成的瓶狀溝渠118具有頸部120與連接頸部120的瓶身部122。換句話說，瓶狀溝渠118是由頸部溝渠106與瓶身部溝渠116連接而形成，意即頸部溝渠106相當於瓶狀溝渠118的頸部120，瓶身部溝渠116相當於瓶狀溝渠118的瓶身部122。而且，可依據元件設計的需求或性能表現，適當地調整瓶狀溝渠118的深度L，如150 nm至200 nm，但本發明並不以此為限。而頸部120的寬度W1與瓶身部122的寬度W2的差異較佳是在10nm以上，以減少後續形成源極時汙染通道的機率。舉例來說，頸部120的寬度W1約為50 nm至100 nm、瓶身部122的寬度W2約為150 nm至200 nm，但本發明並不以此為限。依據製程設計的需求或裝置的性能表現，可適當地調整瓶狀溝渠118中頸部120的寬度W1與瓶身部122的寬度W2。

圖7A、圖7B與圖7C是圖6A、圖6B與圖6C的下一道步驟的示意圖。

請參照圖7A至圖7C，進行第一離子植入製程124，以於瓶身部122的底部的基底100內形成源極區126。在本實施例中，源極區126的底部126a需低於隔離結構104的底部104b，以形成相連的共源極（common source）區。第一離子植入製程124例如N型離子植入製程。在本實施例中，由於頸部120的寬度W1小於瓶身部122的寬度W2，可有效降低第一離子植入製程124中離子植入不必要的區域中，例如包括瓶身部122的側壁122a等除了瓶身部122的底部的基底100以外的區域。如此一來，可避免通道汙染造成的記憶體元件性能降低的問題。至於基底100的頂面100a與頸部120因為有硬罩幕層102和間隙壁112的存在，所以也不會被離子植入。

圖8A、圖8B與圖8C是圖7A、圖7B與圖7C的下一道步驟的示意圖。

請參照圖8A至圖8C，移除圖7A~7C的間隙壁112和硬罩幕層102，以暴露出基底100的頂面100a以及頸部120。在一實施例中，可在移除間隙壁112之後移除硬罩幕層102。在另一實施例中，可在移除間隙壁112之前移除硬罩幕層102。此處，可依據製程設計需求，調整移除間隙壁112與移除硬罩幕層102的先後順序。

圖9A、圖9B與圖9C是圖8A、圖8B與圖8C的下一道步驟的示意圖。為容易理解，圖9A至圖9C以虛線表示隔離結構104與瓶狀溝渠118的位置。

請參照圖9A至圖9C，於瓶狀溝渠118的內表面形成電荷儲存層128。舉例來說，如圖9B的局部放大圖所示，於瓶狀溝渠118的內表面共形地形成第一氧化層130，並於第一氧化層130的表面形成氮化矽層132，於氮化矽層132的表面形成第二氧化層134，而可獲得由氧化矽/氮化矽/氧化矽（ONO）複合層構成之電荷儲存層128。第一氧化層130的材料例如是氧化矽。第二氧化層134的材料例如是氧化矽。第一氧化層130、氮化矽層132與第二氧化層134的形成方法例如化學氣相沉積法。

在本實施例中，第一氧化層130的厚度例如是2 nm～6 nm，氮化矽層132的厚度例如是3 nm～9 nm，第二氧化層134的厚度例如是5 nm～9 nm。然而，本發明並不以此為限，可依據製程設計需求，適當地調整第一氧化層130、氮化矽層132及第二氧化層134的厚度。

圖10A、圖10B與圖10C是圖9A、圖9B與圖9C的下一道步驟的示意圖。為容易理解，圖10A至圖10C以虛線表示隔離結構104與瓶狀溝渠118的位置。

請參照圖10A至圖10C，於基底100上全面地沉積導體材料136，並填入瓶狀溝渠118內。導體材料136例如摻雜多晶矽，且導體材料136的形成方法例如化學氣相沉積法。

圖11A、圖11B與圖11C是圖10A、圖10B與圖10C的下一道步驟的示意圖。

請參照圖11A至圖11C，進行平坦化製程，以去除瓶狀溝渠118外的導體材料，以於瓶狀溝渠118內形成瓶狀閘極138。而且，在本實施例中，由於電荷儲存層128形成於基底100的頂面100a，且進行平坦化製程時，電荷儲存層128例如可作為停止層（stop layer）。另外，若是隔離結構104的頂面104a比基底100的頂面100a高一些，還可在平坦化製程之後額外進行回蝕刻，以確保將瓶狀溝渠118外的導體材料去除乾淨。在本實施例中，瓶狀閘極138的頂面138a高於基底100的頂面100a，且瓶狀閘極138的頂面138a與基底100的頂面100a之間的差距小於或等於電荷儲存層128的厚度，然而本發明不以此為限。在另一些實施例中，瓶狀閘極138的頂面138a可與基底100的頂面100a共平面。上述平坦化製程例如化學機械研磨法。

圖12A、圖12B與圖12C是圖11A、圖11B與圖11C的下一道步驟的示意圖。

請參照圖12A至圖12C，移除瓶狀溝渠118以外的電荷儲存層128。並且，進行第二離子植入製程140，以於頸部120旁的基底100內形成汲極區142。至此，已大致上完成非揮發性記憶體結構的製作。第二離子植入製程140例如N型離子植入製程。

圖13是依照本發明的另一實施例的一種非揮發性記憶體結構的剖面示意圖，其中採用與上一實施例相同或近似的元件符號來表示相同或近似的元件，並且省略了相同技術內容的說明。

請參照圖13，非揮發性記憶體結構1300包括基底100、瓶狀閘極G、源極區S、汲極區D以及電荷儲存層128。在本實施例中，瓶狀閘極G設置於基底100內，其中瓶狀閘極G具有鄰接基底100表面之頸部120與連接頸部120的瓶身部122，頸部120的寬度W1’小於瓶身部122的寬度W2’。舉例來說，頸部120的寬度W1’與瓶身部122的寬度W2’相差約10 nm以上。如此一來，可避免源極區S與汲極區D之間的通道被汙染，進而可提升記憶體元件的性能。

在本實施例中，源極區S與汲極區D例如為N型摻雜區；反之亦然。瓶狀閘極G的頂面高於基底100的頂面100a，且瓶狀閘極G的頂面與基底100的頂面100a之間的差距小於或等於電荷儲存層128的厚度T，然而本發明不以此為限。在另一實施例中，瓶狀閘極G的頂面可與基底100的頂面100a共平面。

在本實施例中，由於瓶狀閘極G是形成於基底100內、源極區S位於瓶身部122的底部的基底100內、汲極區D則位於頸部120旁的基底100內，所以可藉由分別控制連至瓶狀閘極G、源極區S與汲極區D的電壓V _G、V _S、V _D，在源極區S與汲極區D之間的電荷儲存層128內儲存四位元資訊。另外，在基底100的厚度方向，源極區S與汲極區D有部分重疊，然而本發明不以此為限。在本實施例中，源極區S的寬度W3’大於頸部120的寬度W1’，且源極區S的寬度W3’大於瓶身部122的寬度W2’ （即W3’＞W2’＞W1’）。在另一實施例中，源極區S的寬度W3’亦可等於頸部120的寬度W1’，且源極區S的寬度W3’小於瓶身部122的寬度W2’（即W3’=W1’＜W2’），但本發明不以此為限。

綜上所述，本發明藉由在非揮發性記憶體結構的基底內形成瓶狀溝渠，且瓶狀溝渠中的頸部的寬度小於瓶身部的寬度，而可避免後續的離子植入製程中，在除了源極區以外的基底植入離子，以免通道被汙染。另外，本發明藉由瓶狀溝渠中擴大的瓶身部，而可獲得較長的通道長度，以降低短通道效應的產生。因此，藉由本發明可提升記憶體元件的性能與耦合比。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底 100a、102a、104a、138a‧‧‧頂面 100b、102b‧‧‧側面 102‧‧‧硬罩幕層 104‧‧‧隔離結構 106‧‧‧頸部溝渠 106a、122a‧‧‧側壁 108‧‧‧圖案化光阻層 110‧‧‧間隙壁材料層 112‧‧‧間隙壁 114‧‧‧深溝渠 116‧‧‧瓶身部溝渠 118‧‧‧瓶狀溝渠 120‧‧‧頸部 122‧‧‧瓶身部 124‧‧‧第一離子植入製程 126、S‧‧‧源極區 126a、104b‧‧‧底部 128‧‧‧電荷儲存層 130‧‧‧第一氧化層 132‧‧‧氮化矽層 134‧‧‧第二氧化層 136‧‧‧導體材料 138、G‧‧‧瓶狀閘極 140‧‧‧第二離子植入製程 142、D‧‧‧汲極區 1300‧‧‧非揮發性記憶體結構 L‧‧‧深度 T‧‧‧厚度 V_D、V_G、V_S‧‧‧電壓 W1、W1’、W2、W2’、W3’‧‧‧寬度

圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10 A、圖11A與圖12A是依照本發明的一實施例的一種非揮發性記憶體結構的製造流程上視示意圖。圖1B、圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10 B、圖11B與圖12B分別是圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10 A、圖11A與圖12A的I-I線段之剖面示意圖。圖1C、圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C、圖10 C、圖11C與圖12C分別是圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10 A、圖11A與圖12A的II-II線段之剖面示意圖。圖13是依照本發明的另一實施例的一種非揮發性記憶體結構的剖面示意圖。

100‧‧‧基底

118‧‧‧瓶狀溝渠

120‧‧‧頸部

126‧‧‧源極區

128‧‧‧電荷儲存層

138‧‧‧瓶狀閘極

140‧‧‧第二離子植入製程

142‧‧‧汲極區

Claims

一種非揮發性記憶體結構的製造方法，包括：於基底內形成瓶狀溝渠，其中所述瓶狀溝渠具有鄰接所述基底表面之頸部與連接所述頸部的瓶身部，所述頸部的寬度小於所述瓶身部的寬度；進行第一離子植入製程，以於所述瓶身部的底部的所述基底內形成源極區；於所述瓶狀溝渠的內表面形成電荷儲存層；於所述瓶狀溝渠內形成瓶狀閘極；以及進行第二離子植入製程，以於所述頸部旁的所述基底內形成汲極區。
如申請專利範圍第1項所述的非揮發性記憶體結構的製造方法，其中形成所述瓶狀溝渠的步驟包括：於所述基底內形成頸部溝渠；於所述頸部溝渠的側壁形成間隙壁（spacer）；非等向性蝕刻所述頸部溝渠內的所述基底，以形成深溝渠；等向性蝕刻所述深溝渠內的所述基底，以形成瓶身部溝渠；以及移除所述間隙壁。
如申請專利範圍第1項所述的非揮發性記憶體結構的製造方法，其中所述第一離子植入製程與所述第二離子植入製程包括N型離子植入製程。
如申請專利範圍第1項所述的非揮發性記憶體結構的製造方法，其中形成所述電荷儲存層之步驟包括：於所述瓶狀溝渠的內表面共形地形成第一氧化層；於所述第一氧化層的表面形成氮化矽層；以及於所述氮化矽層的表面形成第二氧化層。
如申請專利範圍第1項所述的非揮發性記憶體結構的製造方法，其中形成所述瓶狀閘極之步驟包括：於所述基底上全面地沉積導體材料，並填入所述瓶狀溝渠內；以及進行平坦化製程，以去除所述瓶狀溝渠外的所述導體材料。
如申請專利範圍第5項所述的非揮發性記憶體結構的製造方法，其中所述電荷儲存層更包括形成於所述基底的表面，且進行所述平坦化製程時，所述電荷儲存層作為停止層（stop layer）。
如申請專利範圍第6項所述的非揮發性記憶體結構的製造方法，其中在所述平坦化製程之後更包括移除所述瓶狀溝渠以外的所述電荷儲存層。
如申請專利範圍第1項所述的非揮發性記憶體結構的製造方法，其中所述瓶身部的所述寬度與所述頸部的所述寬度相差10 nm以上。
一種非揮發性記憶體結構，包括：基底；瓶狀閘極，設置於所述基底內，其中所述瓶狀閘極具有鄰接所述基底頂面之頸部與連接所述頸部的瓶身部，所述頸部的寬度小於所述瓶身部的寬度；至少一源極區，位於所述瓶身部的底部的所述基底內；至少一汲極區，位於所述頸部旁的所述基底內；以及電荷儲存層，位於所述瓶狀閘極與所述基底之間。
如申請專利範圍第9項所述的非揮發性記憶體結構，其中所述頸部的所述寬度與所述瓶身部的所述寬度相差10 nm以上。
如申請專利範圍第9項所述的非揮發性記憶體結構，其中所述電荷儲存層包括氧化矽/氮化矽/氧化矽（ONO）複合層。
如申請專利範圍第9項所述的非揮發性記憶體結構，其中所述源極區與所述汲極區為N型摻雜區。
如申請專利範圍第9項所述的非揮發性記憶體結構，其中在所述基底的厚度方向，所述源極區與所述汲極區有部分重疊。
如申請專利範圍第9項所述的非揮發性記憶體結構，其中所述源極區的寬度大於所述頸部的所述寬度，且所述源極區的所述寬度大於所述瓶身部的所述寬度。
如申請專利範圍第9項所述的非揮發性記憶體結構，其中所述源極區的寬度等於所述頸部的所述寬度，且所述源極區的所述寬度小於所述瓶身部的所述寬度。
如申請專利範圍第9項所述的非揮發性記憶體結構，其中所述瓶狀閘極的頂面與所述基底的所述頂面共平面。
如申請專利範圍第9項所述的非揮發性記憶體結構，其中所述瓶狀閘極的頂面高於所述基底的所述頂面，且所述瓶狀閘極的所述頂面與所述基底的所述頂面之間的差距小於或等於所述電荷儲存層的厚度。