TWI546942B - 半導體裝置以及製造其之伴隨著減小的表面起伏與減少的字元線縱梁殘餘材料的方法 - Google Patents

Description

半導體裝置以及製造其之伴隨著減小的表面起伏與減少的 字元線縱梁殘餘材料的方法

本發明大致上是有關於一種半導體裝置的結構以及形成此半導體裝置的方法。特別是本發明有關於一種改進的記憶體裝置以及製造這類記憶體裝置的方法。

快閃記憶體裝置大致上包括以列與欄排列的記憶胞(memory cell)的一陣列。各個記憶胞包括具有閘極、汲極、源極以及被定義於汲極與源極之間的通道的一電晶體結構。閘極對應字元線，汲極或源極對應記憶體陣列的位元線。傳統之快閃記憶胞的閘極大致上係雙閘極結構，雙閘極結構包括一控制閘極以及一浮接的閘極，其中浮接的閘極係夾置於兩個介電層之間，以捕捉載子(例如電子)，以編程記憶胞。

半導體工業越來越朝向更小且更具性能的電子裝置發展，如計算裝置、通信裝置以及記憶體裝置。為了在減小這類裝置的尺寸的同時維持或改進它們各自的性能，裝置內之元件的 尺寸必須被減小。然而，問題伴隨著這類的減小而發生。

申請人已發現與用於製造記憶體裝置的傳統製程以及由此製成之記憶體裝置相關的缺陷以及問題。舉例來說，關於快閃記憶體裝置，當記憶胞的尺寸被減少時，發生阻止進一步減小尺寸並同時維持記憶胞的性能與各自的功能的問題。傳統的製程造成記憶胞上大的表面起伏(topology)。此變化有部分係因為內埋擴散氧化區(diffusion oxide region)的存在。當形成並且蝕刻字元線至想要的結構，因為大的表面起伏，所以不想要的殘餘材料(residual material)仍然可留在微間隙(crevices)中或沿著邊緣。此殘餘材料被稱為「縱梁」(stringer)。當字元線的尺寸和/或那些字元線之間的空間減小時，這些「縱梁」成為更嚴重的問題。

透過付出的努力、獨創性以及創新，藉由發展被包括於本發明之各種實施例中的解決方法已解決這些被發現之問題中的特定問題，以下將會詳細描述本發明之各種實施例。

因此本發明之實施例提供對於製造記憶體裝置有用之半導體裝置的製造方法，特別是那些減小尺寸的，並且提供由這類方法製成的半導體記憶體裝置。

本發明提供一種已減小表面起伏並因此減少字元線縱梁問題之半導體裝置的製造方法，以及由這類方法製成的半導體記憶體裝置。本發明提供減小快閃記憶體裝置之尺寸的能力。舉例來說，在第8A圖的實施例中，移除第一介電填充材料之後， 基板實質上係平的。在不欲受限於理論的情況下，減小的表面起伏允許在沒有不想要的殘餘材料或「縱梁」形成的情形下，隨後沉積並形成字元線。

本發明的一方面提供一種半導體記憶體裝置的製造方法。於本發明之特定實施例中，一種半導體記憶體裝置的製造方法包括下列步驟：提供一基板、一緩衝層以及一硬質罩幕層；於基板中形成一內埋擴散區；沿著基板沉積一第一介電填充材料；移除硬質罩幕層上過量的第一介電填充材料；進行自對準圖案化(self-aligned patterning)以於半導體的自對準接觸區中形成至少一個溝槽；沿著基板沉積一第二介電填充材料；移除硬質罩幕層上過量的第二介電填充材料；移除硬質罩幕層；以及移除第一介電填充材料。

於本發明之一實施例中，一種半導體記憶體裝置的製造方法包括在進行自對準圖案化之前，塗佈一光阻層至半導體的至少一部份。於本發明之特定實施例中，一種半導體記憶體裝置的製造方法包括在進行自對準圖案化之後，移除光阻層的步驟。

於本發明之一實施例中，一種半導體記憶體裝置的製造方法更可包括在移除第一介電填充材料之後，沉積一第一介電層的步驟。於本發明之一實施例中，一種半導體記憶體裝置的製造方法可包括沿著第一介電層沉積一第一導電層的步驟。於本發明另一實施例中，一種半導體記憶體裝置的製造方法可包括沿 著第一導電層形成一第二導電層的步驟。於本發明又一實施例中，一種半導體記憶體裝置的製造方法可包括於半導體中蝕刻至少一條字元線的步驟。

於本發明之一實施例中，可藉由於基板中佈植離子形成內埋擴散區。於本發明之特定的實施例中，可藉由在基板中摻雜n型摻雜物形成內埋擴散區。

於本發明之一實施例中，沉積第一介電填充材料的步驟可包括沉積一氧化物如氧化矽。於本發明之實施例中，在移除過量之第一介電填充材料的過程中，可包括造成第一介電填充材料之平坦化的化學機械研磨(chemical-mechanical polishing)。於本發明之一實施例中，在移除第一介電填充材料的過程中可包括蝕刻。於特定的實施例中，在移除第一介電填充材料的過程中可包括使用對於矽有高度選擇性的蝕刻劑來蝕刻半導體。

於本發明之一實施例中，第一介電層的沉積可包括沉積一氧氮氧(oxide-nitride-oxide)層。於本發明之一些實施例中，沿著第一介電層沉積第一導電層的過程中可包括沉積多晶矽。於本發明另一實施例中，第二導電層的形成可包括形成一矽化鎢(tungsten silicide)層。

本發明的一方面亦提供一種半導體裝置，包括：一基板；位於基板中一內埋擴散區，其中基板以及內埋擴散區具有減小的表面起伏；以及沿著基板以及內埋擴散區配置的一字元線。

依照本發明之一實施例，第一介電層可包括一氧氮氧層。於本發明之特定的實施例中，字元線包括第一導電層以及第二導電層。依照本發明之特定的實施例，第一導電層可包括多晶矽。於本發明之一實施例中，第二導電層可包括矽化鎢。

於特定的實施例中，內埋擴散區可包括砷離子。

在此進一步敘述本發明之這些實施例以及本發明之其他方面與實施例，配合所附圖式審查下列敘述將會使本發明之這些實施例以及本發明之其他方面與實施例變的更容易理解。

由於已大略地描述本發明，現在請參照所附圖式，其中圖式可能不是依其實際比例加以繪製，作詳細說明如下：

100‧‧‧半導體

110‧‧‧基板

120‧‧‧緩衝層

130‧‧‧硬質罩幕層

140‧‧‧蝕刻區

150‧‧‧內埋擴散區

160‧‧‧第一介電填充材料

170‧‧‧溝槽

180‧‧‧自對準接觸區

190‧‧‧光阻層

200‧‧‧第二介電填充材料

210‧‧‧第一介電層

220‧‧‧第一導電層

230‧‧‧第二導電層

240‧‧‧字元線

300‧‧‧半導體記憶體裝置

310、320、330、340、350、360、370、380、390、400、410、420、430、440、450、500、510、520、530、540、550、560‧‧‧步驟

第1圖繪示依照本發明一實施例，經過離子佈植後的半導體的剖面圖。

第2圖繪示依照本發明一實施例，在沉積第一介電填充材料之後的半導體的剖面圖。

第3圖繪示依照本發明一實施例，在移除過量的第一介電填充材料之後的半導體的剖面圖。

第4A圖繪示依照本發明一實施例，在塗佈光阻層之後的半導體的上視圖。

第4B-4C圖繪示依照本發明一實施例，在塗佈光阻層至半導體的至少一部份並進行自對準圖案化以於自對準接觸區中形成至少一個溝槽之後的半導體的兩張剖面圖。

第4D圖繪示依照本發明一實施例，在進行自對準圖案化並移除光阻層之後的半導體的上視圖。

第5A-5B圖繪示依照本發明一實施例，在沉積第二介電填充材料之後的半導體的兩張剖面圖。

第6A-6C圖繪示依照本發明一實施例，在移除過量的第二介電填充材料之後的半導體的各個區域以及示意圖。

第7A-7C圖繪示依照本發明一實施例，在移除硬質罩幕層之後的半導體的各個區域以及示意圖。

第8A-8C圖繪示依照本發明一實施例，在移除第一介電填充材料之後的半導體的各個區域以及示意圖。

第9A-9B圖繪示依照本發明一實施例，在沉積第一介電層、第一導電層以及第二導電層之後的半導體的兩張剖面圖。

第10A-10D圖繪示依照本發明一實施例，在蝕刻多條字元線之後的半導體的各個區域以及示意圖。

第11圖繪示依照本發明一實施例，在蝕刻至少兩條字元線之後的一部份半導體的透視圖。

第12圖繪示依照本發明一實施例，一種半導體記憶體裝置的形成方法的製程流程圖。

第13圖繪示依照本發明一實施例，接續第12圖所繪示之一種半導體記憶體裝置的形成方法的製程流程圖。

配合所附圖式，將更充分地於下文中描述本發明之一些實施例，圖式中顯示本發明的一些實施例，但並非所有實施例。事實上，可以許多不同的形式體現這些發明，並不應被解釋 為限於在此所闡述的實施例；更確切地說，這些實施例的提供是用以使得本公開符合適用的法律要求。本公開中類似的元件符號指類似的元件。

非揮發性記憶體指即使自記憶體移除電性的提供仍能夠儲存資訊的半導體裝置。非揮發性記憶體包括但不限於遮罩唯讀記憶體(Mask Read-Only Memory)、可程式唯讀記憶體(Programmable Read-Only Memory)、可抹除可程式唯讀記憶體(Erasable Programmable Read-Only Memory)、電子式可抹除可程式唯讀記憶體(Electrically Erasable Programmable Read-Only Memory)以及快閃記憶體。

如在此所使用的，「基板」可包括任何在下方的或在其上可形成裝置、電路、磊晶層或半導體的材料。大致上，基板可用以定義位於半導體裝置下方或甚至形成半導體裝置的基底層的層。在不欲受限的情況下，基板可包括矽、摻雜矽、鍺、矽鍺、半導體化合物或其他半導體材料的其中之一或任何組合。

第1圖繪示依照本發明一實施例，經過離子佈植後的半導體的剖面圖。繪示的半導體100包括一基板110、一緩衝層120以及一硬質罩幕層130。緩衝層可包括氧化矽(SiO₂)、氮氧化矽(SiO_xN_y)或其任何組合。舉例來說，硬質罩幕層可為氮化物層，如氮化矽(Si₃N₄)。

可藉由任何合適的沉積製程來形成緩衝層，如化學氣相沉積法(Chemical Vapor Deposition,CVD)或自旋介電質製程 (spin-on dielectric processing)。可藉由任何合適的製程來形成硬質罩幕層，如CVD或自旋介電質製程。舉例來說，緩衝層和/或硬質罩幕層的形成可藉由用於化學氣相沉積之加強高深寬比的製程(enhanced High Aspect Ratio Process,eHARP)腔室；高密度電漿沉積如高密度電漿化學氣相沉積法(high density plasma chemical vapor deposition)；電漿輔助氧化(Plasma Enhanced Oxide,PEOX)製程；使用如化學氣相沉積的未摻雜矽玻璃(undoped silicon glass)；四乙基矽氧烷(tetraethoxysilane,TEOS)沉積；或高溫氧化(Hot Temperature Oxide,HTO)薄膜沉積。

於第1圖的實施例中，蝕刻硬質罩幕層130與緩衝層120以於半導體100中形成蝕刻區140。於特定的實施例中，亦可蝕刻基板110。於一些實施例中，可藉由濕式或乾式蝕刻進行蝕刻。非用於限制之濕式蝕刻製程的範例包括化學氣相蝕刻(chemical vapor etching)、金屬輔助蝕刻(metal assisted etching)以及無電鍍蝕刻(electroless etching)。舉例來說，可使用酸性的蝕刻溶液如包括硝酸(HNO₃)和/或氫氟酸(HF)的混合物進行化學氣相蝕刻。於特定的實施例中，濕式蝕刻製程可為緩衝級氧化蝕刻(buffered oxide etch)製程或緩衝級氫氟酸(buffered hydrofluoric acid)製程。非用於限制之乾式蝕刻製程的範例包括電漿蝕刻、濺鍍蝕刻、離子化蝕刻(ionization etching)以及反應性離子蝕刻(reactive ion etching)。

接著可佈植離子於蝕刻區140以形成內埋擴散區 150。在第1圖的實施例中，佈植離子的步驟(內埋擴散(buried diffusion,“BD”)佈植(implantation,“IMP”))產生基板110中的內埋擴散區150(內埋擴散(buried diffusion,“BD”))。於本發明特定的實施例中，可藉由在基板中摻雜n型摻雜物形成內埋擴散區。舉例來說，於一些實施例中，可在基板中摻雜砷離子以形成內埋擴散區。於一些實施例中，可在基板中摻雜磷離子。於一實施例中，可在基板中摻雜摻雜物的組合物。硬質罩幕層130可阻止被硬質罩幕層130覆蓋之區域中的離子擴散。

在形成內埋擴散區150之後，可沿著半導體形成第一介電填充材料。第2圖繪示依照本發明一實施例，在沉積第一介電填充材料之後的半導體的剖面圖。在第2圖中，於基板110上塗佈第一介電填充材料160(內埋擴散氧化物(buried diffusion oxide,“BD OX”)。第一介電填充材料160可為氧化矽(SiO₂)與氮氧化矽(SiO_xN_y)中的任一者或其任何組合。於一些實施例中，第一介電填充材料可包括介電材料的一或更多層。於第2圖的實施例中，第一介電填充材料實質上填充蝕刻區140，並覆蓋內埋擴散區150。

可藉由任何合適的沉積製程來形成第一介電填充材料，如CVD或自旋介電質製程。舉例來說，第一介電填充材料的形成可藉由用於化學氣相沉積之加強高深寬比的製程(enhanced High Aspect Ratio Process,eHARP)腔室；高密度電漿沉積如高密度電漿化學氣相沉積法(high density plasma chemical vapor deposition)；電漿輔助氧化(Plasma Enhanced Oxide,PEOX)製程；使用如化學氣相沉積的未摻雜矽玻璃(undoped silicon glass)；四乙基矽氧烷(tetraethoxysilane,TEOS)沉積；或高溫氧化(Hot Temperature Oxide,HTO)薄膜沉積。

於本發明一些實施例中，可移除過量的第一介電填充材料。舉例來說，可移除覆蓋硬質罩幕層130之第一介電填充材料160。於本發明之特定的實施例中，可移除覆蓋硬質罩幕層130之第一介電填充材料160以平坦化半導體的表面。第3圖繪示依照本發明一實施例，在移除過量的第一介電填充材料160之後的半導體100的剖面圖。於特定的實施例中，可藉由化學機械研磨移除第一介電填充材料160。如第3圖中所繪示，硬質罩幕層130可作為一停止蝕刻層以阻止進一步的研磨。於一實施例中，可藉由研磨以及蝕刻步驟的組合或單獨藉由蝕刻步驟移除過量的第一介電填充材料160。蝕刻製程可為先前定義過的濕式或乾式蝕刻。於一些實施例中，可藉由選擇性的蝕刻製程移除至少一部份之過量的第一介電填充材料，其中較佳地移除第一介電填充材料。

於特定的實施例中，可能想要在半導體的區域中形成溝槽。於一些實施例中，可形成多個溝槽。於本發明之一實施例中，可使用光刻法(photolithography)以及自對準圖案化形成一或多個溝槽。光刻法或光微影術(optical lithography)包括曝光並顯影光敏的聚合物或光阻以形成三維的圖案於基板上。用於光刻 製程的一般順序可包括製備基板、塗佈光阻、預焙、曝光、曝光後的烘烤、顯影以及後烘(post-baking)。大致上，建立穿過基板之光阻的均勻厚度可能是重要的。可選地，在塗佈光阻層之前可塗佈底部抗反射鍍膜(Bottom Anti-reflective Coating,BARC)的層至基板。在塗佈光阻之前，可塗佈助黏劑(adhesion promoter)至基板。

依照本發明特定的實施例，可使用自對準圖案化以於半導體中形成自對準接觸區。第4A-4D圖繪示依照本發明一實施例，在塗佈光阻層至半導體的至少一部份並進行自對準圖案化以於自對準接觸區中形成至少一個溝槽之步驟的過程中的半導體的各個區域以及示意圖。特別是，第4A圖繪示依照本發明一實施例，在塗佈光阻層之後的半導體的上視圖。第4B-4C圖繪示依照本發明一實施例，在塗佈光阻層至半導體的至少一部份並進行自對準圖案化以於自對準接觸區中形成至少一個溝槽之後的半導體的兩張剖面圖。第4D圖繪示依照本發明一實施例，在進行自對準圖案化並移除光阻層之後的半導體的上視圖。

於第4A圖的實施例中，塗佈光阻層190至半導體100。此光阻可經歷預焙、曝光、曝光後的烘烤、顯影以及後烘的步驟。處理之後，僅有半導體之特定想要的部分仍然被光阻層所覆蓋。於一些實施例中，僅有一部分的半導體係被光阻層覆蓋，然而在其他的實施例中，半導體的數個區塊係被光阻層覆蓋。仍然被光阻層覆蓋的部分基板將會免於隨後的蝕刻、離子佈 植，和/或其他的製程技術。

於本發明特定的實施例中，可蝕刻半導體之未被覆蓋的部分以形成溝槽170於基板110中。在蝕刻之後，可移除光阻，留下半導體中的自對準接觸區。第4D圖繪示半導體100中的自對準接觸區180。自對準接觸區180包括鄰近內埋擴散區150以及第一介電填充材料160的溝槽170。

第4B圖繪示在自對準圖案化過程中仍然被光阻層覆蓋之部分半導體的剖面圖。如第4B圖所示，並無蝕刻基板110以形成溝槽。第4C圖繪示蝕刻未被覆蓋的區塊以形成溝槽170。於第4C圖的實施例中，於內埋擴散區150的任一側形成溝槽170。可藉由任何合適的蝕刻製程來進行蝕刻，如先前敘述過的濕式或乾式蝕刻。

於特定的實施例中，接著可塗佈第二介電填充材料200至半導體。第5A-5B圖繪示依照本發明一實施例，在沉積第二介電填充材料200之後的半導體的兩張剖面圖。

第5A圖繪示在自對準圖案化過程中仍然被光阻層190覆蓋之區域的剖面圖。第5B圖繪示半導體之自對準接觸區的剖面圖。

於特定的實施例中，塗佈第二介電填充材料200覆蓋基板的至少一部份。於第5B圖所示之實施例中，第二介電填充材料200填充基板110中的溝槽170。第二介電填充材料200可為氧化矽(SiO₂)與氮氧化矽(SiO_xN_y)中的任一者或其任何組合。

可藉由任何合適的沉積製程來塗佈第二介電填充材料。舉例來說，可藉由化學氣相沉積製程如eHARP(加強高深寬比的製程)或高密度電漿化學氣相沉積法塗佈第二介電填充材料。於特定的實施例中，可藉由自旋介電質製程塗佈第二介電填充材料。舉例來說，可藉由用於化學氣相沉積之加強高深寬比的製程(eHARP)腔室；高密度電漿沉積如高密度電漿化學氣相沉積法；電漿輔助氧化(PEOX)製程；使用如化學氣相沉積的未摻雜矽玻璃；四乙基矽氧烷(TEOS)沉積；或高溫氧化(HTO)薄膜沉積形成第二介電填充材料。

於一些實施例中，可移除過量的第二介電填充材料。舉例來說，可移除覆蓋硬質罩幕層130的第二介電填充材料200。於本發明之特定的實施例中，可移除覆蓋硬質罩幕層130之第二介電填充材料200以平坦化半導體的表面。於特定的實施例中，可藉由化學機械研磨、蝕刻或其任何組合移除第二介電填充材料200。第6A-6C圖繪示依照本發明一實施例，在移除過量的第二介電填充材料之後的半導體的各個區域以及示意圖。

更具體地，第6A圖繪示在自對準圖案化過程中，半導體100之仍然被光阻層覆蓋的區域的剖面圖。如第6A圖所示，考慮到平坦化的表面，硬質罩幕層130阻止第一介電填充材料進一步被移除。

第6B圖繪示半導體100之自對準接觸區180的剖面圖。第6C圖繪示依照本發明之一實施例，在移除過量之第二 介電填充材料200之後的半導體100的上視圖。第6C圖顯示半導體100之自對準接觸區180中的第二介電填充材料200以及第一介電填充材料160。

依照特定的實施例，接著可移除硬質罩幕層130。第7A-7C圖繪示依照本發明一實施例，在移除硬質罩幕層130之後的半導體的各個區域以及示意圖。

第7A圖繪示在自對準圖案化過程中，仍然被光阻層覆蓋的區域的剖面圖。第7B圖繪示半導體100之自對準接觸區180的剖面圖。第7C圖繪示在移除硬質罩幕層130之後的半導體100的上視圖。

如先前所提及，硬質罩幕層可為任何合適的材料如氮化矽，此材料阻止覆蓋區域中的離子擴散。考慮到平坦化的表面，硬質罩幕層亦可阻止第一介電填充材料進一步的研磨。可藉由任何合適的移除方法如化學機械研磨、蝕刻或其任何組合移除硬質罩幕層。

於本發明之特定的實施例中，接著可移除第一介電填充材料。於一些實施例中，移除第一介電填充材料提供實質上平坦化的表面起伏。於一實施例中，可隨著第一介電填充材料一起移除緩衝層。第8A-8C圖繪示依照本發明一實施例，在移除第一介電填充材料與緩衝層之後的半導體的各個區域以及示意圖。

特別地，第8A圖繪示在自對準圖案化過程中，仍然被光阻層覆蓋的區域的剖面圖。第8B圖繪示半導體100之自 對準接觸區180的剖面圖。第8C圖繪示依照本發明之實施例，在移除第一介電填充材料160與緩衝層120之後的半導體100的上視圖。

可藉由任何合適的方法移除第一介電填充材料。舉例來說，可藉由蝕刻如濕式蝕刻或乾式蝕刻，或藉由化學機械研磨移除第一介電填充材料。於一些實施例中，可藉由蝕刻以及化學機械研磨移除第一介電填充材料。於特定的實施例中，可藉由選擇性的蝕刻製程移除第一介電填充材料。舉例來說，在第一介電填充材料包括氧化矽的實施例中，蝕刻製程可具有對矽的高度選擇性。

於一些實施例中，可隨著第一介電填充材料160一起移除緩衝層120。於其他的實施例中，可隨著第一介電填充材料一起部分地移除緩衝層，並藉由隨後的製程完全地移除緩衝層。可藉由任何合適的移除方法如化學機械研磨、蝕刻或其任何組合移除緩衝層。

於第8A圖的實施例中，移除第一介電填充材料與緩衝層造成實質上平的表面起伏。在快閃記憶體裝置中，當快閃記憶體裝置之記憶胞的尺寸減小時，發生阻止進一步減小尺寸並同時維持記憶胞的性能與各自之功能的問題。傳統的製程造成記憶胞上大的表面起伏。此變化有部分係因為內埋擴散氧化區的存在。當形成並且蝕刻字元線至想要的結構，因為大的表面起伏，所以不想要的殘餘材料仍然可留在微間隙(crevices)中或沿著邊 緣。此殘餘材料被稱為「縱梁」(stringer)。

本發明提供一種已減小表面起伏，並因此減少字元線縱梁問題之半導體裝置的製造方法，以及由這類方法製成的半導體記憶體裝置。本發明提供減小快閃記憶體裝置之尺寸的能力。舉例來說，在第8A圖的實施例中，移除第一介電填充材料之後，基板實質上係平的。在不欲受限於理論的情況下，減小的表面起伏允許在沒有不想要的殘餘材料或「縱梁」形成的情形下，隨後沉積以及形成字元線。

於本發明之特定的實施例中，可移除第一介電層。於特定的實施例中，接著可移除第一導電層以及第二導電層。第9A-9B圖繪示依照本發明一實施例，在沉積第一介電層210、第一導電層220以及第二導電層230之後的半導體100的兩張剖面圖。可藉由任何合適的沉積製程形成這些層，如CVD或旋轉塗佈。舉例來說，可藉由用於化學氣相沉積之加強高深寬比的製程(eHARP)腔室；高密度電漿沉積如高密度電漿化學氣相沉積法；電漿輔助氧化(PEOX)製程；使用如化學氣相沉積的未摻雜矽玻璃；四乙基矽氧烷(TEOS)沉積；或高溫氧化(HTO)薄膜沉積形成第一介電層。

第一介電層210可為任何合適的介電質，如氧化矽(SiO₂)、氮化矽(Si₃N₄)、氮氧化矽(SiO_xN_y)或其任何組合。於第9A圖繪示的實施例中，第一介電層包括一氧氮氧(ONO)層。第一導電層可包括任何合適的導電材料如多晶矽。於第9A圖繪示的實 施例中，導電層包括多晶矽。第二導電層可包括任何合適的導電材料如金屬矽化物(metal silicide)。舉例來說，第二導電層可包括鉭矽化物、矽化鈦、矽化鈷、鎳矽化物、鉑矽化物、矽化鎢或其任何的組合。於第9A圖繪示的實施例中，第二導電層包括矽化鎢。

於本發明之特定的實施例中，可於半導體中蝕刻一或多條字元線。第10A-10D圖繪示依照本發明一實施例，在蝕刻多條字元線240之後的半導體100的各個區域以及示意圖。

特別地，第10A圖繪示在自對準圖案化過程中仍然被光阻層覆蓋且包括字元線240之區域的剖面圖。第10B圖繪示在自對準圖案化過程中仍然被光阻層覆蓋且在蝕刻之後不包括字元線之區域的剖面圖。第10C圖繪示在蝕刻字元線240之後的半導體100之自對準接觸區180的剖面圖。

第10D圖繪示依照本發明一實施例，在蝕刻字元線240之後的半導體的上視圖。可藉由任何合適的製程蝕刻字元線240，如濕式或乾式蝕刻。於第10D圖的實施例中，蝕刻字元線240垂直於內埋擴散區150。

第11圖繪示依照本發明一實施例，在蝕刻至少兩條字元線之後的一部份半導體的透視圖。於第11圖的實施例中，蝕刻包括第一導電層220與第二導電層230的字元線240垂直於內埋擴散區150。

第12圖繪示依照本發明一實施例，一種半導體記憶 體裝置300的形成方法的製程流程圖。於本發明之範例性實施例中，形成一種半導體記憶體裝置的方法包括提供基板、緩衝層以及硬質罩幕層的步驟310。第12圖所示之方法，更包括於基板中形成內埋擴散區的步驟320、沿著基板沉積第一介電填充材料的步驟330以及移除硬質罩幕層上之過量的第一介電填充材料的步驟340。於特定的實施例中，於基板中形成內埋擴散區的步驟可包括於基板中摻雜n型摻雜物，如可選擇的步驟500所示。於特定的實施例中，沿著基板沉積第一介電填充材料的步驟可包括沉積氧化矽，如可選擇的步驟510所示。於特定的實施例中，移除硬質罩幕層上之過量的第一介電填充材料的步驟可包括化學機械研磨第一介電填充材料，如可選擇的步驟520所示。繪示於第12圖中的實施例更包括塗佈光阻層至半導體之至少一部份的步驟350、進行自對準圖案化以於半導體之自對準接觸區中形成至少一個溝槽的步驟360以及移除光阻層的步驟370。第12圖中所示之方法更包括沿著基板沉積第二介電填充材料的步驟380。

第13圖繪示依照本發明一實施例，接續第12圖所繪示之一種半導體記憶體裝置的形成方法的製程流程圖。第13圖所示之本發明的範例性實施例中，一種半導體記憶體裝置的形成方法更包括移除硬質罩幕層上之過量的第二介電填充材料的步驟390、移除硬質罩幕層的步驟400以及移除第一介電填充材料的步驟410。於特定的實施例中，移除第一介電填充材料的步驟可包括使用對於矽有高度選擇性的蝕刻劑來蝕刻半導體，如可 選擇的步驟530所繪示。第13圖所示之方法更包括沉積第一介電層的步驟420。於特定的實施例中，沉積第一介電層的步驟可包括沉積氧氮氧層，如可選擇的步驟540所繪示。此外，此實施例中所形成的字元線係藉由沿著第一介電層沉積第一導電層的步驟430、沿著第一導電層沉積第二導電層的步驟440以及於半導體中蝕刻至少一條字元線的步驟450。於特定的實施例中，沿著第一介電層沉積第一導電層的步驟可包括沿著第一介電層沉積多晶矽，如可選擇的步驟550所繪示。於特定的實施例中，沿著第一導電層沉積第二導電層的步驟可包括沿著第一導電層沉積矽化鎢，如可選擇的步驟560所繪示。本發明之方法可包括繪示於第12圖與第13圖中的步驟的各式組合。

本發明可應用於任何合適的半導體製造。舉例來說，本發明之方法可應用於製造任何非揮發性記憶體裝置。舉例來說，本方法可應用於製造Nbit記憶胞。

本發明之一方面提供一種具有記憶胞的半導體，使用用於製造本發明之具有記憶胞的半導體的製程或方法來製造此半導體。於本發明特定的其他實施例中，可使用在此敘述的任何方法製造半導體裝置。

本發明所屬技術領域具有通常知識者將想到本文所闡述之本發明的許多修改以及其他實施例，這些發明涉及具有前述之描述以及所附圖示之教示的益處。因此，應當理解本發明不限於公開的特定實施例，修改和其他實施例應被包括在所附申請 專利範圍的範圍內。儘管在此使用特定的用語，它們僅係用於通用以及描述性的意義，並非用於限制之目的。

310、320、330、340、350、360、370、380、500、510、520‧‧‧步驟

Claims (20)

1. 一種半導體記憶體裝置的製造方法，包括：提供一基板、一緩衝層以及一硬質罩幕層；於該基板中形成一內埋擴散區；沿著該基板沉積一第一介電填充材料；移除該硬質罩幕層上之過量的該第一介電填充材料；進行自對準圖案化以於該半導體記憶體裝置之一自對準接觸區中形成至少一溝槽；沿著該基板沉積一第二介電填充材料；移除該硬質罩幕層上之過量的該第二介電填充材料；移除該硬質罩幕層；以及移除該第一介電填充材料。
2. 如申請專利範圍第1項所述之方法，更包括在進行自對準圖案化之前塗佈一光阻層至該半導體的至少一部份。
3. 如申請專利範圍第2項所述之方法，更包括在進行自對準圖案化之後移除該光阻層。
4. 如申請專利範圍第1項所述之方法，更包括在移除該第一介電填充材料之後沉積一第一介電層。
5. 如申請專利範圍第4項所述之方法，更包括沿著該第一介電層沉積一第一導電層。
6. 如申請專利範圍第5項所述之方法，更包括沿著該第一導電層沉積一第二導電層。
7. 如申請專利範圍第6項所述之方法，更包括於該半導體中蝕刻至少一字元線。
8. 如申請專利範圍第1項所述之方法，其中該內埋擴散區係藉由在該基板中摻雜n型摻雜物所形成。
9. 如申請專利範圍第1項所述之方法，其中於沉積該第一介電填充材料之步驟包括沉積氧化矽。
10. 如申請專利範圍第1項所述之方法，其中於移除過量的該第一介電填充材料之步驟包括化學機械研磨以平坦化該第一介電填充材料。
11. 如申請專利範圍第1項所述之方法，其中在移除該第一介電填充材料時包括使用對於矽具有一高度選擇性的一蝕刻劑蝕刻該半導體。
12. 如申請專利範圍第4項所述之方法，其中在沉積該第一介電層之步驟包括沉積一氧氮氧(oxide-nitride-oxide)層。
13. 如申請專利範圍第5項所述之方法，其中於沿著該第一介電層沉積該第一導電層之步驟包括沉積多晶矽。
14. 如申請專利範圍第6項所述之方法，其中在沉積該第二導電層之步驟包括沉積矽化鎢。
15. 一種半導體裝置，包括：一基板；一內埋擴散區，位於該基板中，其中該基板以及該內埋擴散區具有減小的一表面起伏(topology)；以及 一字元線，沿著該基板以及該內埋擴散區配置；其中，該字元線橫跨該內埋擴散區。
16. 如申請專利範圍第15項所述之半導體裝置，其中該字元線包括一第一導電層以及一第二導電層。
17. 如申請專利範圍第15項所述之半導體裝置，其中該內埋擴散區包括砷離子。
18. 如申請專利範圍第16項所述之半導體裝置，其中一第一介電層包括一氧氮氧層。
19. 如申請專利範圍第16項所述之半導體裝置，其中該第一導電層包括多晶矽。
20. 如申請專利範圍第16項所述之半導體裝置，其中該第二導電層包括矽化鎢。