JP3588449B2

JP3588449B2 - 半導体記憶装置およびその製造方法

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Publication number: JP3588449B2
Application number: JP2001018432A
Authority: JP
Inventors: 直樹上田
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Priority date: 2001-01-26
Filing date: 2001-01-26
Publication date: 2004-11-10
Anticipated expiration: 2021-01-26
Also published as: JP2002222877A

Description

【０００１】
【発明の属する技術分野】
この発明は、各メモリセルに対して自己整合的に選択ゲートが形成された半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高性能化，高機能化の進展に伴ってその集積度は増加の一途をたどり、その結果チップサイズは大きくなる傾向にある。ところが、一方においては、半導体集積回路の価格低減の要求も厳しく、チップサイズの縮小が大きな課題の一つとなっている。
【０００３】
不揮発性半導体記憶装置においてもチップサイズ縮小が課題となっており、チップサイズ縮小化の手法の一つとして、基板表面に形成していた所謂選択トランジスタを、半導体基板の一部に穿たれた溝（トレンチ）の側壁に形成する方法が提案され、実用化されている。
【０００４】
以下、上記選択トランジスタを半導体基板の溝の側壁に形成する不揮発性半導体装置の製造方法について説明する。図８は、従来の不純物拡散領域の形成時における不揮発性半導体メモリの主要部（メモリセル）の概略断面図である。図８において、１はシリコン基板、２はトンネル絶縁膜（酸化膜）、３は浮遊ゲート、４は窒化シリコン膜、５はメモリセル拡散領域、６は選択トランジスタ（埋め込みトランジスタ）の絶縁膜である。
【０００５】
この製造方法では、上記シリコン基板１の表面に窒化シリコン膜４をマスクとして溝７を形成し、以降の工程において溝７の中に導電性の材料を埋め込んでゲート電極とし、溝７の底面および側壁に選択トランジスタを形成する。そのために、半導体基板１の表面から鉛直方向に対してある角度で、溝７の一方の側壁８のみに不純物をイオン注入（斜めイオン注入）してメモリセル拡散領域５を形成している。
【０００６】
この場合、上記浮遊ゲート３の下にあるトンネル酸化膜２の一部にも不純物が注入されるため、トンネル酸化膜２の品質が劣化してしまう。この劣化は、イオンの衝突によるトンネル酸化膜２とシリコン基板１との境界面でのシリコン結晶の転移発生による。また、トンネル酸化膜２中に残留する不純物イオンによるバリアハイトの低下によるものである。
【０００７】
そこで、図９に示すようなトンネル酸化膜への不純物注入を避ける不純物拡散領域の形成方法が提案されている。図９（ａ）は不純物拡散領域の形成時における断面図であり、図９（ｂ）は完成時の概略断面図である。尚、図９（ａ）から図９（ｂ）に至る工程の説明は省略する。また、図８と同じ部位には同じ番号を付与している。図９（ａ）に示すごとく、溝７を形成する前に、トンネル絶縁膜２，浮遊ゲート３，窒化シリコン膜４の両側壁に側壁スペーサ９を形成している。そのために、以後斜めイオン注入を行う際に、側壁スペーサ９の存在によってトンネル絶縁膜２の一部に不純物が注入されることが避けられるのである。
【０００８】
尚、図９（ｂ）において、１０は選択トランジスタのゲート電極である。また、１１は絶縁膜、１２は複合酸化膜、１３は浮遊ゲート導電層、１４は制御ゲートである。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のトンネル絶縁膜２，浮遊ゲート３，窒化シリコン膜４の両側壁に側壁スペーサ９を形成して斜めイオン注入を行う不揮発性半導体記憶装置の製造方法においては、図９（ｂ）に示す完成時の概略断面図から分かるように、溝７における不純物拡散領域５が形成されない側の側壁領域（丸印Ａの領域）に、浮遊ゲート３で制御ができない領域が発生する。この部分はメモリセルトランジスタにも選択トランジスタにも属さない無効領域となり、結果的にメモリセルのセル面積が上記不要な領域分だけ増大してしまうという問題がある。
【００１０】
そこで、この発明の目的は、無効領域の発生を抑え、メモリセルのセル面積の縮小、延いてはチップサイズ縮小を可能とする半導体記憶装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、第１導電型の半導体基板上に第１絶縁膜を介して浮遊ゲート電極を積層して成るメモリセルトランジスタと，このメモリセルトランジスタに隣接して上記半導体基板に形成された溝に選択トランジスタのゲート電極を埋め込んだ構造を有する半導体記憶装置において、上記溝における一側壁のみに形成された不純物拡散領域と、上記選択トランジスタのゲート電極の上端部と上記不純物拡散領域の形成側に在る上記第１絶縁膜および浮遊ゲート電極との間に形成された絶縁膜スペーサと、上記選択トランジスタのゲート電極の上端部と上記不純物拡散領域の非形成側に在る上記第１絶縁膜および浮遊ゲート電極との間に形成された上記絶縁膜スペーサの厚さよりも薄い絶縁膜を備えたことを特徴としている。
【００１２】
上記構成によれば、上記選択トランジスタのゲート電極の上端部と上記不純物拡散領域の形成側に在る第１絶縁膜および浮遊ゲート電極との間には、絶縁膜スペーサが形成されている。したがって、上記選択トランジスタのゲート電極が埋め込まれる溝の側壁に斜めイオン注入によって上記不純物拡散領域が形成される際に、トンネル酸化膜としての第１絶縁膜に不純物が注入されることが防止される。
【００１３】
一方、上記選択トランジスタのゲート電極の上端部と上記不純物拡散領域の非形成側に在る上記第１絶縁膜および浮遊ゲート電極との間には、上記絶縁膜スペーサの厚さよりも薄い絶縁膜のみが形成されている。したがって、上記溝における不純物拡散領域が形成されていない側の側壁には上記浮遊ゲート電極によって制御されない領域は殆ど存在しない。すなわち、この発明によれば、メモリセルトランジスタにも選択トランジスタにも属さない無効領域は殆どないのである。
【００１４】
また、第２の発明は、第１導電型の半導体基板上に第１絶縁膜，浮遊ゲートとなる第１導電膜および第１窒化シリコン膜を順次堆積し，フォトリソグラフィー技術によってビットラインおよび選択ゲートの形成領域を設定する工程と、異方性エッチングによって，上記第１窒化シリコン膜，第１導電膜および第１絶縁膜をエッチングして上記半導体基板を露出させる工程と、表面に第２窒化シリコン膜を堆積させた後，さらにその上に化学気相成長法（ＣＶＤ）酸化膜を堆積させる工程と、上記ＣＶＤ酸化膜と上記第１窒化シリコン膜上の第２窒化シリコン膜を異方性エッチングによってエッチバックし，上記第１絶縁膜，第１導電膜および第１窒化シリコン膜の積層構造物の両側方に側壁スペーサを形成する工程と、フォトリソグラフィー技術によって，レジストパターンを上記各積層構造物に関して，一方の側壁スペーサを完全に覆うようにパターニングし，他方の側壁スペーサのみを除去する工程と、上記レジストパターンを除去した後，異方性エッチングによって上記半導体基板表面に溝を形成する工程と、上記溝の内壁全体にゲート絶縁膜を形成する工程と、斜めイオン注入によって，上記溝の側壁における上記側壁スペーサが形成されている側のみに第２導電型の不純物を注入する工程と、上記溝にゲート電極材料を埋め込む工程を備えたことを特徴とする半導体記憶装置の製造方法。
【００１５】
上記構成によれば、半導体基板上に順次堆積された第１絶縁膜，第１導電膜および第１窒化シリコン膜における両側方に側壁スペーサを形成した後に一方の側壁スペーサを除去する。そして、残った側壁スペーサと第１，第２窒化シリコン膜とをマスクとして半導体基板表面に自己整合的に溝を形成し、この溝における側壁スペーサ形成側の側壁に斜めイオン注入によって不純物を注入するようにしている。したがって、上記イオン注入の際にトンネル酸化膜となる第１絶縁膜に不純物が注入されることが防止される。
【００１６】
また、上記溝の側壁スペーサが形成されていない側における浮遊ゲートとなる第１導電膜の側方には、上記側壁スペーサの厚さよりも薄い第２窒化シリコン膜のみが形成されている。したがって、上記溝における不純物が注入されていない側の側壁には上記浮遊ゲート電極によって制御されない領域は殆ど存在しない。すなわち、この発明によれば、メモリセルトランジスタにも選択トランジスタにも属さない無効領域は殆どないのである。
【００１７】
また、第３の発明は、第１導電型の半導体基板上に第１絶縁膜,浮遊ゲートとなる第１導電膜および第１窒化シリコン膜を順次堆積し,フォトリソグラフィー技術によってビットラインおよび選択ゲートの形成領域を設定する工程と、異方性エッチングによって,上記第１窒化シリコン膜,第１導電膜および第１絶縁膜をエッチングして上記半導体基板を露出させる工程と、表面に第２窒化シリコン膜を堆積させた後,更にその上にＣＶＤ酸化膜を堆積させる工程と、上記ＣＶＤ酸化膜と上記第１窒化シリコン膜上の第２窒化シリコン膜を異方性エッチングによってエッチバックし,上記第１絶縁膜,第１導電膜および第１窒化シリコン膜の積層構造物の両側方に側壁スペーサを形成する工程と、フォトリソグラフィー技術によって,レジストパターンを上記各積層構造物に関して,一方の側壁スペーサを完全に覆うようにパターニングし,他方の側壁スペーサのみを除去する工程と、上記レジストパターンを除去した後に,異方性エッチングによって上記半導体基板表面に溝を形成する工程と、上記溝の内壁全体にゲート絶縁膜を形成する工程と、上記溝にゲート電極材料を堆積させ,平坦化することによって上記溝内にのみ上記ゲート電極材料を埋め込む工程と、上記側壁スペーサを除去する工程と、上記半導体基板の表面に対してほぼ垂直な方向からのイオン注入によって,上記溝の側壁における後に上記側壁スペーサが除去された側のみに第２導電型の不純物を注入する工程を備えたことを特徴としている。
【００１８】
上記構成によれば、半導体基板上に順次堆積された上記第１絶縁膜,第１導電膜および第１窒化シリコン膜における両側方に側壁スペーサを形成した後に、一方の側壁スペーサを除去する。そして、残った側壁スペーサと第１,第２窒化シリコン膜とをマスクとして半導体基板表面に自己整合的に溝を形成し、この溝の内壁全体にゲート絶縁膜を形成し、さらに上記溝にゲート電極材料を埋め込んで平坦化する。そうした後、残った側壁スペーサを除去し、この側壁スペーサを除去した領域から上記半導体基板の表面に対して略垂直方向に上記溝の側壁にイオン注入によって不純物を注入するようにしている。したがって、上記イオン注入の際にトンネル酸化膜となる第１絶縁膜に不純物が注入されることが防止される。
【００１９】
また、上記溝の不純物が注入されていない側における浮遊ゲートとなる第１導電膜の側方には、上記側壁スペーサの厚さよりも薄い第２窒化シリコン膜のみが形成されている。したがって、上記溝における不純物が注入されていない側の側壁には上記浮遊ゲート電極によって制御されない領域は殆ど存在しない。すなわち、この発明によれば、メモリセルトランジスタにも選択トランジスタにも属さない無効領域は殆どないのである。
【００２０】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１〜図５は、本実施の形態の半導体記憶装置の各製造工程における断面図である。第１導電型の半導体基板２１上に、トンネル酸化膜２２となる第１絶縁膜（７ｎｍ〜１１ｎｍ）を介して、浮遊ゲート電極２３となる第１導電層（５０ｎｍ〜１００ｎｍ）が形成される。さらに、窒化シリコン膜２４（５０ｎｍ〜２００ｎｍ）を堆積して、フォトリソグラフィー技術によって、ビットラインおよび選択ゲートを形成する領域を設定する。しかる後に、異方性エッチングによって、上記窒化シリコン膜４，第１導電膜，第１絶縁膜をエッチングして半導体基板２１を露出させて、図１（ａ）に示すように、積層されたトンネル酸化膜２２，浮遊ゲート電極２３および窒化シリコン膜２４を形成する。
【００２１】
次に、図１（ｂ）に示すように、表面全体に、薄い窒化シリコン膜２５を堆積させる。この窒化シリコン膜２５は、後にＣＶＤによる酸化膜で形成される側壁スペーサを除去する際に、同じ酸化膜であるトンネル酸化膜２２をエッチングから保護するために形成されるものである。尚、その膜厚は、上記側壁スペーサを除去するエッチングにおける酸化膜の窒化膜に対する選択比を１００とすると、上記側壁スペーサの幅の１／１００にエッチング量のバラツキと窒化シリコン膜２５の膜厚のバラツキとを加えた程度であればよい。さらに、図１（ｃ）に示すように、全体にＣＶＤによってＣＶＤ酸化膜２６を２０ｎｍ〜４０ｎｍの膜厚で堆積させる。
【００２２】
次に、図２（ｄ）に示すように、上記ＣＶＤ酸化膜２６と下層の窒化シリコン膜２４上に在る窒化シリコン膜２５とを異方性エッチングでエッチバックし、トンネル酸化膜２２，浮遊ゲート２３および窒化シリコン膜２４の積層構造物の両側壁に側壁スペーサ２７を形成する。この側壁スペーサ２７の幅は、斜め注入される不純物イオンがトンネル酸化膜２２の領域に侵入するのを防ぐのであるからイオン注入に対する絶縁膜のマスク性で決まる。例えば、側壁スペーサ２７が酸化シリコン膜で形成され、注入イオンが砒素イオンであり、注入エネルギーが１５ｋｅＶである場合には、０．０２μ〜０．０４μ程度になる。
【００２３】
次に、図２（ｅ）に示すように、フォトリソグラフィー技術によって、レジストパターン２８を形成する。その場合、各レジストパターン２８は、各メモリセルに対応して形成され、一つのレジストパターン２８における一側２８ａは窒化シリコン膜２４上に位置する一方、他側２８ｂは互いに隣接する側壁スペーサ２７間に位置して、一方の側壁スペーサ２７ａを完全に露出させるようにパターニングされる。その後、図２（ｆ）に示すように、レジストパターン２８によって覆われていない方の側壁スペーサ２７ａのみをエッチングによって除去する。その際におけるエッチングは、窒化シリコン膜２８に対して酸化膜エッチングの選択比が大きいエッチングであって、等方性のエッチングであることが好ましい。例えば、このようなエッチング法としてはフッ酸浸液によるエッチングがある。
【００２４】
次に、図３（ｇ）に示すように、上記レジストパターン２８を除去し、窒化シリコン膜２４と酸化膜とに対してシリコンエッチングの選択比が高い異方性エッチングを用いて、半導体基板２１をエッチングして溝２９を形成する。尚、その場合における溝２９の断面形状は、深さをＤ，幅をＷとし、メモリセルトランジスタと後に自己整合的に溝２９に形成される埋め込みトランジスタ（選択トランジスタ）との間に形成される不純物拡散領域の深さをＸ_ｊとし、設計上必要とされる埋め込みトランジスタの実効チャンネル長をＬ_ｅｆｆとすると、次式
（Ｗ＋２×Ｄ）−Ｘ_ｊ＝Ｌ_ｅｆｆ
を満たすように決定される。
【００２５】
次に、図３（ｈ）に示すように、上記溝２９の内壁全体にゲート絶縁膜３０を形成する。そして、図３（ｉ）に示すように、側壁スペーサ２７下部における半導体基板２１のみに不純物を導入できる角度で、第２導電型の不純物をイオン注入する。その際に、注入方向が鉛直線となす角度をθ、溝２９の底面から窒化シリコン膜２４の上端までの高さをＨ、溝２９の幅をＷとすると、θは次式
ｔａｎθ＝Ｗ／Ｈ
によって決定される。この角度θで注入を行うことによって、溝２９の側面に不純物拡散領域３１が形成される。しかも、トンネル酸化膜２２，浮遊ゲート２３および窒化シリコン膜２４の側方に形成された側壁スペーサ２７がトンネル酸化膜２２に達する不純物イオンのマスクとして機能するため、トンネル酸化膜２２の品質は保たれる。
【００２６】
その後、図４（ｊ）に示すように、後に選択ゲートとなる導電層３２を溝２９に埋め込んで平坦化する。そして、図４（ｋ）に示すように、エッチバックを行って窒化シリコン膜２４と、窒化シリコン膜２４の側方の窒化シリコン膜２５と、側壁スペーサ２７の上部とを露出させる。その際に、平坦化された導電層３２の表面を、浮遊ゲート２３の上面と下面との間に位置させる。その後、図４（ｌ）に示すように、導電層３２上のギャップ部に酸化膜３３を埋め込んで平坦化する。
【００２７】
しかる後に、図５（ｍ）に示すように、シリコンおよび窒化シリコン膜に対してエッチング選択比が高い燐酸浸液等を用いた等方性のエッチング法によって、浮遊ゲート２３上の窒化シリコン膜２４を選択的に除去する。次に、図５（ｎ）に示すように、浮遊ゲート２３上に、浮遊ゲート２３と電気的に接合する２層目の浮遊ゲート材料３４を堆積する。そして、図５（ｏ）に示すように、全面に酸化膜／窒化膜／酸化膜の複合絶縁膜３５を堆積し、さらに後に制御ゲートとなる導電層３６を１００ｎｍ〜２００ｎｍの膜厚で堆積する。尚、複合絶縁膜３５は、制御電圧のスケーリングによっても異なるが、通常１２ｎｍ〜２０ｎｍの膜厚で形成する。
【００２８】
尚、上述の工程において、上記浮遊ゲート２３上に形成される２層目の浮遊ゲート材料３４は省略しても差し支えない。
【００２９】
その後、ワードラインの領域をリソグラフィーによって設定し、公知の方法によって、導電層３６，複合絶縁膜３５，浮遊ゲート材料３４および浮遊ゲート２３を一括してエッチングしてワードラインを形成する。こうして、不揮発性半導体記憶装置が形成される。
【００３０】
このように、本実施の形態においては、半導体基板２１上におけるメモリセル形成領域に順次積層されたトンネル絶縁膜２２，浮遊ゲート２３，窒化シリコン膜２４の両側方に側壁スペーサ２７を形成する。そして、両側壁スペーサ２７のうち一方の側壁スペーサ２７ａのみをエッチングによって除去する。その後、窒化シリコン膜２４および残った側壁スペーサ２７をマスクとして半導体基板２１の表面に溝２９を形成し、斜めイオン注入を行って、側壁スペーサ２７が形成されている側の溝２９の側壁に不純物拡散領域３１を形成するようにしている。したがって、側壁スペーサ２７が存在しない側の溝２９の側壁は、浮遊ゲート２３の側端部の略直下に位置していることになる。
【００３１】
したがって、上記不純物拡散領域３１が形成されない側の溝２９の側壁に、浮遊ゲート２３によって制御できない領域は殆ど存在しない。したがって、メモリセルトランジスタにも選択トランジスタにも属さない無効領域がなくなり、結果的にメモリセルのセル面積を縮小でき、延いてはチップサイズを縮小することができるのである。
【００３２】
＜第２実施の形態＞
図６および図７は、本実施の形態の半導体記憶装置の各製造工程における断面図である。上記第１実施の形態における図１（ａ）〜図３（ｈ）と同様にして、第１導電型の半導体基板４１上に、トンネル酸化膜４２，浮遊ゲート電極４３および窒化シリコン膜４４を形成し、窒化シリコン膜４５および側壁スペーサ４６を形成する。そして、一方の側壁スペーサ４６のみをエッチングによって除去し、異方性エッチングによって形成した溝の内壁全体にゲート絶縁膜４７を形成する。その際における上記溝の断面形状は、上記第１実施の形態と同様にして設定する。次に、上記第１実施の形態における図４（ｊ）〜図４（ｋ）と同様にして、後に選択ゲートとなる導電層４８を溝に埋め込んで平坦化し、エッチバックを行って窒化シリコン膜４４と、窒化シリコン膜４４の側面の窒化シリコン膜４５と、側壁スペーサ４６の上部とを露出させる。こうして、図６（ａ）に示す半導体構造が得られる。
【００３３】
次に、図６（ｂ）に示すように、シリコンと窒化シリコンに対して選択比が高いエッチング法によって、側壁スペーサ４６を除去する。その後、ほぼ垂直の方向から不純物イオンの注入を行うことによって、側壁スペーサ４６が除去された領域にのみ、自己整合的に不純物拡散領域４９を形成する。次に、図６（ｃ）に示すように、導電層４８上のギャップ部に酸化膜５０を埋め込んで平坦化する。その後に、図７（ｄ）に示すように、シリコンおよび窒化シリコン膜に対してエッチング選択比が高い燐酸浸液等を用いた等方性のエッチング法によって、浮遊ゲート４３上の窒化シリコン膜４４を選択的に除去する。次に、浮遊ゲート４３上に、浮遊ゲート４３と電気的に接合する２層目の浮遊ゲート材料５１を堆積する。そして、図７（ｅ）に示すように、全面に酸化膜／窒化膜／酸化膜の複合絶縁膜５２を堆積し、さらに後に制御ゲートとなる導電層５３を堆積する。尚、複合絶縁膜５２は制御電圧のスケーリングによっても異なるが、通常１２ｎｍ〜２０ｎｍの膜厚で形成する。
【００３４】
尚、上述の工程において、上記浮遊ゲート４３上に形成される２層目の浮遊ゲート材料５１は省略しても差し支えない。
【００３５】
その後、ワードラインの領域をリソグラフィーによって設定し、公知の方法によって、導電層５３，複合絶縁膜５２，浮遊ゲート材料５２および浮遊ゲート４３を一括してエッチングしてワードラインを形成する。こうして、不揮発性半導体記憶装置が形成される。
【００３６】
このように、本実施の形態においては、半導体基板４１上におけるメモリセル形成領域に順次積層されたトンネル絶縁膜４２，浮遊ゲート４３，窒化シリコン膜４４の両側方に側壁スペーサ４６を形成する。そして、両側壁スペーサ４６のうち一方の側壁スペーサ４６のみをエッチングによって除去する。その後、窒化シリコン膜４４および残った側壁スペーサ４６をマスクとして半導体基板４１の表面に溝を形成し、導電層４８を溝に埋め込んで平坦化し、エッチバックを行って窒化シリコン膜４４と、窒化シリコン膜４４の側面の窒化シリコン膜４５と、側壁スペーサ４６の上部とを露出させる。そうした後、エッチングによって側壁スペーサ４６を除去し、ほぼ垂直の方向から不純物イオンの注入を行うことによって、側壁スペーサ４６が後から除去された領域にのみ、自己整合的に不純物拡散領域４９を形成するようにしている。したがって、不純物拡散領域４９が存在しない側の溝の側壁は、浮遊ゲート４３の側端部の略直下に位置していることになる。
【００３７】
したがって、上記不純物拡散領域４９が形成されない側の溝の側壁に、浮遊ゲート４３によって制御できない領域は殆ど存在しない。したがって、メモリセルトランジスタにも選択トランジスタにも属さない無効領域がなくなり、結果的にメモリセルのセル面積を縮小でき、延いてはチップサイズを縮小することができるのである。
【００３８】
尚、上記両実施の形態は、上記導電層（制御ゲート層）３６，５３と導電層（選択ゲート）３２，４８とが電気的または物理的に接合されている構造の半導体記憶装置にも適用可能であることは言うまでもない。
【００３９】
【発明の効果】
以上より明らかなように、第１の発明の半導体記憶装置は、半導体基板上に第１絶縁膜と浮遊ゲート電極とで成るメモリセルトランジスタを形成し、このメモリセルトランジスタに隣接して上記半導体基板上に形成された溝に選択トランジスタのゲート電極を埋め込んだ構造を有する半導体記憶装置であって、上記溝の一側壁のみに不純物拡散領域を形成し、上記選択トランジスタのゲート電極の上端部と上記不純物拡散領域形成側の上記第１絶縁膜および浮遊ゲート電極との間に絶縁膜スペーサを形成したので、上記溝の側壁に上記不純物拡散領域を形成する際に、トンネル酸化膜となる第１絶縁膜に不純物が注入されることを防止できる。したがって、トンネル酸化膜の品質劣化を防止することができる。
【００４０】
さらに、上記選択トランジスタのゲート電極の上端部と上記不純物拡散領域非形成側の上記第１絶縁膜および浮遊ゲート電極との間には、上記絶縁膜スペーサの厚さよりも薄い絶縁膜のみを形成したので、上記溝における不純物拡散領域が形成されていない側の側壁には上記浮遊ゲート電極によって制御されない領域は殆ど存在しない。すなわち、この発明によれば、メモリセルトランジスタにも選択トランジスタにも属さない無効領域は殆どないのである。
【００４１】
また、第２の発明の半導体記憶装置の製造方法は、第１導電型の半導体基板上に順次堆積された第１絶縁膜，第１導電膜および第１窒化シリコン膜における両側方に側壁スペーサを形成した後に一方の側壁スペーサを除去し、残った側壁スペーサと第１，第２窒化シリコン膜とをマスクとして半導体基板表面に自己整合的に溝を形成し、この溝における側壁スペーサ形成側の側壁に斜めイオン注入によって不純物を注入するので、上記イオン注入の際にトンネル酸化膜となる第１絶縁膜に不純物が注入されることを防止できる。したがって、トンネル酸化膜の品質劣化を防止することができる。
【００４２】
さらに、上記半導体基板上の側壁スペーサが形成されていない側における浮遊ゲートとなる第１導電膜の側方には、上記側壁スペーサの厚さよりも薄い第２窒化シリコン膜のみを形成するので、上記溝における不純物が注入されていない側の側壁には上記浮遊ゲート電極によって制御されない領域は殆ど存在しない。すなわち、この発明によれば、メモリセルトランジスタにも選択トランジスタにも属さない無効領域は殆どない。
【００４３】
また、第３の発明の半導体記憶装置の製造方法は、第１導電型の半導体基板上に順次堆積された第１絶縁膜,第１導電膜および第１窒化シリコン膜における両側方に側壁スペーサを形成した後に、一方の側壁スペーサを除去し、残った側壁スペーサと第１,第２窒化シリコン膜とをマスクとして半導体基板表面に自己整合的に溝を形成し、この溝の内壁全体にゲート絶縁膜を形成し、さらに上記溝にゲート電極材料を埋め込んで平坦化した後、残った側壁スペーサを除去し、この側壁スペーサを除去した領域から上記半導体基板の表面に対して略垂直方向に上記溝の側壁にイオン注入によって不純物を注入するので、上記イオン注入の際にトンネル酸化膜となる第１絶縁膜に不純物が注入されることを防止できる。したがって、トンネル酸化膜の品質劣化を防止することができる。
【００４４】
さらに、上記半導体基板上の溝の不純物が注入されていない側における浮遊ゲートとなる第１導電膜の側方には、上記側壁スペーサの厚さよりも薄い第２窒化シリコン膜のみを形成したので、上記溝における不純物が注入されていない側の側壁には上記浮遊ゲート電極によって制御されない領域は殆ど存在しない。すなわち、この発明によれば、メモリセルトランジスタにも選択トランジスタにも属さない無効領域は殆どない。
【図面の簡単な説明】
【図１】この発明の半導体記憶装置の一製造工程における断面図である。
【図２】図１に続く製造工程における断面図である。
【図３】図２に続く製造工程における断面図である。
【図４】図３に続く製造工程における断面図である。
【図５】図４に続く製造工程における断面図である。
【図６】図１〜図５とは異なる半導体記憶装置の一製造工程における断面図である。
【図７】図６に続く製造工程における断面図である。
【図８】従来の不揮発性半導体メモリの不純物拡散領域形成時における断面図である。
【図９】図８とは異なる従来の不揮発性半導体メモリの不純物拡散領域形成時および完成時における断面図である。
【符号の説明】
２１，４１…半導体基板、
２２，４２…トンネル酸化膜、
２３，４３…浮遊ゲート電極、
２４，２５，４４，４５…窒化シリコン膜、
２６…ＣＶＤ酸化膜、
２７，４６…側壁スペーサ、
２８…レジストパターン、
２９…溝、
３０，４７…ゲート絶縁膜、
３１，４９…不純物拡散領域、
３２，３６，４８，５３…導電層、
３３，５０…酸化膜、
３４，５１…浮遊ゲート材料、
３５，５２…複合絶縁膜。

Claims

第１導電型の半導体基板上に第１絶縁膜を介して浮遊ゲート電極を積層して成るメモリセルトランジスタと、このメモリセルトランジスタに隣接して、上記半導体基板に形成された溝に選択トランジスタのゲート電極を埋め込んだ構造を有する半導体記憶装置において、
上記溝における一側壁のみに形成された不純物拡散領域と、
上記選択トランジスタのゲート電極の上端部と上記不純物拡散領域の形成側に在る上記第１絶縁膜及び浮遊ゲート電極との間に形成された絶縁膜スペーサと、
上記選択トランジスタのゲート電極の上端部と上記不純物拡散領域の非形成側に在る上記第１絶縁膜および浮遊ゲート電極との間に形成された上記絶縁膜スペーサの厚さよりも薄い絶縁膜を備えたことを特徴とする半導体記憶装置。
第１導電型の半導体基板上に第１絶縁膜,浮遊ゲートとなる第１導電膜および第１窒化シリコン膜を順次堆積し、フォトリソグラフィー技術によって、ビットラインおよび選択ゲートの形成領域を設定する工程と、
異方性エッチングによって、上記第１窒化シリコン膜,第１導電膜および第１絶縁膜をエッチングして上記半導体基板を露出させる工程と、
表面に第２窒化シリコン膜を堆積させた後、さらにその上に化学気相成長法酸化膜を堆積させる工程と、
上記化学気相成長法酸化膜と上記第１窒化シリコン膜上の第２窒化シリコン膜を異方性エッチングによってエッチバックし、上記第１絶縁膜,第１導電膜および第１窒化シリコン膜の積層構造物の両側方に側壁スペーサを形成する工程と、
フォトリソグラフィー技術によって、レジストパターンを上記各積層構造物に関して、一方の側壁スペーサを完全に覆うようにパターニングし、他方の側壁スペーサのみを除去する工程と、
上記レジストパターンを除去した後、異方性エッチングによって上記半導体基板表面に溝を形成する工程と、
上記溝の内壁全体にゲート絶縁膜を形成する工程と、
斜めイオン注入によって、上記溝の側壁における上記側壁スペーサが形成されている側のみに第２導電型の不純物を注入する工程と、
上記溝にゲート電極材料を埋め込む工程を備えたことを特徴とする半導体記憶装置の製造方法。
第１導電型の半導体基板上に第１絶縁膜,浮遊ゲートとなる第１導電膜および第１窒化シリコン膜を順次堆積し、フォトリソグラフィー技術によって、ビットラインおよび選択ゲートの形成領域を設定する工程と、
異方性エッチングによって、上記第１窒化シリコン膜,第１導電膜および第１絶縁膜をエッチングして上記半導体基板を露出させる工程と、
表面に第２窒化シリコン膜を堆積させた後、さらにその上に化学気相成長法酸化膜を堆積させる工程と、
上記化学気相成長法酸化膜と上記第１窒化シリコン膜上の第２窒化シリコン膜を異方性エッチングによってエッチバックし、上記第１絶縁膜,第１導電膜および第１窒化シリコン膜の積層構造物の両側方に側壁スペーサを形成する工程と、
フォトリソグラフィー技術によって、レジストパターンを上記各積層構造物に関して、一方の側壁スペーサを完全に覆うようにパターニングし、他方の側壁スペーサのみを除去する工程と、
上記レジストパターンを除去した後、異方性エッチングによって上記半導体基板表面に溝を形成する工程と、
上記溝の内壁全体にゲート絶縁膜を形成する工程と、
上記溝にゲート電極材料を堆積させ、平坦化することによって上記溝内にのみ上記ゲート電極材料を埋め込む工程と、
上記側壁スペーサを除去する工程と、
上記半導体基板の表面に対してほぼ垂直な方向からのイオン注入によって、上記溝の側壁における後に上記側壁スペーサが除去された側のみに第２導電型の不純物を注入する工程を備えたことを特徴とする半導体記憶装置の製造方法。