JP3361973B2 - 半導体装置の製造方法および半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微細な矩形平面パ
ターンを有する半導体装置、特にトランジスタセルアレ
イに付随して形成される複数の素子分離領域を有する半
導体装置とその製造方法に関する。

【０００２】

【従来の技術】ＮＯＲ型ＰＲＯＭやマスクＲＯＭ等のよ
うに、共通ゲートを有する複数のトランジスタセルをア
レイ状に配置する構成を持つ半導体装置においては、通
常各セル間に絶縁膜による素子分離領域が形成される。

【０００３】図１１は、従来のＮＯＲ型ＰＲＯＭ（Prog
rammable Read Only Memory）のメモリセル構成例を
示す平面図である。同図に示すように、各セル領域は、
ＬＯＣＯＳ（Local Oxidation of Silicon）と呼ば
れる素子分離領域の形成法により島状の素子分離領域６
００によって、電気的に分離絶縁されている。ゲート５
２０は２本づつ各トランジスタセルと各素子分離領域６
００上を跨るように、図中縦方向にライン状に形成され
ている。各素子分離領域６００と２本のゲートに囲まれ
た内側領域が各セルのドレイン領域５３０に相当し、外
側領域が共通ソース領域５１０となっている。

【０００４】通常、ＮＯＲ型ＰＲＯＭを形成するために
は、まず、セル領域を画定するために基板表面に素子分
離領域６００が形成される。図１２は、従来のＮＯＲ型
ＰＲＯＭの素子分離領域形成工程における装置の一部平
面図を示すものである。

【０００５】図１３（ａ）〜図１３（ｃ）は、素子分離
領域形成工程の流れを示す図であり、図１２中の破断線
Ｇ−Ｇ’における断面図に相当する。従来、これらの素
子分離領域は、ＬＯＣＯＳプロセスと呼ばれる方法で形
成されていた。このＬＯＣＯＳプロセスによれば、ま
ず、図１３（ａ）に示すように、基板上に熱酸化法、Ｃ
ＶＤ法等を用いて、シリコン酸化膜（ＳｉＯ２）５０２
と酸化されにくい性質を持つシリコン窒化膜（ＳｉＮ
X）５０４が形成される。この後、通常のフォトリソグ
ラフィ法を用いて素子分離領域に開口部を持つレジスト
膜５０６のパターンが形成される。図１２は、この時の
平面図を示す。

【０００６】次に、図１３（ｂ）に示すように、レジス
ト膜５０６をエッチングマスクとして、ＳｉＮｘ５０４
のエッチングを行い、素子分離領域にＳｉＯ２膜５０２
を露出させる。不要となったレジストは除去する。

【０００７】その後、基板を熱酸化することにより、Ｓ
ｉＮｘ膜５０４をマスクとして開口部のシリコン基板表
面を選択的に酸化し、図１３（ｃ）に示すように、厚い
ＳｉＯ２膜を形成する。この後、図１３（ｄ）に示すよ
うに、マスクとして使用したＳｉＮｘ５０４とその下の
ＳｉＯ２膜５０２をエッチングにより除去する。この厚
いＳｉＯ２膜が素子分離領域６００となる。

【０００８】図１２は、上記工程中に、基板上に形成さ
れるレジスト膜５０６のパターンを示すものである。本
来レジストを露光する際に使用されるマスクパターンは
図中破線で示すように、長さＬｄの矩形形状の素子分離
領域パターンである。しかし、現在使用されているよう
なデザインルール０．４μｍの微細プロセスにおいて
は、露光時の光近接効果を避けることができず、マスク
パターンをレジストパターンに完全に転写できない。こ
の結果、図に示すように、レジストパターンの長さＬｒ
はマスクパターンＬｄより後退して短くなり、端部も丸
くなる。図１１に示す従来のＮＯＲ型ＰＲＯＭにおける
各素子分離領域６００の両端部が丸いのは主にこのせい
である。

【０００９】

【発明が解決しようとする課題】チップの小型化、メモ
リセルの大容量化の要請に伴い、セル領域、および素子
分離領域ともにパターンの微細化と縮小化が望まれてい
る。

【００１０】しかしながら、上述したように、パターン
が微細化するほど、フォトリソグラフィ工程における光
近接効果の影響は大となり、レジストに転写される矩形
パターンの端部は丸みを帯び、本来のマスクパターンよ
り後退したパターンとなる。実際に得られる素子分離領
域の平面パターンは、このレジストパターンを転写した
ものとなる。

【００１１】素子分離領域６００のパターン端部の丸ま
りは、素子分離領域幅ｄ２（図１１参照）の場所により
変化することであり、このことは隣接する２つの素子分
離領域６００間に形成される、トランジスタセルのチャ
ネル幅ｄ１が場所によりばらつきを生じることを意味す
る。

【００１２】各トランジスタセルの特性のばらつきを抑
制するためには、チャネル幅一定の領域をある程度以上
確保することが望まれる。このため、従来は素子分離領
域６００のパターン端からゲート５２０端部の距離ｄ３
を長く設定する必要があった。

【００１３】レジストパターンの端部での丸まりや後退
現象は、デザインルールがより微細になる程その影響が
大きくなるため、微細化を進めるほど、加工ばらつきを
考慮し、マスク上の素子分離領域の長さはレジストパタ
ーンに実際に転写して得られる長さより十分なマージン
を加えた長さにする必要がある。

【００１４】また、マスク上で隣接する素子分離領域間
距離を加工可能な最小の幅で形成しても、レジストパタ
ーンの後退現象により、実際に得られる素子分離領域の
隣接間距離ｄ４は広がり、結果として隣接するゲート間
距離ｄ５も広がる。これに伴い、ゲート間距離ｄ５で画
定されるソース領域５１０が拡大すると、セル面積全体
も拡大する事態となる。

【００１５】また、ＬＯＣＯＳプロセスにおいては、図
１３（ｃ）に示すように、通常シリコン基板表面を熱酸
化する工程を用いるため、ＳｉからＳｉＯ２に変化する
過程での体積膨張、端部でのバーズビークと呼ばれる薄
い酸化膜の発生が避けられず、開口マスクとして用いら
れる窒化シリコン膜５０４の開口幅ｄｄよりＬＯＣＯＳ
領域の幅ｄｒは広がってしまい、微細化に不利であると
ともに、サイズのばらつきも生じやすい。

【００１６】また、最近検討され始めたＳＴＩ（Shallo
w Tranch Isolation）と呼ばれる埋め込み型構造の素
子分離領域がある。ＳＴＩは、素子分離領域サイズが予
め基板に形成された溝（トレンチ）の形状で画定される
ため、従来ＬＯＣＯＳプロセスを用いた場合に指摘され
た体積膨張による領域幅の拡がりやバーズビーク発生に
よる領域幅の広がり等の問題がない。

【００１７】しかし、一般に検討がされているＳＴＩに
おいても、トレンチパターン形成のために必要となるフ
ォトリソ工程において、光近接効果によるレジストパタ
ーン端部の丸まり等の問題は抱えている。ＳＴＩの使用
が主にデザインルールが微細なものを対象にしているこ
とから、より深刻な問題ともいえる。

【００１８】本発明は、上述する従来の問題に鑑みなさ
れるものであり、その目的は、微細な矩形平面パターン
を高精度に形成しうる半導体装置の製造方法を提供する
ことであり、さらには、アレイ状に形成された半導体素
子と素子分離領域を有する半導体装置において、より高
精度に微細化と縮小化が可能な半導体装置の製造方法お
よびその製造方法で製造される半導体装置を提供するこ
とである。

【００１９】

【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法の特徴は、アレイ状に配列された複数の
トランジスタセルと、この各セル間に配置された複数の
素子分離領域を有する半導体装置の製造方法であり、基
板上に、もしくは基板上に形成された絶縁膜上に、絶縁
体、半導体もしくは金属のいずれかの薄膜を形成する工
程と、前記薄膜を選択的にエッチングし、ライン状の薄
膜パターンを形成する工程と、前記基板上に、前記ライ
ン状薄膜パターンに直交するライン状のレジストパター
ンを形成する工程と、前記ライン状薄膜パターンと前記
ライン状レジストパターンとをエッチングマスクとし
て、該基板表面をエッチングし、該基板表面に矩形平面
形状を有する溝を形成する工程と、前記溝を絶縁膜で埋
め込み、該素子分離領域を形成する工程とを有し、前記
ライン状の薄膜パターンの幅、もしくは前記ライン状の
レジストパターンの幅は、前記複数の素子分離領域にお
ける各素子分離領域の隣接間距離に対応することであ
る。

【００２０】上記請求項１に記載の半導体装置の製造方
法の特徴によれば、ライン状のパターンを組み合わせ
て、矩形パターンを形成し、これをエッチングマスクに
用いるため、従来のように、矩形のマスクパターンをレ
ジストに転写する際に発生する光近接効果によるパター
ン端部でのパターンの丸まりや後退がない。よって、精
度の高い矩形パターンを形成できる。また、埋め込み型
の精度の高い矩形平面形状を有する素子分離領域を形成
することができる。埋め込み型であるため、素子分離領
域の幅のばらつきが少なく、また、溝パターンを形成す
る際、光近接効果等の影響を考慮する必要がないため、
マスク設計の際のマージンを小さくでき、より微細なマ
スクパターンが可能となる。さらに、素子分離領域の隣
接間距離をライン状パターン幅で決定できるため、隣接
間距離のサイズおよびばらつきをライン状パターンと同
程度の精度で得ることができる。

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】請求項２に記載の半導体装置の製造方法の
特徴は、上記請求項１の製造方法において、前記ライン
状の薄膜パターンと前記ライン状のレジストパターンの
いずれか一方もしくは両方が、加工限界サイズで形成さ
れていることを特徴とする。

【００２６】上記請求項２の特徴によれば、素子分離領
域の隣接間距離を加工限界サイズで形成できる。

【００２７】請求項３に記載の半導体装置の製造方法の
特徴は、基板上に、前記基板とは異なるエッチング性を
有する第１薄膜を形成する工程と、前記第１薄膜表面上
に、前記第１薄膜とは異なるエッチング性を有する第２
薄膜を形成する工程と、前記第２薄膜上に前記第１薄膜
と同様なエッチング性を有する第３薄膜を形成する工程
と、前記第３薄膜を、選択的にエッチングし、ライン状
の第３薄膜パターンを形成する工程と、該基板表面に、
前記ライン状の第３薄膜パターンと直交するライン状の
レジストパターンを形成する工程と、前記ライン状の第
３薄膜パターンと前記ライン状のレジストパターンとを
エッチングマスクとして、第２薄膜をエッチングし、前
記第２薄膜に前記第３薄膜パターンと前記レジストパタ
ーンを転写し、矩形開口部を有する第２薄膜パターンを
形成する工程と、前記第２薄膜パターンをエッチングマ
スクとして、前記第３薄膜および前記第１薄膜の露出部
をエッチングする工程と、前記第２薄膜をエッチング
し、矩形開口部を有する第１薄膜パターンを露出させる
工程と、前記第１薄膜パターンをエッチングマスクとし
て、該基板表面をエッチングし、該基板表面に矩形平面
形状を有する溝を形成する工程と、該基板表面に、絶縁
膜、半導体膜もしくは金属膜を成膜し、前記溝を埋め込
む工程とを有することである。

【００２８】上記請求項３の特徴によれば、直交する２
種のライン状のパターンをレジストパターンから第３、
第２の薄膜に転写し、最終的に第１の薄膜において、光
近接効果等の影響を受けないシャープな角部パターンを
有する矩形開口部を有するエッチングマスクを形成でき
る。単一層の比較的薄いエッチングマスクを用いて、基
板のエッチングを行うことができるため、精度の高い矩
形平面形状を得ることができるとともに、深い溝を形成
する際にも、エッチングマスク厚みによる溝のアスペク
ト比増大の影響が少ないため、容易なエッチングが可能
である。

【００２９】請求項４に記載の半導体装置の製造方法の
特徴は、請求項３の製造方法において、アレイ状に配列
された複数のトランジスタセルと、各セル間に配置され
た複数の素子分離領域を有する半導体装置の製造方法で
あり、前記溝に、絶縁膜を埋め込むことにより、前記素
子分離領域が形成されることを特徴とする。

【００３０】上記請求項４の特徴によれば、埋め込み型
の素子分離領域を形成するため、まず、素子分離領域の
幅のばらつきを少なくすることができる。さらに、溝パ
ターンを形成する際、光近接効果等の影響を考慮する必
要がないため、マスク設計の際のマージンを少なくでき
る。よってより微細なパターン設計が可能となる。

【００３１】請求項５に記載の半導体装置の製造方法の
特徴は、請求項４の製造方法において、前記ライン状の
第３薄膜パターンの幅、もしくは前記ライン状のレジス
トパターンの幅が、前記複数の素子分離領域における素
子分離領域の隣接間距離に対応することを特徴とする。

【００３２】上記請求項５の特徴によれば、素子分離領
域の隣接間距離をライン状パターン幅で決定できるた
め、該隣接間距離のサイズおよびばらつきをライン状パ
ターンと同程度の精度で得られる。

【００３３】請求項６に記載の半導体装置の製造方法の
特徴は、請求項３〜５の製造方法において、前記ライン
状の第３薄膜パターンと前記ライン状のレジストパター
ンのいずれか一方もしくは両方が、該製造方法における
加工限界サイズで形成されることである。

【００３４】上記請求項６の特徴によれば、素子分離領
域の隣接間距離を加工限界サイズで形成できる。

【００３５】請求項７に記載の半導体装置の製造方法の
特徴は、請求項１〜６に記載の半導体装置の製造方法に
おいて、さらに基板表面に導電性薄膜を形成し、前記導
電性薄膜を選択的にエッチングし、複数セルに跨るゲー
トを形成する工程と、前記ゲートと、該素子分離領域を
注入マスクとし、基板表面層に不純物を注入し、さらに
熱拡散により、自己整合的にソース領域とドレイン領域
を形成する工程とを有する。

【００３６】上記請求項７の特徴によれば、素子分離領
域および隣接する素子分離領域間距離をより微細に、し
かも高い精度を形成できるため、素子分離領域間に、ソ
ース領域を形成する場合は、ソース領域面積も縮小化が
可能となり、デバイスの縮小化が可能となる。

【００３７】請求項８に記載の半導体装置の製造方法の
特徴は、請求項７に記載の半導体装置の製造方法におい
て、前記基板が、シリコン基板であり、前記導電性薄膜
が、多結晶シリコン膜であり、さらに、該基板表面に絶
縁膜を形成する工程と、前記ゲート側壁のみに前記絶縁
膜が残留するように、前記絶縁膜をエッチングする工程
と、該基板表面に金属膜を形成する工程と、該基板を加
熱し、前記金属膜と前記ゲート、ソース領域およびドレ
イン領域の各界面にシリサイド化合物を形成する工程
と、シリサイド化されなかった前記金属膜をエッチング
除去する工程とを有することである。

【００３８】上記請求項８の特徴によれば、さらに、各
導電層の表面にシリサイドを形成することにより、低抵
抗値化を図ることが可能となる。シリサイドが形成され
るゲート上部表面、ソース領域表面、ドレイン領域表面
は、いずれも平滑な面であるため、シリサイド形成が比
較的容易に行われる。

【００３９】上記請求項１〜８において、製造する半導
体装置は、例えばＮＯＲ型ＰＲＯＭであってもよい。

【００４０】請求項１０に記載の半導体装置の特徴は、
請求項１〜８のいずれかに記載の製造方法を用いて作製
されていることである。

【００４１】上記請求項１０の特徴によれば、各請求項
における特徴を備え、高い精度の微細な矩形平面パター
ンを有する半導体装置を提供できる。

【００４２】

【発明の実施の形態】以下、本発明の各実施の形態につ
いて説明する。

【００４３】なお、本実施の形態において作製する半導
体装置としてはＮＯＲ型ＰＲＯＭ等のアレイ状にトラン
ジスタセルを有する半導体装置を例にとり説明する。

【００４４】本実施の形態においても、ゲート、ソー
ス、ドレインおよび素子分離領域の各領域の平面上での
配置は、図１１に示した従来のそれと基本的には変わら
ない。但し、ここでは、埋め込み型構造の素子分離領域
（ＳＴＩ）の形成方法を例にとる。

【００４５】以下、各第１、第２の実施の形態につい
て、図面を参照しながら説明する。

【００４６】（第１の実施の形態）第１の実施の形態に
おける半導体装置の製造方法について説明する。図１
（ａ）〜図２（ｇ）は、各工程における半導体装置の平
面図である。また、図３（ａ）〜図３（ｆ）、および図
４（ａ）〜図４（ｆ）は、各工程における半導体装置の
断面図である。前者は、図１（ａ）中の破断線Ａ−Ａ’
における断面、後者は図１（ｂ）中の破断線Ｂ−Ｂ’に
おける断面に相当する。

【００４７】以下、図１（ａ）〜図２（ｇ）に示す平面
図を中心に、随時２種の断面図を参照しながら第１の実
施の形態における半導体装置の製造方法について説明す
る。

【００４８】まず、シリコン基板表面に熱酸化法もしく
はＣＶＤ法等を用いて、厚さ約５００Å〜１５００Åの
ＳｉＯ２膜１２を形成する（図３（ａ）、図４
（ａ））。このＳｉＯ２膜１２は、後の工程でシリコン
基板をエッチングする際のエッチングマスクとして用い
るものである。このエッチングマスクとしての条件、即
ちシリコン基板に対し高いエッチング選択比を有するも
のであれば、ＳｉＯ２膜に限られず他の絶縁膜、半導体
膜、導電膜であってもよい。

【００４９】次に、図１（ａ）に示すように、ＳｉＯ２
膜１２上に図中横方向に延びる複数のライン状のレジス
ト膜１４のパターンを形成する。このレジストパターン
のピッチは、後の工程で素子分離領域の幅を規定するこ
ととなる。

【００５０】このレジスト膜１４のパターンをエッチン
グマスクとして、基板上のＳｉＯ２膜１２をエッチング
し（図３（ｂ））、その後レジスト膜を除去する。基板
上には、図１（ｂ）に示すように、素子分離領域を含む
ライン状領域にシリコン基板１０表面が露出し（図４
（ｂ））、それ以外の領域にライン状のＳｉＯ２膜１２
のパターンが残される。

【００５１】次に、図１（ｃ）に示すように、先の工程
で形成したＳｉＯ２膜１２のライン状パターンと直交す
る方向、即ち図中縦方向に長い複数のライン状のレジス
ト膜１６のパターンを形成する。例えば、このパターン
幅は、０．２５μｍ、好ましくは現行で得られるフォト
リソ工程での加工最小限界幅とする。基板上には、素子
分離領域に対応する矩形パターンのシリコン基板１０の
みが露出する（図４（ｃ））。

【００５２】基板上に横方向に形成されたＳｉＯ２膜１
２のライン状パターンと縦方向に形成されたレジスト膜
１６のライン状パターンの両者をエッチングマスクとし
て、シリコン基板１０のエッチングを行う。このエッチ
ングは、例えばＲＩＥ（Reactive Ion Ething）法を
用いる、エッチング後、不要となったレジスト膜１６は
除去する。

【００５３】図１（ｄ）に示すように、シリコン基板１
０表面には、素子分離領域に対応する矩形平面パターン
を有するトレンチ（溝）が形成される（図３（ｃ）、図
４（ｄ））。例えば、このとき形成するトレンチの深さ
は約４０００Åとする。

【００５４】次に、図２（ｅ）に示すように、被覆性が
良好なＣＶＤ法等を用いて、基板表面上に膜厚約６００
０Å〜８０００ÅのＳｉＯ２膜１８を形成する。先の工
程で形成したトレンチは、このＳｉＯ２膜１８で埋めら
れる（図３（ｄ）、図４（ｅ））。

【００５５】基板表面の不要なＳｉＯ２膜１８をＣＭＰ
（Chemical Mechanical Polishing）法を用いて研削
（図３（ｅ））、さらにウェットエッチングをすること
で、トレンチ部のみにＳｉＯ２膜１８を残す。こうして
矩形平面パターンを有する素子分離領域５が形成される
（図３（ｆ）、図４（ｆ））。

【００５６】素子分離領域５の形成後は、通常のＭＯＳ
トランジスタの製造方法に準じて各セルを形成する。即
ち、ＣＶＤ法等を用いて、基板表面にゲート酸化膜とな
る薄い緻密なＳｉＯ２膜を形成する。さらにその上に、
ＣＶＤ法等を用いてゲートとなる多結晶シリコン膜を形
成する。フォトリソグラフィ法を用いて多結晶シリコン
膜のパターニングを行い、図２（ｇ）に示すように各素
子分離領域５を図中縦方向に跨るライン状のゲート１９
を形成する。

【００５７】ゲート１９を形成後は、ゲートパターンお
よび素子分離領域を注入マスクとしてイオン注入法によ
りシリコン基板表面に、導電型に寄与する不純物を注入
し、さらに熱酸化を行い不純物の拡散層を形成する。こ
うして、装置平面図である図５（ａ）に示すように、自
己整合的にソース領域３０とドレイン領域３１が形成さ
れ、本実施の形態における半導体装置の基本構造が完成
する。

【００５８】図５（ｂ）は、図５（ａ）中の破断線Ｃ１
−Ｃ１’における半導体装置の断面図である。シリコン
基板１０上には、薄いゲート酸化膜３２を介してゲート
１９が形成されており、各ゲート間の基板表面層には、
ソース領域３０とドレイン領域３１が交互に形成されて
いる。なお、同図に示すように、各ゲートの両壁に、絶
縁膜によるサイドウォール３３を設ける場合もある。

【００５９】図５（ｃ）は、図５（ａ）中の破断線Ｄ−
Ｄ’における半導体装置の断面図である。シリコン基板
１０の表面層では、所定間隔でＳｉＯ２膜１８が埋めら
れた素子分離領域５が形成されており、その間に不純物
拡散領域であるドレイン領域３１が形成されている。

【００６０】以上に説明したように、第１の実施の形態
における半導体装置の製造方法においては、従来ＬＯＣ
ＯＳプロセスで形成されていた素子分離領域を、トレン
チを形成し、これを絶縁膜で埋め込み、さらに基板表面
を平坦化するプロセスを用いて形成しているため、ＬＯ
ＣＯＳプロセスで問題となる素子分離領域の幅の拡大や
バーズビーク発生等に伴う問題が解決できる。

【００６１】また、上述する第１の実施の形態における
半導体装置の製造方法においてより重要な特徴は、素子
分離領域形成に必要となるトレンチパターン形成の際、
絶縁膜等より形成されたライン状のマスクパターンと、
ライン状にパターニングされたレジストパターンとを互
いに交差するように組み合わせて矩形の開口パターンを
形成し、これをエッチングマスクとしてシリコン基板表
面に矩形平面形状を有するトレンチを形成していること
である。

【００６２】従来、微細な矩形平面パターンをレジスト
膜で形成する場合は、パターン端部の角部が光近接効果
等の影響により丸まったり、後退したりすることが避け
られなかったが、上述する第１の実施の形態における方
法では、レジストパターンで形成する必要があるのは角
部が存在しないライン状のレジストパターンのみであ
り、端部や角部が存在しないため、光近接効果等の影響
によるパターンの丸まりや後退等がない。よって、マス
ク設計の際、従来のようにパターンの丸まりや後退を考
慮したマージンをとる必要がなくなり、マスク上での素
子分離領域パターン長さを短くすることが可能となる。

【００６３】また、ライン状パターンは、一般にそのプ
ロセスにおいて加工限界とされるサイズで形成できるた
め、素子分離領域となる矩形平面を有するトレンチパタ
ーンも同様にそのプロセスにおける加工限界サイズで形
成することが可能となる。即ち、矩形平面を有する素子
分離領域のパターンを高い精度で形成できる。隣接する
素子分離領域間距離を加工限界幅にすることもできる。

【００６４】さらにこれに付随し、ソース領域のサイズ
も縮小化できるため、メモリセル領域の縮小化、ひいて
は半導体装置全体の小型化が可能となる。

【００６５】図６（ａ）は、本実施の形態における半導
体装置の応用例を示す半導体装置の断面図である。図５
（ｂ）に示す断面図に相当する。同図に示すように、こ
こに示す半導体装置では、導電領域であるゲート１９、
ソース領域３０およびドレイン領域３１の各表面部分に
シリサイド層１９ａ、３０ａ、３１ａが形成されている
点に特徴がある。シリサイド層の存在により、各導電領
域の低抵抗値化を図ることが可能となる。

【００６６】図６（ａ）に示すシリサイド層形成の手順
を簡単に説明する。まず、ゲート１９、ソース領域３
０、ドレイン領域３１が形成された基板表面上にＳｉＯ
２膜等の絶縁膜を形成する。その後、ゲート１９の両側
壁に絶縁膜が若干残るようにこの絶縁膜をエッチング
し、ゲートの両側壁にサイドウォール３３を形成する。
続いて、基板表面上にシリサイド化合物を形成しうるチ
タン（Ｔｉ）、コバルト（Ｃｏ）等の金属膜をスパッタ
法やＣＶＤ法等を用いて形成する。基板を熱処理し、各
領域と上記金属膜との熱反応を促して界面に金属シリサ
イドを形成する。金属シリサイドは、サイドウォールが
形成されてないゲート１９の表面、ソース領域３０、ド
レイン領域３１の各表面層に形成される。この後、シリ
サイド化されていない金属膜をエッチング除去すると、
図６（ａ）に示すように、導電領域であるゲート１９、
ソース領域３０およびドレイン領域３１の各表面部分に
シリサイド層１９ａ、３０ａ、３１ａが自己整合的に形
成できる。

【００６７】基本的なシリサイド形成工程は、従来の半
導体装置製造工程で使用されていた工程と変わらない。
ただし、一般に検討されているＳＴＩ構造の素子分離領
域を有する半導体装置におては、ソース領域をトレンチ
部に形成する必要が生じる場合があり、金属膜のカバレ
ッジ等の問題が発生することが予想される。

【００６８】しかし、図６（ａ）や、図５（ａ）中の破
断線Ｃ２−Ｃ２’での断面図である図６（ｂ）に示すよ
うに、本実施の形態における半導体装置においては、シ
リサイド層を形成するソース領域３０とドレイン領域３
１の表面は平坦であるため、シリサイド層形成に必要な
サイドウォール材の形成、金属膜の形成、シリサイド化
等の工程を容易に行うことができる。

【００６９】（第２の実施の形態）第２の実施の形態に
おける半導体装置の製造方法について説明する。図７
（ａ）〜図８（ｆ）は、各工程における半導体装置の平
面図である。また、図９（ａ）〜図９（ｆ）、および図
１０（ａ）〜図１０（ｆ）は、各工程における半導体装
置の断面図である。前者は、図７（ａ）中の破断線Ｅ−
Ｅ’における断面、後者は図７（ｂ）中の破断線Ｆ−
Ｆ’における断面を示す。

【００７０】以下、平面図を中心に、随時２種の断面図
を参照しながら第２の実施の形態における半導体装置の
製造方法について説明する。

【００７１】まず、シリコン基板１０表面上に、ＣＶＤ
法等を用いて、ＳｉＯ２膜２０、多結晶シリコン膜２
２、ＳｉＯ２膜２４をこの順に形成する（図９（ａ）、
図１０（ａ））。このＳｉＯ２膜２０、２４は、後の工
程で多結晶シリコン膜２２あるいはシリコン基板１０を
エッチングする際のエッチングマスクとして用いるもの
である。エッチングにおけるシリコンとの選択比が高い
材料であれば、ＳｉＯ２膜に限られず他の材料を用いて
もよい。

【００７２】ＳｉＯ２膜２４表面上に図中横方向に延び
る複数のライン状のレジスト膜２６のパターンを形成す
る（図９（ｂ））。このレジスト膜２６のパターンの隣
接間距離は、後の工程において、素子分離領域の幅を決
定する。

【００７３】次に図７（ｂ）に示すように、レジスト膜
２６のパターンをエッチングマスクとして、基板上のＳ
ｉＯ２膜２４をエッチングする。エッチング後、不要と
なったレジスト膜２６は剥離除去すると、図７（ｂ）に
示すように、基板表面には、レジスト膜２６が存在した
部分にＳｉＯ２膜２４がライン状に残り、ＳｉＯ２膜２
４がエッチングされた領域には下層の多結晶シリコン膜
２２が露出する（図９（ｃ）、図１０（ｂ））。

【００７４】図７（ｃ）に示すように、基板表面上に図
中縦方向に延びるライン状のレジスト膜２８のパターン
を形成する。このレジスト膜２８のパターンの隣接間距
離は、後の工程において、素子分離領域の長さを決定す
ることとなる（図１０（ｃ））。また、パターン幅は、
素子分離領域の隣接間距離を決定する。パターン幅は、
現行で得られる加工限界幅にすることが望ましい。図中
横方向のＳｉＯ２膜２４のパターンと図中縦方向のレジ
スト膜２８のパターンをエッチングマスクとして、露出
している多結晶シリコン膜２２をエッチングする。エッ
チング後レジスト膜２８は除去する。

【００７５】図７（ｄ）に示すように、多結晶シリコン
膜２２がエッチングされた領域には、下層のＳｉＯ２膜
２０が露出する。また、レジスト膜２８に覆われていた
領域には多結晶シリコン膜２２が残存する（図９
（ｄ）、図１０（ｄ））。

【００７６】この後、基板表面に露出しているＳｉＯ２
膜２０およびＳｉＯ２膜２４をエッチング除去する。両
膜は同質の膜であるため同時にエッチングされる。基板
表面は、図８（ｅ）に示すように、素子分離領域となる
矩形領域に、シリコン基板１０の表面が露出し、それ以
外の領域には多結晶シリコン２２が露出する（図９
（ｅ）、図１０（ｅ））。

【００７７】図８（ｆ）に示すように、多結晶シリコン
膜２２をエッチングすると、基板表面には、素子分離領
域に対応する部分に矩形の開口を有するＳｉＯ２膜２０
のパターンが露出される。さらにエッチングを続ける
と、ＳｉＯ２膜２０の開口部に露出しているシリコン基
板１０がエッチングされ、シリコン基板１０表面層にト
レンチが形成される（図９（ｆ）、図１０（ｆ））。ト
レンチの深さは例えば約４０００Åとする。

【００７８】この後に続ける工程は、第１の実施の形態
と同様であり、図２（ｅ）に示すように、例えばＳｉＯ
２膜のように、素子分離領域を形成する絶縁膜を６００
０Å〜８０００Å程度ＣＶＤ法等を用いて形成し、トレ
ンチ内を埋める。ＣＭＰ法を用いて基板の平坦化を行
い、さらにウエットエッチングで基板表面に残ったＳｉ
Ｏ２膜をエッチング除去すれば、図２（ｆ）に示すよう
な素子分離領域５が形成できる。

【００７９】この後に続ける半導体装置の製造工程は、
第１の実施の形態において説明したように通常のトラン
ジスタ製造工程に従って行えばよい。

【００８０】以上に説明したように、第２の実施の形態
における半導体装置の製造方法においても、第１の実施
の形態の場合と同様に、素子分離領域をＳＴＩ構造で形
成しているため、ＬＯＣＯＳプロセスで問題となる素子
分離領域の幅のばらつきやバーズビーク発生に伴う問題
を解決できる。

【００８１】第１の実施の形態においては、素子分離領
域形成に必要となるトレンチパターン形成工程におい
て、ライン状の絶縁膜マスクパターンと、ライン状のレ
ジストパターンとを組み合わせて矩形の開口パターンを
形成し、これをエッチングマスクとしてシリコン基板表
面に矩形平面形状を有するトレンチを形成していたのに
対し、第２の実施の形態においては、ライン状のレジス
トパターンを絶縁膜、多結晶シリコン層、絶縁膜と次々
に転写し、最終的に図８（ｆ）に示すような、矩形開口
パターンが転写されたＳｉＯ２膜２０のパターンを形成
し、この単一層のエッチングマスクを用いて、シリコン
基板をエッチングして、素子分離領域用トレンチを形成
している。

【００８２】即ち、第１の実施の形態の場合と同様に、
ライン状パターンを組み合わせて矩形パターンを形成し
ているため、光近接効果等の影響によるパターン端部で
の丸みや後退を考慮する必要がなく、マスク設計の際に
従来のようなマージンをとる必要がない。また、ライン
パターンはそのプロセスにおいて加工限界とされるサイ
ズで形成できるため、隣接する素子分離領域間距離をプ
ロセスにおける加工限界サイズで形成することが可能と
なり、結果的に素子分離領域ならずソース領域面積の縮
小化をも図ることができる。

【００８３】また、レジスト膜のパターンは通常１μｍ
以上の厚い膜とする必要があるため、第１の実施の形態
のように、これをエッチングマスクとして基板表面に深
いトレンチを形成する場合は、加工溝のアスペクト比が
より高くなり良好なエッチングが困難となることも多い
が、第２の実施の形態においては、最終的に下層の絶縁
膜単一層による矩形開口部を有するパターンをエッチン
グマスクとして用いる。絶縁膜単一層からなるエッチン
グマスクは、エッチングするシリコン基板とのエッチン
グ選択比との関係からその膜厚はせいぜい１０００Å〜
１５００Å程度で足りるため、第１の実施の形態におけ
る場合のように、レジスト膜をエッチングマスクとして
用いる場合に比較しトレンチの形成は容易となる。

【００８４】以上、実施の形態に沿って本発明について
説明したが、本発明はこれらに制限されるものではな
い。上述した実施の形態は、いずれもアレイ状のトラン
ジスタセルを有する半導体装置を例にとり、素子分離領
域の形成方法を中心に説明したが、光近接効果により矩
形パターンの端部の丸まりや後退は、微細加工が必要な
種々の矩形パターン形成する場合に共通する課題であ
る。

【００８５】よって、例えば、矩形平面を有する金属配
線やコンタクトホールや、トレンチキャパシタ等、ある
いはトレンチとは無関係に微細な矩形平面形状を有する
電極等を形成する際に、上述する実施の形態において説
明したように、ライン状のエッチングパターンを組み合
わせることによって、矩形パターンの形成を行えば、ラ
インパターンと同程度の加工精度、即ちそのプロセスに
おける加工限界で各パターンを形成することが可能とな
る。

【００８６】また、上述した実施の形態においては、シ
リコン基板に直接矩形平面パターンを形成する場合の例
について説明しているが、基板の種類はシリコン基板に
限られず、また、基板上に絶縁膜が形成され、この絶縁
膜上に矩形平面パターンを形成するものであってもよ
い。その他、種々の変更、改良、組み合わせ等が可能な
ことは当業者に自明であろう。

【００８７】

【発明の効果】以上、説明したように、本発明によれ
ば、パターン寸法が微細になっても、矩形平面パターン
を形成する際の端部の丸まりや後退がなく、高い精度の
パターニングを行うことができる。

【００８８】特に、本発明の製造方法によりメモリセル
中の素子分離領域を形成する場合は、素子分離領域の幅
を一定にできるため、これにより規定される各セルのチ
ャネル幅を一定にし、各セルのトランジスタ特性を安定
化させることができる。

【００８９】従来のように光近接効果等よるパターン端
部での丸まりや後退を考慮した設計を行う必要がないた
め実質的に素子分離領域の長さを短くできる。また、隣
接する素子分離領域の間をライン状パターンを用いて形
成することから、パターン幅、即ち素子分離領域間距離
をラインパターンの加工限界幅で形成することもでき
る。その結果、素子分離領域のみならず、ソース領域等
の縮小化も可能となり、セル面積の縮小化、半導体装置
の小型化を図ることもできる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体装置
の製造方法を説明するための各工程における装置の部分
平面図である。

【図２】本発明の第１の実施の形態における半導体装置
の製造方法を説明するための各工程における装置の部分
平面図である。

【図３】本発明の第１の実施の形態における半導体装置
の製造方法を説明するための各工程における装置の部分
断面図である。

【図４】本発明の第１の実施の形態における半導体装置
の製造方法を説明するための各工程における装置の部分
断面図である。

【図５】本発明の第１の実施の形態における半導体装置
の構造を示す、装置の平面図、断面図である。

【図６】本発明の第１の実施の形態における半導体装置
の別の例を示す装置の断面図である。

【図７】本発明の第２の実施の形態における半導体装置
の製造方法を説明するための各工程における装置の部分
平面図である。

【図８】本発明の第２の実施の形態における半導体装置
の製造方法を説明するための各工程における装置の部分
平面図である。

【図９】本発明の第２の実施の形態における半導体装置
の製造方法を説明するための各工程における装置の部分
断面図である。

【図１０】本発明の第２の実施の形態における半導体装
置の製造方法を説明するための各工程における装置の部
分断面図である。

【図１１】従来の半導体装置の構造例を示す、装置の平
面図である。

【図１２】従来の半導体装置における素子分離領域形成
工程における装置の部分平面図である。

【図１３】従来の半導体装置における素子分離領域形成
工程を説明するための各工程におけるにおける装置の部
分断面図である。

【符号の説明】

５・・・素子分離領域 １０・・・基板 １２、１８、２０、２４・・・ＳｉＯ２膜 １４、１６、２６、２８・・・レジスト膜 １９・・・ゲート ２２・・・多結晶シリコン ３０・・・ソース領域 ３１・・・ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/08 H01L 21/8234 - 21/8238 H01L 21/76 H01L 21/30 H01L 21/302

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 アレイ状に配列された複数のトランジス
   タセルと、この各セル間に配置された複数の素子分離領
   域を有する半導体装置の製造方法であり、 基板上もしくは基板上に形成された絶縁膜上に、絶縁
   体、半導体もしくは金属のいずれかの薄膜を形成する工
   程と、 前記薄膜を選択的にエッチングし、ライン状の薄膜パタ
   ーンを形成する工程と、 前記基板上に、前記ライン状の薄膜パターンに直交する
   ライン状のレジストパターンを形成する工程と、 前記ライン状の薄膜パターンと前記ライン状のレジスト
   パターンとをエッチングマスクとして、該基板表面をエ
   ッチングし、該基板表面に矩形平面形状を有する溝を形
   成する工程と、前記溝を絶縁膜で埋め込み、該素子分離領域を形成する
   工程とを有し、 前記ライン状の薄膜パターンの幅、もしくは前記ライン
   状のレジストパターンの幅は、前記複数の素子分離領域
   における各素子分離領域の隣接間距離に対応することを
   特徴とする半導体装置の製造方法。
2. 【請求項２】 前記ライン状の薄膜パターンと前記ライ
   ン状のレジストパターンのいずれか一方もしくは両方
   が、加工限界サイズで形成されていることを特徴とする
   請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 基板上に、前記基板とは異なるエッチン
   グ性を有する第１薄膜を形成する工程と、 前記第１薄膜表面上に、前記第１薄膜とは異なるエッチ
   ング性を有する第２薄膜を形成する工程と、 前記第２薄膜上に前記第１薄膜と同様なエッチング性を
   有する第３薄膜を形成する工程と、 前記第３薄膜を、選択的にエッチングし、ライン状の第
   ３薄膜パターンを形成する工程と、 該基板表面に、前記ライン状の第３薄膜パターンと直交
   するライン状のレジストパターンを形成する工程と、 前記ライン状の第３薄膜パターンと前記ライン状のレジ
   ストパターンとをエッチングマスクとして、前記第２薄
   膜をエッチングし、前記第２薄膜に前記第３薄膜パター
   ンと前記レジストパターンを転写し、矩形開口部を有す
   る第２薄膜パターンを形成する工程と、 前記第２薄膜パターンをエッチングマスクとして、前記
   第３薄膜および前記第１薄膜の露出部をエッチングする
   工程と、 前記第２薄膜をエッチングし、矩形開口部を有する第１
   薄膜パターンを露出させる工程と、 前記第１薄膜パターンをエッチングマスクとして、該基
   板表面をエッチングし、該基板表面に矩形平面形状を有
   する溝を形成する工程と、 該基板表面に、絶縁膜、半導体膜もしくは金属膜を成膜
   し、前記溝を埋め込む工程とを有することを特徴とする
   半導体装置の製造方法。
4. 【請求項４】 アレイ状に配列された複数のトランジス
   タセルと、この各セル間に配置された複数の素子分離領
   域を有する半導体装置の製造方法であり、 前記溝に、絶縁膜を埋め込むことにより、前記素子分離
   領域が形成されることを特徴とする請求項３に記載の半
   導体装置の製造方法。
5. 【請求項５】 前記ライン状の第３薄膜パターンの幅、
   もしくは前記ライン状のレジストパターンの幅が、前記
   複数の素子分離領域における素子分離領域の隣接間距離
   に対応することを特徴とする請求項４に記載の半導体装
   置の製造方法。
6. 【請求項６】 前記ライン状の第３薄膜パターンと前記
   ライン状のレジストパターンのいずれか一方もしくは両
   方が、該製造方法における加工限界サイズで形成される
   ことを特徴とする請求項３〜５のいずれか１項に記載の
   半導体装置の製造方法。
7. 【請求項７】 前記素子、分離領域を形成した後に、 前記基板表面に導電性薄膜を形成し、前記導電性薄膜を
   選択的にエッチングし、複数セルに跨るゲートを形成す
   る工程と、 前記ゲートと、該素子分離領域を注入マスクとし、基板
   表面層に不純物を注入し、熱拡散により、自己整合的に
   ソース領域とドレイン領域を形成する工程とを有する請
   求項１〜６いずれか１項に記載の半導体装置の製造方
   法。
8. 【請求項８】 前記基板が、シリコン基板であり、 前記導電性薄膜が、多結晶シリコン膜であり、 さらに、該基板表面に絶縁膜を形成する工程と、 前記ゲート側壁のみに前記絶縁膜が残留するように、前
   記絶縁膜をエッチングする工程と、 該基板表面に金属膜を形成する工程と、 該基板を加熱し、前記金属膜と前記ゲート、ソース領域
   およびドレイン領域の各界面にシリサイド化合物を形成
   する工程と、 シリサイド化されなかった前記金属膜をエッチング除去
   する工程とを有することを特徴とする請求項７に記載の
   半導体装置の製造方法。
9. 【請求項９】 前記半導体装置がＮＯＲ型ＰＲＯＭであ
   る請求項１〜８のいずれか１項に記載の半導体装置の製
   造方法。
10. 【請求項１０】 請求項１〜９のいずれか１項に記載の
    製造方法を用いて作製された半導体装置。