JPH10229136A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH10229136A JPH10229136A JP9029339A JP2933997A JPH10229136A JP H10229136 A JPH10229136 A JP H10229136A JP 9029339 A JP9029339 A JP 9029339A JP 2933997 A JP2933997 A JP 2933997A JP H10229136 A JPH10229136 A JP H10229136A
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Abstract
(57)【要約】
【課題】 セルフアラインでコントロールゲートを形成
する不揮発性半導体記憶装置の製造方法を提供する。 【解決手段】 半導体基板１上のフローティングゲート
１０の上部に形成したＣＶＤＳｉＯ2 膜９を介して該フ
ローティングゲート１０の側壁部を被覆するようにＳｉ
Ｏ2 膜１１を形成した後、全面にポリシリコン膜を形成
し導電化する。そして、前記ポリシリコン膜を異方性エ
ッチングして前記ＣＶＤＳｉＯ2 膜９の凸部Ａを中心に
して前記フローティングゲート１０の両側の上部から側
部にかけてセルフアラインでポリシリコン膜１２を形成
し、一方のポリシリコン膜１２を除去してコントロール
ゲートを形成するものである。
する不揮発性半導体記憶装置の製造方法を提供する。 【解決手段】 半導体基板１上のフローティングゲート
１０の上部に形成したＣＶＤＳｉＯ2 膜９を介して該フ
ローティングゲート１０の側壁部を被覆するようにＳｉ
Ｏ2 膜１１を形成した後、全面にポリシリコン膜を形成
し導電化する。そして、前記ポリシリコン膜を異方性エ
ッチングして前記ＣＶＤＳｉＯ2 膜９の凸部Ａを中心に
して前記フローティングゲート１０の両側の上部から側
部にかけてセルフアラインでポリシリコン膜１２を形成
し、一方のポリシリコン膜１２を除去してコントロール
ゲートを形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関し、更に詳しく言えば、スプリッ
トゲート型のフラッシュメモリの多値化、微細化を図る
上で有利な製造方法を提供するものである。
憶装置の製造方法に関し、更に詳しく言えば、スプリッ
トゲート型のフラッシュメモリの多値化、微細化を図る
上で有利な製造方法を提供するものである。
【０００２】
【従来の技術】以下で、従来例に係わる不揮発性半導体
記憶装置であるスプリットゲート型フラッシュメモリの
製造方法について図面を参照しながら説明する。この種
のスプリットゲート型フラッシュメモリは、図８に示す
ように半導体基板５１上にゲート酸化膜５２を介してフ
ローティングゲート５３が形成され、該フローティング
ゲート５３を被覆するように形成された絶縁膜５４を介
してコントロールゲート５５が形成され、更に、前記フ
ローティングゲート５３及びコントロールゲート５５に
隣接するようにソース・ドレイン拡散層５６、５７が形
成され、層間絶縁膜５８に形成されたコンタクト孔５９
を介して前記ソース拡散層５６あるいはドレイン拡散層
５７にコンタクトするように金属配線６０が形成されて
いる。
記憶装置であるスプリットゲート型フラッシュメモリの
製造方法について図面を参照しながら説明する。この種
のスプリットゲート型フラッシュメモリは、図８に示す
ように半導体基板５１上にゲート酸化膜５２を介してフ
ローティングゲート５３が形成され、該フローティング
ゲート５３を被覆するように形成された絶縁膜５４を介
してコントロールゲート５５が形成され、更に、前記フ
ローティングゲート５３及びコントロールゲート５５に
隣接するようにソース・ドレイン拡散層５６、５７が形
成され、層間絶縁膜５８に形成されたコンタクト孔５９
を介して前記ソース拡散層５６あるいはドレイン拡散層
５７にコンタクトするように金属配線６０が形成されて
いる。
【０００３】
【発明が解決しようとする課題】このような不揮発性半
導体記憶装置において、前述したコントロールゲート５
５はフローティングゲート５３上に絶縁膜５４を形成し
た後に、全面にポリシリコン膜等の導電膜を形成し、該
導電膜を周知のホトリソグラフィー法により不図示のレ
ジスト膜をマスクにしてパターニング形成している。
導体記憶装置において、前述したコントロールゲート５
５はフローティングゲート５３上に絶縁膜５４を形成し
た後に、全面にポリシリコン膜等の導電膜を形成し、該
導電膜を周知のホトリソグラフィー法により不図示のレ
ジスト膜をマスクにしてパターニング形成している。
【０００４】しかし、前記レジスト膜をマスクにした導
電膜のパターニング時に、マスクずれがあった場合に
は、コントロールゲート５５がずれて形成されてしまう
ことになる。このような場合、例えば図９に示すように
対となるコントロールゲート５５Ａとコントロールゲー
ト５５Ｂ、またはコントロールゲート５５Ｃとコントロ
ールゲート５５Ｄのゲート長に差が生じ、セル電流がず
れてしまう。
電膜のパターニング時に、マスクずれがあった場合に
は、コントロールゲート５５がずれて形成されてしまう
ことになる。このような場合、例えば図９に示すように
対となるコントロールゲート５５Ａとコントロールゲー
ト５５Ｂ、またはコントロールゲート５５Ｃとコントロ
ールゲート５５Ｄのゲート長に差が生じ、セル電流がず
れてしまう。
【０００５】そのため、対となるセルトランジスタを流
れる電流値を同じにすることができず、多値化を図る上
で大きな妨げとなっていた。また、ずれによるトランジ
スタの特性不良やコントロールゲートとコンタクトのシ
ョートを防ぐためにパターンを配置することは微細化を
図る上で障害となっていた。従って、本発明ではセルフ
アラインでコントロールゲートを形成する製造方法を提
供することで、多値化、微細化を図る上で有利な不揮発
性半導体記憶装置の製造方法を提供することを目的とす
る。
れる電流値を同じにすることができず、多値化を図る上
で大きな妨げとなっていた。また、ずれによるトランジ
スタの特性不良やコントロールゲートとコンタクトのシ
ョートを防ぐためにパターンを配置することは微細化を
図る上で障害となっていた。従って、本発明ではセルフ
アラインでコントロールゲートを形成する製造方法を提
供することで、多値化、微細化を図る上で有利な不揮発
性半導体記憶装置の製造方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】そこで、本発明は半導体
基板１上にフィールドＳｉＯ2 膜２を形成した後に、該
フィールドＳｉＯ2 膜２以外の領域にゲートＳｉＯ2 膜
３を形成し、基板全面に導電化したポリシリコン膜４を
形成した後に、該ポリシリコン膜４が前記フィールドＳ
ｉＯ2 膜２の周縁部に残膜するようにレジスト膜を介し
て該ポリシリコン膜４をパターニング形成する。次に、
前記ポリシリコン膜４の側壁部に第１のサイドウォール
膜５を形成する。続いて、前記ポリシリコン膜４上に開
口部７を有するＳｉＮ膜６を形成した後に、該開口部７
の側壁部に第２のサイドウォール膜７Ａを形成し、該Ｓ
ｉＮ膜６及び第２のサイドウォール膜７Ａをマスクにし
て前記ポリシリコン膜４を等方性エッチングして該ポリ
シリコン膜４に溝部８を形成する。次に、全面にＣＶＤ
法によりＳｉＯ2 膜を形成した後に前記ＳｉＮ膜６が露
出する位置までエッチバックを行い前記溝部８にＳｉＯ
2 膜を埋設し、前記ＳｉＮ膜６及び第２のサイドウォー
ル膜７Ａを除去して前記ポリシリコン膜４上に凸部Ａを
有するＣＶＤＳｉＯ2 膜９を形成した後に、該ＳｉＯ2
膜９をマスクにして前記ポリシリコン膜４をエッチング
・除去してフローティングゲート１０を形成する。続い
て、全面を酸化して前記フローティングゲート１０の側
壁部を被覆するようにＳｉＯ2 膜１１を形成した後に、
全面にポリシリコン膜１２を形成し導電化した後に、該
ポリシリコン膜１２を異方性エッチングして前記ＣＶＤ
ＳｉＯ2 膜９の凸部Ａを中心にして前記フローティング
ゲート１０の両側の上部から側部にかけて当該ポリシリ
コン膜１２を残膜形成し、更にレジスト膜をマスクにし
て前記ＣＶＤＳｉＯ2 膜９の凸部Ａを中心にして前記フ
ローティングゲート１０の両側の上部から側部にかけて
形成したポリシリコン膜１２の片方を除去してコントロ
ールゲート１３を形成する工程を少なくとも有するもの
である。
基板１上にフィールドＳｉＯ2 膜２を形成した後に、該
フィールドＳｉＯ2 膜２以外の領域にゲートＳｉＯ2 膜
３を形成し、基板全面に導電化したポリシリコン膜４を
形成した後に、該ポリシリコン膜４が前記フィールドＳ
ｉＯ2 膜２の周縁部に残膜するようにレジスト膜を介し
て該ポリシリコン膜４をパターニング形成する。次に、
前記ポリシリコン膜４の側壁部に第１のサイドウォール
膜５を形成する。続いて、前記ポリシリコン膜４上に開
口部７を有するＳｉＮ膜６を形成した後に、該開口部７
の側壁部に第２のサイドウォール膜７Ａを形成し、該Ｓ
ｉＮ膜６及び第２のサイドウォール膜７Ａをマスクにし
て前記ポリシリコン膜４を等方性エッチングして該ポリ
シリコン膜４に溝部８を形成する。次に、全面にＣＶＤ
法によりＳｉＯ2 膜を形成した後に前記ＳｉＮ膜６が露
出する位置までエッチバックを行い前記溝部８にＳｉＯ
2 膜を埋設し、前記ＳｉＮ膜６及び第２のサイドウォー
ル膜７Ａを除去して前記ポリシリコン膜４上に凸部Ａを
有するＣＶＤＳｉＯ2 膜９を形成した後に、該ＳｉＯ2
膜９をマスクにして前記ポリシリコン膜４をエッチング
・除去してフローティングゲート１０を形成する。続い
て、全面を酸化して前記フローティングゲート１０の側
壁部を被覆するようにＳｉＯ2 膜１１を形成した後に、
全面にポリシリコン膜１２を形成し導電化した後に、該
ポリシリコン膜１２を異方性エッチングして前記ＣＶＤ
ＳｉＯ2 膜９の凸部Ａを中心にして前記フローティング
ゲート１０の両側の上部から側部にかけて当該ポリシリ
コン膜１２を残膜形成し、更にレジスト膜をマスクにし
て前記ＣＶＤＳｉＯ2 膜９の凸部Ａを中心にして前記フ
ローティングゲート１０の両側の上部から側部にかけて
形成したポリシリコン膜１２の片方を除去してコントロ
ールゲート１３を形成する工程を少なくとも有するもの
である。
【０００７】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置の製造方法の一実施の形態について説明する。本
発明の一実施の形態に係わる不揮発性半導体記憶装置
は、図７に示すようにコントロールゲート１３がＳｉＯ
2 膜１１を介してフローティングゲート１０の上部から
側部にかけて形成されて成ることを特徴とするスプリッ
トゲート型フラッシュメモリである。
憶装置の製造方法の一実施の形態について説明する。本
発明の一実施の形態に係わる不揮発性半導体記憶装置
は、図７に示すようにコントロールゲート１３がＳｉＯ
2 膜１１を介してフローティングゲート１０の上部から
側部にかけて形成されて成ることを特徴とするスプリッ
トゲート型フラッシュメモリである。
【０００８】先ず、図１に示すように半導体基板１上の
所望位置にＬＯＣＯＳ（local oxidation of silicon）
法によりフィールドＳｉＯ2 膜２を形成した後に、該フ
ィールドＳｉＯ2 膜２以外の素子形成領域上に膜厚約１
００ÅのゲートＳｉＯ2 膜３（図２参照）を形成し、基
板全面に膜厚約２０００Åのポリシリコン膜を形成し、
該ポリシリコン膜にリンドープを行うことで、導電化を
図る。
所望位置にＬＯＣＯＳ（local oxidation of silicon）
法によりフィールドＳｉＯ2 膜２を形成した後に、該フ
ィールドＳｉＯ2 膜２以外の素子形成領域上に膜厚約１
００ÅのゲートＳｉＯ2 膜３（図２参照）を形成し、基
板全面に膜厚約２０００Åのポリシリコン膜を形成し、
該ポリシリコン膜にリンドープを行うことで、導電化を
図る。
【０００９】次に、前記ポリシリコン膜を周知のホトリ
ソグラフィー法により不図示のレジスト膜をマスクにし
てパターニングし、図１に示すように各フィールドＳｉ
Ｏ2膜２の周縁部にその端部が残膜するようにポリシリ
コン膜４を形成した後に、前記レジスト膜を除去する。
そして、全面に膜厚約１５００Åのポリシリコン膜また
はＳｉＯ2 膜を形成した後に、該ポリシリコン膜または
ＳｉＯ2 膜を異方性エッチングし、図１に示すように前
記ポリシリコン膜４の側壁部に第１のサイドウォール膜
５を残膜させる。尚、当該サイドウォール膜５は、後述
するフローティングゲート１０を形成する工程の、ポリ
シリコン膜４を等方性エッチングする際に後述するフロ
ーティングゲート１０を構成する前記ポリシリコン膜４
がトランジスタの活性領域まで削れてしまうことを防止
するものである。
ソグラフィー法により不図示のレジスト膜をマスクにし
てパターニングし、図１に示すように各フィールドＳｉ
Ｏ2膜２の周縁部にその端部が残膜するようにポリシリ
コン膜４を形成した後に、前記レジスト膜を除去する。
そして、全面に膜厚約１５００Åのポリシリコン膜また
はＳｉＯ2 膜を形成した後に、該ポリシリコン膜または
ＳｉＯ2 膜を異方性エッチングし、図１に示すように前
記ポリシリコン膜４の側壁部に第１のサイドウォール膜
５を残膜させる。尚、当該サイドウォール膜５は、後述
するフローティングゲート１０を形成する工程の、ポリ
シリコン膜４を等方性エッチングする際に後述するフロ
ーティングゲート１０を構成する前記ポリシリコン膜４
がトランジスタの活性領域まで削れてしまうことを防止
するものである。
【００１０】続いて、前記ポリシリコン膜４上に膜厚約
５０００ÅのＳｉＮ膜（シリコン窒化膜）を形成し、該
ＳｉＮ膜を周知のホトリソグラフィー法により不図示の
レジスト膜をマスクにしてパターニングし、図２に示す
ように当該ＳｉＮ膜６に幅約０．６μｍ以下の開口部７
を形成し、前記ポリシリコン膜４の表面を露出させる。
そして、全面に膜厚約５００ÅのＳｉＮ膜またはＳｉＯ
2 膜をＣＶＤ法により形成した後に、該ＳｉＮ膜または
ＳｉＯ2 膜を異方性エッチングして、前記開口部７の側
壁部に第２のサイドウォール膜７Ａを形成する。尚、図
２は図１のＸ−Ｘ断面図である。
５０００ÅのＳｉＮ膜（シリコン窒化膜）を形成し、該
ＳｉＮ膜を周知のホトリソグラフィー法により不図示の
レジスト膜をマスクにしてパターニングし、図２に示す
ように当該ＳｉＮ膜６に幅約０．６μｍ以下の開口部７
を形成し、前記ポリシリコン膜４の表面を露出させる。
そして、全面に膜厚約５００ÅのＳｉＮ膜またはＳｉＯ
2 膜をＣＶＤ法により形成した後に、該ＳｉＮ膜または
ＳｉＯ2 膜を異方性エッチングして、前記開口部７の側
壁部に第２のサイドウォール膜７Ａを形成する。尚、図
２は図１のＸ−Ｘ断面図である。
【００１１】次に、前記ＳｉＮ膜６及び第２のサイドウ
ォール膜７Ａをマスクにして前記ポリシリコン膜４をド
ライ法あるいはウェット法による等方性エッチングし
て、図３に示すように約１０００Åの深さの溝部８を形
成する。本工程では、前述した第２のサイドウォール膜
７Ａにより開口部７の側壁部にサイドウォールを形成し
ているため、当該サイドウォール膜７Ａの幅分だけ開口
部７の幅を狭めることができる。従って、その幅分だけ
前述した等方性エッチングによるエッチング幅Ｈを狭め
ることができ、例えば現在の露光技術では限界の開口部
寸法より開口部を形成できるため、後述するフローティ
ングゲート１０の形成工程において、該フローティング
ゲート１０の上部（後述するＣＶＤＳｉＯ2 膜９をマス
クにしてポリシリコン膜４をエッチングしてフローティ
ングゲート１０を形成する当該ＣＶＤＳｉＯ2 膜９の
幅）の寸法を狭めることができ、微細化が図れる。
ォール膜７Ａをマスクにして前記ポリシリコン膜４をド
ライ法あるいはウェット法による等方性エッチングし
て、図３に示すように約１０００Åの深さの溝部８を形
成する。本工程では、前述した第２のサイドウォール膜
７Ａにより開口部７の側壁部にサイドウォールを形成し
ているため、当該サイドウォール膜７Ａの幅分だけ開口
部７の幅を狭めることができる。従って、その幅分だけ
前述した等方性エッチングによるエッチング幅Ｈを狭め
ることができ、例えば現在の露光技術では限界の開口部
寸法より開口部を形成できるため、後述するフローティ
ングゲート１０の形成工程において、該フローティング
ゲート１０の上部（後述するＣＶＤＳｉＯ2 膜９をマス
クにしてポリシリコン膜４をエッチングしてフローティ
ングゲート１０を形成する当該ＣＶＤＳｉＯ2 膜９の
幅）の寸法を狭めることができ、微細化が図れる。
【００１２】続いて、全面にＣＶＤ法により膜厚約４０
００ÅのＳｉＯ2 膜を形成した後に、該ＳｉＯ2 膜をエ
ッチバックして、図４に示すように前記溝部８内に埋設
され、かつ上部に凸部Ａ（後述するコントロールゲート
１３を形成する際の壁の役割を果たす。）を有するＣＶ
ＤＳｉＯ2 膜９を形成する。次に、前記ＳｉＮ膜６及び
第２のサイドウォール膜７Ａをホットリン酸によりエッ
チングし、更にポリシリコン膜４を前記ＣＶＤＳｉＯ2
膜９をマスクにしてエッチング除去して、図５に示すよ
うにフローティングゲート１０を形成する。このとき、
前述したようにＳｉＮ膜６の開口部７の側壁部に第２の
サイドウォール膜７Ａを形成しておくことで、等方性エ
ッチングによりポリシリコン膜４に形成する溝部８のエ
ッチング幅Ｈを狭めているため、装置の微細化が図れ
る。また、ポリシリコン膜４を等方性エッチングする際
に、該ポリシリコン膜４の側壁部に前記第１のサイドウ
ォール膜５形成しておくことで、ポリシリコン膜４の削
れすぎを防止しているため、フローティングゲート１０
を構成するポリシリコン膜４がトランジスタの活性領域
まで削れてしまうことがなくなり、生産性が向上する。
００ÅのＳｉＯ2 膜を形成した後に、該ＳｉＯ2 膜をエ
ッチバックして、図４に示すように前記溝部８内に埋設
され、かつ上部に凸部Ａ（後述するコントロールゲート
１３を形成する際の壁の役割を果たす。）を有するＣＶ
ＤＳｉＯ2 膜９を形成する。次に、前記ＳｉＮ膜６及び
第２のサイドウォール膜７Ａをホットリン酸によりエッ
チングし、更にポリシリコン膜４を前記ＣＶＤＳｉＯ2
膜９をマスクにしてエッチング除去して、図５に示すよ
うにフローティングゲート１０を形成する。このとき、
前述したようにＳｉＮ膜６の開口部７の側壁部に第２の
サイドウォール膜７Ａを形成しておくことで、等方性エ
ッチングによりポリシリコン膜４に形成する溝部８のエ
ッチング幅Ｈを狭めているため、装置の微細化が図れ
る。また、ポリシリコン膜４を等方性エッチングする際
に、該ポリシリコン膜４の側壁部に前記第１のサイドウ
ォール膜５形成しておくことで、ポリシリコン膜４の削
れすぎを防止しているため、フローティングゲート１０
を構成するポリシリコン膜４がトランジスタの活性領域
まで削れてしまうことがなくなり、生産性が向上する。
【００１３】続いて、基板全面を熱酸化することで、図
６に示すように前記フローティングゲート１０を形成す
るポリシリコン膜の表面にＳｉＯ2 膜を形成して、該フ
ローティングゲート１０の側壁部を被覆するように膜厚
約３００ÅのＳｉＯ2 膜１１を形成し、更に、全面に膜
厚約５０００Åのポリシリコン膜を形成し、リンドープ
して導電化を図った後に、当該ポリシリコン膜を異方性
エッチングして、前記ＣＶＤＳｉＯ2 膜９の凸部Ａを中
心に前記フローティングゲート１０の両側にＳｉＯ2 膜
１１を介して該フローティングゲート１０の上部から側
部にかけて後述するコントロールゲート１３となるポリ
シリコン膜１２を残膜させる。
６に示すように前記フローティングゲート１０を形成す
るポリシリコン膜の表面にＳｉＯ2 膜を形成して、該フ
ローティングゲート１０の側壁部を被覆するように膜厚
約３００ÅのＳｉＯ2 膜１１を形成し、更に、全面に膜
厚約５０００Åのポリシリコン膜を形成し、リンドープ
して導電化を図った後に、当該ポリシリコン膜を異方性
エッチングして、前記ＣＶＤＳｉＯ2 膜９の凸部Ａを中
心に前記フローティングゲート１０の両側にＳｉＯ2 膜
１１を介して該フローティングゲート１０の上部から側
部にかけて後述するコントロールゲート１３となるポリ
シリコン膜１２を残膜させる。
【００１４】そして、周知のホトリソグラフィー法によ
り不図示のレジスト膜をマスクにして前述したフローテ
ィングゲート１０の両側に該フローティングゲート１０
の上部から側部にかけてセルフアラインで形成したポリ
シリコン膜１２の片方をエッチング除去することによ
り、図７に示すように前記フローティングゲート１０の
上部から側部にかけて幅約０．４μｍのコントロールゲ
ート１３を形成する。
り不図示のレジスト膜をマスクにして前述したフローテ
ィングゲート１０の両側に該フローティングゲート１０
の上部から側部にかけてセルフアラインで形成したポリ
シリコン膜１２の片方をエッチング除去することによ
り、図７に示すように前記フローティングゲート１０の
上部から側部にかけて幅約０．４μｍのコントロールゲ
ート１３を形成する。
【００１５】このように本発明では、前述したようにフ
ローティングゲート１０上にセルフアラインで形成した
ＣＶＤＳｉＯ2 膜９の凸部Ａの壁を使って、コントロー
ルゲート１３をセルフアラインにより形成できる。この
ため、従来のようにフローティングゲートとコントロー
ルゲートとのマスク合わせずれのため、対となるセル電
流の差が大きくなるという問題が解消できる。従って、
各セル毎に扱う電流値を同じにすることができ、多値化
を図る上で有利であると共に、ずれ分を考慮して設計す
る必要が無くなり、微細化を図る上でも有利な不揮発性
半導体記憶装置の製造方法を提供することができる。
ローティングゲート１０上にセルフアラインで形成した
ＣＶＤＳｉＯ2 膜９の凸部Ａの壁を使って、コントロー
ルゲート１３をセルフアラインにより形成できる。この
ため、従来のようにフローティングゲートとコントロー
ルゲートとのマスク合わせずれのため、対となるセル電
流の差が大きくなるという問題が解消できる。従って、
各セル毎に扱う電流値を同じにすることができ、多値化
を図る上で有利であると共に、ずれ分を考慮して設計す
る必要が無くなり、微細化を図る上でも有利な不揮発性
半導体記憶装置の製造方法を提供することができる。
【００１６】続いて、前記フローティングゲート１０、
コントロールゲート１３をマスクにして全面にリンイオ
ン等の不純物を注入して、ソース・ドレイン拡散層１
４、１５を形成する。そして、従来と同様に全面を層間
絶縁膜１６で被覆した後に、前記ソース・ドレイン拡散
層１４、１５上にコンタクトするコンタクト孔１７を形
成し、該コンタクト孔１７を介してソース・ドレイン拡
散層１４、１５にコンタクトする金属配線１８を形成し
て、本発明の不揮発性半導体記憶装置を形成する。
コントロールゲート１３をマスクにして全面にリンイオ
ン等の不純物を注入して、ソース・ドレイン拡散層１
４、１５を形成する。そして、従来と同様に全面を層間
絶縁膜１６で被覆した後に、前記ソース・ドレイン拡散
層１４、１５上にコンタクトするコンタクト孔１７を形
成し、該コンタクト孔１７を介してソース・ドレイン拡
散層１４、１５にコンタクトする金属配線１８を形成し
て、本発明の不揮発性半導体記憶装置を形成する。
【００１７】
【発明の効果】以上、本発明によれば、フローティング
ゲート１０上にセルフアラインで形成したＣＶＤＳｉＯ
2 膜９の凸部Ａの壁を使って、コントロールゲート１３
をセルフアラインで形成できるため、多値化、微細化を
図る上で有利な不揮発性半導体記憶装置の製造方法を提
供できる。
ゲート１０上にセルフアラインで形成したＣＶＤＳｉＯ
2 膜９の凸部Ａの壁を使って、コントロールゲート１３
をセルフアラインで形成できるため、多値化、微細化を
図る上で有利な不揮発性半導体記憶装置の製造方法を提
供できる。
【００１８】また、図１に示すようにポリシリコン膜４
の側壁部に第１のサイドウォール膜５を形成しているた
め、フローティングゲート１０を形成する工程の、ポリ
シリコン膜４を等方性エッチングする際にフローティン
グゲート１０を構成するポリシリコン膜４がトランジス
タの活性領域まで削れてしまうことがなくなり、生産性
が向上する。
の側壁部に第１のサイドウォール膜５を形成しているた
め、フローティングゲート１０を形成する工程の、ポリ
シリコン膜４を等方性エッチングする際にフローティン
グゲート１０を構成するポリシリコン膜４がトランジス
タの活性領域まで削れてしまうことがなくなり、生産性
が向上する。
【００１９】更に、図２に示すようにポリシリコン膜４
上に形成したＳｉＮ膜６に開口部７を形成した後に、該
開口部７の側壁部に第２のサイドウォール膜７Ａを形成
することで、図３に示すように前記ＳｉＮ膜６及び第２
のサイドウォール膜７Ａをマスクにして前記ポリシリコ
ン膜４を等方性エッチングして溝部８を形成しているた
め、前記サイドウォール膜７Ａの幅分だけ開口部７の幅
を狭めることができ、従って、その幅分だけ等方性エッ
チングによるエッチング幅Ｈを狭めることができ、溝部
８上に形成するＣＶＤＳｉＯ2 膜９をマスクにしてポリ
シリコン膜４をエッチングしてフローティングゲート１
０を形成する工程において、該フローティングゲート１
０の幅を狭めることができ、当該フローティングゲート
１０の微細化が図れる。
上に形成したＳｉＮ膜６に開口部７を形成した後に、該
開口部７の側壁部に第２のサイドウォール膜７Ａを形成
することで、図３に示すように前記ＳｉＮ膜６及び第２
のサイドウォール膜７Ａをマスクにして前記ポリシリコ
ン膜４を等方性エッチングして溝部８を形成しているた
め、前記サイドウォール膜７Ａの幅分だけ開口部７の幅
を狭めることができ、従って、その幅分だけ等方性エッ
チングによるエッチング幅Ｈを狭めることができ、溝部
８上に形成するＣＶＤＳｉＯ2 膜９をマスクにしてポリ
シリコン膜４をエッチングしてフローティングゲート１
０を形成する工程において、該フローティングゲート１
０の幅を狭めることができ、当該フローティングゲート
１０の微細化が図れる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す平面図である。
置の製造方法を示す平面図である。
【図２】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第１の断面図である。
置の製造方法を示す第１の断面図である。
【図３】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第２の断面図である。
置の製造方法を示す第２の断面図である。
【図４】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第３の断面図である。
置の製造方法を示す第３の断面図である。
【図５】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第４の断面図である。
置の製造方法を示す第４の断面図である。
【図６】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第５の断面図である。
置の製造方法を示す第５の断面図である。
【図７】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第６の断面図である。
置の製造方法を示す第６の断面図である。
【図８】従来の不揮発性半導体記憶装置を示す断面図で
ある。
ある。
【図９】従来の不揮発性半導体記憶装置の問題点を示す
断面図である。
断面図である。
Claims (3)
- 【請求項１】 半導体基板上にフィールド酸化膜を形成
した後に該フィールド酸化膜以外の領域にゲート酸化膜
を形成する工程と、 前記基板全面に導電膜を形成した後に該導電膜が前記フ
ィールド酸化膜の周縁部に残膜するようにレジスト膜を
介して該導電膜をパターニングする工程と、 前記導電膜上に開口部を有するシリコン窒化膜を形成し
た後に該シリコン窒化膜をマスクにして前記導電膜を等
方性エッチングして導電膜に溝部を形成する工程と、 全面にＣＶＤ法により酸化膜を形成した後に前記シリコ
ン窒化膜が露出する位置までエッチバックを行い前記溝
部に酸化膜を埋設する工程と、 前記シリコン窒化膜を除去して前記導電膜上に凸部を有
する酸化膜を形成した後に該酸化膜をマスクにして前記
導電膜をエッチング・除去してフローティングゲートを
形成する工程と、 全面を酸化して前記フローティングゲートを被覆するよ
うに絶縁膜を形成した後に全面に導電膜を形成し、該導
電膜を異方性エッチングして前記酸化膜の凸部を中心に
して前記フローティングゲートの両側の上部から側部に
かけて当該導電膜を残膜形成する工程と、 レジスト膜をマスクにして前記酸化膜の凸部を中心にし
て前記フローティングゲートの両側の上部から側部にか
けて形成した導電膜の片方を除去してコントロールゲー
トを形成する工程とを少なくとも有することを特徴とす
る不揮発性半導体記憶装置の製造方法。 - 【請求項２】 半導体基板上にフィールド酸化膜を形成
した後に該フィールド酸化膜以外の領域にゲート酸化膜
を形成する工程と、 前記基板全面に導電膜を形成した後に該導電膜が前記フ
ィールド酸化膜の周縁部に残膜するようにレジスト膜を
介して該導電膜をパターニングする工程と、 全面に導電膜または酸化膜を形成した後に異方性エッチ
ングして前記導電膜の側壁部に前記導電膜または酸化膜
を残膜させてサイドウォール膜を形成する工程と、 前記導電膜上に開口部を有するシリコン窒化膜を形成し
た後に該シリコン窒化膜をマスクにして前記導電膜を等
方性エッチングして導電膜に溝部を形成する工程と、 全面にＣＶＤ法により酸化膜を形成した後に前記シリコ
ン窒化膜が露出する位置までエッチバックを行い前記溝
部に酸化膜を埋設する工程と、 前記シリコン窒化膜を除去して前記導電膜上に凸部を有
する酸化膜を形成した後に該酸化膜をマスクにして前記
導電膜をエッチング・除去してフローティングゲートを
形成する工程と、 全面を酸化して前記フローティングゲートを被覆するよ
うに絶縁膜を形成した後に全面に導電膜を形成し、該導
電膜を異方性エッチングして前記酸化膜の凸部を中心に
して前記フローティングゲートの両側の上部から側部に
かけて当該導電膜を残膜形成する工程と、 レジスト膜をマスクにして前記酸化膜の凸部を中心にし
て前記フローティングゲートの両側の上部から側部にか
けて形成した導電膜の片方を除去してコントロールゲー
トを形成する工程を少なくとも有することを特徴とする
不揮発性半導体記憶装置の製造方法。 - 【請求項３】 半導体基板上にフィールド酸化膜を形成
した後に該フィールド酸化膜以外の領域にゲート酸化膜
を形成する工程と、 前記基板全面に導電膜を形成した後に該導電膜が前記フ
ィールド酸化膜の周縁部に残膜するようにレジスト膜を
介して該導電膜をパターニングする工程と、 全面に導電膜または酸化膜を形成した後に異方性エッチ
ングして前記導電膜の側壁部に前記導電膜または酸化膜
を残膜させて第１のサイドウォール膜を形成する工程
と、 前記導電膜上に開口部を有するシリコン窒化膜を形成す
る工程と、 全面にシリコン窒化膜または酸化膜を形成した後に異方
性エッチングして前記開口部の側壁部に第２のサイドウ
ォール膜を形成する工程と、 前記シリコン窒化膜及び第２のサイドウォール膜をマス
クにして前記導電膜を等方性エッチングして導電膜に溝
部を形成する工程と、 全面にＣＶＤ法により酸化膜を形成した後に前記シリコ
ン窒化膜が露出する位置までエッチバックを行い前記溝
部に酸化膜を埋設する工程と、 前記シリコン窒化膜を除去して前記導電膜上に凸部を有
する酸化膜を形成した後に該酸化膜をマスクにして前記
導電膜をエッチング・除去してフローティングゲートを
形成する工程と、 全面を酸化して前記フローティングゲートを被覆するよ
うに絶縁膜を形成した後に全面に導電膜を形成し、該導
電膜を異方性エッチングして前記酸化膜の凸部を中心に
して前記フローティングゲートの両側の上部から側部に
かけて当該導電膜を残膜形成する工程と、 レジスト膜をマスクにして前記酸化膜の凸部を中心にし
て前記フローティングゲートの両側の上部から側部にか
けて形成した導電膜の片方を除去してコントロールゲー
トを形成する工程を少なくとも有することを特徴とする
不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02933997A JP3408095B2 (ja) | 1997-02-13 | 1997-02-13 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02933997A JP3408095B2 (ja) | 1997-02-13 | 1997-02-13 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10229136A true JPH10229136A (ja) | 1998-08-25 |
| JP3408095B2 JP3408095B2 (ja) | 2003-05-19 |
Family
ID=12273485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02933997A Expired - Fee Related JP3408095B2 (ja) | 1997-02-13 | 1997-02-13 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3408095B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101599A (ja) * | 2003-09-23 | 2005-04-14 | Samsung Electronics Co Ltd | スペーサー酸化工程を利用する分離ゲートフラッシュメモリセル製造方法 |
| JP2005101600A (ja) * | 2003-09-22 | 2005-04-14 | Samsung Electronics Co Ltd | 分離ゲートの構造を有するフラッシュメモリセルを製造する方法 |
| JP2005142555A (ja) * | 2003-11-04 | 2005-06-02 | Samsung Electronics Co Ltd | スプリットゲート型半導体メモリ素子の製造方法 |
| JP2005223340A (ja) * | 2004-02-04 | 2005-08-18 | Samsung Electronics Co Ltd | 自己整列スプリットゲート型の不揮発性半導体メモリ素子、及びその製造方法 |
| US7341912B2 (en) | 2005-02-23 | 2008-03-11 | Samsung Electronics Co., Ltd. | Split gate flash memory device having self-aligned control gate and method of manufacturing the same |
-
1997
- 1997-02-13 JP JP02933997A patent/JP3408095B2/ja not_active Expired - Fee Related
Cited By (8)
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| JP4558420B2 (ja) * | 2003-09-23 | 2010-10-06 | 三星電子株式会社 | スペーサー酸化工程を利用する分離ゲートフラッシュメモリセル製造方法 |
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| US7652322B2 (en) | 2005-02-23 | 2010-01-26 | Samsung Electronics Co., Ltd. | Split gate flash memory device having self-aligned control gate and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3408095B2 (ja) | 2003-05-19 |
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|---|---|---|---|
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