JP2003258136A - フラッシュメモリ装置の製造方法 - Google Patents
フラッシュメモリ装置の製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
- H—ELECTRICITY
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】 データの消去が容易となるフラッシュメモリ
装置の製造方法を提供する。 【解決手段】 浮遊ゲートとしての第１ゲート１２０ｂ
形成時にポリシリコンスペーサ１７０を形成し、これを
酸化させて第１ゲート１２０ｂの形状を第２ゲート(コ
ントロールゲート)２３０ａと近接する部分で鋭く形成
する。
装置の製造方法を提供する。 【解決手段】 浮遊ゲートとしての第１ゲート１２０ｂ
形成時にポリシリコンスペーサ１７０を形成し、これを
酸化させて第１ゲート１２０ｂの形状を第２ゲート(コ
ントロールゲート)２３０ａと近接する部分で鋭く形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
製造方法に係り、特にフラッシュメモリ装置の製造方法
に関する。
製造方法に係り、特にフラッシュメモリ装置の製造方法
に関する。
【０００２】
【従来の技術】フラッシュメモリは一般に浮遊ゲートと
コントロールゲートとの二重ゲートよりなっていて、こ
れらに適正な電圧を印加すれば、データが記憶／消去さ
れるメモリ装置である。特に、コントロールゲートと浮
遊ゲート間の動作はメモリスピード及び信頼性に非常に
大きな影響を与えるので、これを改善するために製造方
法は発展し続けてきた。
コントロールゲートとの二重ゲートよりなっていて、こ
れらに適正な電圧を印加すれば、データが記憶／消去さ
れるメモリ装置である。特に、コントロールゲートと浮
遊ゲート間の動作はメモリスピード及び信頼性に非常に
大きな影響を与えるので、これを改善するために製造方
法は発展し続けてきた。
【０００３】図１５は、従来のフラッシュメモリ装置を
示す図であって、コントロールゲートと浮遊ゲートとの
長手方向に対して横に切断して示す断面図である。これ
を参照すれば、従来のフラッシュメモリ装置は、直線的
に配置された複数のコントロールゲート1230と、これら
コントロールゲート1230間に位置して半導体基板1100に
形成されたソースジャンクション1201と、コントロール
ゲート1230の両外側に配置されて半導体基板1100に形成
されたドレインジャンクション1101と、コントロールゲ
ート1230間に内側絶縁膜スペーサ1190を介在して位置
し、ソースジャンクション1201の上部に連結するジャン
クションコンタクトフィル1210と、側壁がコントロール
ゲート1230の側壁に第2ゲート絶縁膜1220を介在して近
接し、下部は第1ゲート絶縁膜1110を介在して半導体基
板1100のソースジャンクション1201と部分的に重畳する
２つの浮遊ゲート1120とを含む。そして、コントロール
ゲート1230の外側の側壁に外側絶縁膜スペーサ1260が形
成されている。ここで、前記内側絶縁膜スペーサ1190
は、浮遊ゲート1120を下部に埋め込みつつコントロール
ゲート1230の内側壁に形成されている。また、対向する
内側絶縁膜スペーサ1190の間には、その部分のコンタク
トホールを導電性膜で充填して上部の配線(図示せず)と
ソースジャンクション1201とを連結する前記ジャンクシ
ョンコンタクトフィル1210が形成されている。ここで、
コントロールゲート1230と浮遊ゲート1120とは導電性の
ポリシリコンよりなっている。
示す図であって、コントロールゲートと浮遊ゲートとの
長手方向に対して横に切断して示す断面図である。これ
を参照すれば、従来のフラッシュメモリ装置は、直線的
に配置された複数のコントロールゲート1230と、これら
コントロールゲート1230間に位置して半導体基板1100に
形成されたソースジャンクション1201と、コントロール
ゲート1230の両外側に配置されて半導体基板1100に形成
されたドレインジャンクション1101と、コントロールゲ
ート1230間に内側絶縁膜スペーサ1190を介在して位置
し、ソースジャンクション1201の上部に連結するジャン
クションコンタクトフィル1210と、側壁がコントロール
ゲート1230の側壁に第2ゲート絶縁膜1220を介在して近
接し、下部は第1ゲート絶縁膜1110を介在して半導体基
板1100のソースジャンクション1201と部分的に重畳する
２つの浮遊ゲート1120とを含む。そして、コントロール
ゲート1230の外側の側壁に外側絶縁膜スペーサ1260が形
成されている。ここで、前記内側絶縁膜スペーサ1190
は、浮遊ゲート1120を下部に埋め込みつつコントロール
ゲート1230の内側壁に形成されている。また、対向する
内側絶縁膜スペーサ1190の間には、その部分のコンタク
トホールを導電性膜で充填して上部の配線(図示せず)と
ソースジャンクション1201とを連結する前記ジャンクシ
ョンコンタクトフィル1210が形成されている。ここで、
コントロールゲート1230と浮遊ゲート1120とは導電性の
ポリシリコンよりなっている。
【０００４】このような従来のフラッシュメモリ装置
は、浮遊ゲート1120の側壁に第2ゲート絶縁膜1220が形
成されていて浮遊ゲート1120とコントロールゲート２３
０間のスイッチの役割をする。これによって、これらの
間に所定の電圧を加えて電位差を発生させると、電荷の
移動が生じて情報が貯蔵／消去される。
は、浮遊ゲート1120の側壁に第2ゲート絶縁膜1220が形
成されていて浮遊ゲート1120とコントロールゲート２３
０間のスイッチの役割をする。これによって、これらの
間に所定の電圧を加えて電位差を発生させると、電荷の
移動が生じて情報が貯蔵／消去される。
【０００５】
【発明が解決しようとする課題】ところで、このような
従来のフラッシュメモリ装置において、第2ゲート絶縁
膜1220はポリシリコンを酸化させて形成された膜であっ
て、表面の不規則な特性のために第2ゲート絶縁膜1220
や浮遊ゲート1120を均一に形成しにくい。したがって、
浮遊ゲート1120とコントロールゲート1230間のオン／オ
フ動作が円滑でない短所がある。特に、コントロールゲ
ート1230と浮遊ゲート1120間に接する領域に形成された
第2ゲート絶縁膜1220が厚く、かつ不均一なのでメモリ
素子のデータを消去させるのにエラーが多発する。
従来のフラッシュメモリ装置において、第2ゲート絶縁
膜1220はポリシリコンを酸化させて形成された膜であっ
て、表面の不規則な特性のために第2ゲート絶縁膜1220
や浮遊ゲート1120を均一に形成しにくい。したがって、
浮遊ゲート1120とコントロールゲート1230間のオン／オ
フ動作が円滑でない短所がある。特に、コントロールゲ
ート1230と浮遊ゲート1120間に接する領域に形成された
第2ゲート絶縁膜1220が厚く、かつ不均一なのでメモリ
素子のデータを消去させるのにエラーが多発する。
【０００６】そこで、本発明は上記問題を解決するため
に創案されたものであって、その目的は、フラッシュメ
モリ装置の第1ゲート（浮遊ゲート）の形状を第2ゲート
（コントロールゲート）と近接する部分で鋭く形成する
ことにより、イレーズ動作時に電荷を円滑に移動させて
イレーズを容易に行えるフラッシュメモリ装置の製造方
法を提供することにある。
に創案されたものであって、その目的は、フラッシュメ
モリ装置の第1ゲート（浮遊ゲート）の形状を第2ゲート
（コントロールゲート）と近接する部分で鋭く形成する
ことにより、イレーズ動作時に電荷を円滑に移動させて
イレーズを容易に行えるフラッシュメモリ装置の製造方
法を提供することにある。
【０００７】
【課題を解決するための手段】本発明のフラッシュメモ
リ装置の製造方法は、まず、半導体基板上に第1ゲート
絶縁膜、第1ゲート導電膜及び第2絶縁膜を順次に形成す
る。次に、第1ゲート導電膜の上部を露出させるように
第2絶縁膜の一部をエッチングして後続工程によって第1
ゲートが形成される領域を定義する。次に、パターニン
グされた第2絶縁膜の側壁に沿って第2導電膜スペーサを
形成する。次に、第2導電膜スペーサと第1ゲート導電膜
の露出された表面とに所定の酸化膜を形成する。次に、
パターニングされた第2絶縁膜の側壁にシリコン絶縁膜
スペーサを形成し、第2絶縁膜とシリコン絶縁膜スペー
サとをマスクとして用いて第1ゲート導電膜及び第1ゲー
ト絶縁膜をエッチングしてソースジャンクション用のコ
ンタクトホールを形成する。次に、ソースジャンクショ
ン用のコンタクトホールに充填用導電膜を充填してソー
スジャンクション用コンタクトフィルを形成する。次
に、第2絶縁膜及びこの第2絶縁膜の下部に形成された第
1ゲート導電膜を順次に除去して第1ゲートを形成する。
次に、第1ゲートの露出された側壁に第2ゲート絶縁膜を
形成する。次に、半導体基板上の全面に第2ゲート導電
膜及び平坦化用シリコン絶縁膜を順次に形成する。次
に、第2ゲート導電膜と平坦化用シリコン絶縁膜とをシ
リコン絶縁膜スペーサの上部レベルまで平坦に除去して
ソースジャンクション用コンタクトフィルの上部と第2
ゲート導電膜の上部とを露出させる。次に、露出された
ソースジャンクション用コンタクトフィルと第2ゲート
導電膜上にマスク用のシリコン酸化膜を形成する。最後
に、マスク用のシリコン酸化膜をマスクとして用いて表
面に露出している平坦化用シリコン絶縁膜と該平坦化用
シリコン絶縁膜の下部に配置された第2ゲート導電膜と
を順次に除去して第2ゲートを形成する。
リ装置の製造方法は、まず、半導体基板上に第1ゲート
絶縁膜、第1ゲート導電膜及び第2絶縁膜を順次に形成す
る。次に、第1ゲート導電膜の上部を露出させるように
第2絶縁膜の一部をエッチングして後続工程によって第1
ゲートが形成される領域を定義する。次に、パターニン
グされた第2絶縁膜の側壁に沿って第2導電膜スペーサを
形成する。次に、第2導電膜スペーサと第1ゲート導電膜
の露出された表面とに所定の酸化膜を形成する。次に、
パターニングされた第2絶縁膜の側壁にシリコン絶縁膜
スペーサを形成し、第2絶縁膜とシリコン絶縁膜スペー
サとをマスクとして用いて第1ゲート導電膜及び第1ゲー
ト絶縁膜をエッチングしてソースジャンクション用のコ
ンタクトホールを形成する。次に、ソースジャンクショ
ン用のコンタクトホールに充填用導電膜を充填してソー
スジャンクション用コンタクトフィルを形成する。次
に、第2絶縁膜及びこの第2絶縁膜の下部に形成された第
1ゲート導電膜を順次に除去して第1ゲートを形成する。
次に、第1ゲートの露出された側壁に第2ゲート絶縁膜を
形成する。次に、半導体基板上の全面に第2ゲート導電
膜及び平坦化用シリコン絶縁膜を順次に形成する。次
に、第2ゲート導電膜と平坦化用シリコン絶縁膜とをシ
リコン絶縁膜スペーサの上部レベルまで平坦に除去して
ソースジャンクション用コンタクトフィルの上部と第2
ゲート導電膜の上部とを露出させる。次に、露出された
ソースジャンクション用コンタクトフィルと第2ゲート
導電膜上にマスク用のシリコン酸化膜を形成する。最後
に、マスク用のシリコン酸化膜をマスクとして用いて表
面に露出している平坦化用シリコン絶縁膜と該平坦化用
シリコン絶縁膜の下部に配置された第2ゲート導電膜と
を順次に除去して第2ゲートを形成する。
【０００８】このような本発明の製造方法において、具
体例として、第1ゲート導電膜は化学気相蒸着法を用い
て形成された導電性ポリシリコンであり、第2絶縁膜は
シリコン窒化膜である。
体例として、第1ゲート導電膜は化学気相蒸着法を用い
て形成された導電性ポリシリコンであり、第2絶縁膜は
シリコン窒化膜である。
【０００９】また、パターニングされた第２絶縁膜の側
壁に第2導電膜スペーサを形成する段階は、半導体基板
上の全面に化学気相蒸着法で導電性のポリシリコンを蒸
着し、そして、異方性乾式エッチングを用いてポリシリ
コンを全面エッチングする。すると、第２絶縁膜の側壁
の下部に第２導電膜スペーサとしてポリシリコンスペー
サが形成される。次いで、第2導電膜スペーサと露出さ
れた第1ゲート導電膜とを所定の酸化ガスを用いて熱的
に酸化させてシリコン酸化膜を形成する。
壁に第2導電膜スペーサを形成する段階は、半導体基板
上の全面に化学気相蒸着法で導電性のポリシリコンを蒸
着し、そして、異方性乾式エッチングを用いてポリシリ
コンを全面エッチングする。すると、第２絶縁膜の側壁
の下部に第２導電膜スペーサとしてポリシリコンスペー
サが形成される。次いで、第2導電膜スペーサと露出さ
れた第1ゲート導電膜とを所定の酸化ガスを用いて熱的
に酸化させてシリコン酸化膜を形成する。
【００１０】また、シリコン絶縁膜スペーサを形成する
段階は、半導体基板上にシリコン絶縁膜としてシリコン
酸化膜を形成し、このシリコン酸化膜を乾式エッチング
法で全面を異方性エッチングする。そうすると、パター
ニングされた第２絶縁膜の側壁にシリコン絶縁膜スペー
サ（シリコン酸化膜スペーサ）が形成される。次いで、
第２絶縁膜とシリコン絶縁膜スペーサとをマスクとして
用いて第1ゲート導電膜のポリシリコン及び第1ゲート絶
縁膜を乾式エッチングして、ソースジャンクション用の
コンタクトホールを形成する。この際、シリコン酸化膜
は化学気相蒸着法(CVD)で形成されることが望ましい。
段階は、半導体基板上にシリコン絶縁膜としてシリコン
酸化膜を形成し、このシリコン酸化膜を乾式エッチング
法で全面を異方性エッチングする。そうすると、パター
ニングされた第２絶縁膜の側壁にシリコン絶縁膜スペー
サ（シリコン酸化膜スペーサ）が形成される。次いで、
第２絶縁膜とシリコン絶縁膜スペーサとをマスクとして
用いて第1ゲート導電膜のポリシリコン及び第1ゲート絶
縁膜を乾式エッチングして、ソースジャンクション用の
コンタクトホールを形成する。この際、シリコン酸化膜
は化学気相蒸着法(CVD)で形成されることが望ましい。
【００１１】また、ソースジャンクション用コンタクト
フィルを形成するために、半導体基板上の全面に充填用
導電膜として、不純物がドーピングされたポリシリコン
を低圧化学気相蒸着法(LPCVD)を用いて蒸着する。そし
て、ポリシリコンで形成された充填用導電膜を化学的機
械研磨法(Chemical Mechanical polishing)を用いて平
坦に除去する。これにより、ソースジャンクション用コ
ンタクトホールにソースジャンクション用コンタクトフ
ィルが形成される。
フィルを形成するために、半導体基板上の全面に充填用
導電膜として、不純物がドーピングされたポリシリコン
を低圧化学気相蒸着法(LPCVD)を用いて蒸着する。そし
て、ポリシリコンで形成された充填用導電膜を化学的機
械研磨法(Chemical Mechanical polishing)を用いて平
坦に除去する。これにより、ソースジャンクション用コ
ンタクトホールにソースジャンクション用コンタクトフ
ィルが形成される。
【００１２】第１ゲートと第２ゲート絶縁膜を形成する
方法は、まず、シリコン窒化膜よりなる第2絶縁膜をエ
ッチング溶液の燐酸(H3PO4)溶液を用いて湿式エッチン
グ法で第1ゲート導電膜の上部まで除去する。次に、シ
リコン絶縁膜スペーサをマスクとして用いて乾式エッチ
ング法で前記第２絶縁膜下部の第１ゲート導電膜をエッ
チング除去する。その後、露出された残存第1ゲート導
電膜側壁および第２導電膜スペーサ側壁、すなわち第１
ゲートの露出された側壁に第2ゲート絶縁膜を形成す
る。ここで、第１ゲートの露出された側壁に第2ゲート
絶縁膜を形成する方法には２種類ある。第1は、ポリシ
リコンよりなる第1ゲートの側壁を乾式あるいは湿式酸
化法を用いて酸化させてシリコン酸化膜を形成する方法
である。第2は、半導体基板上の全面にCVDを用いてシリ
コン酸化膜を形成した後、このシリコン酸化膜を異方性
全面エッチングして第１ゲートの側壁にシリコン酸化膜
スペーサを形成する方法である。
方法は、まず、シリコン窒化膜よりなる第2絶縁膜をエ
ッチング溶液の燐酸(H3PO4)溶液を用いて湿式エッチン
グ法で第1ゲート導電膜の上部まで除去する。次に、シ
リコン絶縁膜スペーサをマスクとして用いて乾式エッチ
ング法で前記第２絶縁膜下部の第１ゲート導電膜をエッ
チング除去する。その後、露出された残存第1ゲート導
電膜側壁および第２導電膜スペーサ側壁、すなわち第１
ゲートの露出された側壁に第2ゲート絶縁膜を形成す
る。ここで、第１ゲートの露出された側壁に第2ゲート
絶縁膜を形成する方法には２種類ある。第1は、ポリシ
リコンよりなる第1ゲートの側壁を乾式あるいは湿式酸
化法を用いて酸化させてシリコン酸化膜を形成する方法
である。第2は、半導体基板上の全面にCVDを用いてシリ
コン酸化膜を形成した後、このシリコン酸化膜を異方性
全面エッチングして第１ゲートの側壁にシリコン酸化膜
スペーサを形成する方法である。
【００１３】第２ゲートを形成する方法は、まず、半導
体基板上の全面に第2ゲート導電膜としての導電性ポリ
シリコンと平坦化用シリコン絶縁膜とを順次に形成し、
平坦化用シリコン絶縁膜と第2ゲート導電膜とを化学的
機械研磨法を用いて順次に除去してソースジャンクショ
ン用コンタクトフィルの上部と残存第２ゲート導電膜の
上部とを露出させる。ここで、平坦化用シリコン絶縁膜
はシリコン窒化膜である。次に、ソースジャンクション
用コンタクトフィルと第2ゲート導電膜の上部露出部分
を乾式または湿式酸化法で酸化させて表面にマスク用シ
リコン酸化膜を形成する。そして、このマスク用シリコ
ン酸化膜をマスクとして用いて乾式エッチング法で平坦
化用シリコン絶縁膜と第2ゲート導電膜とをエッチング
して除去することにより、残存第2ゲート導電膜により
第2ゲートを形成する。ここで、第2ゲート導電膜は、不
純物がドーピングされたポリシリコンを下層に有し、上
層には非ドーピングのポリシリコンを有する２層構造ポ
リシリコンを使用することが好ましい。そのようにすれ
ば、第２ゲート導電膜の露出上部を酸化させる時、酸化
膜を薄くできる。
体基板上の全面に第2ゲート導電膜としての導電性ポリ
シリコンと平坦化用シリコン絶縁膜とを順次に形成し、
平坦化用シリコン絶縁膜と第2ゲート導電膜とを化学的
機械研磨法を用いて順次に除去してソースジャンクショ
ン用コンタクトフィルの上部と残存第２ゲート導電膜の
上部とを露出させる。ここで、平坦化用シリコン絶縁膜
はシリコン窒化膜である。次に、ソースジャンクション
用コンタクトフィルと第2ゲート導電膜の上部露出部分
を乾式または湿式酸化法で酸化させて表面にマスク用シ
リコン酸化膜を形成する。そして、このマスク用シリコ
ン酸化膜をマスクとして用いて乾式エッチング法で平坦
化用シリコン絶縁膜と第2ゲート導電膜とをエッチング
して除去することにより、残存第2ゲート導電膜により
第2ゲートを形成する。ここで、第2ゲート導電膜は、不
純物がドーピングされたポリシリコンを下層に有し、上
層には非ドーピングのポリシリコンを有する２層構造ポ
リシリコンを使用することが好ましい。そのようにすれ
ば、第２ゲート導電膜の露出上部を酸化させる時、酸化
膜を薄くできる。
【００１４】以上のような本発明のフラッシュメモリ装
置の製造方法は、浮遊ゲートとしての第1ゲート形成時
にポリシリコンスペーサを形成し、これを酸化させて第
１ゲートの形状を第2ゲート（コントロールゲート）と
近接する部分で鋭く形成することによって、この尖鋭化
された部分を通じて電荷が集中するのでデータの消去が
容易になる。
置の製造方法は、浮遊ゲートとしての第1ゲート形成時
にポリシリコンスペーサを形成し、これを酸化させて第
１ゲートの形状を第2ゲート（コントロールゲート）と
近接する部分で鋭く形成することによって、この尖鋭化
された部分を通じて電荷が集中するのでデータの消去が
容易になる。
【００１５】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施形態を詳細に説明する。しかし、以下に例示す
る本発明の実施形態は多様な他の形態に変形でき、本発
明の範囲が以下の実施形態に限定されるものではない。
本発明の実施形態は当業者に本発明を完全に説明するた
めだけに提供されるものである。
明の実施形態を詳細に説明する。しかし、以下に例示す
る本発明の実施形態は多様な他の形態に変形でき、本発
明の範囲が以下の実施形態に限定されるものではない。
本発明の実施形態は当業者に本発明を完全に説明するた
めだけに提供されるものである。
【００１６】図1は本発明に係るフラッシュメモリ装置
の製造方法によって製造されたフラッシュメモリ装置の
平面図であり、図２は図1のA-A線に沿って切断した断面
図であり、図３は図1のC-C線に沿って切断した断面図で
ある。
の製造方法によって製造されたフラッシュメモリ装置の
平面図であり、図２は図1のA-A線に沿って切断した断面
図であり、図３は図1のC-C線に沿って切断した断面図で
ある。
【００１７】図1と図２とを参照すれば、本発明に係る
フラッシュメモリ装置は、半導体基板100上に相互所定
距離だけ離隔されて平行に帯状に形成された複数のソー
ス及びドレインジャンクション201，101と、これらジャ
ンクション101，201間に位置して形成された第2ゲート2
30a（コントロールゲート）と、ソースジャンクション2
01を中心に両側に対向して形成された第2ゲート230aの
側壁に形成されてソースジャンクション201の中央に所
定のコンタクトホールを形成するシリコン酸化膜スペー
サ190と、このシリコン酸化膜スペーサ190の下部に配置
されて半導体基板100と接する下部には第1ゲート絶縁膜
110が介在され、第2ゲート230aと接する部分には第2ゲ
ート絶縁膜220が介在されて形成された第1ゲート120b
と、シリコン酸化膜スペーサ190間に形成されたソース
ジャンクション用コンタクトホールを導電膜で充填して
形成されたジャンクションコンタクトフィル210aとを含
む。ソースジャンクション201は第2ゲート230aの対向す
る内壁部内側の第1ゲート120b間に位置しており、ドレ
インジャンクション101はソースジャンクション201と対
応し、第2ゲート230aの外側に隣接して形成されてい
る。
フラッシュメモリ装置は、半導体基板100上に相互所定
距離だけ離隔されて平行に帯状に形成された複数のソー
ス及びドレインジャンクション201，101と、これらジャ
ンクション101，201間に位置して形成された第2ゲート2
30a（コントロールゲート）と、ソースジャンクション2
01を中心に両側に対向して形成された第2ゲート230aの
側壁に形成されてソースジャンクション201の中央に所
定のコンタクトホールを形成するシリコン酸化膜スペー
サ190と、このシリコン酸化膜スペーサ190の下部に配置
されて半導体基板100と接する下部には第1ゲート絶縁膜
110が介在され、第2ゲート230aと接する部分には第2ゲ
ート絶縁膜220が介在されて形成された第1ゲート120b
と、シリコン酸化膜スペーサ190間に形成されたソース
ジャンクション用コンタクトホールを導電膜で充填して
形成されたジャンクションコンタクトフィル210aとを含
む。ソースジャンクション201は第2ゲート230aの対向す
る内壁部内側の第1ゲート120b間に位置しており、ドレ
インジャンクション101はソースジャンクション201と対
応し、第2ゲート230aの外側に隣接して形成されてい
る。
【００１８】図1において点線で表した四角形は素子形
成領域ARを示し、四角形以外の領域は素子分離領域IRを
示す。図３を参照すれば、この図は図２の断面とは垂直
に切断したものである。これを参照すれば、図1のA-A方
向では図示されなかった素子分離用絶縁膜150と第1ゲー
ト120bの横方向の断面が見られる。すなわち、第1ゲー
ト120bの形態は第2ゲート230aの内側に近接して形成さ
れた長方形をなしている。
成領域ARを示し、四角形以外の領域は素子分離領域IRを
示す。図３を参照すれば、この図は図２の断面とは垂直
に切断したものである。これを参照すれば、図1のA-A方
向では図示されなかった素子分離用絶縁膜150と第1ゲー
ト120bの横方向の断面が見られる。すなわち、第1ゲー
ト120bの形態は第2ゲート230aの内側に近接して形成さ
れた長方形をなしている。
【００１９】図４ないし図１４は本発明のフラッシュメ
モリ装置の製造方法を詳細に説明するために段階別に示
す断面図である。説明の便宜上、工程が比較的単純な初
期工程ではビットライン方向とワードライン方向とを共
に示したが、セル部分の工程が複雑になるに従いワード
ライン方向は省略して図示した。
モリ装置の製造方法を詳細に説明するために段階別に示
す断面図である。説明の便宜上、工程が比較的単純な初
期工程ではビットライン方向とワードライン方向とを共
に示したが、セル部分の工程が複雑になるに従いワード
ライン方向は省略して図示した。
【００２０】図４を参照すれば、素子分離工程を実施す
るために、半導体基板100の表面に第1ゲート絶縁膜11
0、第1ゲート導電膜120及びマスク用絶縁膜130を順次に
形成する。この際、第1ゲート絶縁膜110は半導体基板10
0を熱的に酸化させて形成したシリコン酸化膜であり、
第1ゲート導電膜120は不純物がドーピングされたポリシ
リコンである。そして、マスク用絶縁膜130はCVDで形成
されたシリコン窒化膜である。マスク用絶縁膜130に所
定のフォトエッチング工程を実施して素子分離用トレン
チパターンを形成し、このパターンをマスクとして用い
てシリコン基板１００に乾式エッチングで所定深さのト
レンチ150aを形成する。次いで、トレンチ150a内部に充
填用シリコン絶縁膜150としてシリコン酸化膜１５１を
ＣＶＤで厚く形成する。この際、充填用シリコン絶縁膜
150はプラズマを用いた化学気相蒸着法(PECVD)で形成す
るのが蒸着速度が速く、充填能力に優れているので望ま
しい。また、高密度プラズマを用いた化学気相蒸着法(H
DPCVD)で形成されたシリコン酸化膜153を組合わせて形
成することもできる。
るために、半導体基板100の表面に第1ゲート絶縁膜11
0、第1ゲート導電膜120及びマスク用絶縁膜130を順次に
形成する。この際、第1ゲート絶縁膜110は半導体基板10
0を熱的に酸化させて形成したシリコン酸化膜であり、
第1ゲート導電膜120は不純物がドーピングされたポリシ
リコンである。そして、マスク用絶縁膜130はCVDで形成
されたシリコン窒化膜である。マスク用絶縁膜130に所
定のフォトエッチング工程を実施して素子分離用トレン
チパターンを形成し、このパターンをマスクとして用い
てシリコン基板１００に乾式エッチングで所定深さのト
レンチ150aを形成する。次いで、トレンチ150a内部に充
填用シリコン絶縁膜150としてシリコン酸化膜１５１を
ＣＶＤで厚く形成する。この際、充填用シリコン絶縁膜
150はプラズマを用いた化学気相蒸着法(PECVD)で形成す
るのが蒸着速度が速く、充填能力に優れているので望ま
しい。また、高密度プラズマを用いた化学気相蒸着法(H
DPCVD)で形成されたシリコン酸化膜153を組合わせて形
成することもできる。
【００２１】図５を参照すれば、充填用シリコン絶縁膜
150をＣＭＰ法を用いてマスク用絶縁膜130の上部まで除
去する。そうすると、トレンチ150aの内部にのみ充填用
シリコン絶縁膜150が充填されて素子分離領域が形成さ
れ、かつ素子形成領域が画定される。次に、図６に示す
ように、半導体基板100上に残留するマスク用絶縁膜130
をH3PO4を用いた湿式エッチング法で全て除去し、代わ
りに第１ゲート導電膜１２０および充填用シリコン絶縁
膜１５０上にＬＰＣＶＤを用いてシリコン窒化膜160を
形成する。
150をＣＭＰ法を用いてマスク用絶縁膜130の上部まで除
去する。そうすると、トレンチ150aの内部にのみ充填用
シリコン絶縁膜150が充填されて素子分離領域が形成さ
れ、かつ素子形成領域が画定される。次に、図６に示す
ように、半導体基板100上に残留するマスク用絶縁膜130
をH3PO4を用いた湿式エッチング法で全て除去し、代わ
りに第１ゲート導電膜１２０および充填用シリコン絶縁
膜１５０上にＬＰＣＶＤを用いてシリコン窒化膜160を
形成する。
【００２２】図７を参照すれば、シリコン窒化膜160上
にフォトレジストを塗布し、このフォトレジストに、後
続工程によって第1ゲートを形成する空間を形成するた
めのパターンを所定のフォト工程によって形成する。こ
のように形成されたフォトレジストパターン300をマス
クとして用いて乾式エッチング法でシリコン窒化膜160
にパターンを転写する。そうすると、フォトレジストパ
ターン３００のパターニングされた部分では、シリコン
窒化膜160に、後続工程によって第1ゲートが形成される
空間（パターン）が形成され、同時に第1ゲート導電膜1
20の上部が露出される。
にフォトレジストを塗布し、このフォトレジストに、後
続工程によって第1ゲートを形成する空間を形成するた
めのパターンを所定のフォト工程によって形成する。こ
のように形成されたフォトレジストパターン300をマス
クとして用いて乾式エッチング法でシリコン窒化膜160
にパターンを転写する。そうすると、フォトレジストパ
ターン３００のパターニングされた部分では、シリコン
窒化膜160に、後続工程によって第1ゲートが形成される
空間（パターン）が形成され、同時に第1ゲート導電膜1
20の上部が露出される。
【００２３】図８を参照すれば、シリコン窒化膜160に
パターンが形成された半導体基板100上の全面にポリシ
リコンを適切な厚さに蒸着する。このポリシリコンを乾
式エッチング法で全面エッチングして、シリコン窒化膜
160に形成されたパターン（空間部）の側壁下部にポリ
シリコンスペーサ170を形成する。この際、シリコン窒
化膜１６０のパターン（空間部）のその他の部分におい
ては、下部に蒸着されている第1ゲート導電膜120の上面
が露出される。次いで、図９に示すように、熱酸化法を
用いて表面が露出された第1ゲート導電膜120とポリシリ
コンスペーサ170の表面に薄膜のシリコン酸化膜180を形
成する。この際、側壁スペーサ１７０部分のポリシリコ
ンが酸化されて形成されるシリコン酸化膜１８０は、残
存側壁スペーサ１７０すなわち第1ゲートの端部を鋭く
形成する役割をして、今後フラッシュメモリ工程が完成
して装置が動作する時、データ消去機能が良好になる役
割をする。
パターンが形成された半導体基板100上の全面にポリシ
リコンを適切な厚さに蒸着する。このポリシリコンを乾
式エッチング法で全面エッチングして、シリコン窒化膜
160に形成されたパターン（空間部）の側壁下部にポリ
シリコンスペーサ170を形成する。この際、シリコン窒
化膜１６０のパターン（空間部）のその他の部分におい
ては、下部に蒸着されている第1ゲート導電膜120の上面
が露出される。次いで、図９に示すように、熱酸化法を
用いて表面が露出された第1ゲート導電膜120とポリシリ
コンスペーサ170の表面に薄膜のシリコン酸化膜180を形
成する。この際、側壁スペーサ１７０部分のポリシリコ
ンが酸化されて形成されるシリコン酸化膜１８０は、残
存側壁スペーサ１７０すなわち第1ゲートの端部を鋭く
形成する役割をして、今後フラッシュメモリ工程が完成
して装置が動作する時、データ消去機能が良好になる役
割をする。
【００２４】図１０を参照すれば、半導体基板100上の
全面に、ＬＰＣＶＤやＰＥＣＶＤを用いて所定厚さのシ
リコン酸化膜を蒸着する。そして、異方性の乾式エッチ
ング法でシリコン酸化膜を全面エッチングして、パター
ニングされたシリコン窒化膜160の側壁に、第1ゲート導
電膜120及びシリコン酸化膜180を埋め込むようにシリコ
ン酸化膜スペーサ190を形成する。次いで、このシリコ
ン酸化膜スペーサ190をマスクとして下部に形成された
シリコン酸化膜180、第1ゲート導電膜120及び第1ゲート
絶縁膜110を順次にエッチングする。そうすると、シリ
コン酸化膜スペーサ190間の半導体基板100表面が露出さ
れ、かつ第1ゲート導電膜120は左右一対の第1ゲートパ
ターン120aとなる。この工程以後にイオン注入工程を含
む所定のジャンクション形成工程を実施することによ
り、露出された部分の半導体基板１００内に図１１に示
すソースジャンクション201を形成する。この際、半導
体基板１００の全面に所定のシリコン絶縁膜を蒸着し、
乾式食刻でエッチバックして外部に露出された第１ゲー
ト導電膜１２０の側面を絶縁膜で覆って絶縁させる。
全面に、ＬＰＣＶＤやＰＥＣＶＤを用いて所定厚さのシ
リコン酸化膜を蒸着する。そして、異方性の乾式エッチ
ング法でシリコン酸化膜を全面エッチングして、パター
ニングされたシリコン窒化膜160の側壁に、第1ゲート導
電膜120及びシリコン酸化膜180を埋め込むようにシリコ
ン酸化膜スペーサ190を形成する。次いで、このシリコ
ン酸化膜スペーサ190をマスクとして下部に形成された
シリコン酸化膜180、第1ゲート導電膜120及び第1ゲート
絶縁膜110を順次にエッチングする。そうすると、シリ
コン酸化膜スペーサ190間の半導体基板100表面が露出さ
れ、かつ第1ゲート導電膜120は左右一対の第1ゲートパ
ターン120aとなる。この工程以後にイオン注入工程を含
む所定のジャンクション形成工程を実施することによ
り、露出された部分の半導体基板１００内に図１１に示
すソースジャンクション201を形成する。この際、半導
体基板１００の全面に所定のシリコン絶縁膜を蒸着し、
乾式食刻でエッチバックして外部に露出された第１ゲー
ト導電膜１２０の側面を絶縁膜で覆って絶縁させる。
【００２５】図１１を参照すれば、半導体基板100上の
全面に充填用導電膜210として導電性のポリシリコンを
厚く蒸着して、シリコン酸化膜スペーサ190の間に形成
されたコンタクトホールを充填する。次いで、ＣＭＰ法
を用いて充填用導電膜210をシリコン窒化膜160の上部レ
ベルまで平坦に除去してシリコン酸化膜スペーサ190間
のコンタクトホールにのみ導電膜を充填することによ
り、ソースジャンクションコンタクトフィル210aを形成
する。
全面に充填用導電膜210として導電性のポリシリコンを
厚く蒸着して、シリコン酸化膜スペーサ190の間に形成
されたコンタクトホールを充填する。次いで、ＣＭＰ法
を用いて充填用導電膜210をシリコン窒化膜160の上部レ
ベルまで平坦に除去してシリコン酸化膜スペーサ190間
のコンタクトホールにのみ導電膜を充填することによ
り、ソースジャンクションコンタクトフィル210aを形成
する。
【００２６】図１２を参照すれば、H3PO4を用いた湿式
エッチングでシリコン窒化膜160を全て除去し、続いて
シリコン酸化膜スペーサ190をマスクとして用いて乾式
エッチング法で第1ゲートパターン120aと第1ゲート絶縁
膜110とを順次に除去して第1ゲート120bを完成させる。
この第１ゲート１２０ｂは、残存第１ゲートパターン１
２０ａと残存側壁スペーサ１７０からなる。この第1ゲ
ート120bの外側の露出された側壁に所定の側壁酸化膜22
0を形成する。この際、側壁酸化膜220を形成する方法の
うち１つは、露出された第1ゲート120bの側壁を所定の
酸化工程により直接酸化して側壁酸化膜220を形成する
方法である。他の１つは、ＣＶＤ法を用いて所定厚さの
シリコン酸化膜を形成した後、乾式エッチング法を用い
て全面エッチングして側壁にスペーサ形式で側壁酸化膜
220を形成する方法である。この際、側壁に形成される
側壁酸化膜220は後続工程で形成される第2ゲート230aと
の間の第2ゲート絶縁膜220の役割をする。次いで、半導
体基板100上の全面に第2ゲート導電膜230として導電性
のポリシリコンを形成し、その上にＣＶＤを用いてシリ
コン窒化膜240を形成する。
エッチングでシリコン窒化膜160を全て除去し、続いて
シリコン酸化膜スペーサ190をマスクとして用いて乾式
エッチング法で第1ゲートパターン120aと第1ゲート絶縁
膜110とを順次に除去して第1ゲート120bを完成させる。
この第１ゲート１２０ｂは、残存第１ゲートパターン１
２０ａと残存側壁スペーサ１７０からなる。この第1ゲ
ート120bの外側の露出された側壁に所定の側壁酸化膜22
0を形成する。この際、側壁酸化膜220を形成する方法の
うち１つは、露出された第1ゲート120bの側壁を所定の
酸化工程により直接酸化して側壁酸化膜220を形成する
方法である。他の１つは、ＣＶＤ法を用いて所定厚さの
シリコン酸化膜を形成した後、乾式エッチング法を用い
て全面エッチングして側壁にスペーサ形式で側壁酸化膜
220を形成する方法である。この際、側壁に形成される
側壁酸化膜220は後続工程で形成される第2ゲート230aと
の間の第2ゲート絶縁膜220の役割をする。次いで、半導
体基板100上の全面に第2ゲート導電膜230として導電性
のポリシリコンを形成し、その上にＣＶＤを用いてシリ
コン窒化膜240を形成する。
【００２７】図１３を参照すれば、ＣＭＰ法を用いてシ
リコン窒化膜240と第2ゲート導電膜230とを順次に除去
してシリコン酸化膜スペーサ190の上部まで除去する。
そうすると、シリコン酸化膜スペーサ190の外側の側壁
に形成された第2ゲート導電膜230の上面ポリシリコンと
ソースジャンクションコンタクトフィル210aの上面ポリ
シリコンとが露出される。次いで、酸化法を用いて露出
されたポリシリコンを酸化させることにより、第２ゲー
ト導電膜２３０の露出上面およびソースジャンクション
コンタクトフィル２１０ａの露出上面にシリコン酸化膜
250を形成する。そうすると、上部から見た平面図上で
はシリコン窒化膜240領域とシリコン酸化膜250領域とが
区分されて現れる。
リコン窒化膜240と第2ゲート導電膜230とを順次に除去
してシリコン酸化膜スペーサ190の上部まで除去する。
そうすると、シリコン酸化膜スペーサ190の外側の側壁
に形成された第2ゲート導電膜230の上面ポリシリコンと
ソースジャンクションコンタクトフィル210aの上面ポリ
シリコンとが露出される。次いで、酸化法を用いて露出
されたポリシリコンを酸化させることにより、第２ゲー
ト導電膜２３０の露出上面およびソースジャンクション
コンタクトフィル２１０ａの露出上面にシリコン酸化膜
250を形成する。そうすると、上部から見た平面図上で
はシリコン窒化膜240領域とシリコン酸化膜250領域とが
区分されて現れる。
【００２８】次に、シリコン酸化膜250をマスクとして
用いて燐酸溶液内で湿式エッチングを行うことにより、
表面に露出しているシリコン窒化膜240を全て除去し、
下部の第2ゲート導電膜230だけを残す。その後、再びシ
リコン酸化膜250をマスクとして用いて乾式エッチング
で全面エッチングすることにより、図１４に示すよう
に、浮遊ゲートの第1ゲート120bに沿って第2ゲート230a
（残存第２ゲート導電膜２３０からなる）が形成され
る。
用いて燐酸溶液内で湿式エッチングを行うことにより、
表面に露出しているシリコン窒化膜240を全て除去し、
下部の第2ゲート導電膜230だけを残す。その後、再びシ
リコン酸化膜250をマスクとして用いて乾式エッチング
で全面エッチングすることにより、図１４に示すよう
に、浮遊ゲートの第1ゲート120bに沿って第2ゲート230a
（残存第２ゲート導電膜２３０からなる）が形成され
る。
【００２９】以後の工程は通常のフラッシュメモリ装置
の製造工程を実施して第2ゲート230aの外側側壁にシリ
コン酸化膜よりなる絶縁膜スペーサ260を形成し、通常
のジャンクション形成工程を用いてイオン注入法で第2
ゲート230aの外側にドレインジャンクション101を形成
する。
の製造工程を実施して第2ゲート230aの外側側壁にシリ
コン酸化膜よりなる絶縁膜スペーサ260を形成し、通常
のジャンクション形成工程を用いてイオン注入法で第2
ゲート230aの外側にドレインジャンクション101を形成
する。
【００３０】このように本発明に係るフラッシュメモリ
装置の製造方法は、浮遊ゲートとして使われる第1ゲー
ト120bの形成時に、ポリシリコンスペーサ170を形成
し、そのポリシリコンスペーサ170を酸化させて第1ゲー
ト120bの端部（第2ゲート230aとの間の第2ゲート絶縁膜
220と接する部分）を鋭く形成することによって、この
鋭い部分に沿って容易に電位降伏が生じてデータイレー
ズ時に容易に動作が可能となる。
装置の製造方法は、浮遊ゲートとして使われる第1ゲー
ト120bの形成時に、ポリシリコンスペーサ170を形成
し、そのポリシリコンスペーサ170を酸化させて第1ゲー
ト120bの端部（第2ゲート230aとの間の第2ゲート絶縁膜
220と接する部分）を鋭く形成することによって、この
鋭い部分に沿って容易に電位降伏が生じてデータイレー
ズ時に容易に動作が可能となる。
【００３１】
【発明の効果】以上のように本発明のフラッシュメモリ
装置の製造方法は、浮遊ゲートとしての第1ゲート形成
時にポリシリコンスペーサを形成し、これを酸化させて
第1ゲートの形状を第2ゲート(コントロールゲート)と近
接する部分で鋭く形成するようにしたので、消去動作時
に円滑に動作し、電気的特性を向上させることができ
る。
装置の製造方法は、浮遊ゲートとしての第1ゲート形成
時にポリシリコンスペーサを形成し、これを酸化させて
第1ゲートの形状を第2ゲート(コントロールゲート)と近
接する部分で鋭く形成するようにしたので、消去動作時
に円滑に動作し、電気的特性を向上させることができ
る。
【図１】本発明によって製造されたフラッシュメモリ装
置の平面図である。
置の平面図である。
【図２】図１のA-A線に沿って切断した断面図である。
【図３】図1のC-C線に沿って切断した断面図である。
【図４】本発明によるフラッシュメモリ装置の製造方法
の実施形態を説明するために示した断面図である。
の実施形態を説明するために示した断面図である。
【図５】本発明によるフラッシュメモリ装置の製造方法
の実施形態を説明するために示した断面図である。
の実施形態を説明するために示した断面図である。
【図６】本発明によるフラッシュメモリ装置の製造方法
の実施形態を説明するために示した断面図である。
の実施形態を説明するために示した断面図である。
【図７】本発明によるフラッシュメモリ装置の製造方法
の実施形態を説明するために示した断面図である。
の実施形態を説明するために示した断面図である。
【図８】本発明によるフラッシュメモリ装置の製造方法
の実施形態を説明するために示した断面図である。
の実施形態を説明するために示した断面図である。
【図９】本発明によるフラッシュメモリ装置の製造方法
の実施形態を説明するために示した断面図である。
の実施形態を説明するために示した断面図である。
【図１０】本発明によるフラッシュメモリ装置の製造方
法の実施形態を説明するために示した断面図である。
法の実施形態を説明するために示した断面図である。
【図１１】本発明によるフラッシュメモリ装置の製造方
法の実施形態を説明するために示した断面図である。
法の実施形態を説明するために示した断面図である。
【図１２】本発明によるフラッシュメモリ装置の製造方
法の実施形態を説明するために示した断面図である。
法の実施形態を説明するために示した断面図である。
【図１３】本発明によるフラッシュメモリ装置の製造方
法の実施形態を説明するために示した断面図である。
法の実施形態を説明するために示した断面図である。
【図１４】本発明によるフラッシュメモリ装置の製造方
法の実施形態を説明するために示した断面図である。
法の実施形態を説明するために示した断面図である。
【図１５】従来の方法によって製造されたフラッシュメ
モリ装置の断面図である。
モリ装置の断面図である。
１００ 半導体基板
１０１ ドレインジャンクション
１１０ 第１ゲート絶縁膜
１２０ｂ 第１ゲート
１７０ ポリシリコンスペーサ
１８０ シリコン酸化膜
１９０ シリコン酸化膜スペーサ
２１０ａ ソースジャンクションコンタクトフィル
２２０ 側壁酸化膜（第２ゲート絶縁膜）
２３０ａ 第２ゲート
２６０ 絶縁膜スペーサ
フロントページの続き
(72)発明者 金 大 根
大韓民国京畿道龍仁市器興邑農書里７−１
番地
Ｆターム(参考） 5F083 EP03 EP22 EP25 EP33 EP36
EP57 ER14 ER17 GA01 GA16
GA27 NA01 PR09 PR10 PR40
5F101 BA15 BB04 BD35 BE07
Claims (16)
- 【請求項１】 a)半導体基板上に第1ゲート絶縁膜、第1
ゲート導電膜及び第2絶縁膜を順次に形成する段階と、 b)前記第1ゲート導電膜の上部を露出させるように前記
第2絶縁膜の一部をエッチングして後続工程によって第1
ゲートが形成される領域を定義する段階と、 c)前記パターニングされた第2絶縁膜の側壁に沿って第2
導電膜スペーサを形成する段階と、 d)前記第2導電膜スペーサと前記第1ゲート導電膜の露出
された表面とに所定の酸化膜を形成する段階と、 e)前記パターニングされた第2絶縁膜の側壁にシリコン
絶縁膜スペーサを形成する段階と、 f)前記第2絶縁膜と前記シリコン絶縁膜スペーサとをマ
スクとして用いて第1ゲート導電膜及び第1ゲート絶縁膜
をエッチングしてソースジャンクション用のコンタクト
ホールを形成する段階と、 g)前記ソースジャンクション用のコンタクトホールに充
填用導電膜を充填してソースジャンクション用コンタク
トフィルを形成する段階と、 h)前記第2絶縁膜及びこの第2絶縁膜の下部に形成された
第1ゲート導電膜を順次に除去して第1ゲートを形成する
段階と、 i)前記第1ゲートの露出された側壁に第2ゲート絶縁膜を
形成する段階と、 j)半導体基板上の全面に第2ゲート導電膜及び平坦化用
シリコン絶縁膜を順次に形成し、この第2ゲート導電膜
と平坦化用シリコン絶縁膜とを前記シリコン絶縁膜スペ
ーサの上部レベルまで平坦に除去して前記ソースジャン
クション用コンタクトフィルの上部と前記第2ゲート導
電膜の上部とを露出させる段階と、 k)前記露出されたソースジャンクション用コンタクトフ
ィルと前記第2ゲート導電膜上にマスク用のシリコン酸
化膜を形成する段階と、 l)前記マスク用のシリコン酸化膜をマスクとして用いて
表面に露出している前記平坦化用シリコン絶縁膜と、該
シリコン絶縁膜の下部に配置された第2ゲート導電膜と
を順次に除去して第2ゲートを形成する段階とを含むこ
とを特徴とするフラッシュメモリ装置の製造方法。 - 【請求項２】 前記a)段階において、第1ゲート導電膜
は導電性ポリシリコンであり、第2絶縁膜はシリコン窒
化膜であることを特徴とする請求項１に記載のフラッシ
ュメモリ装置の製造方法。 - 【請求項３】 前記c)段階は、 前記半導体基板上の全面に導電性ポリシリコンを形成す
る段階と、 異方性乾式エッチングを用いて前記導電性ポリシリコン
を全面エッチングする段階とを含むことを特徴とする請
求項１に記載のフラッシュメモリ装置の製造方法。 - 【請求項４】 前記d)段階において、 前記酸化膜は、露出された前記第1ゲート導電膜及び前
記第2導電膜スペーサを熱酸化法で酸化させて形成した
シリコン酸化膜であることを特徴とする請求項１に記載
のフラッシュメモリ装置の製造方法。 - 【請求項５】 前記e)段階は、 前記半導体基板上の全面にシリコン絶縁膜を形成する段
階と、 前記シリコン絶縁膜を乾式エッチング法で異方性エッチ
ングする段階とを含むことを特徴とする請求項１に記載
のフラッシュメモリ装置の製造方法。 - 【請求項６】 前記シリコン絶縁膜は、化学気相蒸着法
で形成されたシリコン酸化膜であることを特徴とする請
求項５に記載のフラッシュメモリ装置の製造方法。 - 【請求項７】 前記g)段階は、 半導体基板上の全面に充填用導電膜を形成する段階と、 前記充填用導電膜を化学的機械研磨法を用いて前記シリ
コン絶縁膜スペーサの上部レベルまで平坦に除去する段
階とを含むことを特徴とする請求項１に記載のフラッシ
ュメモリ装置の製造方法。 - 【請求項８】 前記充填用導電膜は、導電性ポリシリコ
ンであることを特徴とする請求項７に記載のフラッシュ
メモリ装置の製造方法。 - 【請求項９】 前記h)段階は、 前記第2絶縁膜を所定のエッチング溶液を用いて湿式エ
ッチング法で前記第1ゲート導電膜の上部まで除去する
段階と、 前記シリコン絶縁膜スペーサをマスクとして用いて乾式
エッチング法で前記第2絶縁膜の下部に形成された第1ゲ
ート導電膜をエッチングして除去する段階とを含むこと
を特徴とする請求項１に記載のフラッシュメモリ装置の
製造方法。 - 【請求項１０】 前記エッチング溶液はH3PO4溶液であ
ることを特徴とする請求項９に記載のフラッシュメモリ
装置の製造方法。 - 【請求項１１】 前記i)段階において、前記第2ゲート
絶縁膜は、前記第1ゲートを熱酸化法で酸化させて形成
したシリコン酸化膜であることを特徴とする請求項１に
記載のフラッシュメモリ装置の製造方法。 - 【請求項１２】 前記j)段階において、前記第2ゲート
導電膜は導電性のポリシリコンであることを特徴とする
請求項１に記載のフラッシュメモリ装置の製造方法。 - 【請求項１３】 前記j)段階において、前記平坦化用シ
リコン絶縁膜は化学気相蒸着法で形成されたシリコン窒
化膜であることを特徴とする請求項１に記載のフラッシ
ュメモリ装置の製造方法。 - 【請求項１４】 前記j)段階において、前記第２ゲート
導電膜及び前記平坦化用シリコン絶縁膜は化学的機械研
磨法によって平坦に除去されることを特徴とする請求項
１に記載のフラッシュメモリ装置の製造方法。 - 【請求項１５】 前記第2ゲート導電膜は導電性ポリシ
リコンであることを特徴とする請求項１に記載のフラッ
シュメモリ装置の製造方法。 - 【請求項１６】 前記第2ゲート導電膜は、不純物がド
ーピングされたポリシリコンとドーピングされていない
ポリシリコンとの組合わせであることを特徴とする請求
項１５に記載のフラッシュメモリ装置の製造方法。
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