KR100800467B1 - 스플릿 게이트 플래쉬 메모리 소자의 제조방법 - Google Patents
스플릿 게이트 플래쉬 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR100800467B1 KR100800467B1 KR1020020000503A KR20020000503A KR100800467B1 KR 100800467 B1 KR100800467 B1 KR 100800467B1 KR 1020020000503 A KR1020020000503 A KR 1020020000503A KR 20020000503 A KR20020000503 A KR 20020000503A KR 100800467 B1 KR100800467 B1 KR 100800467B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- conductive layer
- select gate
- silicon nitride
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 57
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 57
- 125000006850 spacer group Chemical group 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 239000000853 adhesive Substances 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000003667 anti-reflective effect Effects 0.000 abstract description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 셀렉트 게이트 전극의 선폭을 일정하게 할 수 있는 스플릿 게이트 플래쉬 메모리 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판 상부에, 플로팅 게이트 전극을 포함하는 한 쌍의 스페이서를 형성한다. 다음, 상기 스페이서 사이의 반도체 기판에 소오스 영역을 형성하고, 상기 스페이서 사이의 공간에 소오스 영역과 콘택되도록 소오스 라인을 형성한다. 그후, 상기 스페이서 및 소오스 라인을 포함하는 반도체 기판 상부에 게이트 산화막을 형성하고, 상기 게이트 산화막 상부에 셀렉트 게이트용 도전층을 형성한다. 상기 셀렉트 게이트용 도전층 상부에 반사 방지막을 형성하고, 상기 셀렉트 게이트용 도전층 상부에 실리콘 질화막을 증착한다. 그후, 상기 소오스 라인의 표면이 노출되도록 실리콘 질화막, 반사 방지막 및 셀렉트 게이트용 도전층을 화학적 기계적 연마하고, 상기 셀렉트 게이트용 도전층 양 측벽에 있는 반사 방지막을 선택적으로 제거한다. 이어서, 상기 반도체 기판 결과물을 열산화하여, 상기 셀렉트 게이트용 도전층의 측벽과 상부 표면 및 소오스 라인 표면에 산화막 패턴을 형성하고, 상기 산화막 패턴을 마스크로 하여, 상기 셀렉트 게이트용 도전층을 식각하여, 셀렉트 게이트 전극을 형성한다.
스플릿 게이트, 셀렉트 게이트, 반사 방지막
Description
도 1a 내지 도 1h는 종래의 스플릿 게이트 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2는 종래 기술에 의하여 형성된 스플릿 게이트의 평면도이다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 스플릿 게이트 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4는 본 발명에 따른 스플릿 게이트 전극의 평면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 - 반도체 기판 104a - 플로팅 게이트 전극
108 - 제 1 스페이서 110 - 소오스 영역
112 - 소오스 라인 116a - 셀렉트 게이트 전극
126 - 제 2 반사 방지막 128 - 제 2 질화막
132 - 산화막 패턴 136 - 드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 스플릿 게이트 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자는 프로그램(program) 및 이레이즈(erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그램 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 플래쉬 메모리 소자는 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그램과 이레이즈가 가능한 기억 소자이다.
이러한 플래쉬 메모리 소자의 가장 일반적인 형태는 스플릿 게이트라 불리우는 이중 폴리실리콘 게이트 전극을 갖는 구조이다. 여기서, 첨부된 도면 도 1a 내지 도 1h를 참조하여, 종래의 스플릿 게이트 플래쉬 메모리 소자의 제조방법에 대하여 설명하도록 한다. 본 도면에서는 플래쉬 메모리 소자의 메모리 셀 영역에 대하여만 도시하고 있다.
먼저, 도 1a를 참조하여, 반도체 기판(10) 상부에 제 1 게이트 산화막(12)과 플로팅 게이트용 도전층(14)을 순차적으로 증착한다. 그후, 플로팅 게이트용 도전층(14) 상부에 실리콘 질화막을 형성한다음, 플래쉬 메모리 소자의 소오스 예정 영역이 노출되도록 실리콘 질화막을 패터닝하여, 실리콘 질화막 패턴(16)을 형성한다. 반도체 기판(10) 결과물 상부에 스페이서용 실리콘 산화막을 증착한다음, 비등방성 블랭킷 식각하여 실리콘 질화막 패턴(16) 양측벽에 제 1 스페이서(18)를 형성한다. 제 1 스페이서(18)를 마스크로 하여, 노출된 플로팅 게이트용 도전층(14) 및 제 1 게이트 산화막(12)을 식각하여, 소오스 예정 영역을 노출시킨다. 다음, 노출 된 반도체 기판(10) 영역, 즉 소오스 예정 영역에 기판과 반대 타입의 불순물을 주입하여 소오스 영역(20)을 형성한다. 반도체 기판(10) 결과물 상부에 소오스 영역(20) 상부의 공간이 충분히 매립되도록 폴리실리콘막을 증착한다음, 이를 에치백하여, 소오스 영역(20)과 콘택되는 소오스 라인(22)을 형성한다.
도 1b를 참조하여, 실리콘 질화막 패턴(16)을 인산 용액으로 제거한다. 다음, 스페이서(18)를 마스크로 하여, 플로팅 게이트용 도전층(14) 및 제 1 게이트 산화막(12)을 식각하여, 플로팅 게이트 전극(14a)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 반도체 기판(10)의 결과물 상부에 제 2 게이트 산화막(23) 및 셀렉트(select) 게이트용 도전층(24)을 순차적으로 증착한다. 이어서, 셀렉트 게이트용 도전층(24) 상부에 반사 방지막(26) 및 하드 마스크용 산화막(28)을 적층한다. 여기서, 반사 방지막(26)과 하드 마스크용 산화막(28)은 플래쉬 메모리 소자의 주변 영역에 형성되는 로직 회로의 게이트 전극을 형성하기 위함이다.
도 1d에서와 같이, 하드 마스크용 산화막(28) 상부에 제 1 실리콘 질화막(30)을 증착하고, 제 1 실리콘 질화막(30) 상부에 접착용 산화막(32)을 증착한다. 이때, 접착용 산화막(32)은 이후 포토레지스트를 이용한 패터닝 공정시, 포토레지스트 패턴(도시되지 않음)과 제 1 실리콘 질화막(30)의 접착 특성을 개선하기 위한 막이다.
다음, 도 1e에 도시된 바와 같이, 셀 영역이 노출되도록, 접착용 산화막(32) 상부에 포토레지스트 패턴(도시되지 않음)을 형성한다. 이때, 접착용 산화막(32)에 의하여 제 1 실리콘 질화막(30)과 포토레지스트 패턴과의 접착이 용이해진다. 그 후, 노출된 셀 영역의 접착용 산화막(32)을 습식 식각 방식으로 제거한다.
도 1f에 도시된 바와 같이, 포토레지스트 패턴(도시되지 않음)을 공지의 방식으로 제거한다. 다음, 셀 영역의 노출된 제 1 실리콘 질화막(30)을 공지의 방식으로 제거한다. 이때, 로직회로가 형성되는 주변 영역의 제 1 실리콘 질화막(30) 상부에는 접착용 산화막(32)이 제거되지 않고 남아있으므로, 접착용 산화막(32)에 의하여 주변 영역의 제 1 실리콘 질화막(30)은 남아있게 된다. 그리고 나서, 셀 영역의 하드 마스크용 산화막(28) 및 반사 방지막(26)을 공지의 방식으로 제거한다. 이때도 마찬가지로, 주변 영역상에는 하드 마스크용 산화막(28) 및 반사막(26)이 식각되지 않고 남아있게 된다.
그후, 도 1f에 도시된 바와 같이, 제 2 실리콘 질화막(34)을 반도체 기판(10) 전면에 증착한다. 이때, 제 2 실리콘 질화막(34)의 증착으로, 셀 영역과 주변 영역의 단차가 거의 비슷해진다.
다음으로, 도 1g에 도시된 바와 같이, 소오스 라인(22) 표면이 노출되도록 화학적 기계적 연마한다. 이에따라, 셀렉트 게이트용 도전층(29)이 스페이서 양측에 배치된다. 그후, 연마된 반도체 기판(10) 결과물을 열산화하여, 셀렉트 게이트용 도전층(29) 및 소오스 라인(20) 표면에 열산화막(36)을 형성한다.
그후, 도 1h에 도시된 바와 같이, 잔류하는 제 2 실리콘 질화막(34)을 공지의 방식으로 제거한다. 다음, 열산화막(36)을 마스크로 하여, 셀렉트 게이트용 도전층(29) 및 제 2 게이트 산화막(23)을 패터닝하여, 셀렉트 게이트 전극(24a)을 형 성한다. 이때, 셀렉트 게이트 전극(24a)을 형성하기 위한 식각 공정시, 열산화막(36)이 동시에 제거된다.
그후, 셀렉트 게이트 전극(24a) 양측벽에 제 2 스페이서(38)를 형성한다. 그리고나서, 제 2 스페이서(38) 양측에 불순물을 주입하여 드레인 영역(40)을 형성하므로써, 스플릿 게이트 플래쉬 메모리 소자를 완성한다.
그러나, 종래의 스플릿 게이트 플래쉬 메모리 소자는 다음과 같다.
상술한 바와 같이, 스플릿 게이트 플래쉬 메모리 소자의 셀렉트 게이트 전극(24a)은 연마된 표면에 형성된 열산화막(36)에 의하여 한정된다. 그러나, 이러한 열산화막(36)이 균일한 두께로 형성되지 않기 때문에, 이러한 열산화막(36)을 이용하여 셀렉트 게이트 전극(24a)을 식각하게 되면, 도 2에 도시된 바와 같이, 셀렉트 게이트 전극(24a)의 선폭이 일정하지 않게 된다.
이와같이, 셀렉트 게이트 전극(24a)의 선폭이 일정하지 않으면, 플래쉬 메모리 소자의 채널 길이가 가변되어, 소자 특성을 확보할 수 없다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 셀렉트 게이트 전극의 선폭을 일정하게 할 수 있는 스플릿 게이트 플래쉬 메모리 소자의 제조방법을 제공하는 것이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 실시예에 따른 스플릿 게이트 플래쉬 메모리 소자의 제조방법은, 메모리 셀이 형성될 셀 영역과, 로직 회로가 형성될 주변 영역을 포함하는 반도체 기판 상부에, 플로팅 게이트 전극을 포함하는 한 쌍의 스페이서를 형성한다. 다음, 상기 스페이서 사이의 반도체 기판에 소오스 영역을 형성하고, 상기 스페이서 사이의 공간에 소오스 영역과 콘택되도록 소오스 라인을 형성한다. 그후, 상기 스페이서 및 소오스 라인을 포함하는 반도체 기판 상부에 게이트 산화막을 형성하고, 상기 게이트 산화막 상부에 셀렉트 게이트용 도전층을 형성한다. 상기 셀렉트 게이트용 도전층 상부에 반사 방지막을 형성하고, 상기 셀렉트 게이트용 도전층 상부에 실리콘 질화막을 증착한다. 그후, 상기 소오스 라인의 표면이 노출되도록 실리콘 질화막, 반사 방지막 및 셀렉트 게이트용 도전층을 화학적 기계적 연마하고, 상기 셀렉트 게이트용 도전층 양 측벽에 있는 반사 방지막을 선택적으로 제거한다. 이어서, 상기 반도체 기판 결과물을 열산화하여, 상기 셀렉트 게이트용 도전층의 측벽과 상부 표면 및 소오스 라인 표면에 산화막 패턴을 형성하고, 상기 산화막 패턴을 마스크로 하여, 상기 셀렉트 게이트용 도전층을 식각하여, 셀렉트 게이트 전극을 형성한다.
여기서, 상기 스페이서를 형성하는 단계는 다음과 같다. 먼저, 상기 반도체 기판 상부에 플로팅 게이트 산화막을 형성한다음, 상기 플로팅 게이트 산화막 상부에 플로팅 전극용 도전층을 형성한다. 이어서, 상기 플로팅 전극용 도전층 상부에 실리콘 질화막을 형성하고, 상기 실리콘 질화막을 소오스 예정 영역이 노출되도록 식각한다. 그리고나서, 상기 실리콘 질화막의 양측벽에 스페이서를 형성한다음, 상기 실리콘 질화막을 제거하고, 상기 스페이서를 마스크로 하여, 상기 플로팅 게이트용 도전층 및 플로팅 게이트 산화막을 패터닝하여, 플로팅 게이트 전극을 포함하는 스페이서를 형성한다.
이때, 상기 플로팅 게이트용 도전층은 도핑된 폴리실리콘막이다.
또한, 상기 소오스 라인은 스페이서 사이의 공간이 충분히 매립되도록 도핑된 폴리실리콘막을 형성하고, 상기 스페이서 표면이 노출되도록 상기 도핑된 폴리실리콘막을 에치백하여 형성된다.
또한, 상기 셀렉트 게이트용 도전층을 형성하는 단계와, 상기 반사 방지막을 형성하는 단계 사이에, 다음과 같은 공정을 실시할 수 있다. 즉, 먼저, 상기 셀렉트 게이트용 도전층 상부에 반사 방지막을 형성하고, 상기 반사 방지막 상부에 하드 마스크용 산화막을 형성한다음, 상기 하드 마스크용 산화막 상부에 실리콘 질화막을 형성한다. 이어서, 상기 실리콘 질화막 상부에 접착용 산화막을 형성하고, 상기 셀 영역이 노출되도록 포토레지스트 패턴을 형성한다음, 상기 포토레지스트 패턴을 마스크로 하여, 노출된 상기 셀 영역의 접착용 산화막을 패터닝한다. 이어서,상기 포토레지스트 패턴을 제거하고, 상기 주변 영역에 잔류하는 접착용 산화막을 마스크로 하여, 셀 영역의 노출된 실리콘 질화막을 식각한다. 그리고나서, 상기 노출된 셀 영역의 하드 마스크용 산화막 및 방지막을 제거한다.
이때, 상기 셀렉트 게이트용 도전층은 도핑된 폴리실리콘막으로 형성될 수 있고, 상기 반사 방지막은 SiON막으로 형성될 수 있다.
또한, 상기 셀렉트 게이트용 도전층 측벽의 반사 방지막은 상기 반도체 기판 결과물을 실리콘 산화막 식각액으로 식각 처리하여 선택적으로 제거될 수 있다.
상기 셀렉트 게이트 전극을 형성한다음에, 상기 셀렉트 게이트 전극 양측벽에 스페이서를 형성하고, 상기 셀렉트 게이트 전극의 스페이서 양측 반도체 기판에 드레인 영역을 형성할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 3a 내지 도 3k는 본 발명의 실시예에 따른 스플릿 게이트 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이고, 도 4는 본 발명에 따른 스플릿 게이트 전극의 평면도이다.
먼저, 도 3a를 참조하여, 반도체 기판(100) 상부에 제 1 게이트 산화막(102)과 플로팅 게이트용 도전층(104)을 순차적으로 증착한다. 여기서, 제 1 게이트 산화막(102)은 열 산화막일 수 있으며, 플로팅 게이트용 도전층(104)은 도핑된 폴리실리콘막일 수 있다. 그후, 플로팅 게이트용 도전층(104) 상부에 리프트 오프(lift-off) 마스크로서, 실리콘 질화막을 형성한다. 이어서, 플래쉬 메모리 소자의 소오스 예정 영역이 노출되도록 실리콘 질화막을 패터닝하여, 실리콘 질화막 패턴(106)을 형성한다. 반도체 기판(100) 결과물 상부에 스페이서용 절연막, 예를들어, 실리콘 산화막을 증착한다음, 이를 비등방성 블랭킷 식각하여 실리콘 질화막 패턴(106) 양측벽에 제 1 스페이서(108)를 형성한다. 이때, 제 1 스페이서(108)는 이후 형성되어질 셀렉트 게이트 전극과 플로팅 게이트 전극간의 절연을 제공한다. 그후에, 제 1 스페이서(108)를 마스크로 하여, 노출된 플로팅 게이트용 도전층(104) 및 제 1 게이트 산화막(102)을 식각하여, 소오스 예정 영역을 노출시킨다.
다음, 노출된 반도체 기판(100)의 소오스 예정 영역에 기판과 반대 타입의 불순물을 주입하여 소오스 영역(110)을 형성한다. 이어서, 반도체 기판(100) 결과물 상부에 소오스 영역(110) 상부의 공간이 충분히 매립되도록 폴리실리콘막을 증착한다음, 이를 에치백하여, 소오스 영역(110)과 콘택되는 소오스 라인(112)을 형성한다.
그후, 도 3b를 참조하여, 실리콘 질화막 패턴(106)을 공지의 방법, 예를들어, 인산(PH3) 용액으로 제거한다. 다음, 제 1 스페이서(108)를 마스크로 하여, 플 로팅 게이트용 도전층(104) 및 제 1 게이트 산화막(102)을 식각하여, 플로팅 게이트 전극(104a)을 형성한다. 여기서, 외부로 노출된 플로팅 게이트 전극(104a)의 외측 부분은 일부 산화된다.
도 3c에 도시된 바와 같이, 플로팅 게이트 전극(104a)이 형성된 반도체 기판(100) 상부에 제 2 게이트 산화막(114) 및 셀렉트 게이트용 도전층(116)을 순차적으로 증착한다. 여기서, 제 2 게이트 산화막(114)은 열산화막일 수 있으며, 셀렉트 게이트용 도전층(24)은 도핑된 폴리실리콘막일 수 있다. 셀렉트 게이트용 도전층(24) 상부에 제 1 반사 방지막(118)과 하드 마스크용 산화막(120)을 증착한다. 여기서, 제 1 반사 방지막(118)과 하드 마스크용 산화막(120)은 플래쉬 메모리 소자의 주변 영역에 형성되는 로직 회로 영역 구축하기 위하여 형성된다. 이때, 제 1 반사 방지막(118)은 실리콘 질산화막(SiON) 혹은 실리콘 질화막(SiN)막일 수 있다.
도 3d에서와 같이, 하드 마스크용 산화막(120) 상부에 제 1 실리콘 질화막(122)을 증착하고, 제 1 실리콘 질화막(30) 상부에 접착용 산화막(124)을 증착한다. 이때, 접착용 산화막(124)은 이후 포토레지스트를 이용한 패터닝 공정시, 포토레지스트 패턴(도시되지 않음)과 제 1 실리콘 질화막(122)의 접착 특성을 개선하기 위한 막이다.
다음, 도 3e에 도시된 바와 같이, 셀 영역이 노출되도록, 접착용 산화막(122) 상부에 포토레지스트 패턴(도시되지 않음)을 형성한다. 이때, 접착용 산화막(122)에 의하여 제 1 실리콘 질화막(122)과 포토레지스트 패턴과의 접착이 용이해진다. 그 후, 노출된 셀 영역의 접착용 산화막(122)을 습식 식각 방식으로 제거한다.
이어서, 도 3f에 도시된 바와 같이, 포토레지스트 패턴(도시되지 않음)을 공지의 방식으로 제거한다. 다음, 주변 영역에 잔류하는 접착용 산화막(124)을 마스크로 하여, 셀 영역의 노출된 제 1 실리콘 질화막(122)을 공지의 방식으로 제거한다. 그리고 나서, 셀 영역의 하드 마스크용 산화막(120) 및 제 1 반사 방지막(118)을 제거한다. 이때, 하드 마스크용 산화막(120)과 제 1 반사 방지막(118)은 식각 선택비가 유사하므로 동시에 제거가 가능하며, 하드 마스크용 산화막과 유사한 물질로 형성된 주변 영역의 접착용 산화막(124)도 동시에 제거된다. 이에따라, 셀렉트 게이트용 도전층(116)이 노출된다. 그후, 셀렉트 게이트용 도전층(116) 상부에 제 2 반사 방지막(126)을 증착한다. 이때, 제 2 반사 방지막(126)은 난반사를 방지하면서도 실리콘 산화막 및 실리콘 질화막과 각각 선택비가 유사한 막, 예를들어, 실리콘 질산화막(SiON)으로 형성한다. 다음, 제 2 반사 방지막(126) 상부에 제 2 실리콘 질화막(128)을 충분한 두께로 증착한다. 이때, 제 2 실리콘 질화막(128)은 후속의 CMP 공정 이전에 셀 영역과 주변 영역과의 단차를 완화시키기 위하여 제공되는 막이다.
그후, 도 3g에 도시된 바와 같이, 소오스 라인(112) 표면이 노출되도록 제 2 실리콘 질화막(128), 제 2 반사 방지막(126), 셀렉트 게이트용 도전층(116)을 화학적 기계적 연마한다.
다음, 도 3h를 참조하여, 반도체 기판(100) 결과물을 실리콘 산화막 식각액에 의하여 식각하면, 셀렉트 게이트용 도전층(116) 측벽에 있는 제 2 반사 방지막(126)만이 선택적으로 제거된다. 여기서, 미설명 도면 부호 130은 제 2 반사 방지막(126)이 제거된 공간을 나타낸다.
도 3i에 도시된 바와 같이, 반도체 기판(100) 결과물을 산화시켜서, 산화막 패턴(132)을 형성한다. 여기서, 산화막 패턴(132)은 폴리실리콘막으로 된 결과물 표면, 즉, 셀렉트 게이트용 도전층(116)의 표면과 양측벽 및 소오스 라인(112) 표면에 형성된다.
그리고나서, 도 3j에서와 같이, 잔류하는 제 2 실리콘 질화막(128)을 공지의 방식으로 습식 식각하여 제거한다. 이때, 실리콘 질화막과 식각 선택비가 유사한 잔류하는 제 2 반사 방지막(126)도 동시에 제거된다. 그후, 산화막 패턴(132)을 마스크로 하여, 하부의 셀렉트 게이트용 도전층(116) 및 제 2 게이트 산화막(114)을 패터닝하여, 셀렉트 게이트 전극(116a)을 형성한다. 이때, 산화막 패턴(132)은 셀렉트 게이트용 도전층(116)의 측벽까지 연장되어 형성되어 있으므로, 균일한 선폭으로 셀렉트 게이트 전극(116a)을 형성할 수 있다. 여기서, 셀렉트 게이트 전극(116a)을 형성하기 위한 식각 공정시, 상기 산화막 패턴(132)이 동시에 제거된다.
다음으로, 도 3k에 도시된 바와 같이, 셀렉트 게이트 전극(116a)의 양측벽에 공지의 방식으로 제 2 스페이서(134)를 형성한다. 그후, 제 2 스페이서(134) 외측벽에 기판과 반대 타입의 불순물을 주입하여 드레인 영역(136)을 형성한다. 이에따라, 스플릿 게이트 플래쉬 메모리 소자가 완성된다.
본 실시예에 의하면, 셀렉트 게이트용 도전층 측벽에 까지 연장되도록 산화 막 패턴을 형성하고, 이를 이용하여 셀렉트 게이트용 도전층을 패터닝하므로써, 도 4에 도시된 바와 같이, 균일한 선폭을 갖는 셀렉트 게이트 전극을 얻을 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, CMP 공정 이전 셀 영역과 주변 영역간의 단차를 줄이기 위한 제 2 실리콘 질화막을 형성하기 이전에 제 2 반사 방지막을 형성한다. 그후, 셀렉트 게이트용 도전층의 측벽에 있는 제 2 반사 방지막을 선택적으로 제거한다음, 셀렉트 게이트용 도전층의 측벽과 상부 표면 및 소오스 라인 상부에 산화막 패턴을 형성한다. 그후, 이 산화막 패턴을 이용하여 셀렉트 게이트 전극을 형성한다. 이때, 셀렉트 게이트용 도전층 측벽에 까지 균일한 두께의 산화막 패턴이 형성되므로써, 일정한 선폭을 갖는 셀렉트 게이트 전극을 형성할 수 있다. 이에따라, 플래쉬 메모리 소자의 채널 길이가 일정해져서, 소자 특성이 개선된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (10)
- 메모리 셀이 형성될 셀 영역과, 로직 회로가 형성될 주변 영역을 포함하는 반도체 기판을 제공하는 단계;반도체 기판의 셀 영역 상부에 형성되고, 그 내부에 플로팅 게이트 전극을 포함하는 한 쌍의 스페이서를 형성하는 단계;상기 스페이서 사이의 반도체 기판에 소오스 영역을 형성하는 단계;상기 스페이서 사이의 공간에 소오스 영역과 콘택되도록 소오스 라인을 형성하는 단계;상기 스페이서 및 소오스 라인을 포함하는 반도체 기판 상부에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상부에 셀렉트 게이트용 도전층을 형성하는 단계;상기 셀렉트 게이트용 도전층 상부에 반사 방지막을 형성하는 단계;상기 셀렉트 게이트용 도전층 상부에 실리콘 질화막을 증착하는 단계;상기 소오스 라인의 표면이 노출되도록 실리콘 질화막, 반사 방지막 및 셀렉트 게이트용 도전층을 화학적 기계적 연마하는 단계;상기 셀렉트 게이트용 도전층 양 측벽에 있는 반사 방지막을 선택적으로 제거하는 단계;상기 반도체 기판 결과물을 열산화하여, 상기 셀렉트 게이트용 도전층의 측벽과 상부 표면 및 소오스 라인 표면에 산화막 패턴을 형성하는 단계; 및상기 산화막 패턴을 마스크로 하여, 상기 셀렉트 게이트용 도전층을 식각하여, 셀렉트 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서를 형성하는 단계는,상기 반도체 기판 상부에 플로팅 게이트 산화막을 형성하는 단계;상기 플로팅 게이트 산화막 상부에 플로팅 전극용 도전층을 형성하는 단계;상기 플로팅 전극용 도전층 상부에 실리콘 질화막을 형성하는 단계;상기 실리콘 질화막을 소오스 예정 영역이 노출되도록 식각하는 단계;상기 실리콘 질화막의 양측벽에 스페이서를 형성하는 단계;상기 실리콘 질화막을 제거하는 단계; 및상기 스페이서를 마스크로 하여, 상기 플로팅 게이트용 도전층 및 플로팅 게이트 산화막을 패터닝하여, 플로팅 게이트 전극을 포함하는 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트 플래쉬 메모리 소자의 제조방법.
- 제 2 항에 있어서,상기 플로팅 게이트용 도전층은 도핑된 폴리실리콘막인 것을 특징으로 하는 스플릿 게이트 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 소오스 라인을 형성하는 단계는,상기 스페이서 사이의 공간이 충분히 매립되도록 도핑된 폴리실리콘막을 형성하는 단계; 및상기 스페이서 표면이 노출되도록 상기 도핑된 폴리실리콘막을 에치백하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 셀렉트 게이트용 도전층을 형성하는 단계와, 상기 반사 방지막을 형성하는 단계 사이에,상기 셀렉트 게이트용 도전층 상부에 반사 방지막을 형성하는 단계;상기 반사 방지막 상부에 하드 마스크용 산화막을 형성하는 단계;상기 하드 마스크용 산화막 상부에 실리콘 질화막을 형성하는 단계;상기 실리콘 질화막 상부에 접착용 산화막을 형성하는 단계;상기 셀 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 하여, 노출된 상기 셀 영역의 접착용 산화막을 패터닝하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 주변 영역에 잔류하는 접착용 산화막을 마스크로 하여, 셀 영역의 노출된 실리콘 질화막을 식각하는 단계;상기 노출된 셀 영역의 하드 마스크용 산화막 및 방지막을 제거하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 셀렉트 게이트용 도전층은 도핑된 폴리실리콘막인 것을 특징으로 하는 스플릿 게이트 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 반사 방지막은 난반사를 방지하면서, 실리콘 산화막 및 실리콘 질화막 각각과 식각 선택비가 유사한 막인 것을 특징으로 하는 스플릿 게이트 플래쉬 메모리 소자의 제조방법.
- 제 7 항에 있어서,상기 반사 방지막은 실리콘 질산화막(SiON)인 것을 특징으로 하는 스플릿 게이트 플래쉬 메모리 소자의 제조방법.
- 제 1 항 또는 제 7 항에 있어서,상기 반사 방지막을 선택적으로 제거하는 단계는,상기 반도체 기판 결과물을 실리콘 산화막 식각액으로 식각 처리하는 것을 특징으로 하는 스플릿 게이트 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 셀렉트 게이트 전극을 형성하는 단계 이후에,상기 셀렉트 게이트 전극 양측벽에 스페이서를 형성하는 단계; 및상기 셀렉트 게이트 전극의 스페이서 양측 반도체 기판에 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트 플래쉬 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020000503A KR100800467B1 (ko) | 2002-01-04 | 2002-01-04 | 스플릿 게이트 플래쉬 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020000503A KR100800467B1 (ko) | 2002-01-04 | 2002-01-04 | 스플릿 게이트 플래쉬 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030059950A KR20030059950A (ko) | 2003-07-12 |
| KR100800467B1 true KR100800467B1 (ko) | 2008-02-04 |
Family
ID=32216999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020000503A KR100800467B1 (ko) | 2002-01-04 | 2002-01-04 | 스플릿 게이트 플래쉬 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100800467B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823694B1 (ko) * | 2002-11-21 | 2008-04-21 | 삼성전자주식회사 | 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법 |
| KR101019697B1 (ko) * | 2004-06-29 | 2011-03-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR100971208B1 (ko) * | 2007-11-22 | 2010-07-20 | 주식회사 동부하이텍 | 플래시 메모리 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010060561A (ko) * | 1999-12-27 | 2001-07-07 | 박종섭 | 플래쉬 메모리 셀의 제조 방법 |
| KR20010061400A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 스플리트 게이트형 플래쉬 메모리 소자의 제조방법 |
-
2002
- 2002-01-04 KR KR1020020000503A patent/KR100800467B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010060561A (ko) * | 1999-12-27 | 2001-07-07 | 박종섭 | 플래쉬 메모리 셀의 제조 방법 |
| KR20010061400A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 스플리트 게이트형 플래쉬 메모리 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030059950A (ko) | 2003-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5054865B2 (ja) | 半導体装置、不揮発性ランダムアクセスメモリセル、フローティングゲートメモリセルの半導体メモリアレイ、及び、このアレイを形成する方法 | |
| JP2005183970A (ja) | 自己整列された電荷トラップ層を含む半導体メモリ素子及びその製造方法 | |
| JP2001102467A (ja) | フローティングゲートメモリセルの半導体メモリアレイ、このアレイを形成する自己整合方法、不揮発性メモリセルのアレイを有する半導体装置、及び、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法 | |
| US6977200B2 (en) | Method of manufacturing split-gate memory | |
| KR100397176B1 (ko) | 불휘발성 메모리 장치의 평탄화 방법 | |
| KR100807112B1 (ko) | 플래쉬 메모리 및 그 제조 방법 | |
| JP2007103652A (ja) | 半導体装置およびその製造方法 | |
| US6362050B2 (en) | Method for forming a non-volatile memory cell that eliminates substrate trenching | |
| JP2000133728A (ja) | 不揮発性メモリ装置の製造方法 | |
| US7560338B2 (en) | Manufacturing method of non-volatile memory | |
| KR20010003086A (ko) | 플로팅 게이트 형성 방법 | |
| KR100800467B1 (ko) | 스플릿 게이트 플래쉬 메모리 소자의 제조방법 | |
| JP2003031702A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6953973B2 (en) | Self-aligned trench isolation method and semiconductor device fabricated using the same | |
| JP4391354B2 (ja) | 側壁方式を用いたフラッシュメモリの形成方法 | |
| US6417048B1 (en) | Method for fabricating flash memory with recessed floating gates | |
| KR100725477B1 (ko) | 반도체 장치와 반도체 장치의 제조 방법 | |
| JPH11186379A (ja) | 半導体装置の製造方法 | |
| JP2002299479A (ja) | フラッシュｅ２ｐｒｏｍセルの活性領域に自己整合型フローティングゲートポリーを形成する方法 | |
| KR101048957B1 (ko) | 낸드 플래쉬 메모리 소자 및 그의 제조 방법 | |
| KR100455379B1 (ko) | 플래시 메모리 장치의 제조방법 | |
| KR100316526B1 (ko) | 반도체메모리의 게이트 형성방법 | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| JP2005236037A (ja) | 半導体装置およびその製造方法 | |
| JPH0774274A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |