KR100971208B1 - 플래시 메모리 및 그 제조 방법 - Google Patents

Abstract

본 발명은 플래시 메모리(flash memory) 및 그 제조 방법에 관한 것으로, 본 발명에 따른 플래시 메모리의 일 예는, 셀을 포함하는 제 1 영역; 상기 제 1 영역의 주변을 둘러싸는 제 2 영역; 하부 소정 영역에 플로팅 게이트 패턴을 포함하며, 상기 제 1 영역과 제 2 영역을 연결하는 인터페이스 영역을 포함하여 구성하는 것을 특징으로 한다.

따라서, 본 발명에 의하면, 셀 영역과 인터페이스 영역 간의 단차를 줄일 수 있으며, 컨트롤 게이트(control gate)의 선폭 라인(critical dimension line)이 줄어드는 것을 방지할 수 있을 뿐만 아니라, 수율을 향상시킬 수 있다.

플래시 메모리, 주변 영역, 셀 영역, 인터페이스 영역, 플로팅 게이트

Description

플래시 메모리 및 그 제조 방법{Flash memory and method for the same}

본 발명은 플래시 메모리(flash memory)에 관한 것으로, 특히 상기 플래시 메모리의 셀 영역(cell area)과 주변 영역(peripheral area)을 연결하는 인터페이스 영역(interface area)에 관한 것이다.

일반적으로, 플래시 메모리(flash memory) 칩은 셀 영역(cell area)과 주변 영역(peripheral area)으로 구분되어 구성된다.

상기 셀 영역은 플래시 셀(cell)을 포함하고, 상기 주변 영역은 로직 트랜지스터(logic transistor)를 포함한다.

이때, 상기 셀 영역의 플래시 셀과 주변 영역의 로직 트랜지스터는 서로 다른 공정에 의해 형성된다.

관련하여, 도 1a는 종래 기술에 따른 플래시 메모리의 인터페이스 규칙을 설명하기 위해 도시한 레이아웃(layout)이고, 도 1b는 상기 도 1a의 레이아웃으로 실제 구성한 플래시 메모리의 단면을 촬영한 것이다.

상기 도 1a에 도시된 레이아웃과 도 1b에 도시된 단면을 살펴보면, 상기 셀 영역은 플로팅 게이트(floating gate; FG)가 존재하나, 상기 인터페이스 영역에는 상기 플로팅 게이트가 존재하지 않는 것을 알 수 있다.

이는 상기 플로팅 게이트가 있는 셀 영역과의 단차 차이 발생의 원인이 된다.

그리고 상기 인터페이스 영역의 낮은 단차는, 상기 인터페이스 영역과 인접한 셀 영역의 하부반사방지막코팅(Bottom of Anti Reflection Coating; BARC)을 얇게 하고, 그로 인해 컨트롤 게이트(control gate; CG)의 선폭 라인(critical dimension(CD) line)이 작아지는 문제를 발생한다. 또한, 상술한 단차의 문제는 수율을 감소시키는 원인이 된다.

이와 관련하여, 도 2a는 상술한 셀 영역의 컨트롤 게이트(CG)의 선폭(CD) 라인이 얇아지는 현상을 도시한 것이고, 도 2b는 컨트롤 게이트(CG)의 선폭(CD) 라인이 작아지는 현상을 도식적으로 나타낸 그래프이다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 인터페이스 영역과 셀 영역 간의 단차를 줄이는 것을 목적으로 한다.

그리고 본 발명은, 컨트롤 게이트(control gate)의 선폭 라인(critical dimension line)이 줄어드는 것을 방지하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리의 일 예는, 셀을 포함하는 제 1 영역; 상기 제 1 영역의 주변을 둘러싸는 제 2 영역; 하부 소정 영역에 플로팅 게이트 패턴을 포함하며, 상기 제 1 영역과 제 2 영역을 연결하는 인터페이스 영역을 포함하여 구성하는 것을 특징으로 한다.

이때, 상기 인터페이스 영역의 플로팅 게이트 패턴의 높이는 상기 제 1 영역의 플로팅 게이트의 높이 이하일 수 있다.

그리고 상기 제 1 영역은 내부에 상기 인터페이스 영역과 인접한 소정 위치에 수평적인 플로팅 게이트 패턴을 포함하지 않을 수 있다.

본 발명에 따라 플래시 메모리 제조 방법의 일 예는, 플래시 메모리 내 셀을 포함하는 제 1 영역과 상기 제 1 영역의 주변을 둘러싼 제 2 영역을 연결하는 인터페이스 영역을 포함하는 플래시 메모리 제조방법에 있어서, 플로팅 게이트 패턴을 형성하는 단계와, 상기 플로팅 게이트 패턴을 형성함과 동시에 상기 제 1 영역 내부에 상기 인터페이스 영역과 인접한 위치에 수평 플로팅 게이트 패턴을 제거하는 단계 및 상기 형성된 플로팅 게이트 패턴 상부에 하드 마스크와 컨트롤 게이트를 순차적으로 형성하고, 상기 형성된 컨트롤 게이트 상부 전면에 하부반사방지막을 코팅하는 단계를 포함하는 것을 특징으로 한다.

이때, 상기 제 1 영역은 내부에 상기 인터페이스 영역과 인접한 소정 위치에 수평적인 게이트 패턴을 포함하지 않는 것을 특징으로 한다.

상술한 본 발명에 따른 플래시 메모리 및 그 제조 방법에 따르면,

첫째, 셀 영역과 인터페이스 영역 간의 단차를 줄일 수 있다.

둘째, 컨트롤 게이트(control gate)의 선폭 라인(critical dimension line)이 줄어드는 것을 방지할 수 있다.

셋째, 수율을 향상시킬 수 있다.

이하 상기와 같은 목적을 달성하기 위한 본 발명의 구체적인 실시 예를 첨부된 도면을 참조하여 상세하게 설명하면, 다음과 같다.

본 발명은 플래시 메모리(flash memory)에 관한 것으로, 특히 상기 플래시 메모리의 셀 영역(cell area)과 주변 영역(peripheral area; PA)을 연결하는 인터페이스 영역(interface area)에 관한 것이다.

본 발명은 상기 인터페이스 영역의 단차 차이를 줄이기 위하여 인터페이스 규칙(interface rule)을 변경하여 셀의 외각 선폭(critical dimension)에 영향을 주는 것을 방지하는 것을 특징으로 한다.

이를 위해, 본 발명에 따른 플래시 메모리의 일 예는, 셀을 포함하는 셀 영역, 상기 셀 영역의 주변을 둘러싸는 주변 영역(PA) 및 하부 소정 영역에 플로팅 게이트 패턴(floating gate(FG) pattern)을 포함하며, 상기 제 1 영역과 제 2 영역을 연결하는 인터페이스 영역을 포함하여 구성할 수 있다.

도 3은 본 발명에 따라 상술한 내용을 포함한 플래시 메모리의 인터페이스 규칙을 변경한 레이아웃(layout)의 일 예를 도시한 것이다.

도 3의 레이아웃의 구조를 간단하게 보면, 우에서 좌로 셀 영역의 플로팅 게이트(1), 컨트롤 게이트(GC)(2), 주변 지역(3)이 형성되고, 인터페이스 영역에 본 발명에 따른 플로팅 게이트막(4)이 있고, 상기 인터페이스 영역과 인접한 부분에 셀 영역의 수평 플로팅 게이트막(5)이 형성되어 있다.

종래 플래시 메모리의 셀 영역과 인터페이스 영역의 하부 구조는 서로 상이하였다. 즉, 상기 셀 영역의 하부에는 플로팅 게이트(FG)가 포함되었으나, 상기 인터페이스 영역의 하부에는 플로팅 게이트(FG)가 포함되어 있지 않았다.

이에 따라 상기 셀 영역과 인터페이스 영역 사이에 그만큼의 단차가 발생하고, 그에 따른 문제점들이 야기되었다.

따라서, 본 발명에서는 상기와 같은 단차를 줄이기 위해 기존의 플래시 메모리 내 인터페이스 영역의 구조와 달리 인터페이스 영역 하부에 플로팅 게이트(FG)를 포함하는 것을 특징으로 한다.

먼저, 상기 셀 영역의 구조를 간단하게 설명하면, 플로팅 게이트(FG)(1) 상부에 하드 마스크(hard mask)를 형성한다. 그리고 상기 하드 마스크 상부에 컨트롤 게이트(control gate; CG)를 형성한다. 상기 형성된 컨트롤 게이트(CG) 상부에는 포토 레지스트(photo resist; PR)를 도포하고, 상기 포토 레지스트(PR)를 도포한 후 하부반사방지막코팅(Bottom of Anti Reflection Coating; BARC)을 한다.

다음으로, 본 발명에 따른 인터페이스 영역을 설명하겠다.

이때, 상기 본 발명에 따른 인터페이스 영역은 상술한 셀 영역과 기본적으로 유사한 구조를 가진다. 즉, 상기 인터페이스 영역의 하부에 플로팅 게이트(FG) 패턴(4)을 형성한 후 이를 식각하지 않고 그대로 남겨둔다. 그리고 상기 플로팅 게이트 상부에 상기 셀 영역처럼 하드 마스크와 컨트롤 게이트(CG)를 형성하고, 하부반사방지막코팅(BARC)을 한다.

따라서, 기존의 인터페이스 영역 구조와 달리 하부에 포함된 플로팅 게이트 막(FG BAR)(4)의 영향으로 인터페이스 영역과 셀 영역 사이의 단차를 줄일 수 있게 된다.

특히, 상기 인터페이스 영역과 인접한 셀 영역의 경우에는 단차로 인해 상기 하부반사방지막코팅(BARC)이 얇아지는 문제점도 본 발명에 따라 단차를 줄임으로써 해결할 수 있게 된다.

또한, 종래에는 인터페이스 영역과 인접한 부분의 셀 영역에 비대칭적인 수평 플로팅 게이트막(Horizontal FG bar)(5)이 형성되어 단차를 발생할 가능성이 있었다.

따라서, 본 발명에서는 상기 인터페이스 영역의 하부에 플로팅 게이트 막(FG pattern BAR)(4)을 형성함과 동시에 상기 수평 플로팅 게이트막(5)을 제거하는 것을 특징으로 한다.

여기에서, 도 3에 도시된 바와 같이, 상기 인터페이스 영역의 하부에 형성되 는 플로팅 게이트막(FG BAR)(4)은 단차를 극복하기 위해 다양한 사이즈를 가질 수 있다.

예를 들어, 본 명세서에서는 상기 플로팅 게이트막(FG BAR)(4)의 폭(width)을 0.78㎛로 하는 경우를 도시하였다. 또한, 상기 플로팅 게이트막(FG BAR)의 높이(height)는 셀 영역에 형성되는 플로팅 게이트(1) 높이와 동일하거나 그 이하로 할 수 있다.

상술한 본 발명에 따라 플래시 메모리를 제조할 경우, 종래에 비해 인터페이스 영역의 단차를 줄일 수가 있어, 셀의 외각 선폭(CD)에 영향을 주는 것을 방지할 수 있다. 이는 나아가 수율을 개선하는 효과도 있을 것이다.

이상에서는 본 발명의 기술 사상을 설명함에 있어서, 특정 실시 예를 첨부된 도면과 함께 도시하고 설명하였다. 다만, 본 발명은 상술한 실시 예에 한정되는 것은 아니며, 본 발명의 기술 사상을 벗어나지 않는 범위 즉, 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 수정 및 변경을 가능하다.

도 1a는 종래 기술에 따른 플래시 메모리의 인터페이스 규칙을 설명하기 위해 도시한 레이아웃(layout)

도 1b는 상기 도 1a의 레이아웃으로 실제 구성한 플래시 메모리의 단면을 촬영한 것

도 2a는 셀 영역의 컨트롤 게이트(CG)의 선폭(CD) 라인이 얇아지는 현상을 도시한 것이고, 도 2b는 컨트롤 게이트(CG)의 선폭(CD) 라인이 작아지는 현상을 도식적으로 나타낸 그래프

도 3은 본 발명에 따른 플래시 메모리의 인터페이스 규칙을 설명하기 위해 도시한 레이아웃의 일 예

* 도면의 주요 부분에 대한 부호의 설명

1; 플로팅 게이트(FG) 2; 컨트롤 게이트(GC)

3; 주변 지역(PA) 4; 인터페이스 영역의 플로팅 게이트 막

5; 수평 플로팅 게이트 막

Claims (5)

1. 셀을 포함하는 제 1 영역;

   상기 제 1 영역의 주변을 둘러싸는 제 2 영역;

   하부 영역에 플로팅 게이트 패턴을 포함하며, 상기 제 1 영역과 제 2 영역을 연결하는 인터페이스 영역을 포함하며,

   상기 제 1 영역은 내부에 상기 인터페이스 영역과 인접한 위치에 수평적인 플로팅 게이트 패턴이 제거되어 형성되는 것을 특징으로 하는 플래시 메모리.
2. 제 1항에 있어서,

   상기 인터페이스 영역의 플로팅 게이트 패턴의 높이는 상기 제 1 영역의 플로팅 게이트의 높이와 동일하거나 그 이하인 것을 특징으로 하는 플래시 메모리.
3. 삭제
4. 플래시 메모리 내 셀을 포함하는 제 1 영역과 상기 제 1 영역의 주변을 둘러싼 제 2 영역을 연결하는 인터페이스 영역을 포함하는 플래시 메모리 제조방법에 있어서,

   플로팅 게이트 패턴을 형성하는 단계;

   상기 플로팅 게이트 패턴을 형성함과 동시에 상기 제 1 영역 내부에 상기 인터페이스 영역과 인접한 위치에 수평 플로팅 게이트 패턴을 제거하는 단계; 및

   상기 형성된 플로팅 게이트 패턴 상부에 하드 마스크와 컨트롤 게이트를 순차적으로 형성하고, 상기 형성된 컨트롤 게이트 상부 전면에 하부반사방지막을 코팅하는 단계를 포함하는 것을 특징으로 하는 인터페이스 영역을 포함하는 플래시 메모리 제조방법.
5. 삭제

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