KR101019697B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 기판 실리콘 손실을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 캡핑 질화막을 형성하는 단계; 상기 캡핑 질화막 상에 게이트 형성 영역을 노출시키는 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각장벽으로 이용해서 캡핑 질화막을 식각하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 기판 결과물 전면 상에 게이트 폴리실리콘막과 하드마스크 질화막을 차례로 형성하는 단계; 상기 하드마스크 질화막 상에 게이트 영역을 한정하는 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 식각장벽으로 이용하면서 캡핑 질화막이 노출되도록 하드마스크 질화막 및 게이트 폴리실리콘막을 식각하는 단계; 상기 제2감광막 패턴을 제거하는 단계; 및 상기 하드마스크 질화막과 캡핑 질화막을 동시에 제거하는 단계를 포함한다.

Description

반도체 소자의 제조방법{method for manufacturing semiconductor device}
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 설명하기 위한 도면.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면.
*도면의 주요 부분에 대한 부호의 설명*
21 : 기판 22 : 게이트 산화막
23 : 캡핑질화막 24 : 제1감광막 패턴
25 : 게이트 폴리실리콘막 26 : 하드마스크 질화막
27 : 제2감광막 패턴
본 발명은 게이트 폴리실리콘막 식각시 발생하는 액티브 영역의 기판 손실을 방지하는 방법에 관한 것이다.
감광막을 식각마스크로 이용하여 게이트 폴리실리콘막을 식각하면, 게이트 폴리실리콘막의 측벽이 균일하게 식각되지 않고 경사지거나 거친표면을 갖게된다. 이를 해결하기 위해, 게이트 폴리실리콘막을 과도 식각하는데, 이때, 액티브 영역 의 기판 실리콘 손실이 발생하여 소자특성이 열화된다.
이하에서는, 종래의 반도체 소자의 제조방법을 도 1a 내지 도 1d를 참조하여 설명하도록 한다.
도 1a를 참조하면, 실리콘 기판(11) 상에 게이트 산화막(12)과 게이트 폴리실리콘막(15)을 차례로 형성한 다음, 상기 게이트 폴리실리콘막 상에 게이트 영역을 한정하는 감광막 패턴(17)을 형성한다.
도 1b를 참조하면, 게이트 전극을 형성하기 위해 상기 감광막 패턴(17)을 식각장벽으로 이용하여 게이트 폴리실리콘막(15)을 식각한다.
도 1c를 참조하면, 상기 게이트 폴리실리콘막 식각시 게이트 폴리실리콘막(15) 잔류물로 인한 푸팅(footing), 경사진 프로파일(profile), 라인 에지 거칠기(line edge roughness) 및 모우트(moat)를 제거하기 위하여 과도식각을 실시한다. 이때, 플라즈마 산화에 의한 기판 실리콘 리세스(silicon recess)가 발생한다.
도 1d를 참조하면, 상기 감광막(17)을 제거하기 위하여 상기 기판 결과물을 세정(cleaning)한다.
도시하지 않았지만, 상기 세정이후, 상기 실리콘 기판(11)이 산화되어 자연 산화막(native oxide)이 형성된다.
그러나, 종래의 반도체 소자의 제조방법을 따르면 게이트 폴리실리콘막의 과도식각시 기판 실리콘 손실이 발생한다. 이로 인해, p-n 정션이 얇아지고, 따라서, 소오스/드레인 영역이 감소되어 게이트 필드(field)의 채널 제어가 어려워지며, 동시에 트랜지스터 구동 전류가 줄어 소자 특성을 열화시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 게이트 폴리실리콘막의 과도식각시 기판 실리콘 손실을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 캡핑 질화막을 형성하는 단계; 상기 캡핑 질화막 상에 게이트 형성 영역을 노출시키는 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각장벽으로 이용해서 캡핑 질화막을 식각하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 기판 결과물 전면 상에 게이트 폴리실리콘막과 하드마스크 질화막을 차례로 형성하는 단계; 상기 하드마스크 질화막 상에 게이트 영역을 한정하는 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 식각장벽으로 이용하면서 캡핑 질화막이 노출되도록 하드마스크 질화막 및 게이트 폴리실리콘막을 식각하는 단계; 상기 제2감광막 패턴을 제거하는 단계; 및 상기 하드마스크 질화막과 캡핑 질화막을 동시에 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 하드마스크 질화막과 캡핑 질화막을 제거하는 단계는 인산(H3PO4) 용액을 사용하여 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
도 2a를 참조하면, 실리콘 기판(21) 상에 게이트 산화막(22)을 형성한다. 그런다음, 상기 게이트 산화막(22) 상에 캡핑질화막(23)을 형성한다. 이어서, 상기 캡핑질화막(23) 상에 게이트 형성 영역을 노출시키는 제1감광막 패턴(24)을 형성한다. 여기서, 상기 캡핑질화막(23)은 이후에 상세하게 설명하겠지만, 게이트 폴리실리콘막의 과도식각시 기판 실리콘의 손실을 방지하기 위해 형성한 것이다.
도 2b를 참조하면, 상기 제1감광막 패턴(24)을 식각장벽으로 이용하여 게이트 형성 영역의 게이트 산화막(12)이 노출되도록 캡핑질화막(23)을 식각한다.
도 2c를 참조하면, 상기 제1감광막 패턴(24)을 제거한 다음, 상기 기판 결과물 전면 상에 게이트 폴리실리콘막(25)을 형성한다. 이어서, 상기 게이트 폴리실리콘막(25) 상에 하드마스크 질화막(26)을 형성한다.
도 2d를 참조하면, 상기 하드마스크 질화막(26) 상에 게이트 영역을 한정하는 제2감광막 패턴(27)을 형성한다.
도 2e를 참조하면, 상기 제2감광막 패턴(27)을 식각장벽으로 이용하여 캡핑질화막(23)이 노출되도록 하드마스크 질화막(26)과 게이트 폴리실리콘막(25)을 식각한다. 이후, 상기 제2감광막 패턴(27)을 제거한다.
여기서, 종래에는 게이트 폴리실리콘막 식각시 감광막 패턴을 식각장벽으로 이용하였으며, 그럴 경우, 게이트 폴리실리콘막의 측벽이 경사지거나 거친 표면을 갖는다. 따라서, 게이트 폴리실리콘막을 기판과 수직하도록 식각하기 위해 과도식각을 실시하였고, 그로 인해 기판 실리콘 손실이 발생하였다.
그러나, 본 발명에서는 하드마스크 질화막(26)을 게이트 폴리실리콘막(25)의 식각장벽으로 이용함으로써, 게이트 폴리실리콘막(25)을 기판과 수직하도록 식각할 수 있다. 그러므로, 과도 식각을 생략할 수 있다.
도 2f를 참조하면, 잔류한 하드마스크 질화막(26) 및 캡핑질화막(23)을 인산(H3PO4) 용액을 사용하여 동시에 제거한다.
이후, 도시되지 않았으나, 공지된 일련의 후속공정들을 차례로 진행하여 본 발명의 반도체 소자를 완성한다.
여기서, 상기 캡핑질화막이 게이트 폴리실리콘막 식각시 기판 실리콘 리세스로 부터 기판을 보호함으로써, 액티브 영역의 실리콘 손실을 방지할 수 있다. 또한, 하드마스크 질화막을 게이트 폴리실리콘막의 식각장벽으로 이용하여, 게이트 폴리실리콘막의 측벽을 기판과 수직하도록 식각할 수 있다.
이상에서와 같이, 본 발명은 게이트 폴리실리콘막 식각시 캡핑질화막이 기판의 액티브 영역을 보호함으로써, 기판 실리콘 손실을 방지할 수 있다.
그리고, 본 발명은 하드마스크 질화막을 게이트 폴리실리콘막의 식각장벽으로 이용함으로써, 게이트 폴리실리콘막의 측벽을 기판과 수직하도록 식각하여 과도식각을 생략할 수 있다.
또한, 본 발명은 실리콘 손실을 방지함으로써, p-n 정션(junction) 깊이가 얕아지는 것과 소오스/드레인 영역이 감소하는 것을 방지하여 소자의 전기적 안정성을 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

  1. 실리콘 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 캡핑 질화막을 형성하는 단계;
    상기 캡핑 질화막 상에 게이트 형성 영역을 노출시키는 제1감광막 패턴을 형성하는 단계;
    상기 제1감광막 패턴을 식각장벽으로 이용해서 캡핑 질화막을 식각하는 단계;
    상기 제1감광막 패턴을 제거하는 단계;
    상기 기판 결과물 전면 상에 게이트 폴리실리콘막과 하드마스크 질화막을 차례로 형성하는 단계
    상기 하드마스크 질화막 상에 게이트 영역을 한정하는 제2감광막 패턴을 형성하는 단계;
    상기 제2감광막 패턴을 식각장벽으로 이용하면서 캡핑 질화막이 노출되도록 하드마스크 질화막 및 게이트 폴리실리콘막을 식각하는 단계;
    상기 제2감광막 패턴을 제거하는 단계; 및
    상기 하드마스크 질화막과 캡핑 질화막을 동시에 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 하드마스크 질화막과 캡핑 질화막을 제거하는 단계 는 인산(H3PO4) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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