KR100590378B1 - 플래쉬 메모리 소자 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 플로팅 게이트의 커플링 비를 증가시키기 위해 질화막을 이용하는 기술에서, 플로팅 게이트 형성후에 실시하는 질화막 제거공정시 인산에 의해 플로팅 게이트용 폴리실리콘층이 훼손되는 문제를 해결하기 위하여, 플로팅 게이트용 폴리실리콘층의 상부 및 측벽에 산화막을 형성하므로써 인산으로부터의 훼손 없이 커플링 비가 증가된 플로팅 게이트를 얻을 수 있는 플래쉬 메모리 소자의 제조방법이 개시된다.
플로팅 게이트.
Description
도 1a 내지 도 1e는 종래 플래쉬 메모리 소자 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2a 내지 도 2e는 본 발명에 따른 플래쉬 메모리 소자 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 필드 산화막
103, 203 : 터널 산화막 104, 204 : 제 1 폴리실리콘층
205 : 제 1 산화막 106, 206 : 제 1 질화막
107, 207 : 포토레지스트 패턴 108, 208 : 제 2 질화막
209 : 제 2 산화막 110, 210 : 유전체막
111, 211 : 제 2 폴리실리콘층
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 질화막을 이용하여 플로팅게이트의 커플링 비를 증대시킬 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적으로, 플래쉬 메모리 셀의 프로그램 및 소거 동작을 위해서는 플로팅 게이트와 콘트롤 게이트간의 커플링 비가 일정 값을 유지해야만 한다. 그런데, 최근 반도체 소자가 고집적화 및 소형화 되어감에 따라 플래쉬 메모리 셀 사이즈가 작아지고, 이로 인하여 커플링 비가 작아져서 플래쉬 메모리 셀의 프로그램과 소거 효율이 떨어지는 문제가 있다. 이를 해결하기 위하여 제조공정의 개선을 통해 커플링 비를 극대화하는 연구가 진행되고 있다. 커플링 비를 증대시키기 위하여 질화막 스페이서를 이용하는 방법이 있는데, 이를 첨부도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하여, 반도체 기판(101)에 액티브(Active) 영역과 필드(Field) 영역을 분리하는 소자분리(Isolation) 공정을 실시하여 필드 산화막(102)을 형성한 후 산화공정을 실시하여 터널 산화막(103)을 형성한다. 터널 산화막(103)을 포함한 반도체 기판(101)의 전체 상부 구조에 제 1 폴리실리콘층(104)을 형성한다. 제 1 폴리실리콘층(104) 상부에 제 1 질화막(106)을 형성한다. 플로팅 게이트 마스크를 이용하여 제 1 질화막(106) 상부에 포토레지스트 패턴(107)을 형성하여 제 1 질화막(106)의 일부분을 노출시킨다.
도 1b를 참조하여, 포토레지스트 패턴(107)을 식각마스크로 이용하여 제 1 질화막(106)을 패터닝한 후에, 포토레지스트 패턴(107)을 제거하고, 패터닝된 제 1 질화막(106)을 포함한 전체 구조 상부에 제 2 질화막(108)을 형성한다.
도 1c를 참조하여, 제 2 질화막(108)을 전면식각하여, 패터닝된 제 1 질화막(106)의 측벽에 스페이서를 형성한다. 패터닝된 제 1 질화막(106) 및 제 1 질화막(106)의 측벽에 스페이서 형태로 남아있는 제 2 질화막(108)을 식각 마스크로 제 1 폴리실리콘층(104)을 식각한다.
도 1d를 참조하여, 식각 마스크로 사용된 제 1 질화막(106) 및 제 2 질화막(108)을 인산을 이용하여 제거한다.
도 1e를 참조하여, 패터닝된 제 1 폴리실리콘층(104)을 포함한 전체구조 상부에 유전체막(110) 및 제 2 폴리실리콘층(111)을 순차적으로 형성한 후에 콘트롤 게이트 마스크를 이용한 식각공정으로 제 2 폴리실리콘층(111), 유전체막(110) 및 제 1 폴리실리콘층(104)을 식각하고, 이로 인하여 제 1 폴리실리콘층(104)으로 된 플로팅 게이트와 제 2 폴리실리콘층(111)으로 된 콘트롤 게이트가 형성된다.
반도체 소자의 고집적화로 인한 셀 사이즈(cell size)의 축소에도 불구하고 플래쉬 메모리 셀의 프로그램과 소거 효율을 높이기 위해 플로팅 게이트와 콘트롤 게이트간의 커플링 비를 일정 값으로 유지시켜야 하는데, 상기한 종래 플래쉬 메모 리 소자의 제조 방법은 플로팅 게이트 형성 공정에 제 1 및 제 2 질화막(106 및 108)을 이용하여 플로팅 게이트 사이의 공간을 좁게 할 수 있어 스텝퍼(stepper)의 한계를 극복하는 기술이다. 도 1c에 도시된 바와 같이, 제 1 및 제 2 질화막(106 및 108)을 식각 마스크로 하여 플로팅 게이트용 제 1 폴리실리콘층(104)을 식각하므로 거리 D1의 좁은 공간으로 제 1 폴리실리콘층(104)을 패터닝할 수 있다. 그러나, 제 1 폴리실리콘층(104)을 패터닝한 후에 실시하는 제 1 및 제 2 질화막(106 및 108) 제거공정시 제 1 폴리실리콘층(104)의 노출된 측벽이 질화막 제거 공정 동안 인산에 의해 훼손될 뿐만 아니라 제 1 폴리실리콘층(104)의 상부면 또한 질화막 제거 마지막 단계에서 인산에 의해 훼손되어 도 1d에 도시된 바와 같이 이웃하는 제 1 폴리실리콘층(104) 사이의 공간은 거리 D2만큼 넓어지게 된다. 이는 커플링 비를 증가시키기 위해 제 1 폴리실리콘층(104) 사이의 거리 D1의 공간을 최소로 하는 최초 목적을 달성할 수 없게 된다.
따라서, 본 발명은 질화막을 제거할 때 플로팅 게이트용 폴리실리콘층이 인산으로부터 훼손되는 것을 방지하므로써 플로팅게이트의 커플링비(Coupling Ratio)를 증가시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판 상에 터널 산화막, 제 1 폴리실리콘층 및 제 1 산화막을 형성하 는 단계; 상기 제 1 산화막 상에 제 1 질화막을 형성한 후 플로팅 게이트 마스크를 이용한 식각 공정으로 패터닝하고, 상기 패터닝된 제 1 질화막 측벽에 제 2 질화막으로 스페이서를 형성하는 단계; 상기 제 1 및 제 2 질화막을 식각 마스크로 사용하여 상기 제 1 산화막 및 제 1 폴리실리콘층을 패터닝하는 단계; 상기 패터닝된 제 1 폴리실리콘층의 측벽에 제 2 산화막을 형성하는 단계; 상기 제 1 및 제 2 산화막을 식각 방지막으로 하여 제 1 및 제 2 질화막을 제거한 후, 상기 제 1 및 제 2 산화막을 제거하는 단계; 및 상기 패터닝된 제 1 폴리실리콘층을 포함한 전체 구조상에 유전체막 및 제 2 폴리실리콘층을 형성한 후, 콘트롤 게이트 마스크를 사용한 식각 공정으로 플로팅 게이트 및 콘트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시된 소자의 단면도이다.
도 2a를 참조하여, 반도체 기판(201)에 액티브(Active) 영역과 필드(Field) 영역을 분리하는 소자분리(Isolation) 공정을 실시하여 필드 산화막(202)을 형성한 후 산화공정을 실시하여 터널 산화막(203)을 형성한다. 터널 산화막(203)을 포함한 반도체 기판(201)의 전체 상부 구조에 제 1 폴리실리콘층(204), 제 1 산화막(205) 및 제 1 질화막(206)을 순차적으로 형성한다. 플로팅 게이트 마스크를 이용하여 제 1 질화막(206) 상부에 포토레지스트 패턴(207)을 형성하여 제 1 질화막(206)의 일부분을 노출시킨다.
도 2b를 참조하여, 포토레지스트 패턴(207)을 식각마스크로 이용하여 제 1 질화막(206)을 패터닝한 후에, 포토레지스트 패턴(207)을 제거하고, 패터닝된 제 1 질화막(206)을 포함한 전체 구조 상부에 제 2 질화막(208)을 형성한다.
도 2c를 참조하여, 제 2 질화막(208)을 전면식각하여, 패터닝된 제 1 질화막(206)의 측벽에 스페이서를 형성한다. 패터닝된 제 1 질화막(206) 및 제 1 질화막(206)의 측벽에 스페이서 형태로 남아있는 제 2 질화막(208)을 식각 마스크로 제 1 산화막(205) 및 제 1 폴리실리콘층(204)을 식각한다. 제 1 산화막(205) 및 제 1 폴리실리콘층(204)이 식각되어 필드산화막(202)의 일부분이 노출된다. 열산화 공정을 실시하여 제 1 폴리실리콘층(204)의 노출된 측벽부분에 제 2 산화막(208)을 형성한다.
도 2d를 참조하여, 식각 마스크로 사용된 제 1 질화막(206) 및 제 2 질화막(208)을 인산을 이용하여 제거한다.
도 2e를 참조하여, 제 1 산화막(205) 및 제 2 산화막(208)을 제거한다. 패터닝된 제 1 폴리실리콘층(204)을 포함한 전체구조 상부에 유전체막(210) 및 제 2 폴리실리콘층(211)을 순차적으로 형성한 후에 콘트롤 게이트 마스크를 이용한 식각공정으로 제 2 폴리실리콘층(211), 유전체막(210) 및 제 1 폴리실리콘층(204)을 식각하고, 이로 인하여 제 1 폴리실리콘층(204)으로 된 플로팅 게이트와 제 2 폴리실리 콘층(211)으로 된 콘트롤 게이트가 형성된다.
상기한 본 발명은 플로팅 게이트와 콘트롤 게이트간의 커플링 비를 증대시키기 위해 사용한 제 1 및 제 2 질화막(206 및 208) 제거 공정시 인산에 의해 플로팅 게이트용 폴리실리콘층(204)이 훼손되는 것을 방지하기 위하여, 플로팅 게이트용 폴리실리콘층(204)과 제 1 질화막(206) 사이에 버퍼 역할 및 식각 방지 역할을 하는 제 1 산화막(205)을 형성하고, 제 1 및 제 2 질화막(206 및 208)을 이용한 식각 공정으로 패터닝된 플로팅 게이트용 폴리실리콘층(204)의 측벽에 열 산화 공정으로 제 2 산화막(209)을 형성한다. 제 1 및 제 2 산화막(205 및 209)은 패터닝된 플로팅 게이트용 폴리실리콘층(204)을 완전히 덮고 있어 식각 마스크로 사용된 질화막(206 및 208) 제거 공정시 플로팅 게이트용 폴리실리콘층(204)이 식각으로부터 보호된다. 따라서, 패터닝된 플로팅 게이트용 폴리실리콘층 사이의 공간은 제 1 및 제 2 질화막(206 및 208) 제거 전이나 제거 후에도 변함이 없다. 결과적으로, 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 커플링 비를 증가시키기 위해 플로팅 게이트용 폴리실리콘층(204) 사이의 공간을 최소로 하는 최초 목적을 달성할 수 있다.
상술한 바와 같이 플로팅 게이트의 커플링 비를 증가시키기 위해 질화막을 이용하는 기술에서, 플로팅 게이트의 상부 및 측벽에 산화막을 형성하므로써 인산 으로부터의 훼손없이 커플링 비가 증가된 플로팅 게이트를 얻을 수 있다. 이는 질화막을 이용하는 공정의 최초목적인 플로팅 게이트 커플링비의 극대화로 플래쉬 메모리 소자의 특성을 향상시킬 수 있다.
Claims (2)
- 반도체 기판 상에 터널 산화막, 제 1 폴리실리콘층 및 제 1 산화막을 형성하는 단계;상기 제 1 산화막 상에 제 1 질화막을 형성한 후 플로팅 게이트 마스크를 이용한 식각 공정으로 패터닝하고, 상기 패터닝된 제 1 질화막 측벽에 제 2 질화막으로 스페이서를 형성하는 단계;상기 제 1 및 제 2 질화막을 식각 마스크로 사용하여 상기 제 1 산화막 및 제 1 폴리실리콘층을 패터닝하는 단계;상기 패터닝된 제 1 폴리실리콘층의 측벽에 제 2 산화막을 형성하는 단계;상기 제 1 및 제 2 산화막을 식각 방지막으로 하여 제 1 및 제 2 질화막을 제거한 후, 상기 제 1 및 제 2 산화막을 제거하는 단계; 및상기 패터닝된 제 1 폴리실리콘층을 포함한 전체 구조상에 유전체막 및 제 2 폴리실리콘층을 형성한 후, 콘트롤 게이트 마스크를 사용한 식각 공정으로 플로팅 게이트 및 콘트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 산화막은 열산화 공정으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법
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