KR100976684B1 - 반도체 메모리 소자의 콘택홀 형성 방법 - Google Patents

반도체 메모리 소자의 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 콘택홀 형성 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막을 순차적으로 적층하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 측벽에 스페이서막을 형성하는 단계와, 상기 스페이서막을 포함한 상기 게이트 패턴의 상부 및 측벽에 금속막을 형성하는 단계와, 상기 금속막과 상기 제2 도전막 상부 일부를 반응시켜 금속 게이트막을 형성하는 단계와, 상기 금속 게이트막 및 스페이서막을 포함한 상기 반도체 기판 상부에 보호막을 형성하는 단계와, 상기 보호막을 포함한 전체 구조 상에 절연막을 형성하는 단계, 및 상기 절연막, 상기 보호막을 식각하여 상기 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계를 포함하는 반도체 메모리 소자의 콘택홀 형성 방법을 개시한다.
코발트, SAC 보호막, 콘택홀

Description

반도체 메모리 소자의 콘택홀 형성 방법{Method for forming the contact hall of semiconductor memory device}
본 발명은 반도체 메모리 소자의 콘택홀 형성 방법에 관한 것으로, 특히 SAC 공정을 이용한 반도체 메모리 소자의 콘택홀 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 소자 제조시 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.
최근에 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패턴의 측벽에 스페어서막을 형성한 후, 게이트 패턴 상부에 금속 게이트 막을 형성하고 금속 게이트막을 포함한 전체 구조 상에 콘택 형성용 보호막을 형성함으로써, 후속 콘택홀 형성 공정시 게이트 패턴의 상부가 식각되는 것을 방지할 수 있는 반도체 메모리 소자의 콘택홀 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 콘택홀 형성 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막을 순차적으로 적층하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 측벽에 스페이서막을 형성하는 단계와, 상기 스페이서막을 포함한 상기 게이트 패턴의 상부 및 측벽에 금속막을 형성하는 단계와, 상기 금속막과 상기 제2 도전막 상부 일부를 반응시켜 금속 게이트막을 형성하는 단계와, 상기 금속 게이트막 및 스페이서막을 포함한 상기 반도체 기판 상부에 보호막을 형성하는 단계와, 상기 보호막을 포함한 전체 구조 상에 절연막을 형성하는 단계, 및 상기 절연막, 상기 보호막을 식각하여 상기 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계를 포함한다.
상기 스페이서막 형성하는 단계 이후, 상기 스페이서막을 포함한 상기 반도체 기판 상부에 버퍼막을 형성하는 단계를 더 포함한다. 상기 버퍼막은 산화막으로 형성한다.
상기 스페이서막 형성하는 단계 이후, 상기 스페이서막을 포함한 전체 구조 상에 식각 보조막을 형성하는 단계, 및 상기 식각 보조막 및 상기 스페이서막의 상단부를 식각하여 상기 제2 도전막의 상부 및 측벽 일부를 노출시키는 단계를 더 포함한다. 상기 식각 보조막은 포토 레지스트막, 반사 방지막, 또는 멀티 펑션 하드 마스크막으로 형성한다.
상기 금속 게이트막을 형성하는 단계는 상기 금속막을 형성한 후, 제1 열처리 공정을 실시하여 상기 금속막과 상기 제2 도전막을 반응시키는 단계와, 식각 공정을 실시하여 상기 금속막을 제거하는 단계, 및 제2 열처리 공정 및 세정 공정을 실시하는 단계를 포함한다. 상기 보호막은 산화막 및 질화막의 이중구조로 형성한다.
상기 금속막은 코발트 또는 니켈 또는 텅스텐막으로 형성한다.
본 발명의 일실시 예에 따르면, 게이트 패턴의 측벽에 스페어서막을 형성한 후, 게이트 패턴 상부에 금속 게이트 막을 형성하고 금속 게이트막을 포함한 전체 구조 상에 콘택 형성용 보호막을 형성함으로써, 후속 콘택홀 형성 공정시 게이트 패턴의 상부가 식각되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1f는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 및 하드 마스크막(105)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다. 하드 마스크막(105)은 비정질 카본막 및 SiON막을 이용한 이중막으로 형성가능하다.
도 1b를 참조하면, 하드 마스크막(105)을 패터닝한 후, 패터닝된 하드 마스 크막(105)을 이용하여 콘트롤 게이트용 도전막(104), 유전체막(103), 플로팅 게이트용 도전막(102), 및 터널 절연막(101)을 식각하여 셀 게이트 패턴(Cell)들 및 선택 트랜지스터 게이트 패턴(DST)을 형성한다.
이 후, 산화 공정을 실시하여 식각 공정시 발생하는 손상을 완화시킬 수 있다.
이 후, 게이트 패턴(Cell, DST)을 반도체 기판(100) 전체 구조 상에 절연막을 증착한 후, 이를 식각하여 선택 트랜지스터 게이트 패턴(DST)의 측벽에 절연막을 잔류시켜 스페이서막(106)을 형성한다. 스페이서막(106)은 산화막으로 형성하는 것이 바람직하다. 이 후, 스페이서막(106)을 포함한 전체 구조 상에 버퍼막(107)을 형성한다.
도 1c를 참조하면, 버퍼막(107)을 포함한 전체 구조 상에 갭필 능력이 우수한 포토 레지스트막(미도시)을 형성한 후, 콘트롤 게이트용 도전막(104)의 상부 및 측벽 일부가 노출되도록 식각 공정을 실시한다. 이 후, 포토 레지스트막을 제거한다. 이때 포토 레지스트막 대신 갭필 능력이 우수하며 후속 제거 공정이 용이한 반사 방지물질 및 멀티 펑션 하드 마스크막을 이용할 수 있다.
이 후, 노출되는 콘트롤 게이트용 도전막(104)의 상부 및 측벽 일부를 포함한 전체 구조 상에 금속막(108)을 형성한다. 금속막(108)은 코발트막 또는 니켈막 또는 텅스텐막으로 형성하는 것이 바람직하다. 이때 반도체 기판(100) 상에는 버퍼막(107)이 잔류하여 반도체 기판(100)과 금속막(108)의 접촉을 방지한다.
이 후, 제1 열처리 공정을 실시하여 금속막과 콘트롤 게이트용 도전막의 상 부 및 측벽 일부를 반응시켜 금속 게이트막(104A)을 형성한다. 이 후, 세정 공정을 실시하여 미반응된 금속막을 제거한다. 이 후, 제2 열처리 공정 및 세정 공정을 실시한다.
도 1d를 참조하면, 금속 게이트막(104A)을 포함한 전체 구조 상에 콘택홀 형성용 SAC 보호막(109)을 형성한다. SAC 보호막(109)은 산화막(109a) 및 질화막(109b)의 이중 구조로 형성하는 것이 바람직하다.
도 1f를 참조하면, SAC 보호막(109)을 포함한 전체 구조 상에 절연막(110)을 형성한다. 절연막(110)은 산화막으로 형성하는 것이 바람직하다.
이 후, 절연막(110), SAC 보호막(109), 및 버퍼막(107)을 식각하여 반도체 기판(100)의 접합 영역이 노출되는 콘택홀(111)을 형성한다. 이때 금속 게이트막(104A)의 상부 및 측벽에는 SAC 보호막(109)이 형성되어 식각 공정시 마스크 패턴의 오정렬이 발생하여도 금속 게이트막(104A)이 식각되어 노출되는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 하드 마스크막
106 : 스페이서막 107 : 버퍼막
108 : 금속막 104A : 금속 게이트막
109 : SAC 보호막 110 : 절연막
111 : 콘택홀

Claims (16)

  1. 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막을 순차적으로 적층하여 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 측벽에 스페이서막을 형성하는 단계;
    상기 스페이서막을 포함한 상기 게이트 패턴의 상부 및 측벽에 금속막을 형성하는 단계;
    상기 금속막과 상기 제2 도전막 상부 일부를 반응시켜 금속 게이트막을 형성하는 단계;
    상기 금속 게이트막 및 스페이서막을 포함한 상기 반도체 기판 상부에 보호막을 형성하는 단계;
    상기 보호막을 포함한 전체 구조 상에 절연막을 형성하는 단계; 및
    상기 절연막, 상기 보호막을 식각하여 상기 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계를 포함하는 반도체 메모리 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 스페이서막 형성하는 단계 이후,
    상기 스페이서막을 포함한 상기 반도체 기판 상부에 버퍼막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 콘택홀 형성방법.
  3. 제 2 항에 있어서,
    상기 버퍼막은 산화막으로 형성하는 반도체 메모리 소자의 콘택홀 형성방법.
  4. 제 1 항에 있어서,
    상기 스페이서막 형성하는 단계 이후,
    상기 스페이서막을 포함한 전체 구조 상에 식각 보조막을 형성하는 단계; 및
    상기 식각 보조막 및 상기 스페이서막의 상단부를 식각하여 상기 제2 도전막의 상부 및 측벽 일부를 노출시키는 단계를 더 포함하는 반도체 메모리 소자의 콘택홀 형성방법.
  5. 제 4 항에 있어서,
    상기 식각 보조막은 포토 레지스트막, 반사 방지막, 또는 멀티 펑션 하드 마스크막으로 형성하는 반도체 메모리 소자의 콘택홀 형성방법.
  6. 제 1 항에 있어서,
    상기 금속 게이트막을 형성하는 단계는
    상기 금속막을 형성한 후, 제1 열처리 공정을 실시하여 상기 금속막과 상기 제2 도전막을 반응시키는 단계;
    식각 공정을 실시하여 미반응된 상기 금속막을 제거하는 단계; 및
    제2 열처리 공정 및 세정 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 콘택홀 형성방법.
  7. 제 1 항에 있어서,
    상기 보호막은 산화막 및 질화막의 이중구조로 형성하는 반도체 메모리 소자의 콘택홀 형성방법.
  8. 제 1 항에 있어서,
    상기 금속막은 코발트, 니켈 또는 텅스텐막으로 형성하는 반도체 메모리 소자의 콘택홀 형성방법.
  9. 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막을 순차적으로 적층하여 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 측벽에 상기 제2 도전막의 측벽 일부가 노출되는 스페이서막을 형성하는 단계;
    상기 스페이서막을 포함한 상기 게이트 패턴의 상부 및 측벽에 금속막을 형성하는 단계;
    상기 금속막과 상기 제2 도전막 상부 일부를 반응시켜 금속 게이트막을 형성하는 단계;
    상기 금속 게이트막의 상부 및 측벽을 포함한 반도체 기판 전체 구조 상에 SAC 보호막을 형성하는 단계;
    상기 SAC 보호막을 포함한 전체 구조 상에 절연막을 형성하는 단계; 및
    상기 절연막, 상기 SAC 보호막을 식각하여 상기 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계를 포함하는 반도체 메모리 소자의 콘택홀 형성방법.
  10. 제 9 항에 있어서,
    상기 스페이서막 형성하는 단계 이후,
    상기 스페이서막을 포함한 상기 반도체 기판 상부에 버퍼막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 콘택홀 형성방법.
  11. 제 10 항에 있어서,
    상기 버퍼막은 산화막으로 형성하는 반도체 메모리 소자의 콘택홀 형성방법.
  12. 제 9 항에 있어서,
    상기 스페이서막 형성하는 단계 이후,
    상기 스페이서막을 포함한 전체 구조 상에 식각 보조막을 형성하는 단계; 및
    상기 식각 보조막 및 상기 스페이서막의 상단부를 식각하여 상기 제2 도전막의 상부 및 측벽 일부를 노출시키는 단계를 더 포함하는 반도체 메모리 소자의 콘택홀 형성방법.
  13. 제 12 항에 있어서,
    상기 식각 보조막은 포토 레지스트막, 반사 방지막, 또는 멀티 펑션 하드 마스크막으로 형성하는 반도체 메모리 소자의 콘택홀 형성방법.
  14. 제 9 항에 있어서,
    상기 금속 게이트막을 형성하는 단계는
    상기 금속막을 형성한 후, 제1 열처리 공정을 실시하여 상기 금속막과 상기 제2 도전막을 반응시키는 단계;
    식각 공정을 실시하여 미반응된 상기 금속막을 제거하는 단계; 및
    제2 열처리 공정 및 세정 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 콘택홀 형성방법.
  15. 제 9 항에 있어서,
    상기 보호막은 산화막 및 질화막의 이중구조로 형성하는 반도체 메모리 소자의 콘택홀 형성방법.
  16. 제 9 항에 있어서,
    상기 금속막은 코발트, 니켈, 또는 텅스텐막으로 형성하는 반도체 메모리 소자의 콘택홀 형성방법.
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KR20040059375A (ko) * 2002-12-28 2004-07-05 주식회사 하이닉스반도체 자기 정렬 컨택을 이용한 노아 플래시 셀 어레이의 사이즈축소 방법
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KR100812089B1 (ko) 2007-06-26 2008-03-07 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법

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